KR20120106873A - 반도체 장치의 제작 방법 - Google Patents

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순페이 야마자키
타쿠야 히로하시
마사히로 타카하시
타카시 시마즈
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기판의 대면적화를 가능하게 함과 동시에, 결정성이 우수한 산화물 반도체층을 형성하고, 소망의 높은 전계 효과 이동도를 가지는 트랜지스터를 제조할 수 있게 하고, 대형의 표시 장치나 고성능의 반도체 장치 등의 실용화를 도모한다.
기판 위에 제 1 다원계 산화물 반도체층을 형성하고, 제 1 다원계 산화물 반도체층 위에 1원계 산화물 반도체층을 형성하고, 500℃ 이상 1000℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 가열 처리를 행하여 표면에서 내부를 향하여 결정 성장시키고, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 및 단결정 영역을 가지는 1원계 산화물 반도체층을 형성하고, 단결정 영역을 가지는 1원계 산화물 반도체층 위에 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 적층한다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
트랜지스터 등의 반도체 소자를 적어도 하나의 소자로서 포함하는 회로를 가지는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들면, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치나 발광 소자를 가지는 발광 표시 장치의 어느 것인가를 부품으로서 탑재한 전자 기기에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터는 아몰퍼스(amorphous) 실리콘, 다결정 실리콘 등에 의해 구성되어 있다. 아몰퍼스 실리콘을 이용한 트랜지스터는 전계 효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있다. 또한, 다결정 실리콘을 이용한 트랜지스터의 전계 효과 이동도는 높지만 유리 기판의 대면적화에는 적합하지 않다는 결점을 가진다.
실리콘을 이용한 트랜지스터에 대하여, 산화물 반도체를 이용하여 트랜지스터를 제작하고, 전자 디바이스나 광디바이스에 응용하는 기술이 주목받고 있다. 예를 들면 산화물 반도체로서 산화 아연, In－Ga－Zn－O계 산화물을 이용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.
일본국 특개 2007－123861호 공보 일본국 특개 2007－096055호 공보
또한, 대형의 표시 장치가 보급되고 있다. 가정용의 텔레비전에서도 표시 화면의 대각(對角)이 40 인치에서 50 인치 클래스의 텔레비전도 보급되기 시작했다.
종래의 산화물 반도체를 이용한 트랜지스터의 전계 효과 이동도는 10?20 cm2/Vs가 얻어지고 있다. 산화물 반도체를 이용한 트랜지스터는, 아몰퍼스 실리콘의 트랜지스터의 10배 이상의 전계 효과 이동도가 얻어지기 때문에, 대형의 표시 장치에서도 화소의 스위칭 소자로서는 충분한 성능이 얻어진다.
그러나, 산화물 반도체를 이용한 트랜지스터를 반도체 장치의 구동 디바이스, 예를 들면 대형의 표시 장치 등의 구동 회로의 하나인 스위칭 소자로서 이용하기에는 한계가 있었다.
본 발명의 일 양태는, 기판의 대면적화를 가능하게 함과 동시에, 결정성이 우수한 산화물 반도체층을 형성하고, 소망의 높은 전계 효과 이동도를 가지는 트랜지스터를 제조할 수 있게 하고, 대형의 표시 장치나 고성능의 반도체 장치 등의 실용화를 도모하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 기판 위에 제 1 다원계 산화물 반도체층을 형성하고, 제 1 다원계 산화물 반도체층 위에 1원계 산화물 반도체층을 형성하고, 500℃ 이상 1000℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 가열 처리를 행하여 표면에서 내부를 향하여 결정 성장시키고, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층 및 단결정 영역을 가지는 1원계 산화물 반도체층을 형성하고, 단결정 영역을 가지는 1원계 산화물 반도체층 위에 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 적층하는 것을 특징으로 한다. 또한, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층의 단결정 영역은 그 표면에 결정 방위가 정렬된 평판 형상의 단결정 영역이다. 평판 형상의 단결정 영역은 그 표면에 평행하게 a－b면을 가지고, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층의 표면에 대하여 수직 방향으로 c축 배향을 하고 있다. 또한, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층의 c축 방향은 깊이 방향에 일치한다.
제 1 다원계 산화물 반도체층 위에 1원계 산화물 반도체층을 형성하고, 500℃ 이상 1000℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 가열 처리를 행하여 표면에서 내부를 향하여 결정 성장시켜, 단결정 영역을 가지는 1원계 산화물 반도체층을 형성한다. 단결정 영역을 가지는 1원계 산화물 반도체층의 표면에 형성되는, 결정 방위가 정렬된 단결정 영역은 표면으로부터 깊이 방향으로 결정 성장하기 때문에, 1원계 산화물 반도체층의 베이스 부재의 영향을 받지 않고 단결정 영역을 형성할 수 있다. 또한, 이 단결정 영역을 가지는 1원계 산화물 반도체층을 종(種)으로서 제 1 다원계 산화물 반도체층의 표면으로부터 에피택셜 성장(epitaxial growth) 또는 액시얼 성장(axial growth)시키고, 제 1 다원계 산화물 반도체층을 결정 성장시키기 때문에, 제 1 다원계 산화물 반도체층의 베이스 부재의 영향을 받지 않고 단결정 영역을 형성할 수 있다.
제 2 단결정 영역을 가지는 다원계 산화물 반도체층은 단결정 영역을 가지는 1원계 산화물 반도체층 위에 제 2 다원계 산화물 반도체층을 형성한 후, 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 400℃ 이하의 가열 처리를 행하고, 단결정 영역을 가지는 1원계 산화물 반도체층의 표면보다 상방의 제 2 다원계 산화물 반도체층의 표면을 향하여 결정 성장을 시켜 형성할 수 있다. 즉, 단결정 영역을 가지는 1원계 산화물 반도체층은 제 2 다원계 산화물 반도체층에서는 종(種) 결정에 상당한다.
또한, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층은 단결정 영역을 가지는 1원계 산화물 반도체층 위에, 200℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 550℃ 이하로 가열하면서 퇴적, 대표적으로는 스퍼터링법을 이용하여 퇴적함으로써, 단결정 영역을 가지는 1원계 산화물 반도체층의 표면으로부터 에피택셜 성장 또는 액시얼 성장시키고, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 형성할 수 있다. 즉, 단결정 영역을 가지는 1원계 산화물 반도체층은 제 2 단결정 영역을 가지는 다원계 산화물 반도체층에서는 종 결정에 상당한다.
제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층은 단결정 영역을 가지는 1원계 산화물 반도체층을 종 결정으로서 결정 성장하고 있기 때문에, 단결정 영역을 가지는 1원계 산화물 반도체층과 실질적으로 같은 결정 방위를 가진다.
이 후, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 섬 형상으로 에칭하여, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층 위에, 소스 전극 및 드레인 전극을 형성한 후, 게이트 절연층 및 게이트 전극을 형성함으로써, 탑 게이트 구조의 트랜지스터를 제작할 수 있다.
또한, 기판 위에 게이트 전극 및 게이트 절연층을 형성한 후, 게이트 절연층 위에 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 형성하고, 이 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 섬 형상으로 에칭하여, 소스 전극 및 드레인 전극을 형성함으로써, 보텀 게이트 구조의 트랜지스터를 제작할 수 있다.
또한, 본 발명의 일 형태는, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 가지는 산화물 반도체 적층체와, 게이트 전극과, 산화물 반도체 적층체 및 게이트 전극의 사이에 형성되는 게이트 절연층과, 산화물 반도체 적층에 전기적으로 접속하는 배선을 가지는 박막 트랜지스터를 구비하는 반도체 장치이다.
제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층을 형성하기 위한 가열 처리, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 형성하기 위한 가열 처리는 수소 및 수분을 거의 포함하지 않는 분위기(질소 분위기, 산소 분위기, 건조 공기 분위기 등)에서 행하는 것이 바람직하다. 이 가열 처리에 의해, 1원계 산화물 반도체층 및 다원계 산화물 반도체층 중으로부터 수소, 물, 수산기 또는 수소화물 등을 이탈시키는 탈수화 또는 탈수소화가 행해져, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 고순도화할 수 있다. 또한, 이 가열 처리는 불활성 분위기에서 승온하고, 도중에 전환하여, 산소를 포함하는 분위기로 하는 가열 처리를 행하는 것도 가능하고, 산소 분위기에서 가열 처리를 행하는 경우는, 산화물 반도체층을 산화하기 때문에, 산소 결함을 수복할 수 있다. 이 가열 처리를 행한 단결정 영역을 가지는 산화물 반도체층은 TDS(Thermal Desorption Spectroscopy)로 450℃까지 측정을 행하여도 물에 유래하는 2개의 피크 중, 적어도 300℃ 부근에 나타나는 1개의 피크는 검출되지 않는다.
제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층이 In을 포함하는 경우, 평판 형상의 단결정 영역에서는, In의 전자운이 서로 중첩하여 연결됨으로써, 전기 전도율(σ)이 상승한다. 따라서, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
고순도화된 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층에 포함되는 수소 농도는 1×1018 cm－3 이하, 1×1016 cm－3 이하, 또한 실질적으로는 0으로 하고, 캐리어 밀도는 1×1014 cm－3 미만, 바람직하게는 1×1012 cm－3 미만, 더욱 바람직하게는 측정 한계 이하인 1.45×1010 cm－3 미만으로 할 수 있고, 밴드 갭은 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다.
또한, 본 발명의 일 형태의 트랜지스터는, 절연 게이트 전계 효과 트랜지스터(Insulated－Gate Field－Effect Transistor(IGFET)), 박막 트랜지스터(TFT)를 포함한다.
베이스가 되는 기판의 재료가, 산화물, 질화물, 금속 등 어느 재료인 경우에도, 높은 전계 효과 이동도를 가지는 트랜지스터를 제작하여, 대형의 표시 장치나 고성능의 반도체 장치 등을 실현한다.
도 1은 본 발명의 일 양태인 반도체 장치를 설명한 단면도이다.
도 2는 본 발명의 일 양태를 나타내는 반도체 장치의 제작 공정을 설명한 단면도이다.
도 3은 본 발명의 일 양태를 나타내는 반도체 장치의 제작 공정을 설명한 단면도이다.
도 4는 산화물 반도체층의 결정 성장의 과정을 설명한 도면이다.
도 5는 산화물 반도체층의 결정 성장의 과정을 설명한 도면이다.
도 6은 산화물 반도체층의 결정 성장의 과정을 설명한 도면이다.
도 7은 산화물 반도체층의 결정 구조를 설명한 도면이다.
도 8은 본 발명의 일 양태를 나타내는 반도체 장치의 제작 공정을 설명한 단면도이다.
도 9는 본 발명의 일 양태를 나타내는 반도체 장치의 제작 공정을 설명한 단면도이다.
도 10은 본 발명의 일 양태인 반도체 장치를 설명한 단면도이다.
도 11은 본 발명의 일 양태를 나타내는 반도체 장치의 제작 공정을 설명한 단면도이다.
도 12는 본 발명의 일 양태를 나타내는 반도체 장치의 제작 공정을 설명한 단면도이다.
도 13은 본 발명의 일 양태를 나타내는 반도체 장치의 제작 공정을 설명한 단면도이다.
도 14는 본 발명의 일 양태를 나타내는 반도체 장치의 제작 공정을 설명한 단면도이다.
도 15는 본 발명의 일 양태를 나타내는 반도체 장치의 제작 공정을 설명한 단면도이다.
도 16은 본 발명의 일 양태를 나타내는 반도체 장치의 제작 공정을 설명한 단면도이다.
도 17은 본 발명의 일 양태를 나타내는 반도체 장치를 설명한 단면도이다.
도 18은 본 발명의 일 양태를 나타내는 반도체 장치를 설명한 단면도이다.
도 19는 본 발명의 일 양태를 나타내는 반도체 장치를 설명한 등가 회로도이다.
도 20은 본 발명의 일 양태를 나타내는 반도체 장치를 설명한 상면도 및 단면도이다.
도 21은 본 발명의 일 양태를 나타내는 반도체 장치를 설명한 상면도 및 단면도이다.
도 22는 본 발명의 일 양태를 나타내는 반도체 장치를 설명한 단면도이다.
도 23은 전자 기기의 일 형태를 설명한 도면이다.
도 24는 전자 기기의 일 형태를 설명한 도면이다.
본 발명의 실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 다른 도면간에 공통으로 이용하고 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 이용하는 제 1, 제 2, 제 3 등의 용어는, 구성 요소의 혼동을 피하기 위해 붙인 것으로, 수적으로 한정하는 것은 아니다. 따라서, 예를 들면, 「제 1」을 「제 2」 또는 「제 3」 등과 적절히 치환하여 설명할 수 있다.
또한, 전압이란 2점간에서의 전위차를 말하고, 전위란 어느 일점에서의 정전장 중에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로, 어느 일점에서의 전위와 기준이 되는 전위(예를 들면 접지 전위)와의 전위차를, 간단히 전위 혹은 전압이라고 부르고, 전위와 전압이 동의어로서 이용되는 경우가 많다. 따라서, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압이라고 바꾸어 읽어도 좋고, 전압을 전위라고 바꾸어 읽어도 좋은 것으로 한다.
(실시형태 1)
도 1은, 반도체 장치의 구성의 일 형태인 트랜지스터(150)를 나타내는 단면도이다. 또한, 트랜지스터(150)는 캐리어가 전자인 n 채널형 IGFET(Insulated Gate Field Effect Transistor)인 것으로서 설명하지만, p 채널형 IGFET를 제작하는 것도 가능하다. 본 실시형태에서는, 트랜지스터(150)로서 탑 게이트 구조의 트랜지스터를 이용하여 설명한다.
도 1에 나타낸 트랜지스터(150)는 기판(100) 위에, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)이 적층하여 형성되고(산화물 반도체 적층체), 그 위에 소스 전극 및 드레인 전극으로서 기능하는 배선(108a, 108b)이 형성된다. 또한, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a) 및 배선(108a, 108b) 위에 게이트 절연층(112)이 형성되고, 게이트 절연층(112) 위이고, 또한 게이트 절연층(112)을 통하여, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)과 대향하는 영역에 게이트 전극(114)이 형성된다. 또한, 게이트 절연층(112) 및 게이트 전극(114) 위에 절연층(116)을 가져도 좋다.
다음에, 단결정 영역을 가지는 산화물 반도체 적층체의 제작 방법 및 이산화물 반도체 적층체를 이용하여 형성한 박막 트랜지스터에 대하여, 도 2 내지 도 7을 이용하여 설명한다.
기판(100) 위에 제 1 다원계 산화물 반도체층(102)을 형성하고, 제 1 다원계 산화물 반도체층(102) 위에 1원계 산화물 반도체층(104)을 형성한다(도 2(A) 참조)).
기판(100)은, 적어도, 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 기판(100)으로서 유리 기판을 이용하는 경우, 변형점이 730℃ 이상의 것을 이용하는 것이 바람직하다. 유리 기판에는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용된다. 또한, B2O3보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다.
또한, 상기의 유리 기판 대신에, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 이용할 수 있다. 그 밖에도, 결정화 유리 등을 이용할 수 있다. 또한, 실리콘 웨이퍼 등의 반도체 기판의 표면이나 금속 재료로 이루어지는 도전성의 기판의 표면에 절연층을 형성한 것을 이용할 수도 있다.
후술하는 바와 같이, 본 실시형태에 의하면, 기판(100)의 위에 형성되는 제 1 다원계 산화물 반도체층(102) 및 1원계 산화물 반도체층(104)의 결정화는, 베이스가 되는 기판의 재질에 영향을 받지 않기 때문에, 상기와 같이 여러가지 것을 기판(100)으로서 이용할 수 있다.
제 1 다원계 산화물 반도체층(102) 및 1원계 산화물 반도체층(104)을 스퍼터링법 등에 의해 형성한다. 제 1 다원계 산화물 반도체층(102)은, 가열에 의해, 육방정의 비우르츠광(non-wurtzite)형 결정 구조가 된다. 육방정의 비우르츠광형 결정 구조는 호말러거스(homologous) 구조라고 불리는 경우도 있다. 또한, 비우르츠광형 결정 구조란, 우르츠광형이 아닌 결정 구조이다.
제 1 다원계 산화물 반도체층(102)으로서는, 4원계 금속 산화물인 In－Sn－Ga－Zn－O계나, 3원계 금속 산화물인 In－Ga－Zn－O계, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계나, 2원계 금속 산화물인 In－Zn－O계, Sn－Zn－O계, Al－Zn－O계, Zn－Mg－O계, Sn－Mg－O계, In－Mg－O계 등의 산화물 반도체층을 이용할 수 있다. 여기에서는 다원계 산화물 반도체란 복수의 금속 산화물로 구성되는 것을 말하고, n원계 금속 산화물은 n종류의 금속 산화물로 구성된다. 또한, 다원계 산화물 반도체에는 불순물로서, 주성분으로 하는 금속 산화물 이외의 원소가 1%, 바람직하게는 0.1% 들어가도 좋다.
또한, 제 1 다원계 산화물 반도체층(102)은, 3원계 금속 산화물이며, InMXZnYOZ(Y = 0.5?5)로 표현되는 산화물 반도체 재료를 이용해도 좋다. 여기서, M은, 갈륨(Ga)이나 알루미늄(Al)이나 붕소(B) 등의 13족 원소로부터 선택되는 하나 또는 복수 종류의 원소를 나타낸다. 또한, In, M, Zn, 및 O의 함유량은 임의이며, M의 함유량이 제로(즉, x = 0)인 경우를 포함한다. 한편, In 및 Zn의 함유량은 제로가 아니다. 즉, 상술한 표기에는, In－Ga－Zn－O계 산화물 반도체나 In－Zn－O계 산화물 반도체 등이 포함된다.
스퍼터링법은 스퍼터링용 전원에 고주파 전원을 이용하는 RF 스퍼터링법과 DC 스퍼터링법이 있고, 또한 펄스적으로 바이어스를 주는 펄스 DC 스퍼터링법이 있다. RF 스퍼터링법은 주로 절연층을 형성하는 경우에 이용되고, DC 스퍼터링법은 주로 금속층을 형성하는 경우에 이용된다.
제 1 다원계 산화물 반도체층(102)을 스퍼터링법으로 형성하기 위한 타겟으로서는, 아연을 포함하는 금속 산화물의 타겟을 이용할 수 있다. 예를 들면, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟의 조성비는, In：Ga：Zn = 1：x：y(x는 0이상, y는 0.5 이상 5 이하)로 한다. 예를 들면, In：Ga：Zn = 1：1：0.5[atom비]의 조성비를 가지는 타겟, In：Ga：Zn = 1：1：1[atom비]의 조성비를 가지는 타겟, 또는 In：Ga：Zn = 1：1：2[atom비]의 조성비를 가지는 타겟, In：Ga：Zn = 1：0.5：2[atom비]의 조성비를 가지는 타겟을 이용할 수도 있다. 본 실시형태에서는, 후에 가열 처리를 행하여 의도적으로 결정화시키기 때문에, 결정화가 생기기 쉬운 금속 산화물 타겟을 이용하는 것이 바람직하다.
1원계 산화물 반도체층(104)은, 가열에 의해 육방정의 우르츠광형 결정 구조가 될 수 있는 1원계 산화물 반도체로 형성하는 것이 바람직하고, 대표예로는 산화 아연이 있다. 여기에서는 1원계 산화물 반도체란 한 종류의 금속 산화물로 구성되는 것을 말한다. 또한, 1원계 산화물 반도체에는 불순물로서 금속 산화물 이외의 원소가 1%, 바람직하게는 0.1% 들어가도 좋다. 1원계 산화물 반도체는 다원계 산화물 반도체와 비교하여 결정화하기 쉽고, 또 결정성을 높일 수 있다. 1원계 산화물 반도체층(104)은, 제 1 다원계 산화물 반도체층(102), 및 후에 형성하는 제 2 다원계 산화물 반도체층(106)을 결정 성장시키기 위한 종으로서 이용하기 때문에, 결정 성장하는 두께로 하면 좋고, 대표적으로는 1 원자층 이상 10 nm 이하, 바람직하게는 2 nm 이상 5 nm 이하면 좋다. 1원계 산화물 반도체층(104)의 두께를 얇게 함으로써 성막 처리 및 가열 처리에서의 스루풋을 높일 수 있다.
1원계 산화물 반도체층(104)은, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기에서 스퍼터링법에 의해 형성할 수 있다.
또한, 제 1 다원계 산화물 반도체층(102)과 마찬가지로, 금속 산화물 타겟 중의 산화물 반도체의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상으로 하는 것이 바람직하다.
또한, 제 1 다원계 산화물 반도체층(102)과 마찬가지로, 기판을 가열하면서 1원계 산화물 반도체층(104)을 형성함으로써, 후에 행해지는 제 1 가열 처리에서, 결정 성장을 촉진할 수 있다.
다음에, 제 1 가열 처리를 행한다. 제 1 가열 처리의 온도는 500℃ 이상 1000℃ 이하, 바람직하게는 600℃ 이상 850℃ 이하로 한다. 또한, 가열 시간은 1분 이상 24시간 이하로 한다.
제 1 가열 처리에서는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 질소 분위기, 건조 공기 분위기, 또는, 희가스(대표적으로는 아르곤) 및 산소의 혼합 분위기, 혹은 희가스 및 질소의 혼합 분위기로 하는 것이 적합하다.
본 실시형태에서는, 제 1 가열 처리로서, 건조 공기 분위기에서 700℃, 1시간의 가열 처리를 행한다.
또한, 1원계 산화물 반도체층(104)의 온도를 서서히 상승시키면서 가열한 후, 제 1 다원계 산화물 반도체층(102)은 일정 온도로 가열해도 좋다. 500℃ 이상으로부터의 온도 상승 속도를 0.5℃／h 이상 3℃／h 이하로 함으로써, 서서히 1원계 산화물 반도체층(104)이 결정 성장하여, 1원계 산화물 반도체층(105)이 형성되기 때문에, 보다 결정성을 높일 수 있다.
제 1 가열 처리에 이용하는 가열 처리 장치는 특별히 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, 가열 처리 장치로서, 전기로나, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다.
제 1 가열 처리에 의해, 도 2(A) 중의 화살표로 나타낸 바와 같이 1원계 산화물 반도체층(104)의 표면으로부터 제 1 다원계 산화물 반도체층(102)을 향하여 결정 성장이 시작된다. 1원계 산화물 반도체층(104)은 결정화되기 쉽기 때문에, 1원계 산화물 반도체층(104) 전부가 결정화되어, 단결정 영역을 가지는 1원계 산화물 반도체층(105)이 된다. 또한, 단결정 영역을 가지는 1원계 산화물 반도체층(105)은 육방정의 우르츠광형 결정 구조이다(도 2(B) 참조).
이 가열 처리에 의해, 1원계 산화물 반도체층(104)의 표면으로부터 결정 성장함으로써, 단결정 영역이 형성된다. 단결정 영역은 표면에서 내부를 향하여 결정 성장하여, 1 원자층 이상 10 nm 이하, 바람직하게는 2 nm 이상 5 nm 이하의 평균 두께를 가지는 판상의 결정 영역이다. 또한, 단결정 영역은 그 표면에 평행하게 a－b면을 가지고, 표면에 대하여 수직 방향으로 c축 배향을 하고 있다. 본 실시형태에서는, 제 1 가열 처리에 의해 1원계 산화물 반도체층(104)의 거의 전부가 결정(CG(Co－growing) 결정이라고도 부름)이 된다. 1원계 산화물 반도체층(104)의 표면에 비교적 결정 방위가 정렬된 단결정 영역은 표면으로부터 깊이 방향으로 결정 성장하기 때문에, 베이스 부재의 영향을 받지 않고 형성할 수 있다.
계속하여 제 1 가열 처리를 행함으로써, 단결정 영역을 가지는 1원계 산화물 반도체층(105)을 종으로서, 제 1 다원계 산화물 반도체층(102)의 결정 성장이 화살표와 같이 기판(100)을 향하여 진행한다. 단결정 영역을 가지는 1원계 산화물 반도체층(105)은 표면에 수직인 방향으로 c축이 배향하고 있기 때문에, 단결정 영역을 가지는 1원계 산화물 반도체층(105)을 종으로 함으로써, 단결정 영역을 가지는 1원계 산화물 반도체층(105)의 결정축과 대략 동일하게 되도록, 제 1 다원계 산화물 반도체층(102)을 결정 성장(에피택셜 성장, 또는 액시얼 성장이라고도 함)시킬 수 있다. 즉, 제 1 다원계 산화물 반도체층(102)을 c축 배향시키면서 결정 성장시키는 것이 가능하다. 이 결과, c축 배향한 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103)을 형성할 수 있다. 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103)은 우르츠광형 결정 구조가 아닌 육방정이다(도 2(C) 참조).
예를 들면, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층으로서 In－Ga－Zn－O계의 산화물 반도체 재료를 이용하는 경우, InGaO3(ZnO)m으로 나타내어지는 결정(InGaZnO4, InGaZn5O8 등)이나, In2Ga2ZnO7로 나타내어지는 결정 등을 포함할 수 있다. 이러한 결정은, 육방정 구조이며, 제 1 가열 처리에 의해, 그 c축이 1원계 산화물 반도체층의 표면과 대략 수직인 방향을 취하도록 배향한다.
다음에, 도 2(D)에 나타낸 바와 같이, 단결정 영역을 가지는 1원계 산화물 반도체층(105) 위에 제 2 다원계 산화물 반도체층(106)을 형성한다. 제 2 다원계 산화물 반도체층(106)은 가열에 의해, 육방정의 비우르츠광형 결정 구조가 된다. 제 2 다원계 산화물 반도체층(106)은 1원계 산화물 반도체층(104)과 마찬가지의 제작 방법을 이용하여 형성할 수 있다. 제 2 다원계 산화물 반도체층(106)의 두께는 제작하는 디바이스에 따라 최적의 막두께를 실시자가 결정하면 좋다. 예를 들면, 제 1 다원계 산화물 반도체층(102), 1원계 산화물 반도체층(104), 및 제 2 다원계 산화물 반도체층(106)의 합계의 두께는 10 nm 이상 200 nm 이하로 한다.
제 2 다원계 산화물 반도체층(106)은 제 1 다원계 산화물 반도체층(102)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다.
다음에, 제 2 가열 처리를 행한다. 제 2 가열 처리의 온도는 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 400℃ 이하로 한다. 또한, 가열 시간은 1분 이상 100시간 이하로 하고, 바람직하게는 5시간 이상 20시간 이하로 하고, 대표적으로는 10시간으로 한다.
제 2 가열 처리에서, 분위기는 제 1 가열 처리와 같은 분위기로 할 수 있다. 또한, 가열 장치는 제 1 가열 처리와 같은 것을 적절히 이용할 수 있다.
제 2 가열 처리를 행함으로써, 도 2(D) 중에 화살표로 나타낸 바와 같이 단결정 영역을 가지는 1원계 산화물 반도체층(105)으로부터 제 2 다원계 산화물 반도체층(106)의 표면을 향하여 결정 성장이 시작된다. 단결정 영역을 가지는 1원계 산화물 반도체층(105)은 표면에 대하여 수직 방향으로 c축 배향하고 있기 때문에, 단결정 영역을 가지는 1원계 산화물 반도체층(105)을 종으로 함으로써, 제 2 다원계 산화물 반도체층(106)은 제 1 다원계 산화물 반도체층(102)과 마찬가지로, 단결정 영역을 가지는 1원계 산화물 반도체층(105)의 결정축과 대략 동일하게 되도록, 제 2 다원계 산화물 반도체층(106)을 결정 성장(에피택셜 성장, 또는 액시얼 성장이라고도 함)시킬 수 있다. 즉, 제 2 다원계 산화물 반도체층(106)을 c축 배향하면서 결정 성장시키는 것이 가능하다. 이상의 공정에 의해, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 형성할 수 있다. 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)은 우르츠광형 결정 구조가 아닌 육방정이다(도 2(E) 참조).
예를 들면, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층으로서 In－Ga－Zn－O계의 산화물 반도체 재료를 이용하는 경우, InGaO3(ZnO)m으로 나타내어지는 결정(InGaZnO4, InGaZn5O8 등)이나, In2Ga2ZnO7로 나타내어지는 결정 등을 포함할 수 있다. 이들 결정은 육방정 구조이며, 제 2 가열 처리에 의해, 그 c축이 제 2 다원계 산화물 반도체층의 표면과 대략 수직인 방향을 취하도록 배향한다.
여기서, c축이 제 1 다원계 산화물 반도체층(102) 및 제 2 다원계 산화물 반도체층(106)의 표면과 대략 수직인 방향을 취하도록 배향하는 결정은 In, Ga, Zn의 어느 것인가를 함유하고, a축(a－axis) 및 b축(b－axis)에 평행한 레이어의 적층 구조로서 파악할 수 있다. 구체적으로는, In2Ga2ZnO7, InGaZnO4, InGaZn5O8의 결정은, In을 함유하는 레이어와, In을 함유하지 않는 레이어(Ga 또는 Zn을 함유하는 레이어)가, c축 방향으로 적층된 구조를 가진다.
In－Ga－Zn－O계 산화물 반도체에서는, In을 함유하는 레이어의, a－b면내방향에 관한 도전성은 양호하다. 이것은, In－Ga－Zn－O계 산화물 반도체에서는 전기 전도가 주로 In에 의해 제어되는 것, 및 In의 5s 궤도가, 인접하는 In의 5s 궤도와 중첩을 가짐으로써, 캐리어 패스가 형성되는 것에 기인한다. 또한, 본 실시형태에 나타내는 트랜지스터는 고도로 결정화하고 있는 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 가지기 때문에, 아몰퍼스 혹은 미결정, 다결정 상태의 것과 비교하여, 불순물이나 결함이 적다. 이상으로부터, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층의 캐리어 이동도가 향상되어, 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다.
또한, 여기에서는, 단결정 영역을 가지는 제 1 다원계 산화물 반도체층(103), 단결정 영역을 가지는 1원계 산화물 반도체층(105), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)의 계면을 점선으로 나타냈다. 그러나, 단결정 영역을 가지는 1원계 산화물 반도체층(105)이 ZnO이며, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 In－Ga－Zn－O계 산화물 반도체로 하면, 가열 처리의 압력 및 온도에 의해, ZnO 또는 In－Ga－Zn－O계 산화물 반도체 중에 포함되는 아연이 확산된다. 이것은, TDS의 측정시에 450℃까지 측정을 행했을 때, In이나 Ga는 검출되지 않지만, 아연이 진공 가열 조건 하, 특히 300℃ 부근에서 피크 검출되는 것으로부터 확인할 수 있다. 또한, TDS의 측정은 진공 중에서 행해지고, 아연은 200℃ 부근에서 검출되는 것을 확인할 수 있다. 따라서, 도 3에 나타낸 바와 같이, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층의 경계를 판별할 수 없고, 동일한 층(109)으로 간주할 수도 있다.
이상의 공정으로부터, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103), 단결정 영역을 가지는 1원계 산화물 반도체층(105), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 형성할 수 있다.
여기서, 제 1 가열 처리에 의해, 단결정 영역을 가지는 1원계 산화물 반도체층(104)에 판상의 결정 영역이 형성되는 기구에 대하여, 도 4 내지 도 6을 이용하여 설명한다.
제 1 가열 처리에서의 원자의 운동을 고전 분자 동역학법에 의해 검증했다. 고전 분자 동역학법에서는 원자에 작용하는 힘은, 원자간 상호작용을 특징지우는 경험적 퍼텐셜을 정의함으로써 평가할 수 있다. 여기에서는, 각 원자에 고전적 역학 법칙을 적용하여, 뉴턴의 운동 방정식을 수치적으로 푸는 것에 의해, 각 원자의 운동(시간 발전)을 검증했다. 본 계산에서는, 경험적 퍼텐셜로서 Born－Mayer－Huggins 퍼텐셜을 이용했다.
도 4에 나타낸 바와 같이, 비정질 산화 아연(이하, a－ZnO라고 나타냄) 내에, 폭이 1 nm인 단결정 산화 아연(이하, c－ZnO라고 나타냄)을 결정핵(160)으로서 등간격으로 배치한 모델을 작성했다. 또한, a－ZnO 및 c－ZnO의 밀도를 5.5 g/cm3로 했다. 또한, 세로 방향을 c축 방향으로 했다.
다음에, 도 4의 모델에서, c－ZnO를 고정하여, 3차원 주기 경계 조건 하에서, 700℃, 100 psec 동안(시간 단위 폭 0.2f sec×50만 스텝)의 고전 분자 동역학 시뮬레이션을 행한 결과를 도 5 및 도 6에 나타낸다.
도 5(A), 도 5(B), 도 5(C)는 각각 20 psec, 40 psec, 60 psec 경과에서의 원자 배치의 변화의 양태를 나타낸다. 도 6(A), 도 6(B)은 각각 80 psec, 100 psec 경과에서의 원자 배치의 변화의 양태를 나타낸다. 또한, 각 도면에서, 결정 성장하고 있는 거리 및 방향을 화살표의 길이 및 방향으로 나타낸다.
또한, 세로 방향(c축[0001])과, 그것과 수직인 가로 방향의 결정 성장 속도를 표 1에 나타낸다.
방향 결정 성장 속도(nm/psec)
세로 6.1×10-3
가로 3.0×10-2
도 5에서는, 세로 방향(c축 방향)의 화살표(162, 166, 170)보다, 가로 방향(c축 방향으로 수직 방향)의 화살표(164a, 164b, 168a, 168b, 172a, 172b)의 길이가 긴 것으로부터, 가로 방향으로의 결정 성장이 우선적으로 행해지고 있고, 도 5(C)로부터는, 서로 인접하는 결정핵의 사이에서, 결정 성장이 종료하고 있는 것을 알 수 있다.
도 6에서는, 표면에 형성된 결정 영역을 종으로서, 화살표(174, 176)에 나타낸 바와 같이, 세로 방향(c축 방향)으로 결정 성장하고 있는 것을 알 수 있다.
또한, 표 1로부터, 세로 방향(c축[0001])보다 그것과 수직인 가로 방향 쪽이 결정 성장 속도가 약 4.9배 빠르다는 것을 알 수 있다. 이러한 것들로부터, ZnO는 처음에 표면(a?b면)과 평행한 방향으로 결정 성장이 진행된다. 이때 a－b면에서, 가로 방향으로 결정 성장이 진행하여, 판상의 단결정 영역이 된다. 다음에, 표면(a?b면)에 생긴 판상의 단결정 영역을 종으로서, 표면(a?b면)과 수직 방향인 c축 방향으로 결정 성장이 진행된다. 따라서, ZnO는 c축 배향하기 쉽다고 생각된다. 이와 같이, 표면(a?b면)과 평행한 방향으로 우선적으로 결정 성장한 후, 표면에 수직인 c축 방향으로 결정 성장(에피택셜 성장, 또는 액시얼 성장이라고도 함)함으로써, 판상의 단결정 영역이 형성된다.
다음에, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)의 결정축이, 단결정 영역을 가지는 1원계 산화물 반도체층(105)의 결정축과 대략 동일하게 되도록 결정 성장하는 기구에 대하여, 도 7을 이용하여 설명한다.
도 7(A)은 1원계 산화물 반도체층의 대표예인 육방정 구조의 산화 아연(ZnO)을 c축 방향에서 본 a－b면에서의 단위 격자 구조를 나타내고, 도 7(B)은 c축 방향을 세로 방향으로 하는 결정 구조를 나타낸다.
도 7(C)은 제 1 다원계 산화물 반도체층 및 제 2 다원계 산화물 반도체층의 대표예인 InGaZnO4를 c축 방향에서 본 a－b면에서의 구조를 나타낸다.
도 7(A) 및 도 7(C)에서 ZnO 및 InGaZnO4의 격자 정수가 각각 거의 같은 값을 하고 있어, a－b면에서의 ZnO 및 InGaZnO4의 정합성이 높다고 할 수 있다. 또한, InGaZnO4 및 ZnO는 육방정이며, 또한 ZnO는 c축 방향으로 평행한 결합을 가지기 때문에, 제 1 다원계 산화물 반도체층 및 제 2 다원계 산화물 반도체층의 대표예인 InGaZnO4는 c축 방향으로 정합성 높게 결정 성장할 수 있다. 이상으로부터, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)의 결정축은 각각, 단결정 영역을 가지는 1원계 산화물 반도체층(105)의 결정축과 대략 동일하게 되도록 결정 성장한다.
이상의 공정에 의해, 베이스가 되는 기판의 재질에 영향을 받지 않고, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층의 적층체를 형성할 수 있다.
다음에, 도 2(E)에 나타낸 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107) 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성한 후, 이 레지스트 마스크를 이용하여 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103), 단결정 영역을 가지는 1원계 산화물 반도체층(105), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 에칭하여, 섬 형상의 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)을 형성한다. 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)을 산화물 반도체 적층체(110)라고도 나타낸다(도 1 참조).
다음에, 산화물 반도체 적층체(110)에 도전층을 형성한 후, 도전층을 소정의 형상으로 에칭하여 배선(108a, 108b)을 형성한다.
배선(108a, 108b)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨의 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또한, 배선(108a, 108b)은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄층의 단층 구조, 알루미늄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 텅스텐층을 적층하는 2층 구조, 질화 탄탈층 위에 텅스텐층을 적층하는 2층 구조, 티탄층과 그 티탄층 위에 알루미늄층을 적층하고, 또한 그 위에 티탄층을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소를 단수, 또는 복수 조합한 합금층, 혹은 질화물층을 이용해도 좋다.
또한, 배선(108a, 108b)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
다음에, 산화물 반도체 적층체(110), 및 배선(108a, 108b) 위에 게이트 절연층(112)을 형성한다.
게이트 절연층(112)은 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다. 게이트 절연층(112)은 산화물 반도체 적층체(110)와 접하는 부분이 산소를 포함하는 것이 바람직하고, 특히 바람직하게는 산화 실리콘층에 의해 형성한다. 산화 실리콘층을 이용함으로써, 산화물 반도체 적층체(110)에 산소를 공급할 수 있어, 특성을 양호하게 할 수 있다.
또한, 게이트 절연층(112)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high－k 재료를 이용함으로써 게이트 리크를 저감할 수 있다. 또한, high－k 재료와, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층의 어느 하나 이상과의 적층 구조로 할 수 있다. 게이트 절연층(112)의 두께는 50 nm 이상 500 nm 이하로 하면 좋다. 게이트 절연층(112)의 두께를 두껍게 함으로써, 게이트 리크 전류를 저감할 수 있다.
다음에, 게이트 절연층(112) 위이고, 산화물 반도체 적층체(110)와 중첩하는 영역에 게이트 전극(114)을 형성한다.
게이트 전극(114)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨의 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또한, 게이트 전극(114)은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄층의 단층 구조, 알루미늄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 텅스텐층을 적층하는 2층 구조, 질화 탄탈층 위에 텅스텐층을 적층하는 2층 구조, 티탄층과 그 티탄층 위에 알루미늄층을 적층하고, 또한 그 위에 티탄층을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소를 단수, 또는 복수 조합한 합금층, 혹은 질화물층을 이용해도 좋다.
또한, 게이트 전극(114)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
이 후, 보호층으로서 절연층(116)을 형성해도 좋다. 이상의 공정에 의해, 단결정 영역을 가지는 산화물 반도체 적층체를 채널 형성 영역에 가지는 트랜지스터(150)를 제작할 수 있다. 지금까지 보고된 금속 산화물은 아몰퍼스 상태의 것, 혹은, 다결정 상태의 것, 혹은, 1400℃ 정도의 고온에서의 처리에 의해 단결정을 얻는 것뿐이었지만, 상기에 나타낸 바와 같이, 평판 형상의 단결정 영역을 가지는 1원계 산화물 반도체층을 형성한 후, 이 단결정 영역을 종으로서 결정 성장시키는 방법에 의해, 대면적 기판을 이용하여 비교적 저온에서 단결정 영역을 가지는 산화물 반도체를 채널 형성 영역에 가지는 트랜지스터를 제작할 수 있다.
(실시형태 2)
본 실시형태에서는, 개시하는 발명의 일 양태에 관한 반도체 장치의 제작 방법으로서, 고순도화된 산화물 반도체 적층체를 가지는 트랜지스터의 제작 방법에 대하여, 도 8 내지 도 10을 이용하여 설명한다.
기판(100) 위에 절연층(101)을 형성한다. 다음에, 절연층(101) 위에, 실시형태 1과 마찬가지로, 제 1 다원계 산화물 반도체층(102)을 형성하고, 제 1 다원계 산화물 반도체층(102) 위에 1원계 산화물 반도체층(104)을 형성한다(도 8(A) 참조).
기판(100)은 실시형태 1에 나타내는 기판(100)을 적절히 이용할 수 있다.
절연층(101)은 기판(100) 위에 형성되는 층으로의 불순물의 혼입을 저감함과 동시에, 기판(100) 위에 형성하는 층의 밀착성을 높이기 위해 형성한다. 절연층(101)은 산화 실리콘층, 산화 질화 실리콘층 등 산화물 절연층, 또는 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄층 등의 질화물 절연층으로 형성한다. 또한, 절연층(101)은 적층 구조이어도 좋고, 예를 들면, 기판(100)측에서 상기한 질화물 절연층의 어느 하나 이상과, 상기한 산화물 절연층의 어느 하나 이상과의 적층 구조로 할 수 있다. 절연층(101)의 두께는 특별히 한정되지 않지만, 예를 들면, 10 nm 이상 500 nm 이하로 할 수 있다. 또한, 절연층(101)은 필수의 구성 요소는 아니기 때문에, 절연층(101)을 형성하지 않는 구성으로 하는 것도 가능하다.
절연층(101)은 스퍼터링법, CVD법, 도포법, 인쇄법 등으로 형성할 수 있다.
또한, 스퍼터링법으로 절연층(101)을 형성하는 경우, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 절연층(101)을 형성하는 것이 바람직하다. 이것은, 절연층(101)에 수소, 물, 수산기, 수소화물 등이 포함되지 않게 하기 위해서이다. 처리실 내에 잔류하는 수소, 물, 수산기, 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 흡착형의 진공 펌프로서는, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실에서는, 수소, 물, 수산기, 수소화물 등이 배기되기 때문에, 이 처리실에서 절연층(101)을 형성하면, 절연층(101)에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 절연층(101)을 형성할 때에 이용하는 스퍼터링 가스는, 수소, 물, 수산기, 수소화물 등의 불순물이 수 ppm 정도, 또는 수 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
본 실시형태에서는 기판(100)을 처리실에 반송하여, 수소, 물, 수산기, 수소화물 등이 제거된 고순도 산소를 포함하는 스퍼터링 가스를 도입하고, 실리콘 타겟을 이용하여, 기판(100)에 절연층(101)으로서 산화 실리콘층을 형성한다. 또한, 절연층(101)을 형성할 때는 기판(100)은 가열되어 있어도 좋다.
또한, 제 1 다원계 산화물 반도체층(102) 및 1원계 산화물 반도체층(104)을 스퍼터링법으로 형성하는 경우, 기판을 가열함으로써, 제 1 다원계 산화물 반도체층(102) 및 1원계 산화물 반도체층(104)에 포함되는 수소, 물, 수산기, 수소화물 등의 불순물을 저감할 수 있음과 동시에, 후에 행해지는 제 1 가열 처리에서, 결정 성장을 촉진시킬 수 있다.
또한, 금속 산화물 타겟 중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상으로 하는 것이 바람직하다. 상대 밀도가 높은 타겟을 이용하면, 형성되는 제 1 다원계 산화물 반도체층(102) 및 1원계 산화물 반도체층(104) 중의 불순물 농도를 저감할 수 있어, 전기 특성 또는 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 제 1 다원계 산화물 반도체층(102) 및 1원계 산화물 반도체층(104)을 각각 형성하기 전에, 스퍼터링 장치 내벽이나, 타겟 표면이나 타겟 재료 중에 잔존하고 있는 수소, 물, 수산기, 수소화물 등을 제거하기 위해 프리히트 처리를 행하는 것이 바람직하다. 프리히트 처리로서는 채임버 내를 감압하에서 200℃?600℃로 가열하는 방법이나, 질소나 불활성 가스의 도입과 배기를 반복하는 방법 등이 있다. 프리히트 처리를 끝내면, 기판 또는 스퍼터링 장치를 냉각한 후 대기에 접하는 일 없이, 제 1 다원계 산화물 반도체층(102) 및 1원계 산화물 반도체층(104)을 형성한다. 이 경우의 타겟 냉각액은 물이 아니라 유지 등을 이용하면 좋다. 가열하지 않고 질소나 불활성 가스의 도입과 배기를 반복해도 일정한 효과를 얻을 수 있지만, 가열하면서 행하면 더욱 좋다.
또한, 절연층(101)과 마찬가지로, 제 1 다원계 산화물 반도체층(102) 및 1원계 산화물 반도체층(104)을 각각 형성하기 전, 또는 형성 중, 또는 형성 후에, 스퍼터링 장치 내에 잔존하고 있는 수소, 물, 수산기, 수소화물 등을 제거하는 것이 바람직하다. 스퍼터링 장치 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 이 결과, 수소, 물, 수산기, 수소화물 등이 배기되기 때문에, 제 1 다원계 산화물 반도체층(102) 및 1원계 산화물 반도체층(104)에 포함되는 불순물의 농도를 저감할 수 있다.
다음에, 실시형태 1과 마찬가지로, 제 1 가열 처리를 행한다. 제 1 가열 처리의 온도는 500℃ 이상 1000℃ 이하, 바람직하게는 600℃ 이상 850℃ 이하로 한다. 또한, 가열 시간은 1분 이상 24시간 이하로 한다. 제 1 가열 처리에 의해, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 단결정 영역을 가지는 1원계 산화물 반도체층(105)을 형성할 수 있다(도 8(B) 참조).
또한, 제 1 가열 처리에서, 제 1 다원계 산화물 반도체층(102) 및 1원계 산화물 반도체층(104)을 결정 성장시킴과 동시에, 산화물 반도체의 주성분 이외의 불순물, 대표적으로는 수소, 물, 수산기, 수소화물을 제거함으로써, 고순도화할 수 있다.
제 1 가열 처리에서는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 질소 분위기, 건조 공기 분위기, 또는, 희가스(대표적으로는 아르곤) 및 산소의 혼합 분위기, 혹은 희가스 및 질소의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 수소, 물, 수산기, 수소화물 등의 불순물이, 수 ppm 정도, 또는 수 ppb 정도로까지 제거된 고순도 가스 분위기로 하는 것이 적합하다.
본 실시형태에서는, 제 1 가열 처리로서 건조 공기 분위기에서 700℃, 1시간의 가열 처리를 행한다.
다음에, 실시형태 1과 마찬가지로, 단결정 영역을 가지는 1원계 산화물 반도체층(105) 위에 제 2 다원계 산화물 반도체층(106)을 형성한다.
다음에, 실시형태 1과 마찬가지로, 제 2 가열 처리를 행한다. 제 2 가열 처리에 의해, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 형성할 수 있다(도 8(C) 참조).
또한, 제 2 가열 처리에서 제 2 다원계 산화물 반도체층(106)을 결정 성장시킴과 동시에, 산화물 반도체의 주성분 이외의 불순물, 대표적으로는 수소, 물, 수산기, 수소화물을 제거함으로써, 고순도화할 수 있다.
또한, 제 1 가열 처리 및 제 2 가열 처리에서, 승온 시에는 노의 내부를 질소 분위기로 하고, 냉각시에는 노의 내부를 산소 분위기로 하여 분위기를 전환해도 좋고, 질소 분위기에서 탈수 또는 탈수소화를 행한 후, 분위기를 전환하여 산소 분위기로 함으로써 제 1 다원계 산화물 반도체층(102), 1원계 산화물 반도체층(104), 및 제 2 다원 산화물 반도체층(106) 내부에 산소를 보급하여 i형으로 할 수 있다.
이상의 공정으로부터, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103), 단결정 영역을 가지는 1원계 산화물 반도체층(105), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 형성할 수 있다(도 8(C) 참조).
다음에, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107) 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성한 후, 이 레지스트 마스크를 이용하여 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103), 단결정 영역을 가지는 1원계 산화물 반도체층(105), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 에칭하여, 섬 형상의 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)을 형성한다(도 8(D) 참조). 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다. 이하, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)을 산화물 반도체 적층체(110)라고도 나타낸다.
상기 에칭에 있어서는, 습식 에칭법 혹은 드라이 에칭법을 이용할 수 있다. 웨트 에칭하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액, 암모니아과수(31 중량% 과산화 수소수：28 중량% 암모니아수：물 = 5：2：2) 등을 이용할 수 있다. 또한, ITO07N(칸토 화학사(KANTO CHEMICAL CO., INC.)제)을 이용해도 좋다.
또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐수를 정제하여, 포함되는 재료를 재이용해도 좋다. 이 에칭 후의 폐수에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저비용화할 수 있다.
드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 소망의 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
다음에, 절연층(101), 및 섬 형상의 산화물 반도체층 위에, 도전층(108)을 형성한다(도 8(E) 참조). 도전층(108)은 후에 배선(108a, 108b)이 된다.
도전층(108)은 실시형태 1에 나타내는 배선(108a, 108b)에 나타낸 재료를 적절히 이용하여 형성할 수 있다. 도전층(108)은 스퍼터링법, CVD법, 또는 진공 증착법으로 형성한다. 본 실시형태에서는, 도전층(108)으로서 스퍼터링법에 의해 형성한 막두께 50 nm의 티탄층, 두께 100 nm의 알루미늄층, 두께 50 nm의 티탄층의 3층으로 이루어지는 금속층을 이용한다.
다음에, 도전층(108) 위에 포토리소그래피 공정에 의해 레지스트 마스크 형성하고, 이 레지스트 마스크를 이용하여 도전층을 에칭하여, 소스 전극 및 드레인 전극으로서 기능하는 배선(108a, 108b)을 형성한다(도 9(A) 참조). 또는, 포토리소그래피 공정을 이용하지 않고, 인쇄법, 잉크젯법으로 배선(108a, 108b)을 형성함으로써, 공정수를 삭감할 수 있다.
에칭에 이용하는 레지스트 마스크를 형성하기 위한 레지스트의 노광에는 자외선, KrF 레이저광, 또는 ArF 레이저광을 이용하는 것이 적합하다. 특히, 채널 길이(L)가 25 nm 미만의 노광을 행하는 경우에는, 수 nm?수 10 nm로 매우 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 레지스트를 노광하는 것이 적합하다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를 10 nm 이상 1000 nm(1μm) 이하로 하는 것도 가능하다. 이러한 방법으로 채널 길이를 작게 함으로써, 트랜지스터의 동작 속도를 향상시킬 수도 있다. 또한, 상기 산화물 반도체를 이용한 트랜지스터는 오프 전류가 매우 작기 때문에, 미세화에 의한 소비 전력의 증대를 억제할 수 있다.
도전층(108)의 에칭 시에는, 산화물 반도체 적층체(110)가 제거되지 않도록, 산화물 반도체 적층체(110) 및 도전층(108)의 재료 및 에칭 조건을 적절히 조절한다. 또한, 재료 및 에칭 조건에 따라서는, 이 공정에서, 산화물 반도체 적층체(110)의 일부가 에칭되어, 홈부(오목부)를 가지는 경우도 있다.
또한, 산화물 반도체 적층체(110)의 측면에서, 배선(108a, 108b)과 접하는 결정 영역이 비정질 상태가 될 수도 있다.
또한, 여기서의 도전층(108)의 에칭은, 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 소망의 형상의 배선(108a, 108b)을 형성하기 위해, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
본 실시형태에서는, 에천트로서 암모니아과수(암모니아, 물, 과산화 수소수의 혼합액)를 이용하여, 도전층(108)을 에칭하여, 배선(108a, 108b)을 형성한다.
다음에, 도 9(B)에 나타낸 바와 같이, 절연층(101), 산화물 반도체 적층체(110), 및 배선(108a, 108b) 위에, 실시형태 1과 마찬가지로, 게이트 절연층(112)을 형성한다.
불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체층(수소 농도가 저감되고 고순도화된 산화물 반도체층)은 계면 준위, 계면 전하에 대하여 매우 민감하기 때문에, 게이트 절연층(112)과의 계면은 중요하다. 따라서 고순도화된 산화물 반도체 적층체(110)에 접하는 게이트 절연층(112)은 고품질화가 요구된다.
예를 들면, μ파(예를 들면, 주파수 2.45 GHz)를 이용한 고밀도 플라즈마 CVD에 의해, 치밀하고 절연 내압이 높은 고품질의 절연층을 형성할 수 있으므로 바람직하다. 수소 농도가 저감되고 고순도화된 산화물 반도체층과 고품질 게이트 절연층이 밀접함으로써, 계면 준위를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다. 또한, 고밀도 플라즈마 CVD에 의해 얻어진 절연층은 일정한 두께로 형성할 수 있기 때문에, 단차 피복성이 뛰어나다. 또한, 고밀도 플라즈마 CVD에 의해 얻어지는 절연층은 두께를 정밀하게 제어할 수 있다.
물론, 게이트 절연층으로서 양질의 절연층을 형성할 수 있는 것이라면, 스퍼터링법이나 플라즈마 CVD법 등 다른 형성 방법을 적용할 수 있다. 스퍼터링법에 의해 산화 실리콘층을 형성하는 경우에는, 타겟으로서 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터링 가스로서 산소 또는, 산소 및 아르곤의 혼합 가스를 이용하여 행한다. 또한, 게이트 절연층의 형성 후의 가열 처리에 의해 게이트 절연층의 막질, 산화물 반도체 적층체(110)와의 계면 특성이 개질되는 절연층이어도 좋다. 어쨌든, 게이트 절연층으로서의 막질이 양호한 것은 물론, 산화물 반도체 적층체(110)와의 계면 준위 밀도를 저감하여, 양호한 계면을 형성할 수 있는 것이면 좋다.
예를 들면, 85℃, 2×106 V/cm, 12시간의 게이트 바이어스?열 스트레스 시험(BT 시험)에서는, 불순물이 산화물 반도체 적층체(110)에 첨가되어 있으면, 불순물과 산화물 반도체 적층체(110)의 주성분과의 결합이 강전계(B：바이어스)와 고온(T：온도)에 의해 절단되어 생성된 댕글링 본드가 스레숄드 전압(Vth)의 드리프트를 유발하게 된다.
이것에 대하여, 산화물 반도체 적층체(110)의 불순물, 특히 수소, 물, 수산기, 수소화물 등을 극력 제거하여, 상기와 같이 게이트 절연층과의 계면 특성을 양호하게 함으로써, BT 시험에 대해서도 안정적인 트랜지스터를 얻는 것을 가능하게 하고 있다.
또한, 산화물 반도체 적층체(110)에 접하여 형성되는 절연층에 할로겐 원소(예를 들면, 불소 또는 염소)를 포함시키거나, 또는 산화물 반도체 적층체(110)를 노출시킨 상태로 할로겐 원소를 포함하는 가스 분위기 중에서의 플라즈마 처리에 의해 산화물 반도체 적층체(110)에 할로겐 원소를 포함시켜, 산화물 반도체 적층체(110) 또는 이 산화물 반도체 적층체(110)에 접하여 형성되는 절연층과의 계면에 존재할 수 있는, 수소, 물, 수산기, 수소화물 등의 불순물을 배제해도 좋다. 절연층에 할로겐 원소를 포함시킨 경우에는, 이 절연층 중에 있어서의 할로겐 원소 농도는 5×1017 cm－3?1×1020 cm－3 정로로 하면 좋다.
또한, 상기한 바와 같이 산화물 반도체 적층체(110) 중 또는 산화물 반도체 적층체(110)와 이것에 접하는 절연층과의 계면에 할로겐 원소를 포함시켜, 산화물 반도체 적층체(110)와 접하여 형성된 절연층이 산화물 절연층인 경우에는, 산화물 절연층의 산화물 반도체 적층체(110)와 접하지 않는 쪽을 질화물 절연층으로 덮는 것이 바람직하다. 즉, 산화물 반도체 적층체(110)에 접하는 산화물 절연층의 위에 접하여 질화 실리콘층 등을 형성하면 좋다. 이러한 구조로 함으로써, 수소, 물, 수산기, 수소화물 등의 불순물이 산화물 반도체 적층체(110)에 침입하는 것을 저감할 수 있다.
또한, 게이트 절연층(112)을 형성하기 전, 스퍼터링 장치 내벽이나, 타겟 표면이나 타겟 재료 중에 잔존하고 있는 수분 또는 수소를 제거하기 위해 프리히트 처리를 행하는 것이 바람직하다. 프리히트 처리를 끝내면, 기판 또는 스퍼터링 장치를 냉각한 후 대기에 접하는 일 없이 게이트 절연층(112)을 형성한다.
다음에, 게이트 절연층(112) 위이고, 산화물 반도체 적층체(110)와 중첩하는 영역에 게이트 전극(114)을 형성한다(도 9(C) 참조). 게이트 전극(114)은 게이트 절연층(112) 위에 도전층을 스퍼터링법, CVD법, 또는 진공 증착법으로 형성하고, 이 도전층 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 도전층을 에칭하여 형성할 수 있다.
다음에, 불활성 가스 분위기, 또는 산소 가스 분위기에서 제 3 가열 처리(바람직하게는 200℃ 이상 450℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행하여도 좋다. 이 가열 처리에 의해, 제 1 가열 처리 및 제 2 가열 처리에 의해 발생한 산소 결함에 산소를 공급함으로써, 도너가 되는 산소 결함을 더욱 저감하여, 화학양론비를 만족시키는 구성으로 하는 것이 가능하고, 산화물 반도체 적층체(110)를 보다 i형화 또는 실질적으로 i형화로 할 수 있다. 또한, 이 제 3 가열 처리는 게이트 전극(114)의 형성 전에 행하여도 좋다. 또는, 후에 형성하는 절연층(116)의 형성 후에 행하여도 좋다.
이 후, 게이트 절연층(112) 및 게이트 전극(114) 위에, 절연층(116)을 형성한다(도 9(D) 참조). 절연층(116)에는 수소를 함유시켜도 좋다. 절연층(116)은 스퍼터링법, CVD법 등을 이용하여 형성할 수 있다. 본 실시형태에서는, CVD법에 의해 얻어지는 질화물 절연층의 하나인 질화 실리콘층을 이용한다.
제 3 가열 처리는 질소 분위기하에서, 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 440℃ 이하에서 행하는 것이 바람직하다. 또한, 제 3 가열 처리는 질소 분위기하에 한정되지 않고, 산소 분위기, 희가스 분위기, 건조 공기 분위기에서 행하면 좋다.
이상의 공정에 의해, 수소 농도가 저감되어 고순도화되고, 또한 단결정 영역을 가지는 산화물 반도체 적층체를 가지는 트랜지스터(150)를 형성할 수 있다.
또한, 에칭 조건에 따라서는, 도 8(C)의 공정 후, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 섬 형상으로 에칭한 후, 단결정 영역을 가지는 1원계 산화물 반도체층(105)이 섬 형상으로 에칭되지 않고, 도 10(A)에 나타낸 바와 같이, 절연층(101) 위 전면(全面)에 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 단결정 영역을 가지는 1원계 산화물 반도체층(105)이 잔존하는 경우가 있다. 이것은, 제 2 가열 처리와 비교하여 제 1 가열 처리의 온도가 높은 경우, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)보다, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 단결정 영역을 가지는 1원계 산화물 반도체층(105)의 결정성이 높아져, 에칭 속도가 늦어지기 때문이다.
이 후, 도 8(E) 및 도 9에 나타낸 공정에 의해, 도 10(B)에 나타낸 바와 같은, 절연층(101) 위에 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 단결정 영역을 가지는 1원계 산화물 반도체층(105)이 적층하여 형성되고, 단결정 영역을 가지는 1원계 산화물 반도체층(105) 위에 섬 형상의 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a), 배선(108a, 108b), 및 게이트 절연층(112)이 형성되고, 게이트 절연층(112) 위에 게이트 전극(114)이 형성되는 트랜지스터(152)가 된다.
종래의 산화물 반도체는 일반적으로 n형이며, 산화물 반도체를 이용한 트랜지스터는, 게이트 전압이 0V이어도 소스 전극과 드레인 전극의 사이에 전류가 흐르는, 소위 노멀리 온(normally-on)이 되기 쉽다. 전계 효과 이동도가 높아도 트랜지스터가 노멀리 온이라면, 회로로서 제어하는 것이 곤란하다. 또한, 산화물 반도체에 있어서 수소는 도너가 될 수 있기 때문에, n형화하는 하나의 요인인 것이 알려져 있다. 또한, 산소 결함도 n형화하는 하나의 요인인 것이 알려져 있다.
따라서, 산화물 반도체를 i형으로 하기 위해, n형 불순물인 수소, 물, 수산기, 수소화물 등을 제 1 가열 처리 및 제 2 가열 처리에서, 산화물 반도체의 결정 성장과 함께 산화물 반도체로부터 제거하여, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화하고, 또한, 제 3 가열 처리에서 산소 결함을 제거함으로써 진성형으로 한다. 즉, 불순물을 첨가하여 i형화하는 것이 아니라, 수소, 물, 수산기, 수소화물 등의 불순물이나 산소 결함을 극력 제거한 것에 의해, 고순도화된 i형(진성 반도체) 또는 그것에 가깝게 하는 것을 특징으로 하고 있다. 특히 본 실시형태에 나타낸 산화물 반도체는 고도로 결정화되어 있기 때문에, 아몰퍼스 혹은 미결정, 다결정 상태의 것과 비교하여, 불순물이나 결함이 적다는 특징을 가진다. 이와 같이 산화물 반도체를 고순도화함으로써, 트랜지스터의 스레숄드 전압값을 플러스로 할 수 있어, 소위 노멀리 오프(normally-off)의 스위칭 소자를 실현할 수 있다.
이때의 산화물 반도체의 수소 농도는, 1×1018 cm－3 이하, 1×1016 cm－3 이하, 또한 실질적으로는 0이 바람직하다. 또한, 산화물 반도체의 캐리어 밀도가 1×1014 cm－3 미만, 1×1012 cm－3 미만, 더욱 바람직하게는 1.45×1010 cm－3 미만이다. 즉, 산화물 반도체의 캐리어 밀도는 한없이 제로에 가깝다. 또한, 밴드 갭은 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 또한, 산화물 반도체 중의 수소 농도는 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectroscopy)에 의해 얻어진 것이다. 캐리어 밀도는 홀 효과 측정에 의해 측정할 수 있다. 또한, 보다 저농도의 캐리어 밀도는 CV 측정(Capacitance－Voltage－Measurement)의 측정 결과에 의해 구할 수 있다.
또한, 일반적인 실리콘 웨이퍼에서의 캐리어 밀도의 최소값(1×1014/cm3 정도)과 비교하여, 산화물 반도체는 충분히 작은 캐리어 밀도의 값(예를 들면, 1×1012/cm3 미만, 보다 바람직하게는, 1.45×1010/cm3 미만)을 취한다. 또한, 채널 길이 3μm, 채널폭 1×104μm의 트랜지스터에 있어서, 드레인 전압이 1 V에서 10 V의 범위의 어느 전압인 경우, 실온에서 오프 전류(게이트 소스간의 전압을 0 V 이하로 했을 때의 소스 드레인간에 흐르는 전류)가, 측정 하한 이하이며, 서브 스레숄드 스윙값(S값)이 0.1 V/dec.(게이트 절연층 막두께 100 nm)를 얻을 수 있다. 이와 같이, 산화물 반도체를 고순도화함으로써, 오프 전류를 1×10－20 A(10 zA(젭토암페어))로부터, 1×10－19 A(100 zA) 정도로까지 저감하는 것도 가능하다. 오프 전류는 직접 재결합 또는 간접 재결합에 의한 정공과 전자의 생성-재결합에 의해 흐르지만, 산화물 반도체는 밴드 갭이 넓고, 전자의 여기를 위해 큰 열에너지가 필요하기 때문에, 직접 재결합 및 간접 재결합이 생기기 어렵다. 따라서, 게이트 전극에 부(負)의 전위가 인가된 상태(오프 상태)에서는, 소수 캐리어인 홀은 실질적으로 제로이기 때문에, 직접 재결합 및 간접 재결합이 생기기 어렵고, 전류는 한없이 낮아진다.
또한, 오프 전류와 드레인 전압과의 값을 알면 옴의 법칙으로부터 트랜지스터가 오프 상태일 때의 저항값(오프 저항(R))을 산출할 수 있고, 채널 형성 영역의 단면적(A)과 채널 길이(L)를 알 수 있으면 ρ = RA/L의 식(R은 오프 저항)으로부터 오프 저항율(ρ)을 산출할 수도 있다. 오프 저항율은 1×109 Ω?m 이상(또는 1×1010 Ω?m)이 바람직하다. 여기서, 단면적(A)은 채널 형성 영역의 막두께를 d라고 하고, 채널폭을 W라고 할 때, A = dW로부터 산출할 수 있다.
아몰퍼스 실리콘을 이용한 트랜지스터의 오프 전류가 10－12 A 정도인데 대하여, 산화물 반도체를 이용한 트랜지스터의 오프 전류는 훨씬 낮다. 이와 같이, i형화 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 전류 특성의 트랜지스터(150)를 얻을 수 있다.
또한, 산화물 반도체의 캐리어를 저감하여, 바람직하게는 없앰으로써, 트랜지스터에서 산화물 반도체는 캐리어를 통과시키는 통로(패스)로서 기능시킨다. 그 결과, 산화물 반도체는 고순도화한 i형(진성) 반도체이며, 캐리어가 없거나, 또는 매우 적게 함으로써, 트랜지스터의 오프 상태에서는 오프 전류를 매우 낮게 할 수 있다는 것이 본 실시형태의 기술 사상이다.
또한, 산화물 반도체는 통로(패스)로서 기능하고, 산화물 반도체 자체가 캐리어를 갖지 않거나, 또는 매우 적게 고순도화한 i형(진성)으로 하면, 캐리어는 전극의 소스, 드레인에 의해 공급된다. 산화물 반도체의 전자 친화력(χ) 및 페르미 레벨, 이상적으로는 진성 페르미 레벨과 일치한 페르미 레벨과, 소스, 드레인의 전극의 일 함수를 적절히 선택함으로써, 소스 전극 및 드레인 전극으로부터 캐리어를 주입시키는 것이 가능하게 되어, n형 트랜지스터 및 p형 트랜지스터를 적절히 제작할 수 있다.
이와 같이, 산화물 반도체의 주성분 이외의 불순물, 대표적으로는 수소, 물, 수산기, 수소화물 등이 극력 포함되지 않게 고순도화하고, 또한 단결정 영역을 가짐으로써, 트랜지스터의 동작을 양호한 것으로 할 수 있다. 특히, 온 오프비를 높일 수 있다. 또한, BT 시험 전후에서의 트랜지스터의 스레숄드 전압의 변화량을 억제할 수 있어, 높은 신뢰성을 실현할 수 있다. 또한, 전기 특성의 온도 의존성을 억제할 수 있다. 또한, 지금까지 보고된 금속 산화물은 아몰퍼스 상태의 것, 혹은, 다결정 상태의 것, 혹은, 1400℃ 정도의 고온에서의 처리에 의해 단결정을 얻는 것뿐이었지만, 상기에 나타낸 바와 같이, 평판 형상의 단결정 영역을 가지는 1원계 산화물 반도체층을 형성한 후, 이 단결정 영역을 종으로서 결정 성장시키는 방법에 의해, 대면적 기판을 이용하여 비교적 저온에서 단결정 영역을 가지는 산화물 반도체층을 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 및 실시형태 2와 비교하여, 산화물 반도체 적층체(110)의 다른 제작 방법에 대하여, 도 11을 이용하여 설명한다.
실시형태 2와 마찬가지로, 도 11(A)에 나타낸 바와 같이, 기판(100) 위에 절연층(101)을 형성한다. 다음에, 절연층(101) 위에 제 1 다원계 산화물 반도체층(102)을 형성하고, 제 1 다원계 산화물 반도체층(102) 위에 1원계 산화물 반도체층(104)을 형성한다.
다음에, 실시형태 1과 마찬가지로, 제 1 가열 처리를 행하여, 도 11(B)에 나타낸 바와 같이, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 단결정 영역을 가지는 1원계 산화물 반도체층(105)을 형성한다. 다음에, 단결정 영역을 가지는 1원계 산화물 반도체층(105) 위에 제 2 다원계 산화물 반도체층(106)을 형성한다.
다음에, 제 2 다원계 산화물 반도체층(106) 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성한 후, 이 레지스트 마스크를 이용하여 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103), 단결정 영역을 가지는 1원계 산화물 반도체층(105), 및 제 2 다원계 산화물 반도체층(106)을 에칭하여, 섬 형상의 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 제 2 다원계 산화물 반도체층(106a)을 형성한다. 이 후, 레지스트 마스크를 제거한다(도 11(C) 참조).
다음에, 제 2 가열 처리에 의해, 단결정 영역을 가지는 1원계 산화물 반도체층(105a)을 종으로서 제 2 다원계 산화물 반도체층(106a)을 결정 성장시켜, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)을 형성한다. 이상의 공정에 의해, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)으로 구성되는 산화물 반도체 적층체(110)를 형성할 수 있다. 이 후, 도 8(E) 및 도 9에 나타낸 공정에 의해, 도 1에 나타낸 바와 같은 트랜지스터(150)를 형성할 수 있다.
제 2 단결정 영역을 가지는 다원계 산화물 반도체층은 결정성이 높고, 에칭 조건에 따라서는, 결정화 전의 제 2 다원계 산화물 반도체층과 비교하여 에칭 속도가 늦다. 따라서, 제 2 가열 처리를 행하기 전에 제 2 다원계 산화물 반도체층을 섬 형상으로 에칭함으로써, 에칭 시간을 단축할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 실시형태 1 내지 실시형태 3과 비교하여, 산화물 반도체 적층체(110)의 다른 제작 방법에 대하여, 도 12를 이용하여 설명한다.
실시형태 2와 마찬가지로, 기판(100) 위에 절연층(101)을 형성한다. 다음에, 절연층(101) 위에 제 1 다원계 산화물 반도체층을 형성하고, 제 1 다원계 산화물 반도체층 위에 1원계 산화물 반도체층을 형성한다. 다음에, 실시형태 1과 마찬가지로, 제 1 가열 처리를 행하고, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 단결정 영역을 가지는 1원계 산화물 반도체층(105)을 형성한다(도 12(A) 참조).
다음에, 단결정 영역을 가지는 1원계 산화물 반도체층(105) 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성한 후, 이 레지스트 마스크를 이용하여, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 단결정 영역을 가지는 1원계 산화물 반도체층(105)을 에칭하여, 도 12(B)에 나타낸 바와 같이, 섬 형상의 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103b) 및 단결정 영역을 가지는 1원계 산화물 반도체층(105b)을 형성한다. 이 후, 레지스트 마스크를 제거한다.
다음에, 단결정 영역을 가지는 1원계 산화물 반도체층(105b) 및 절연층(101) 위에 제 2 다원계 산화물 반도체층(106)을 형성한다.
다음에, 제 2 다원계 산화물 반도체층(106) 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성한 후, 이 레지스트 마스크를 이용하여, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103b), 단결정 영역을 가지는 1원계 산화물 반도체층(105b), 및 제 2 다원계 산화물 반도체층(106)을 에칭하여, 섬 형상의 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 섬 형상의 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 섬 형상의 제 2 다원계 산화물 반도체층(106a)을 형성한다. 이 후, 레지스트 마스크를 제거한다(도 12(C) 참조).
다음에, 제 2 가열 처리에 의해, 단결정 영역을 가지는 1원계 산화물 반도체층(105a)을 종으로서 제 2 다원계 산화물 반도체층(106a)을 결정 성장시키고, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)을 형성한다. 이상의 공정에 의해, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)으로 구성되는 산화물 반도체 적층체(110)를 형성할 수 있다(도 12(D) 참조). 이 후, 도 8(E) 및 도 9에 나타낸 공정에 의해, 도 1에 나타낸 바와 같은 트랜지스터(150)를 형성할 수 있다.
제 2 단결정 영역을 가지는 다원계 산화물 반도체층은 결정성이 높고, 에칭 조건에 따라서는, 결정화 전의 제 2 다원계 산화물 반도체층과 비교하여 에칭 속도가 늦다. 따라서, 제 2 가열 처리를 행하기 전에 제 2 다원계 산화물 반도체층을 섬 형상으로 에칭함으로써, 에칭 시간을 단축할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층의 제작 방법이 실시형태 1과 다른 형태에 대하여, 도 8 및 도 13을 이용하여 설명한다.
실시형태 2와 마찬가지로, 도 8(A)에 나타낸 바와 같이, 기판(100) 위에 절연층(101)을 형성한다. 다음에, 절연층(101) 위에 제 1 다원계 산화물 반도체층(102)을 형성하고, 제 1 다원계 산화물 반도체층(102) 위에 1원계 산화물 반도체층(104)을 형성한다.
다음에, 실시형태 1과 마찬가지로, 제 1 가열 처리를 행하여, 도 13(A)에 나타낸 바와 같이, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103) 및 단결정 영역을 가지는 1원계 산화물 반도체층(105)을 형성한다.
다음에, 도 13(B)에 나타낸 바와 같이, 200℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 550℃ 이하로 가열하면서, 스퍼터링법에 의해, 단결정 영역을 가지는 1원계 산화물 반도체층(105) 위에 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 형성한다. 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)은 육방정의 비우르츠광형 결정 구조가 된다. 여기에서는, 가열하면서 제 2 다원계 산화물 반도체층을 퇴적하기 때문에, 단결정 영역을 가지는 1원계 산화물 반도체층(105) 표면의 단결정 영역을 결정 성장의 종으로서 단결정 영역을 가지는 1원계 산화물 반도체층(105)과 같은 결정축이 되도록, 특히 c축 방향이 동일하게 되도록 결정 성장(에피택셜 성장, 액시얼 성장이라고도 함)하기 때문에, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 형성할 수 있다. 이 결과, 제 2 가열 처리를 행하지 않아도, c축 방향이 단결정 영역을 가지는 1원계 산화물 반도체층(105)과 동일한 결정화한 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107)을 형성할 수 있다.
이 후, 실시형태 1의 공정을 거쳐, 트랜지스터(150)를 제작할 수 있다.
본 실시형태에서는 가열 처리수를 삭감하는 것이 가능하기 때문에, 스루풋을 향상시킬 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
실시형태 1 내지 실시형태 5에서는 탑 게이트 구조의 트랜지스터의 제작 공정을 나타냈지만, 본 실시형태에서는, 도 14를 이용하여, 보텀 게이트 구조의 트랜지스터의 제작 공정에 대하여 설명한다.
본 실시형태에서는 기판(100)으로서 유리 기판을 이용하여, 사전에, 기판(100)에 대하여 650℃, 6분의 가열 처리를 2회 행한다. 트랜지스터 형성 전에 기판의 가열을 행함으로써, 기판의 수축에 의해 막이 벗겨지는 것이나, 마스크의 위치가 어긋나는 것을 억제한다. 다음에, 절연 표면을 가지는 기판(100) 위에, 도전층을 형성한 후, 포토마스크를 이용하여 포토리소그래피 공정에 의해 게이트 전극(400)을 형성한다.
또한, 기판(100)과 게이트 전극(400)의 사이에 실시형태 2에 나타내는 절연층(101)을 형성해도 좋다. 절연층(101)은 기판(100)과 게이트 전극(400)과의 밀착성을 높일 수 있다.
게이트 전극(400)으로서는, 실시형태 1에 나타내는 게이트 전극(114)에 나타낸 재료 및 제작 방법을 적절히 이용할 수 있다. 또한, 게이트 전극(400)은 단부가 테이퍼 형상이면, 후에 형성하는 절연층, 반도체층, 및 도전층의 피복율을 높일 수 있기 때문에 바람직하다.
다음에, 게이트 전극(400) 위에 게이트 절연층(401)을 형성한다. 게이트 절연층(401)은 실시형태 1에 나타내는 게이트 절연층(112)에 나타낸 재료 및 제작 방법을 적절히 이용할 수 있다.
다음에, 게이트 절연층(401) 위에, 실시형태 1과 마찬가지로, 제 1 다원계 산화물 반도체층을 형성하고, 제 1 다원계 산화물 반도체층 위에 1원계 산화물 반도체층을 형성한 후, 제 1 가열 처리를 행하고, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403) 및 단결정 영역을 가지는 1원계 산화물 반도체층(405)을 형성한다(도 14(A) 참조).
다음에, 단결정 영역을 가지는 1원계 산화물 반도체층(405) 위에, 실시형태 1과 마찬가지로 제 2 다원계 산화물 반도체층을 형성한 후, 제 2 가열 처리를 행하고, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407)을 형성한다(도 14(B) 참조).
다음에, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407) 위에, 포토리소그래피 공정에 의해 레지스트 마스크를 형성한 후, 에칭하여, 섬 형상의 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403a), 섬 형상의 단결정 영역을 가지는 1원계 산화물 반도체층(405a), 및 섬 형상의 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407a)을 형성한다.
다음에, 게이트 절연층(401), 섬 형상의 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403a), 섬 형상의 단결정 영역을 가지는 1원계 산화물 반도체층(405a), 및 섬 형상의 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407a) 위에, 소스 전극 및 드레인 전극으로서 기능하는 배선(408a, 408b)을 형성한다. 배선(408a, 408b)은, 실시형태 1에 나타내는 배선(108a, 108b)과 마찬가지로 형성할 수 있다.
다음에, 산화물 반도체층의 일부에 접하는 보호 절연층이 되는 산화물 절연층(412)을 형성한 후, 제 3 가열 처리를 행하여도 좋다(도 14(C) 참조).
본 실시형태에서는, 산화물 절연층(412)으로서 두께 300 nm의 산화 실리콘층을 스퍼터링법을 이용하여 형성한다. 형성 시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화 실리콘층의 스퍼터링법은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기하에서 행할 수 있다. 또한, 타겟으로서 산화 실리콘 타겟 또는 실리콘 타겟을 이용할 수 있다. 예를 들면, 실리콘 타겟을 이용하여, 산소, 및 질소 분위기하에서 스퍼터링법에 의해 산화 실리콘층을 형성할 수 있다. 결정화시킨 섬 형상의 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403a), 결정화시킨 섬 형상의 단결정 영역을 가지는 1원계 산화물 반도체층(405a), 및 결정화시킨 섬 형상의 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407a)에 접하여 형성하는 산화물 절연층(412)은 10 nm 이상 500 nm 이하의 두께로 하고, 대표적으로는 산화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 또는 산화 질화 알루미늄층 등을 이용한다.
또한, 제 3 가열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 이 가열 처리에 의해, 제 1 가열 처리 및 제 2 가열 처리에 의해 발생한 산소 결함에 산소를 공급함으로써, 도너가 되는 산소 결함을 더욱 저감하여, 화학양론비를 만족시키는 구성으로 하는 것이 가능하고, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403a), 단결정 영역을 가지는 1원계 산화물 반도체층(405a), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407a)을 보다 i형화 또는 실질적으로 i형화할 수 있다.
다음에, 산화물 절연층(412) 위에, 절연층(416)을 형성한다. 그 후, 제 4 가열 처리를 행하여도 좋다(도 14(D) 참조). 절연층(416)은 실시형태 2에 나타내는 절연층(116)과 마찬가지로 형성할 수 있다.
제 4 가열 처리는 질소 분위기하, 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 440℃ 이하로 한다. 또한, 제 4 가열 처리는 질소 분위기하에 한정되지 않고, 산소 분위기, 희가스 분위기, 건조 공기 분위기에서 행하면 좋다.
이상에 의해, 단결정 영역을 가지는 1원계 산화물 반도체층(405a)의 결정 영역으로부터 결정 성장시킨 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403a) 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407a)을 이용한 트랜지스터(450)가 완성된다.
다음에, 절연층(416) 위에 층간 절연층(418)을 형성해도 좋다(도 14(E) 참조). 층간 절연층(418)은 스퍼터링법이나 CVD법 등을 이용하여 얻어지는 산화 실리콘층, 질화 산화 실리콘층, 질화 실리콘층, 산화 하프늄층, 산화 알루미늄층, 산화 탄탈층 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성한다. 또한, 층간 절연층(418)의 재료로서, 아크릴, 폴리이미드, 에폭시 수지 등의 유기 수지를 이용할 수도 있다. 또한, 본 실시형태에서는, 산화물 절연층(412), 절연층(416)과 층간 절연층(418)의 적층 구조로 하고 있지만, 개시하는 발명의 일 양태는 이것에 한정되지 않는다. 1층으로 해도 좋고, 2층으로 해도 좋고, 4층 이상의 적층 구조로 해도 좋다.
또한, 본 실시형태에 나타내는 트랜지스터는 도 14(E)에 나타낸 바와 같이, 게이트 전극(400)은 배선(408a, 408b)과 중첩되는 영역을 가지는 것도 특징의 하나이다. 배선(408a)의 단부와, 게이트 절연층(401)의 단차, 즉 단면도에 있어서, 배선(408a)과 게이트 절연층의 평탄면으로부터 테이퍼면이 되는 변화점과의 사이의 영역(여기에서는 도 14(E) 중에서 나타낸 LOV 영역)을 가지고 있다. LOV 영역은 게이트 전극의 단부에 기인한 단차부에서 생기는 산화물 반도체의 결정립계에 캐리어가 흐르지 않게 하기 위해 중요하다.
또한, 산화물 절연층(412) 위에 백 게이트 전극을 형성해도 좋다. 그 경우의 제작 공정을 도 15(A) 및 도 15(B)에 나타낸다. 도 14(C)의 상태를 얻은 후, 게이트 전극(400)에 이르는 컨택트홀을 형성하고, 산화물 절연층(412) 위에 백 게이트 전극(414)을 형성한다(도 15(A) 참조). 다음에, 백 게이트 전극(414) 및 산화물 절연층(412) 위에, 절연층(416)을 형성하고, 제 4 가열 처리를 행하여도 좋다. 이상의 공정에 의해, 도 15(B)에 나타낸 트랜지스터(451)를 얻을 수 있다. 백 게이트 전극(414)을 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층에서 형성되는 채널 형성 영역과 중첩되는 위치에 형성함으로써, 백 게이트가 패시베이션층으로서 기능하고, 외부로부터의 수소가 채널 형성 영역에 침입하는 것을 저지하는 것이 가능하게 되기 때문에, BT 시험(바이어스?온도 스트레스 시험) 전후에서의 트랜지스터(451)의 스레숄드 전압의 변화량을 저감할 수 있다.
또한, 백 게이트 전극(414)은 전위가 트랜지스터(451)의 게이트 전극(400)과 상이하여도 좋다. 또한, 백 게이트 전극(414)의 전위가 GND, 0V, 혹은 플로팅 상태여도 좋다. 이 경우는, 백 게이트 전극(414)을 형성하기 전에, 게이트 전극(400)에 이르는 컨택트홀을 형성하지 않음으로써, 게이트 전극(400)과 백 게이트 전극(414)의 전위를 다르게 할 수 있다.
다음에, 절연층(416) 위에 평탄화를 위한 층간 절연층(418)을 형성하여, 도 15(B)에 나타낸 단면 구조를 얻을 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는, 채널 스톱 구조의 트랜지스터의 구조를 도 16을 이용하여 나타낸다.
본 실시형태는, 실시형태 6과 일부 상이할 뿐이므로, 상세한 설명은 여기에서는 생략하는 것으로 한다.
이하에 공정을 순차로 설명한다. 실시형태 6과 마찬가지로, 기판(100) 위에 게이트 전극(400) 및 게이트 절연층(402)을 형성한다. 다음에, 실시형태 6과 마찬가지로, 게이트 절연층(402) 위에 제 1 다원계 산화물 반도체층을 형성하고, 제 1 다원계 산화물 반도체층 위에 1원계 산화물 반도체층을 형성하고, 제 1 가열 처리를 행하여 제 1 다원계 산화물 반도체층 및 1원계 산화물 반도체층을 결정화시켜, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층 및 단결정 영역을 가지는 1원계 산화물 반도체층을 형성한다. 다음에, 실시형태 6과 마찬가지로, 제 2 다원계 산화물 반도체층을 형성하고, 제 2 가열 처리를 행하여 제 2 다원계 산화물 반도체층을 결정화시켜, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 형성한다.
다음에, 산화물 절연층을 형성하여, 제 3 가열 처리를 행한다. 산화물 절연층은 실시형태 6에 나타낸 산화물 절연층(412)과 같은 재료를 이용한다. 또한, 제 3 가열 처리도 실시형태 6에 나타낸 제 3 가열 처리와 같은 조건으로 하여, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층에 산소를 공급하고, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층 중의 산소 결함을 저감한다.
다음에, 포토리소그래피 공정에 의해 산화물 절연층 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 섬 형상의 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403a), 섬 형상의 단결정 영역을 가지는 1원계 산화물 반도체층(405a), 및 섬 형상의 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407a)을 형성한다. 동시에, 산화물 절연층도 섬 형상이 된다.
다음에, 레지스트 마스크를 제거하여, 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 섬 형상의 산화물 절연층(420)을 형성한다.
다음에, 섬 형상의 산화물 절연층(420), 섬 형상의 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403a), 섬 형상의 단결정 영역을 가지는 1원계 산화물 반도체층(405a), 및 섬 형상의 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407a) 위에, 실시형태 1과 마찬가지로 배선(408a, 408b)을 형성한다.
다음에, 배선(408a, 408b) 및 섬 형상의 산화물 절연층(420) 위에 절연층(416)을 형성한다. 그 후, 제 4 가열 처리를 행하여도 좋다. 또한, 제 4 가열 처리도 실시형태 6에 나타낸 제 4 가열 처리와 같은 조건으로 하면 좋다.
이상에 의해, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층을 가지는 채널 스톱형의 트랜지스터(452)가 완성된다.
다음에, 절연층(416) 위에 평탄화를 위한 층간 절연층(418)을 형성하여, 도 16에 나타낸 단면 구조를 얻을 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
본 실시형태에서는, 실시형태 6 및 실시형태 7에 적용할 수 있는 구조에 대하여, 도 17을 이용하여 설명한다.
본 실시형태에서는, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403b), 단결정 영역을 가지는 1원계 산화물 반도체층(405b), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407b)의 면적이 게이트 전극(400)보다 작고, 또한 모두가 게이트 전극(400)과 중첩되어 있는 것을 특징으로 한다. 따라서, 게이트 전극(400)이 차광성을 가지는 금속 원소 또는 합금으로 형성됨으로써, 기판(100)측에서의 외광이, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403b), 단결정 영역을 가지는 1원계 산화물 반도체층(405b), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407b)에 조사하는 것을 저감할 수 있다. 또한, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(403b), 단결정 영역을 가지는 1원계 산화물 반도체층(405b), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(407b)은 단부를 제외한 게이트 전극(400)의 평탄한 부분에만 중첩되기 때문에, 평탄한 형상이 된다. 이 결과, 표면에 수직인 c축 방향이 모두 평행하기 때문에, 결정립계가 형성되기 어렵고, 결정성이 우수한 실질적으로 단결정 구조가 된다.
이상에 의해, 실질적으로 단결정 구조인 제 1 다원계 산화물 반도체층, 1원계 산화물 반도체층, 및 제 2 다원계 산화물 반도체층을 가지는 트랜지스터가 된다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 9)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치를 반도체 집적 회로에 이용하는 경우의 일 형태로서 다른 반도체 재료를 이용한 반도체 장치와의 적층 구조에 의한 반도체 장치에 대하여, 도 18을 참조하여 설명한다.
도 18은, 본 실시형태에 관한 반도체 장치의 구성의 일 형태를 나타내는 단면도이다. 도 18에 나타낸 반도체 장치는, 하부에, 산화물 반도체 이외의 재료(예를 들면, 실리콘)를 이용한 트랜지스터(250)를 가지고, 상부에 산화물 반도체를 이용한 트랜지스터(150)를 가지는 것이다. 산화물 반도체를 이용한 트랜지스터(150)는 도 1에 나타낸 트랜지스터(150)이다. 또한, 트랜지스터(250) 및 트랜지스터(150)는 모두 n형 트랜지스터로서 설명하지만, p형 트랜지스터를 채용해도 좋다. 특히, 트랜지스터(250)는 p형으로 하는 것이 용이하다.
트랜지스터(250)는 반도체 재료를 포함하는 기판(200)에 형성된 채널 형성 영역(216)과, 채널 형성 영역(216)을 끼우도록 형성된 불순물 영역(214) 및 고농도 불순물 영역(220)(이것들을 아울러 단지 불순물 영역이라고도 나타냄)과, 채널 형성 영역(216) 위에 형성된 게이트 절연층(208a)과, 게이트 절연층(208a) 위에 형성된 게이트 전극(210a)과, 불순물 영역(214)과 전기적으로 접속하는 소스 전극 및 드레인 전극으로서 기능하는 배선(230a, 230b)을 가진다(도 18 참조).
여기서, 게이트 전극(210a)의 측면에는 사이드 월 절연층(218)이 형성되어 있다. 또한, 기판(200)의 주평면에 수직인 방향에서 볼 때 사이드 월 절연층(218)과 중첩되지 않는 영역에는 고농도 불순물 영역(220)을 가지고, 고농도 불순물 영역(220)과 접하는 금속 화합물 영역(224)을 가진다. 또한, 기판(200) 위에는 트랜지스터(250)를 둘러싸도록 소자 분리 절연층(206)이 형성되어 있고, 트랜지스터(250)를 덮도록, 층간 절연층(226) 및 층간 절연층(228)이 형성되어 있다. 배선(230a, 230b)은 층간 절연층(226), 층간 절연층(228), 및 절연층(234)에 형성된 개구를 통하여, 금속 화합물 영역(224)과 전기적으로 접속되어 있다. 즉, 배선(230a, 230b)은 금속 화합물 영역(224)을 통하여 고농도 불순물 영역(220) 및 불순물 영역(214)과 전기적으로 접속되어 있다.
트랜지스터(150)는 절연층(101) 위에 형성된, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)과, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a) 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a) 위에 형성되고, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a) 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)과 전기적으로 접속되어 있는 소스 전극 및 드레인 전극으로서 기능하는 배선(108a, 108b)과, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층(103a), 단결정 영역을 가지는 1원계 산화물 반도체층(105a), 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a), 배선(108a, 108b)을 덮도록 형성된 게이트 절연층(112)과, 게이트 절연층(112) 위의, 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(107a)과 중첩하는 영역에 형성된 게이트 전극(114)을 가진다.
또한, 트랜지스터(150) 위에는, 절연층(116) 및 층간 절연층(118)이 형성되어 있다. 여기서, 게이트 절연층(112), 절연층(116), 및 층간 절연층(118)에는, 배선(108a, 108b)에까지 달하는 개구가 형성되어 있고, 이 개구를 통하여, 배선(254d), 배선(254e)이, 각각, 배선(108a, 108b)에 접하여 형성되어 있다. 또한, 배선(254d), 배선(254e)과 마찬가지로, 게이트 절연층(112), 절연층(116), 및 층간 절연층(118)에 설치된 개구를 통하여, 배선(236a), 배선(236b), 배선(236c)에 접하는 배선(254a), 배선(254b), 배선(254c)이 형성되어 있다.
또한, 층간 절연층(118) 위에는 절연층(256)이 형성되어 있고, 이 절연층(256)에 파묻히도록, 배선(258a), 배선(258b), 배선(258c), 배선(258d)이 설치되어 있다. 여기서, 배선(258a)은 배선(254a)과 접하고, 배선(258b)은 배선(254b)과 접하고, 배선(258c)은 배선(254c) 및 배선(254d)과 접하고, 배선(258d)은 배선(254e)과 접하고 있다.
즉, 트랜지스터(150)의 배선(108a)은 배선(230c), 배선(236c), 배선(254c), 배선(258c), 배선(254d)을 통하여, 다른 요소(산화물 반도체 이외의 재료를 이용한 트랜지스터 등)와 전기적으로 접속되어 있다. 또한, 트랜지스터(150)의 배선(108b)은 배선(254e), 배선(258d)을 통하여, 다른 요소에 전기적으로 접속되어 있다. 또한, 접속에 관한 배선(배선(230c), 배선(236c), 배선(254c), 배선(258c), 배선(254d) 등)의 구성은 상기에 한정되지 않고, 적절히 추가, 생략 등이 가능하다.
또한, 각종 배선(예를 들면, 배선(258a), 배선(258b), 배선(258c), 배선(258d) 등)의 일부에는 구리를 포함하는 재료를 이용하는 것이 바람직하다. 이들의 일부에 구리를 포함하는 재료를 이용함으로써, 도전성을 향상시킬 수 있다. 구리를 포함하는 전극이나 배선은, 소위 다마신 프로세스(damascene process) 등에 의해 형성하는 것이 가능하다.
이상, 본 실시형태에서는, 적층 구조에 관한 반도체 장치의 대표적인 일 형태에 대하여 설명했지만, 개시하는 발명의 일 양태는 이것에 한정되지 않는다. 예를 들면, 트랜지스터의 구성, 절연층의 수나 배치, 전극이나 배선의 수나 접속 관계, 등은 적절히 변경하는 것이 가능하다. 예를 들면, 전극의 접속 관계의 일례로서, 트랜지스터(250)의 게이트 전극(210a)과, 트랜지스터(150)의 배선(108a) 또는 배선(108b)이 전기적으로 접속되는 구성을 채용할 수도 있다.
이와 같이, 산화물 반도체 이외의 재료를 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터를 일체로 구비하는 구성으로 함으로써, 산화물 반도체를 이용한 트랜지스터와는 다른 전기 특성이 요구되는 반도체 장치를 실현할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 10)
본 실시형태에서는, 개시하는 발명의 일 양태에 관한 반도체 장치의 구체적인 형태로서, 기억 장치로 기능하는 반도체 장치의 구성을 설명한다. 또한, 여기에서는, 제 1 단결정 영역을 가지는 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층, 및 제 2 단결정 영역을 가지는 다원계 산화물 반도체층(이하, 산화물 반도체 적층체라고 나타냄)을 이용한 트랜지스터와, 산화물 반도체 적층체 이외의 재료(예를 들면, 실리콘)를 이용한 트랜지스터를 포함하는 반도체 장치에 대하여 설명한다.
도 19에 나타낸 반도체 장치에서는, 트랜지스터(300)의 게이트 전극과, 트랜지스터(302)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되어 있다. 또한, 제 1 배선(1st Line：소스선이라고도 나타냄)과 트랜지스터(300)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line：비트선이라고도 나타냄)과 트랜지스터(300)의 드레인 전극은 전기적으로 접속되어 있다. 그리고, 제 3 배선(3rd Line：제 1 신호선이라고도 나타냄)과 트랜지스터(302)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line：제 2 신호선이라고도 나타냄)과 트랜지스터(302)의 게이트 전극은 전기적으로 접속되어 있다. 여기서, 트랜지스터(300)에는 산화물 반도체 적층체 이외의 재료(예를 들면, 실리콘)가 이용되고, 트랜지스터(302)에는 산화물 반도체 적층체가 이용되고 있다. 또한, 도 19에서는, 트랜지스터(302)를 OS tr이라고 나타낸다.
산화물 반도체 이외의 재료를 이용한 트랜지스터(300)는 충분한 고속 동작이 가능하기 때문에, 이것을 이용함으로써, 기억 내용의 판독 등을 고속으로 행하는 것이 가능하다. 또한, 산화물 반도체 적층체를 이용한 트랜지스터(302)는 오프 전류가 매우 작다는 특징을 가지고 있다. 따라서, 트랜지스터(302)를 오프 상태로 함으로써, 트랜지스터(300)의 게이트 전극의 전위를 매우 장시간에 걸쳐 보유하는 것이 가능하다.
트랜지스터(302)의 소스 전극 또는 드레인 전극은, 트랜지스터(300)의 게이트 전극과 전기적으로 접속됨으로써, 불휘발성 메모리 소자로서 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 얻는다. 따라서, 본 실시형태에서는, 트랜지스터(302)의 소스 전극 또는 드레인 전극과 트랜지스터(300)의 게이트 전극이 전기적으로 접속되는 부위를 플로팅 게이트부(FG)라고 나타낸다. 이 플로팅 게이트부(FG)는 절연물 중에 매설되었다(소위, 부유 상태)고 볼 수 있고, 플로팅 게이트부(FG)에는 전하가 보유된다. 트랜지스터(302)는 실리콘 반도체로 형성되는 트랜지스터(300)와 비교하여, 오프 전류가 10만 분의 1 이하이기 때문에, 플로팅 게이트부(FG)에 축적되는 전하의, 트랜지스터(302)의 리크에 의한 소실을 무시할 수 있다.
이러한 구성을 채용함으로써, 종래의 플로팅 게이트형 트랜지스터에서 지적되고 있는 전자를 플로팅 게이트에 주입할 때의 터널 전류에 의해 게이트 절연층(터널 절연층)이 열화한다는 문제를 회피할 수 있다. 따라서, 도 19에 나타낸 반도체 장치에서는 원리적으로 기입 횟수의 제한을 무시할 수 있다.
또한, 플로팅 게이트부(FG)에는 용량 소자를 부가해도 좋다. 플로팅 게이트부(FG)에 용량 소자를 부가함으로써, 전하의 보유가 용이하게 되고, 또한, 각 배선의 전위 변동에 기인한 플로팅 게이트부(FG)의 전위 변동을 억제하는 것이 용이하게 된다.
도 19에 나타낸 반도체 장치에서는, 트랜지스터(300)의 게이트 전극의 전위가 보유 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기입, 보유, 판독이 가능하다.
먼저, 정보의 기입 및 보유에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(302)가 온 상태가 되는 전위로 하고, 트랜지스터(302)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(300)의 게이트 전극에 인가된다(기입). 그 후, 제 4 배선의 전위를 트랜지스터(302)가 오프 상태가 되는 전위로 하고, 트랜지스터(302)를 오프 상태로 함으로써, 트랜지스터(300)의 게이트 전극의 전위가 보유된다(보유).
트랜지스터(302)의 오프 전류는 매우 작기 때문에, 트랜지스터(300)의 게이트 전극의 전위는 장시간에 걸쳐 보유된다. 예를 들면, 트랜지스터(300)의 게이트 전극의 전위가 트랜지스터(300)를 온 상태로 하는 전위라면, 트랜지스터(300)의 온 상태가 장시간에 걸쳐 보유되게 된다. 또한, 트랜지스터(300)의 게이트 전극의 전위가 트랜지스터(300)를 오프 상태로 하는 전위라면, 트랜지스터(300)의 오프 상태가 장시간에 걸쳐 보유된다.
다음에, 정보의 판독에 대하여 설명한다. 위에서 설명한 바와 같이, 트랜지스터(300)의 온 상태 또는 오프 상태가 보유된 상태에서, 제 1 배선에 소정의 전위(정전위)가 인가되면, 트랜지스터(300)의 온 상태 또는 오프 상태에 따라, 제 2 배선의 전위는 다른 값을 받는다.
이와 같이, 정보가 보유된 상태에서, 제 1 배선의 전위와 제 2 배선의 전위를 비교함으로써, 정보를 읽어낼 수 있다.
다음에, 정보의 다시쓰기에 대하여 설명한다. 정보의 다시쓰기는, 상기 정보의 기입 및 보유와 마찬가지로 행해진다. 즉, 제 4 배선의 전위를 트랜지스터(302)가 온 상태가 되는 전위로 하고, 트랜지스터(302)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위(새로운 정보에 관한 전위)가 트랜지스터(300)의 게이트 전극에 인가된다. 그 후, 제 4 배선의 전위를 트랜지스터(302)가 오프 상태가 되는 전위로 하고, 트랜지스터(302)를 오프 상태로 함으로써, 새로운 정보가 보유된 상태가 된다.
이와 같이, 개시하는 발명에 관한 반도체 장치는, 재차의 정보의 기입에 의해 직접적으로 정보를 다시쓰는 것이 가능하다. 따라서, 플래시 메모리 등에서 필요하게 되는 소거 동작이 불필요하고, 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 본 실시형태에 관한 반도체 장치는, 트랜지스터(302)의 저오프 전류 특성에 의해, 매우 장시간에 걸쳐 정보를 보유하는 것이 가능하다. 즉, DRAM 등에서 필요로 하는 리프레시 동작이 불필요하고, 소비 전력을 억제할 수 있다. 또한, 실질적인 불휘발성의 반도체 장치로서 이용하는 것이 가능하다.
또한, 트랜지스터(302)의 스위칭 동작에 의해 정보의 기입 등을 행하기 때문에, 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 또한, 트랜지스터의 온, 오프에 의해, 정보의 기입이나 소거를 행하기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터는 충분한 고속 동작이 가능하기 때문에, 이것을 이용함으로써, 기억 내용의 판독을 고속으로 행하는 것이 가능하다.
또한, 상기 설명은 전자를 캐리어로 하는 n형 트랜지스터(n 채널형 트랜지스터)를 이용하는 경우에 대한 것이지만, n형 트랜지스터 대신에, 정공을 캐리어로 하는 p형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다.
본 실시형태에 관한 반도체 장치는, 예를 들면 앞의 실시형태에서 설명한 바와 같은 트랜지스터의 적층 구조에 의해 형성할 수 있다. 물론, 트랜지스터의 적층 구조를 상기 실시형태에 나타내는 트랜지스터의 구조에 한정할 필요는 없다. 예를 들면, 트랜지스터(300)와 트랜지스터(302)를 동일면 위에 형성해도 좋다. 또한, 본 실시형태에 관한 반도체 장치는 트랜지스터(302)의 오프 전류가 작은 것을 이용하는 것이기 때문에, 트랜지스터(300)에 대해서는 특별히 한정할 필요는 없다. 예를 들면, 본 실시형태에서는 산화물 반도체 이외의 재료를 이용하여 트랜지스터(300)를 형성하고 있지만, 산화물 반도체를 이용해도 상관없다.
또한, 본 실시형태에서는, 최소 단위의 반도체 장치에 대하여 설명했지만, 반도체 장치의 구성은 이것에 한정되는 것은 아니다. 복수의 반도체 장치를 적당히 접속하여, 보다 고도의 반도체 장치를 구성할 수도 있다. 예를 들면, 상기 반도체 장치를 복수 이용하여, NAND형이나 NOR형의 기억 장치로서 기능하는 반도체 장치를 구성하는 것이 가능하다. 배선의 구성도 도 19에 한정되지 않고, 적절히 변경할 수 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 11)
본 실시형태에서는, 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 포함하는 트랜지스터를 제작하고, 이 트랜지스터를 화소부, 또한 구동 회로에 이용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작하는 경우에 대하여 설명한다. 또한, 구동 회로의 일부 또는 전부를, 화소부와 같은 기판 위에 일체 형성하고, 시스템 온 패널(system-on-panel)을 형성할 수 있다.
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치로서 액정 표시 장치를 나타낸다. 우선, 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여, 도 20을 이용하여 설명한다. 도 20(A)은 제 1 기판(4001) 위에 형성된 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 포함하는 트랜지스터(4010, 4011), 및 액정 소자(4013)를, 제 2 기판(4006)과의 사이에 시일재(4005)에 의해 봉지한 패널의 상면도이며, 도 20(B)은 도 20(A)의 M－N에서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와 신호선 구동 회로(4003)와 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 제공되어 있다. 또한, 화소부(4002)와 신호선 구동 회로(4003)와 주사선 구동 회로(4004)의 위에 제 2 기판(4006)이 설치되어 있다. 따라서 화소부(4002), 신호선 구동 회로(4003), 및 주사선 구동 회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 신호선 구동 회로(4003)와 주사선 구동 회로(4004)는 트랜지스터를 복수 가지고 있고, 도 20(B)에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 트랜지스터(4010, 4011) 위에는 절연층(4014, 4020, 4021)이 형성되어 있다.
트랜지스터(4010, 4011)는, 실시형태 6에 나타낸 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 포함하는 트랜지스터를 적용할 수 있다. 본 실시형태에서, 트랜지스터(4010, 4011)는 n 채널형 트랜지스터이다.
절연층(4021) 위에서, 구동 회로용의 트랜지스터(4011)의 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체의 채널 형성 영역과 중첩되는 위치에 도전층(4040)이 형성되어 있다. 도전층(4040)을 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체의 채널 형성 영역과 중첩되는 위치에 형성함으로써, 효과의 하나로서 도전층(4040)이 패시베이션층으로서 기능하여, 외부로부터의 수소가 채널 형성 영역에 침입하는 것을 저지하는 것이 가능하게 되기 때문에, BT 시험 전후에서의 트랜지스터(4011)의 스레숄드 전압의 변화량을 저감할 수 있다. 또한, 도전층(4040)은 전위가 트랜지스터(4011)의 게이트 전극과 같아도 좋고, 상이하여도 좋고, 제 2 게이트 전극으로서 기능시킬 수도 있다. 또한, 도전층(4040)의 전위는 GND, 0V, 또는 플로팅 상태여도 좋다.
또한, 액정 소자(4013)가 가지는 화소 전극(4030)은 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정 소자(4013)의 대향 전극(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소 전극(4030)과 대향 전극(4031)과 액정층(4008)이 중첩되어 있는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극(4030), 대향 전극(4031)에는 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 통하여 액정층(4008)을 협지하고 있다.
액정층(4008)은 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등의 액정 재료를 이용한다. 이러한 액정 재료는 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 제 2 기판(4006)으로서는 유리, 플라스틱을 이용할 수 있다.
또한, 절연층을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서(4035)는 화소 전극(4030)과 대향 전극(4031)과의 사이의 거리(셀 갭)를 제어하기 위해 설치되어 있다. 또한 구상(球狀)의 스페이서를 이용하여도 좋다. 또한, 대향 전극(4031)은 트랜지스터(4010)와 동일 절연 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 또한, 공통 접속부를 이용하여, 한쌍의 기판간에 배치되는 도전성 입자를 통하여 대향 전극(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 시일재(4005)에 함유시킨다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 5 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 이용하여 액정층(4008)에 이용하면 좋다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 블루상을 나타내는 액정을 이용하면, 배향막에의 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 일으켜지는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능하게 된다. 특히, 산화물 반도체 적층체를 이용하는 트랜지스터에서는, 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체 적층체를 이용하는 트랜지스터를 가지는 액정 표시 장치에 블루상의 액정 재료를 이용하는 것은 보다 효과적이다.
또한, 본 실시형태에 나타내는 액정 표시 장치는 투과형 액정 표시 장치이지만, 반사형 액정 표시 장치로 해도 좋고, 반투과형 액정 표시 장치로 해도 좋다.
또한, 본 실시형태에 나타내는 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 제공하고, 내측에 착색층, 표시 소자에 이용하는 전극과 같은 순으로 형성하는 구조를 나타내지만, 편광판은 기판의 내측에 제공해도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 필요에 따라 블랙 매트릭스로서 기능하는 차광층을 형성해도 좋다.
또한, 본 실시형태에서는, 트랜지스터의 표면 요철을 저감하기 위해, 및 트랜지스터의 신뢰성을 향상시키기 위해, 트랜지스터를 보호층이나 평탄화 절연층으로서 기능하는 절연층(절연층(4020), 절연층(4014), 절연층(4021))으로 덮는 구성으로 되어 있다. 또한, 보호층은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이며, 치밀한 막이 바람직하다. 보호층은, 스퍼터링법을 이용하여, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 또는 질화 산화 알루미늄층의 단층, 또는 적층으로 형성하면 좋다.
여기에서는, 보호층으로서 절연층의 적층을 형성한다. 여기에서는, 1번째층의 절연층(4020)으로서 스퍼터링법을 이용하여 산화 실리콘층을 형성한다. 보호층으로서 산화 실리콘층을 이용하면, 보호층과 접하는 산화물 반도체층에 산소를 첨가하여, 산소 결함을 저감할 수 있다.
또한, 보호층의 2번째층으로서 절연층(4014)을 형성한다. 여기에서는, 2번째층의 절연층(4014)으로서 플라즈마 CVD법을 이용하여 질화물 절연층의 하나인 질화 실리콘층을 형성하고, 그 후 열처리를 행한다. 또한, 보호층으로서 질화 실리콘층을 이용하면, 나트륨 등의 이온이 반도체 영역 중으로 침입하고, 트랜지스터의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 평탄화 절연층으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 아크릴 등의 유기 재료를 이용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low－k 재료), 실록산계 수지, PSG(phosphosilicate glass：인 유리), BPSG(borophosphosilicate glass：인 붕소 유리) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층(4021)을 형성해도 좋다.
화소 전극(4030), 대향 전극(4031)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또한 동일 기판 위에 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 인가되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
본 실시형태에서는, 접속 단자 전극(4015)이 액정 소자(4013)가 가지는 화소 전극(4030)과 같은 도전층으로 형성되고, 단자 전극(4016)은 트랜지스터(4010, 4011)의 소스 전극 및 드레인 전극과 같은 도전층으로 형성되어 있다.
접속 단자 전극(4015)은 FPC(4018)가 가지는 단자와 이방성 도전층(4019)을 통하여 전기적으로 접속되어 있다.
또한, 필요하다면, 컬러 필터를 각 화소에 대응하여 형성한다. 또한, 제 1 기판(4001)과 제 2 기판(4006)의 외측에는 편광판이나 확산판을 형성한다. 또한, 백 라이트의 광원은 냉음극관이나 LED에 의해 구성되어 액정 표시 모듈이 된다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In－Plane－Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi－domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro－cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
이상의 공정에 의해, 액정 표시 장치를 제작할 수 있다. 도 20은 투과형의 액정 표시 장치이지만, 본 발명은 반투과형이나 반사형의 액정 표시 장치에도 적용할 수 있다.
실시형태 6에 나타낸 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 포함하는 트랜지스터는 높은 전계 효과 이동도를 가지기 때문에, 본 실시형태와 같이, 이것을 이용하여 액정 표시 장치를 제조함으로써, 우수한 표시 특성의 액정 표시 장치가 실현된다. 또한, 본 실시형태에서는, 정지 화면 표시를 행할 때에, 신호선이나 주사선에 공급되는 신호의 출력을 정지하도록 구동 회로부를 동작시킴으로써, 화소부뿐만 아니라 구동 회로부의 소비 전력도 억제할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 12)
반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여, 도 21을 이용하여 설명한다. 도 21(A)은, 제 1 기판 위에 형성된 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 포함하는 트랜지스터 및 일렉트로 루미네선스 소자(EL 소자라고도 함) 등의 발광 소자를, 제 2 기판과의 사이에 시일재에 의해 봉지한 패널의 평면도이며, 도 21(B)는 도 21(A)의 H－I에서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하여, 시일재(4505)가 제공되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)의 위에 제 2 기판(4506)이 설치되어 있다. 따라서 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 시일재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이 바깥 공기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 트랜지스터를 복수 가지고 있고, 도 21(B)에서는, 화소부(4502)에 포함되는 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 트랜지스터(4509)를 예시하고 있다.
트랜지스터(4509, 4510)는 실시형태 6에 나타낸 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 포함하는 이동도가 높은 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 트랜지스터(4509, 4510)는 n 채널형 트랜지스터이다.
구동 회로용의 트랜지스터(4509)의 산화물 반도체 적층체의 채널 형성 영역과 중첩되는 위치에 도전층(4540)이 절연층(4544) 위에 형성되어 있다. 또한, 도전층(4540)은 전위가 트랜지스터(4509)의 게이트 전극과 같아도 좋고, 상이하여도 좋고, 제 2 게이트 전극으로서 기능시킬 수도 있다. 또한, 도전층(4540)의 전위는 GND, 0V, 또는 플로팅 상태여도 좋다.
트랜지스터(4509)는 보호 절연층으로서 채널 형성 영역을 포함하는 산화물 반도체 적층체에 접하여 절연층(4541)이 형성되어 있다. 절연층(4541)은 실시형태 6에 나타낸 산화물 절연층(412)과 같은 재료 및 방법으로 형성하면 좋다. 또한, 절연층(4541) 위에 보호 절연층(4514)이 형성되어 있다. 보호 절연층(4514)은 실시형태 6에 나타낸 절연층(416)과 같은 재료 및 방법으로 형성하면 좋다. 여기에서는, 보호 절연층(4514)으로서 PCVD법에 의해 질화 실리콘층을 형성한다.
또한, 보호 절연층(4514) 위에, 트랜지스터의 표면 요철을 저감하는 평탄화 절연층으로서 기능하는 절연층(4544)을 형성한다. 절연층(4544)으로서는, 실시형태 11에 나타낸 절연층(4021)과 같은 재료 및 방법으로 형성하면 좋다. 여기에서는, 절연층(4544)으로서 아크릴을 이용한다.
또한, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극(4517)은 트랜지스터(4510)의 소스 전극 또는 드레인 전극과 전기적으로 접속되어 있다. 또한 발광 소자(4511)의 구성은 제 1 전극(4517), EL층(4512), 제 2 전극(4513)의 적층 구조이지만, 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 취출하는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은 유기 수지층, 또는 무기 절연층을 이용하여 형성한다. 특히 감광성의 재료를 이용하여 제 1 전극(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지는 경사면이 되도록 하는 것이 바람직하다.
EL층(4512)은 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극(4513) 및 격벽(4520) 위에 보호층을 형성해도 좋다. 보호층으로서는, 질화 실리콘층, 질화 산화 실리콘층, DLC층 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 인가되는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급된다.
접속 단자 전극(4515)이 발광 소자(4511)가 가지는 제 1 전극(4517)과 같은 도전층으로 형성되고, 단자 전극(4516)은 트랜지스터(4509, 4510)가 가지는 소스 전극 및 드레인 전극과 같은 도전층으로 형성되어 있다.
접속 단자 전극(4515)은 FPC(4518a)가 가지는 단자와 이방성 도전층(4519)을 통하여 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 취출 방향에 위치하는 제 2 기판(4506)은 투광성이어야 한다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 이용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, 아크릴, 에폭시 수지 등을 이용할 수 있다. 예를 들면 충전재로서 질소를 이용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ／4판, λ／2판), 컬러 필터 등의 광학 필름을 적절히 설치해도 좋다.
이상의 공정에 의해, 발광 표시 장치(표시 패널)를 제작할 수 있다.
실시형태 6에 나타낸 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 이용한 트랜지스터는 높은 전계 효과 이동도를 가지기 때문에, 본 실시형태와 같이, 이것을 이용하여 발광 표시 장치를 제조함으로써, 우수한 표시 특성의 발광 표시 장치가 실현된다. 또한, 본 실시형태에서는, 정지 화면 표시를 행할 때에, 신호선이나 주사선에 공급되는 신호의 출력을 정지하도록 구동 회로부를 동작시킴으로써, 화소부뿐만 아니라 구동 회로부의 소비 전력도 억제할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 13)
본 실시형태에서는, 반도체 장치의 일 형태로서 전자 페이퍼를 나타낸다.
실시형태 6에 나타낸 방법에 의해 얻어지는 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 포함하는 트랜지스터는, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 이용해도 좋다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽고, 다른 표시 장치에 비해 저소비 전력화, 박형화, 경량화가 가능하다는 이점을 가지고 있다.
전기 영동 디스플레이는 다양한 형태를 생각할 수 있지만, 예를 들면, 플러스의 전하를 가지는 제 1 입자와 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이고, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜, 한쪽에 집합한 입자의 색만을 표시하는 구성으로 할 수 있다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 디스플레이는 유전 정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이고, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 이용하는 것에 의해 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히, 2개의 전극의 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들면, 실시형태 6의 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 포함하는 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 이용할 수 있다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네 센트 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 이용하여 형성할 수 있다.
도 22에는, 반도체 장치의 일 형태로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 트랜지스터(581)는 실시형태 6에 나타내는 트랜지스터와 마찬가지로 제작할 수 있고, 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 포함하는 이동도가 높은 트랜지스터이다. 또한, 절연층(584)는 질화물 절연층이다.
도 22의 전자 페이퍼는 트위스트 볼 표시 방식을 이용한 표시 장치의 일 형태이다. 트위스트 볼 표시 방식이란, 흰색과 검은색으로 나누어 도포된 구형 입자를 표시 소자에 이용하는 전극인 제 1 전극 및 제 2 전극의 사이에 배치하여, 제 1 전극 및 제 2 전극에 전위차를 발생시킨 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
제 1 기판(580) 위에 형성된 트랜지스터(581)는 보텀 게이트 구조의 트랜지스터이며, 반도체층과 접하는 절연층(583)으로 덮여 있다. 트랜지스터(581)의 소스 전극 또는 드레인 전극은 제 1 전극(587)과 절연층(583, 584, 585)에 형성된 개구에서 전기적으로 접속하고 있다. 제 1 전극(587)과 제 2 전극(588)과의 사이에는 캐비티(594)가 존재한다. 캐비티(594) 내는 검은색 영역(590a) 및 흰색 영역(590b)을 가지는 구형 입자와 액체로 채워져 있다. 또한, 캐비티(594)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 22 참조).
또한, 제 1 전극(587)이 화소 전극에 상당하고, 제 2 기판(596)에 형성된 제 2 전극(588)이 공통 전극에 상당한다. 제 2 전극(588)은 트랜지스터(581)와 동일 절연 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한쌍의 기판간에 배치되는 도전성 입자를 통하여 제 2 전극(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 이용하는 것도 가능하다. 투명한 액체와 정으로 대전한 흰 미립자와 부로 대전한 검은 미립자를 봉입한 직경 10μm?200μm 정도의 마이크로 캡슐을 이용한다. 제 1 전극과 제 2 전극과의 사이에 설치되는 마이크로 캡슐은 제 1 전극과 제 2 전극에 의해, 전장이 부여되면, 흰 미립자와 검은 미립자가 반대의 방향으로 이동하여, 흰색 또는 검은색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불리고 있다. 또한, 검은 미립자 대신에 RGB(R은 적, G는 녹, B는 청을 나타냄)의 어느 것인가를 나타내는 미립자를 이용함으로써 컬러 표시할 수 있다.
이상의 공정에 의해, 전자 페이퍼를 제작할 수 있다.
본 실시형태에서는, 실시형태 6에 나타낸 표면에 수직인 방향으로 c축 배향한 산화물 반도체 적층체를 포함하는 트랜지스터를 이용하여, 소위 전자 페이퍼를 제작한다. 이 트랜지스터는 높은 전계 효과 이동도를 가지기 때문에, 이것을 이용하여 전자 페이퍼를 제조함으로써, 뛰어난 표시 특성을 가지는 전자 페이퍼가 실현된다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 14)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(유기기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
본 실시형태에서는, 실시형태 11 내지 실시형태 13의 어느 하나에 의해 얻어지는 표시 장치를 탑재한 전자 기기의 형태에 대하여 도 23 및 도 24를 이용하여 설명한다.
도 23(A)은, 적어도 표시 장치를 하나의 부품으로서 실장하여 제작한 노트북형의 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 또한, 노트북형의 퍼스널 컴퓨터는 실시형태 11에 나타내는 액정 표시 장치를 가지고 있다.
도 23(B)은, 적어도 표시 장치를 하나의 부품으로서 실장하여 제작한 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와 외부 인터페이스(3025)와 조작 버튼(3024) 등이 설치되어 있다. 또 조작용의 부속품으로서 스타일러스(3022)가 있다. 또한, 휴대 정보 단말은 실시형태 12에 나타내는 발광 표시 장치를 가지고 있다.
도 23(C)은 실시형태 13에 나타내는 전자 페이퍼를 하나의 부품으로서 실장하여 제작한 전자 서적이다. 도 23(C)은 전자 서적의 일 형태를 나타낸다. 예를 들면, 전자 서적(2700)은 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성된다. 하우징(2701) 및 하우징(2703)은 축부(2711)에 의해 일체로 되어있고, 이 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이의 서적과 같은 동작을 행하는 것이 가능하게 된다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 23(C)에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 23(C)에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 23(C)에서는 하우징(2701)에 조작부 등을 구비한 일 형태를 나타낸다. 예를 들면, 하우징(2701)에, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
도 23(D)은 적어도 표시 장치를 하나의 부품으로서 실장하여 제작한 휴대전화이며, 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성된다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 또한, 하우징(2800)에는 휴대전화의 충전을 행하는 태양전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고, 도 23(D)에는 영상 표시되어 있는 조작 키(2805)를 점선으로 나타낸다. 또한, 태양전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(2802)은 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하고 있기 때문에 영상 통화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드하여, 도 23(D)과 같이 펼쳐진 상태에서 서로 겹친 상태로 할 수 있어, 휴대폰에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 23(E)은 적어도 표시 장치를 하나의 부품으로서 실장하여 제작한 디지털 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등에 의해 구성되어 있다.
도 24는, 텔레비전 장치의 일 형태를 나타내고 있다. 텔레비전 장치(9600)는 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다.
텔레비전 장치(9600)의 조작은 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 이 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보통신을 행하는 것도 가능하다.
표시부(9603)에는, 화소의 스위칭 소자로서 실시형태 6에 나타낸 트랜지스터를 복수 배치하고, 그 표시부(9603)와 동일 절연 기판 위에 형성하는 구동 회로로서 실시형태 6에 나타낸 이동도가 높은 트랜지스터를 배치한다.
본 실시형태는, 실시형태 1 내지 실시형태 13의 어느 하나와 자유롭게 조합할 수 있다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2009년 12월 28일 일본 특허청에 출원된, 일련 번호가 2009-296825인 일본 특허 출원에 기초한다.
100: 기판 101: 절연층
102, 103, 103a, 103b, 106, 106a, 107, 107a, 403, 403a, 403b, 407: 다원계 산화물 반도체층
104, 105, 105a, 105b, 405, 405a, 405b: 1원계 산화물 반도체층
108: 도전층 109: 층
110: 산화물 반도체 적층체 112: 게이트 절연층
114: 게이트 전극 116: 절연층
118: 층간 절연층 150: 트랜지스터
152: 트랜지스터 160: 결정핵
162, 164a, 174, 176: 화살표 200: 기판
206: 소자 분리 절연층 214: 불순물 영역
216: 채널 형성 영역 218: 사이드 월 절연층
220: 고농도 불순물 영역 224: 금속 화합물 영역
226, 228: 층간 절연층 234, 256: 절연층
250, 300, 302: 트랜지스터 400: 게이트 전극
401, 402: 게이트 절연층 412: 산화물 절연층
414: 백 게이트 전극 416: 절연층
418: 층간 절연층 420: 산화물 절연층
450, 451, 452, 581: 트랜지스터 583, 584: 절연층
587, 588: 전극 594: 캐비티
595: 충전재 108a, 108b: 배선
208a: 게이트 절연층 210a: 게이트 전극
230a, 230b, 230c, 236a, 236b, 236c, 254a, 254b, 254c, 254d, 254e: 배선
258a, 258b, 258c, 258d: 배선 2700: 전자 서적
2701, 2703, 2800, 2801: 하우징 2705, 2707, 2802: 표시부
2711: 축부 2721: 전원
2723, 2805: 조작 키 2725, 2803: 스피커
2804: 마이크로폰 2806: 포인팅 디바이스
2807: 카메라용 렌즈 2808: 외부 접속 단자
2810: 태양전지 셀 2811: 외부 메모리 슬롯
3001, 3021, 3051: 본체 3002: 하우징
3003, 3023: 표시부 3004: 키보드
3024: 조작 버튼 3025: 외부 인터페이스
3053: 접안부 3054: 조작 스위치
3055: 표시부(B) 3056: 배터리
3057: 표시부(A) 4001: 기판
4002: 화소부 4003: 신호선 구동 회로
4004: 주사선 구동 회로 4005: 시일재
4006: 기판 4008: 액정층
4010, 4011: 트랜지스터 4013: 액정 소자
4014: 절연층 4015: 접속 단자 전극
4016: 단자 전극 4018: FPC
4019: 이방성 도전층 4020, 4021: 절연층
4030: 화소 전극 4031: 대향 전극
4032, 4033: 절연층 4035: 스페이서
4040; 도전층 407a, 407b: 다원계 산화물 반도체층
408a, 408b: 배선 4501, 4506: 기판
4502: 화소부 4505: 시일재
4507: 충전재 4509, 4510: 트랜지스터
4511: 발광 소자 4512: EL층
4513: 전극 4514: 보호 절연층
4515: 접속 단자 전극 4516: 단자 전극
4517: 전극 4519: 이방성 도전층
4520: 격벽 4540: 도전층
4541, 4544: 절연층 590a: 검은색 영역
590b: 흰색 영역 9600: 텔레비전 장치
9601: 하우징 9603, 9607: 표시부
9605: 스탠드 9609: 조작 키
9610: 리모콘 조작기 4503a, 4503b: 신호선 구동 회로
4504a, 4504b: 주사선 구동 회로 4518a, 4518b: FPC

Claims (33)

  1. 반도체 장치의 제작 방법에 있어서,
    기판 위에 제 1 다원계 산화물 반도체층을 형성하는 단계,
    상기 제 1 다원계 산화물 반도체층 위에 1원계 산화물 반도체층을 형성하는 단계,
    상기 1원계 산화물 반도체층 위에 제 2 다원계 산화물 반도체층을 형성하는 단계, 및
    가열 처리를 수행하여, 상기 1원계 산화물 반도체층에 단결정 영역을 형성하고, 상기 1원계 산화물 반도체층에서 상기 단결정 영역으로부터 결정 성장시키는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 가열 처리는, 500℃ 이상 1000℃ 이하의 가열 처리인, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 다원계 산화물 반도체층의 결정 성장은 상기 단결정 영역을 가지는 1원계 산화물 반도체층을 종(種) 결정으로서 이용하여 행해져, 상기 제 1 다원계 산화물 반도체층에서 단결정 영역을 형성하는, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 제 2 다원계 산화물 반도체층의 결정 성장은 상기 단결정 영역을 가지는 1원계 산화물 반도체층을 종(種) 결정으로서 이용하여 행해져, 상기 제 2 다원계 산화물 반도체층에서 단결정 영역을 형성하는, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 단결정 영역을 가지는 1원계 산화물 반도체층은 표면에 평행한 a－b면을 가지고, 상기 표면에 대하여 수직 방향으로 c축 배향을 하고 있는, 반도체 장치의 제작 방법.
  6. 제 3 항에 있어서,
    상기 단결정 영역을 가지는 제 1 다원계 산화물 반도체층은 표면에 평행한 a－b면을 가지고, 상기 표면에 대하여 수직 방향으로 c축 배향을 하고 있는, 반도체 장치의 제작 방법.
  7. 제 4 항에 있어서,
    상기 단결정 영역을 가지는 제 2 다원계 산화물 반도체층은 표면에 평행한 a－b면을 가지고, 상기 표면에 대하여 수직 방향으로 c축 배향을 하고 있는, 반도체 장치의 제작 방법.
  8. 제 1 항에 있어서,
    상기 1원계 산화물 반도체층은 육방정 구조인, 반도체 장치의 제작 방법.
  9. 제 1 항에 있어서,
    상기 1원계 산화물 반도체층은 산화 아연인, 반도체 장치의 제작 방법.
  10. 제 1 항에 있어서,
    상기 제 1 다원계 산화물 반도체층, 상기 1원계 산화물 반도체층, 및 상기 제 2 다원계 산화물 반도체층 각각은 탈수화 또는 탈수소화되어 있는, 반도체 장치의 제작 방법.
  11. 제 1 항에 있어서,
    상기 제 1 다원계 산화물 반도체층, 상기 1원계 산화물 반도체층, 및 상기 제 2 다원계 산화물 반도체층 각각은 진성 반도체인, 반도체 장치의 제작 방법.
  12. 반도체 장치의 제작 방법에 있어서,
    기판 위에 제 1 다원계 산화물 반도체층을 형성하는 단계,
    상기 제 1 다원계 산화물 반도체층 위에 1원계 산화물 반도체층을 형성하는 단계,
    제 1 가열 처리를 수행하여, 단결정 영역들을 포함하는 1원계 산화물 반도체층을 형성하고 단결정 영역들을 포함하는 상기 1원계 산화물 반도체층으로부터 상기 제 1 다원계 산화물 반도체층의 결정 성장을 수행하여, 단결정 영역들을 포함하는 제 1 다원계 산화물 반도체층을 형성하는 단계,
    단결정 영역들을 포함하는 상기 1원계 산화물 반도체층 위에 제 2 다원계 산화물 반도체층을 형성하는 단계, 및
    제 2 가열 처리를 수행하여, 단결정 영역들을 포함하는 제 2 다원계 산화물 반도체층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  13. 제 12 항에 있어서,
    상기 제 1 다원계 산화물 반도체층, 상기 1원계 산화물 반도체층, 및 상기 제 2 다원계 산화물 반도체층의 적층체를 섬 형상으로 에칭하는 단계,
    상기 적층체 위에 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 및 드레인 전극 위에 게이트 절연층을 형성하는 단계, 및
    상기 게이트 절연층 위에 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  14. 제 12 항에 있어서,
    상기 제 1 다원계 산화물 반도체층을 형성하기 전에, 상기 기판 위에 게이트 전극과 게이트 절연층을 형성하는 단계,
    상기 제 1 다원계 산화물 반도체층, 상기 1원계 산화물 반도체층, 및 상기 제 2 다원계 산화물 반도체층의 적층체를 섬 형상으로 에칭하는 단계, 및
    상기 적층체 위에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  15. 제 12 항에 있어서,
    상기 제 1 가열 처리와 상기 제 2 가열 처리는, 500℃ 이상 1000℃ 이하의 가열 처리인, 반도체 장치의 제작 방법.
  16. 제 12 항에 있어서,
    상기 제 1 다원계 산화물 반도체층의 결정 성장은 상기 단결정 영역을 가지는 1원계 산화물 반도체층을 종(種) 결정으로서 이용하여 행해져, 상기 제 1 다원계 산화물 반도체층에서 단결정 영역을 형성하는, 반도체 장치의 제작 방법.
  17. 제 12 항에 있어서,
    상기 제 2 다원계 산화물 반도체층의 결정 성장은 상기 단결정 영역을 가지는 1원계 산화물 반도체층을 종(種) 결정으로서 이용하여 행해져, 상기 제 2 다원계 산화물 반도체층에서 단결정 영역을 형성하는, 반도체 장치의 제작 방법.
  18. 제 12 항에 있어서,
    단결정 영역들을 포함하는 상기 1원계 산화물 반도체층, 단결정 영역들을 포함하는 상기 제 1 다원계 산화물 반도체층, 및 단결정 영역들을 포함하는 상기 제 2 다원계 산화물 반도체층 각각은, 표면에 평행한 a－b면을 가지고, 상기 표면에 대하여 수직 방향으로 c축 배향을 하고 있는, 반도체 장치의 제작 방법.
  19. 제 12 항에 있어서,
    상기 1원계 산화물 반도체층은 육방정 구조인, 반도체 장치의 제작 방법.
  20. 제 12 항에 있어서,
    상기 1원계 산화물 반도체층은 산화 아연인, 반도체 장치의 제작 방법.
  21. 제 12 항에 있어서,
    단결정 영역들을 포함하는 상기 1원계 산화물 반도체층, 단결정 영역들을 포함하는 상기 제 1 다원계 산화물 반도체층, 및 단결정 영역들을 포함하는 상기 제 2 다원계 산화물 반도체층 각각은 탈수화 또는 탈수소화되어 있는, 반도체 장치의 제작 방법.
  22. 제 12 항에 있어서,
    단결정 영역들을 포함하는 상기 1원계 산화물 반도체층, 단결정 영역들을 포함하는 상기 제 1 다원계 산화물 반도체층, 및 단결정 영역들을 포함하는 상기 제 2 다원계 산화물 반도체층 각각의 캐리어 밀도는 1×1014 cm－3 미만인, 반도체 장치의 제작 방법.
  23. 제 12 항에 있어서,
    단결정 영역들을 포함하는 상기 1원계 산화물 반도체층, 단결정 영역들을 포함하는 상기 제 1 다원계 산화물 반도체층, 및 단결정 영역들을 포함하는 상기 제 2 다원계 산화물 반도체층 각각의 캐리어 밀도는 1.45×1010 cm－3 미만인, 반도체 장치의 제작 방법.
  24. 제 12 항에 있어서,
    단결정 영역들을 포함하는 상기 1원계 산화물 반도체층, 단결정 영역들을 포함하는 상기 제 1 다원계 산화물 반도체층, 및 단결정 영역들을 포함하는 상기 제 2 다원계 산화물 반도체층 각각은 진성 반도체인, 반도체 장치의 제작 방법.
  25. 반도체 장치의 제작 방법에 있어서,
    기판 위에 제 1 다원계 산화물 반도체층을 형성하는 단계,
    상기 제 1 다원계 산화물 반도체층 위에 1원계 산화물 반도체층을 형성하는 단계,
    가열 처리를 수행하여, 단결정 영역들을 포함하는 1원계 산화물 반도체층을 형성하고 상기 1원계 산화물 반도체층으로부터 상기 제 1 다원계 산화물 반도체층의 결정 성장을 수행하여, 단결정 영역들을 포함하는 제 1 다원계 산화물 반도체층을 형성하는 단계, 및
    가열 처리를 수행하면서, 스퍼터링법에 의해 상기 1원계 산화물 반도체층 위에 단결정 영역들을 포함하는 제 2 다원계 산화물 반도체층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  26. 제 25 항에 있어서,
    상기 제 1 다원계 산화물 반도체층, 상기 1원계 산화물 반도체층, 및 상기 제 2 다원계 산화물 반도체층의 적층체를 섬 형상으로 에칭하는 단계,
    상기 적층체 위에 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 드레인 전극 위에 게이트 절연층을 형성하는 단계, 및
    상기 게이트 절연층 위에 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  27. 제 25 항에 있어서,
    상기 제 1 다원계 산화물 반도체층을 형성하기 전에, 상기 기판 위에 게이트 전극과 게이트 절연층을 형성하는 단계,
    상기 제 1 다원계 산화물 반도체층, 상기 1원계 산화물 반도체층, 및 상기 제 2 다원계 산화물 반도체층의 적층체를 섬 형상으로 에칭하는 단계, 및
    상기 적층체 위에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  28. 반도체 장치에 있어서,
    단결정 영역들을 포함하는 제 1 다원계 산화물 반도체층, 단결정 영역들을 포함하는 1원계 산화물 반도체층, 및 단결정 영역들을 포함하는 제 2 다원계 산화물 반도체층을 포함하는 산화물 반도체 적층체,
    게이트 전극,
    상기 산화물 반도체 적층체와 상기 게이트 전극의 사이에 형성되는 게이트 절연층, 및
    상기 산화물 반도체 적층체에 전기적으로 접속하는 배선을 포함하는, 반도체 장치.
  29. 제 28 항에 있어서,
    단결정 영역을 가지는 제 1 다원계 산화물 반도체층, 단결정 영역을 가지는 1원계 산화물 반도체층 및 단결정 영역을 가지는 제 2 다원계 산화물 반도체층 각각은, 표면에 대하여 수직 방향으로 c축 배향하고 있는, 반도체 장치.
  30. 제 28 항에 있어서,
    상기 게이트 전극은 상기 게이트 절연층을 통하여 상기 산화물 반도체 적층체와 중첩하는, 반도체 장치.
  31. 제 28 항에 있어서,
    상기 산화물 반도체 적층체는 상기 게이트 절연층을 통하여 상기 게이트 전극과 중첩하는, 반도체 장치.
  32. 제 28 항에 있어서,
    상기 배선은 상기 산화물 반도체 적층체와 상기 게이트 절연층과의 사이에 설치되는, 반도체 장치.
  33. 제 28 항에 있어서,
    상기 산화물 반도체 적층체는 상기 게이트 절연층와 상기 배선과의 사이에 설치되는, 반도체 장치.
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