JP2010251606A - 薄膜トランジスタ - Google Patents

Abstract

【課題】無加熱のスパッタ成膜法で形成でき、かつ良好なアモルファス性を有する上、更に高い移動度を有する半導体膜を開発し、より高性能な薄膜トランジスタを提供することを目的とする。
【解決手段】ソース電極、ドレイン電極及びゲート電極の３電極、チャネル層及びゲート絶縁膜の各要素を具備してなる薄膜トランジスタにおいて、前記チャネル層がタングステンと亜鉛及び／又は錫とをドープした酸化インジウム膜で形成されていることを特徴とする薄膜トランジスタを提供する。
【選択図】図１

Description

本発明は、チャネル層、更にはソース電極、ドレイン電極、ゲート電極などの電極をインジウムを含む金属酸化物膜で形成した薄膜トランジスタの製造方法に関する。

従来、薄膜トランジスタには、アモルファスシリコン（ａ−Ｓｉ）を使用することが多く、そのため高温のプロセスや高価な成膜装置が必要である。また、高温のプロセスが必要になることから高分子基材などへの素子作製が困難である。

このため、ポリエチレンテレフタレート（ＰＥＴ）上に電子デバイスを低コストで作製するには、複雑な装置を必要としない簡易な低温プロセス、もしくは簡易なプロセスで十分な特性が得られる材料やその材料の有効的な組み合わせ、更には簡易なデバイス構造などの開発が必要不可欠である。

ここで、酸化物半導体、特に透明酸化物半導体は新しい特性を持つ電子・光デバイスの実現には必要不可欠の材料である。最近、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）の酸化物半導体をチャネル層として用いたフレキシブルＴＦＴ素子がａ−Ｓｉを凌駕する特性を示すことが報告され（非特許文献１：Ｎａｔｕｒｅ２００４年４３２巻４８８ページ）、液晶ディスプレイや有機ＥＬディスプレイなどの駆動用背面板としての利用が試されている。

このＩＧＺＯがＴＦＴ素子用の半導体材料として上記ａ−Ｓｉよりも優れる点として２点挙げることができ、一点はＴＦＴ素子として最も重要な特性である移動度が１ｃｍ²／Ｖｓｅｃを超え、ａ−Ｓｉの０．１〜１ｃｍ²／Ｖｓｅｃを上回ること、もう一点はａ−Ｓｉの成形プロセス温度が３００℃以上であるのに対し、無加熱のプロセスでも上記良好な移動度を有する膜が得られることである。更に、ＩＧＺＯはアモルファス状態を保つ傾向が高く、安定な特性が容易に得られることや、膜の柔軟性に優れていることも大きな利点となる。

しかしながら、ＩＧＺＯはこのように非常に高い性能を示すものの有害であるＧａを含むことや、非常に精密な膜中酸素含有量制御が必要であり、その取り扱い性や成膜制御に不利がある。また、３種類の金属元素を含むために組成が複雑になり、更には従来取り扱われることのなかった材料であるために生産ラインへの新規導入が困難である、などの不利もある。

そこで、出願人は、無加熱のスパッタ成膜法で比較的容易に成形することができると共に、１ｃｍ²／Ｖｓｅｃを超える高い移動度とアモルファス性も兼備した半導体材料として、先にＩｎ−Ｗ−Ｏを開発している（特許文献１：特開２００８−１９２７２１号公報）。

このＩｎ−Ｗ−Ｏ膜は、上記のように（１）１ｃｍ²／Ｖｓｅｃを超える高い移動度を有すること、（２）無加熱のスパッタ成膜法により形成することができること、（３）アモルファス性を有すること、の３つの大きな利点があり、薄膜トランジスタの半導体膜として非常に有用なものであるが、近年の半導体部品に対する要求特性は非常に高く、更に高い移動度を有する半導体膜の開発が望まれ、これによりＴＦＴ（薄膜トランジスタ）としての特性を更に向上させることができ、その結果、適用したデバイスの性能も更に向上させることができる。これは同時に材料としてのロバスト性が広がり、材料の使いやすさが向上することも意味する。

従って、より高性能な薄膜トランジスタを得るため、Ｉｎ−Ｗ−Ｏ膜が持つ・無加熱のスパッタ成膜法により形成することができること、・アモルファス性を有すること、などの特性を低下させることなく、更に高い移動度を有する半導体膜の開発が望まれる。

特開２００８−１９２７２１号公報

Ｎａｔｕｒｅ２００４年４３２巻４８８ページ

本発明は、上記事情に鑑みなされたもので、無加熱のスパッタ成膜法で形成でき、かつ良好なアモルファス性を有する上、更に高い移動度を有する半導体膜を開発し、より高性能な薄膜トランジスタを提供することを目的とする。

本発明者らは、上記目的を達成するため、鋭意検討を行った結果、タングステンをドープした酸化インジウム（Ｉｎ−Ｗ−Ｏ）に更に亜鉛及び／又は錫をドーピングした酸化インジウム（Ｉｎ−Ｗ−Ｚｎ−Ｏ、Ｉｎ−Ｗ−Ｓｎ−Ｏ、Ｉｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ）の金属酸化物膜が従来のＩｎ−Ｗ−Ｏを大幅に超える高い移動度を発現し、しかも良好な無加熱のプロセスで成膜し得る上、良好なアモルファス性も兼備し、この金属酸化物膜でチャネル層を含む素子を成膜して薄膜トランジスタを作製することにより、高性能な薄膜トランジスタを比較的簡易に作製することができることを見出した。

従って、本発明は、ソース電極、ドレイン電極及びゲート電極の３電極、チャネル層及びゲート絶縁膜の各要素を具備してなる薄膜トランジスタにおいて、前記チャネル層がタングステンと亜鉛及び／又は錫とをドープした酸化インジウム膜で形成されていることを特徴とする薄膜トランジスタを提供する。

本発明によれば、無加熱のスパッタ成膜法で形成でき、かつ高い移動度とアモルファス性を兼備するという特徴を維持したまま高い移動度を達成した半導体膜でチャネル層を形成したことにより、高性能な薄膜トランジスタを生産性よく得ることができるものである。

本発明にかかるＴＦＴ素子（薄膜トランジスタ）の一例を示す概略断面図である。

以下、本発明につき更に詳しく説明する。
本発明の薄膜トランジスタの製造方法は、上述のように、チャネル層をタングステンと亜鉛及び／又は錫とをドープした酸化インジウム膜で形成したものであり、例えば図１に示した構成のＴＦＴ素子を例示することができる。

この図１の薄膜トランジスタは、ゲート絶縁膜２として熱酸化膜（ＳｉＯ₂）が表面に形成されたＳｉ基板１（ゲート電極）上に、チャネル層３を形成し、更にこのチャネル層３上にソース電極４及びドレイン電極５を形成したものであり、このような薄膜トランジスタにおいて、本発明では、少なくとも上記チャネル層３をインジウムを含む金属酸化物膜で形成したものである。なお、図１中の６は、Ｓｉ基板（ゲート電極）と導通をとるための銀ペースト６である。

上記チャネル層３を形成する金属酸化物膜としては、上記のように、タングステンと亜鉛及び／又は錫とをドープした酸化インジウム膜であり、即ちＩｎ−Ｗ−Ｚｎ−Ｏ、Ｉｎ−Ｗ−Ｓｎ−Ｏ又はＩｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏが用いられる。これらの酸化インジウム膜は、いずれも透明な導電膜が得られることから透明薄膜トランジスタを作製することができる。また、これらはアモルファス性を保持する傾向があり、熱安定性や膜平坦性に優れ、更にこれらの金属酸化物膜をスパッタにより成膜する際にターゲットのＷ含有量、Ｚｎ含有量、Ｓｎ含有量を調整することにより、ＴＦＴ特性を容易に制御することも可能である。

このチャネル層３は、特に制限されるものではないが、通常は１０^-1〜１０⁶Ωｃｍ、特に１〜１０⁵Ωｃｍの電気抵抗率に調整される。この場合、上記Ｉｎ−Ｗ−Ｚｎ−Ｏ、Ｉｎ−Ｗ−Ｓｎ−Ｏ、Ｉｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏは、成膜時に酸素欠損の度合いを調節することにより、比較的容易に電気抵抗率を調整することができる。

このチャネル層３を上記Ｉｎ−Ｗ−Ｚｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｏ膜又はＩｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜で形成する場合の成膜法は、ＤＣ反応性スパッタ法やＲＦスパッタ法、パルスレーザー蒸着法などの物理的気相成長法を用いることができるが、特に酸素ガスを含む雰囲気下で、インジウム含むターゲットを用いてスパッタする方法が好ましく採用される。この場合、酸素ガスの流量を調整変化させることにより、Ｉｎ−Ｗ−Ｚｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｏ膜又はＩｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜の酸素欠損量を調整して、電気抵抗率をチャネル層３に適した上記抵抗率に調整することができる。

このようにスパッタ法による成膜を行う際に用いられるターゲットとしては、Ｉｎ−Ｗ−Ｚｎ−Ｏ膜を成膜する場合にはＩｎＷＺｎ金属ターゲットやＩｎ−Ｗ−Ｚｎ−Ｏセラミックターゲットを、またＩｎ−Ｗ−Ｓｎ−Ｏ膜を成膜する場合にはＩｎＷＳｎ金属ターゲットやＩｎ−Ｗ−Ｓｎ−Ｏセラミックターゲットを、Ｉｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜を成膜する場合にはＩｎＷＳｎＺｎ金属ターゲットやＩｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏセラミックターゲットをそれぞれ用いることができる。

ここで、ＤＣ反応性スパッタ法やＲＦスパッタ法で上記インジウムを含む金属酸化膜を成膜する際、本発明では基板の加熱を行う必要なく、常温でスパッタを行うことにより良好に上記金属酸化物膜を形成することができる。また、特に制限するものではないが、複数のカソードにパルス状の電圧を交互に印加して、高速で上記金属酸化物膜を成膜するデュアルカソードスパッタ法を適用して生産性を向上させることもでき、またプラズマ中のイオン濃度を測定することによって導入酸素量をリアルタイムで制御するＰＥＭ（Ｐｌａｓｍａ Ｅｍｉｓｓｉｏｎ Ｍｏｎｉｔｏｒ）コントロールによるフィードバックシステムを用いて、薄膜の安定な組成制御及び酸素含有量制御を行うようにすることもできる。

次に、上記ソース電極４及びドレイン電極５は、Ｉｎ₂Ｏ₃，ＩＴＯ，ＦＴＯ，Ｉｎ−Ｔｉ−Ｏ膜、Ｉｎ−Ｗ−Ｏ膜などの透明電極材料や、透明性を求めなければＡｕ，Ｐｔ，Ｔｉ，Ａｌなどの金属材料、各種導電性高分子材料などの公知の材料を用いることができる。また、場合によっては、これらソース電極又はドレイン電極の一方又は両方を上記チャネル層３と同様にＩｎ−Ｗ−Ｚｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｏ膜又はＩｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜で形成することもできる。この場合にはチャネル層３とソース電極４やドレイン電極５とを同じ成膜装置を用いて形成することができ、コストの削減を図ることができる。また、可視光領域での透明性が得られることから幅広いアプリケーションへの対応が可能となる。

このソース電極４やドレイン電極５には良好な導電性が求められ、通常は電気抵抗率１０^-5〜１０^-1Ωｃｍ、特に１０^-5〜１０^-3Ωｃｍに調整される。この場合、上記チャネル層３と同様に上記スパッタ法によりＩｎ₂Ｏ₃膜やＩＴＯ膜、ＩＴＯ膜、Ｉｎ−Ｔｉ−Ｏ膜、Ｉｎ−Ｗ−Ｚｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜を成膜してソース電極４やドレイン電極５を形成する場合には、酸素導入量を調整して酸素欠損を積極的に導入することによってこのような低抵抗率を達成することができる。また、水素や水を添加しながら成膜を行うことも低抵抗率化に有効である。更に、場合によっては、これら電極４，５の成膜時にも上記チャネル層３の場合と同様に、デュアルカソードスパッタ法やＰＥＭコントロールを採用することもでき、この場合にはターゲットの状態に依存することなく、薄膜の安定な組成制御及び酸素含有量制御を行うことができ、信頼性の高い成膜操作を行うことができる。

また、このようにチャネル層３と共にソース電極４やドレイン電極５をスパッタ法により上記インジウムを含む金属酸化物膜で形成する場合、膜中の酸素含有量を徐々に変化させた組成傾斜膜（導電率傾斜膜）をソース電極４及びドレイン電極５とチャネル層３との界面に形成適用することもでき、これによりソース電極４及びドレイン電極５とチャネル層３との界面でのバリアが低減化してキャリアの注入が容易になり、特性の向上が期待できる。

上記図１の薄膜トランジスタ（ＴＦＴ素子）では、基板１としてＳｉＯ₂のゲート絶縁膜２を有するＳｉ基板を用いたが、基板はこれに限定されるものではなく、従来からトランジスタ等の電子デバイスの基板として公知のものを用いることができる。例えば、上記Ｓｉ基板の外に、白板ガラス，青板ガラス，石英ガラス等のガラス基板、ポリエチレンテレフタレート（ＰＥＴ）を始めとする高分子フィルム基材などの透明基板や、デバイスに対して透明性が求められない場合であれば、各種金属基板やプラスチック基板、ポリイミド等の非透明高分子基板などを用いることもできる。

また、上記図１のＴＦＴ素子では、Ｓｉ基板１をゲート電極とし銀ペースト６でこのゲート電極と導通をとるようになっているが、絶縁性の基板を用い別途にゲート電極及びゲート絶縁膜を基板上に形成してもよい。

この場合、ゲート電極を形成する材料としては、上記ソース電極４やドレイン電極５と同様の電極材料を例示することができ、勿論チャネル層３の形成時と同様の成膜装置を用いてＩｎ₂Ｏ₃膜やＩＴＯ膜、Ｉｎ−Ｔｉ−Ｏ膜、Ｉｎ−Ｗ−Ｏ膜、Ｉｎ−Ｗ−Ｚｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜で形成することもできる。なお、ゲート電極の電気抵抗率は、上記ソース電極４やドレイン電極５と同様に、１０^-5〜１０^-1Ωｃｍ、特に１０^-5〜１０^-3Ωｃｍとすることができる。

また、上記ゲート絶縁膜は、ＳｉＯ₂，Ｙ₂Ｏ₃，Ｔａ₂Ｏ₅，Ｈｆ酸化物などの金属酸化物や、ポリイミドを初めとする絶縁性高分子材料などの公知の材料を用い、公知の方法で形成すればよい。このゲート絶縁膜の電気抵抗率は、通常は１×１０⁶〜１×１０¹⁵Ωｃｍ、特に１×１０¹⁰〜１×１０¹⁵Ωｃｍとすればよい。

なお、本発明の製造方法で製造される薄膜トランジスタは、図１に示したボトムゲート・トップコンタクト型のものに限定されるものではなく、ボトムゲート・ボトムコンタクト、トップゲート・ボトムコンタクト、トップゲート・トップコンタクトなど、その他の形態とすることもできる。

以下、実施例及び比較例を示し、本発明をより具体的に説明するが、本発明は下記実施例に制限されるものではない。

［半導体膜の性能試験］
まず、本発明の薄膜トランジスタにチャネル層として用いられるＩｎ−Ｗ−Ｚｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜の性能を下記の通り評価した。

・試験試料の作製
（試料１：Ｉｎ−Ｗ−Ｚｎ−Ｏ膜）
エタノールとアセトンで洗浄した厚さ１．１ｍｍの石英ガラス基板上に、厚さ３０ｎｍのＩｎ−Ｗ−Ｚｎ−Ｏ膜を基板無加熱の状態でＤＣマグネトロンスパッタ法により成膜した。スパッタ条件は下記の通りである。
（スパッタ条件）
ターゲット：Ｉｎ−Ｗ−Ｚｎ−Ｏ焼結体（Ｗ＝５ｗｔ％，Ｚｎ＝０．５ｗｔ％、サイズ７５ｍｍφ）
到達真空度：１．０×１０^-3Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
スパッタ時間：約５分
成膜時のガス流量：Ａｒ／Ｏ₂＝９４／６．０ｓｃｃｍ

このようにしてＩｎ−Ｗ−Ｚｎ−Ｏ膜が形成された石英ガラス基板から１０ｍｍ×１０ｍｍの試験片を切り出し、この小片の中央部を隠すようにシャドーマスクを貼り付け、その四隅にＤＣマグネトロンスパッタ法により厚さ３０ｎｍのＩＴＯ膜からなるオーミック電極を形成し、試料１とした。スパッタ条件は下記の通りである。
（スパッタ条件）
ターゲット：Ｉｎ−Ｓｎ−Ｏ焼結体（Ｓｎ＝５ｗｔ％、サイズ７５ｍｍφ）
到達真空度：１．０×１０^-3Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
スパッタ時間：約３分
成膜時のガス流量：Ａｒ／Ｏ₂＝９９／１．０ｓｃｃｍ

（試料２：Ｉｎ−Ｗ−Ｓｎ−Ｏ膜）
エタノールとアセトンで洗浄した厚さ１．１ｍｍの石英ガラス基板上に、厚さ３０ｎｍのＩｎ−Ｗ−Ｓｎ−Ｏ膜を基板無加熱の状態でＤＣマグネトロンスパッタ法により成膜した。スパッタ条件は下記の通りである。
（スパッタ条件）
ターゲット：Ｉｎ−Ｗ−Ｓｎ−Ｏ焼結体（Ｗ＝５ｗｔ％，Ｓｎ＝０．５ｗｔ％、サイズ７５ｍｍφ）
到達真空度：１．０×１０^-3Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
スパッタ時間：約５分
成膜時のガス流量：Ａｒ／Ｏ₂＝９４／６．０ｓｃｃｍ

このようにしてＩｎ−Ｗ−Ｓｎ−Ｏ膜が形成された石英ガラス基板から１０ｍｍ×１０ｍｍの試験片を切り出し、その四隅に上記試料１と同様にしてＩＴＯ膜からなるオーミック電極を形成し、試料２とした。

（試料３：Ｉｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜）
エタノールとアセトンで洗浄した厚さ１．１ｍｍの石英ガラス基板上に、厚さ３０ｎｍのＩｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜を基板無加熱の状態でＤＣマグネトロンスパッタ法により成膜した。スパッタ条件は下記の通りである。
（スパッタ条件）
ターゲット：
Ｉｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ焼結体（Ｗ＝５ｗｔ％，Ｓｎ＝０．２５ｗｔ％，Ｚｎ＝０．２５ｗｔ％、サイズ７５ｍｍφ）
到達真空度：１．０×１０^-3Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
スパッタ時間：約５分
成膜時のガス流量：Ａｒ／Ｏ₂＝９４／６．０ｓｃｃｍ

このようにしてＩｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜が形成された石英ガラス基板から１０ｍｍ×１０ｍｍの試験片を切り出し、その四隅に上記試料１と同様にしてＩＴＯ膜からなるオーミック電極を形成し、試料３とした。

（試料４：Ｉｎ−Ｗ−Ｏ膜）
エタノールとアセトンで洗浄した厚さ１．１ｍｍの石英ガラス基板上に、厚さ３０ｎｍのＩｎ−Ｗ−Ｏ膜を基板無加熱の状態でＤＣマグネトロンスパッタ法により成膜した。スパッタ条件は下記の通りである。
（スパッタ条件）
ターゲット：Ｉｎ−Ｗ−Ｏ焼結体（Ｗ＝５ｗｔ％、サイズ７５ｍｍφ）
到達真空度：１．０×１０^-3Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
スパッタ時間：約５分
成膜時のガス流量：Ａｒ／Ｏ₂＝９４／６．０ｓｃｃｍ

このようにしてＩｎ−Ｗ−Ｏ膜が形成された石英ガラス基板から１０ｍｍ×１０ｍｍの試験片を切り出し、その四隅に上記試料１と同様にしてＩＴＯ膜からなるオーミック電極を形成し、試料４とした。

上記試料１〜４についてＶａｎ ｄｅｒ Ｐａｕｗ法によりホール測定を行った。ホール測定は、東陽テクニカ社製ホール測定装置「ＲｅｓｉＴｅｓｔ８３００」を用いて行った。結果を表１に示す。

表１に示されているように、ホール測定の結果、Ｉｎ−Ｗ−Ｏ膜に更にＺｎ，ＳｎをドープしたＩｎ−Ｗ−Ｚｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜は、ホール移動度が大幅に向上していることが認められる。

［実施例１］
表面にゲート絶縁膜として熱酸化膜（ＳｉＯ₂、厚さ３００ｎｍ）が形成されたシリコンウエハー上に、ＤＣマグネトロンスパッタ法によって厚さ３０ｎｍのＩｎ−Ｗ−Ｚｎ−Ｏ膜をチャネル層として成膜した。この場合、スパッタ条件は上記試料１のＩｎ−Ｗ−Ｚｎ−Ｏ膜形成時と同様の条件とし、基板無加熱でスパッタを行った。

得られた上記チャネル層上に、ＤＣマグネトロンスパッタ法によって厚さ３０ｎｍのＩＴＯ膜をソース電極及びドレイン電極として成膜し、図１に示した構成の薄膜トランジスタ（ＴＦＴ素子）を作製した。この場合、スパッタ条件は上記試料１のオーミック電極形成時と同様の条件とし、ソース電極及びドレイン電極の成膜にはシャドーマスクを用いてパターニングを行い、チャネル長０．１ｍｍ、チャネル幅６．４ｍｍとした。

［実施例２］
表面にゲート絶縁膜として熱酸化膜（ＳｉＯ₂、厚さ３００ｎｍ）が形成されたシリコンウエハー上に、ＤＣマグネトロンスパッタ法によって厚さ３０ｎｍのＩｎ−Ｗ−Ｓｎ−Ｏ膜をチャネル層として成膜した。この場合、スパッタ条件は上記試料２のＩｎ−Ｗ−Ｓｎ−Ｏ膜形成時と同様の条件とし、基板無加熱でスパッタを行った。

得られた上記チャネル層上に、ＤＣマグネトロンスパッタ法によって厚さ３０ｎｍのＩＴＯ膜をソース電極及びドレイン電極として成膜し、図１に示した構成の薄膜トランジスタ（ＴＦＴ素子）を作製した。この場合、スパッタ条件は上記試料２のオーミック電極形成時と同様の条件とし、ソース電極及びドレイン電極の成膜には上記実施例１と同様にシャドーマスクを用いてパターニングを行い、チャネル長０．１ｍｍ、チャネル幅６．４ｍｍとした。

［実施例３］
表面にゲート絶縁膜として熱酸化膜（ＳｉＯ₂、厚さ３００ｎｍ）が形成されたシリコンウエハー上に、ＤＣマグネトロンスパッタ法によって厚さ３０ｎｍのＩｎ−Ｗ−Ｓｎ−−Ｚｎ−Ｏ膜をチャネル層として成膜した。この場合、スパッタ条件は上記試料３のＩｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜形成時と同様の条件とし、基板無加熱でスパッタを行った。

得られた上記チャネル層上に、ＤＣマグネトロンスパッタ法によって厚さ３０ｎｍのＩＴＯ膜をソース電極及びドレイン電極として成膜し、図１に示した構成の薄膜トランジスタ（ＴＦＴ素子）を作製した。この場合、スパッタ条件は上記試料３のオーミック電極形成時と同様の条件とし、ソース電極及びドレイン電極の成膜には上記実施例１と同様にシャドーマスクを用いてパターニングを行い、チャネル長０．１ｍｍ、チャネル幅６．４ｍｍとした。

［比較例１］
表面にゲート絶縁膜として熱酸化膜（ＳｉＯ₂、厚さ３００ｎｍ）が形成されたシリコンウエハー上に、ＤＣマグネトロンスパッタ法によって厚さ３０ｎｍのＩｎ−Ｗ−Ｏ膜をチャネル層として成膜した。この場合、スパッタ条件は上記試料４のＩｎ−Ｗ−Ｏ膜形成時と同様の条件とし、基板無加熱でスパッタを行った。

得られた上記チャネル層上に、ＤＣマグネトロンスパッタ法によって厚さ３０ｎｍのＩＴＯ膜をソース電極及びドレイン電極として成膜し、図１に示した構成の薄膜トランジスタ（ＴＦＴ素子）を作製した。この場合、スパッタ条件は上記試料４のオーミック電極形成時と同様の条件とし、ソース電極及びドレイン電極の成膜には上記実施例１と同様にシャドーマスクを用いてパターニングを行い、チャネル長０．１ｍｍ、チャネル幅６．４ｍｍとした。

上記実施例１〜３及び比較例１で得られた４種類の薄膜トランジスタにつき、アジレント社製の半導体パラメータアナライザー「４１５５Ｃ」を用いてＴＦＴ特性を評価した。この際、ドレイン電圧は７０Ｖ、ゲート電圧は−７０〜＋７０Ｖまで掃印した。得られたＴＦＴ特性を元に電界効果移動度μ_FEを算出した。結果を表２に示す。

表２に示されているように、Ｉｎ−Ｗ−Ｏ膜に更にＺｎ，ＳｎをドープしたＩｎ−Ｗ−Ｚｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｏ膜、Ｉｎ−Ｗ−Ｓｎ−Ｚｎ−Ｏ膜でチャネル層を形成した薄膜トランジスタ（実施例１〜３）は、Ｉｎ−Ｗ−Ｏ膜をチャネル層とする薄膜トランジスタ（比較例１）に比して電界効果移動度が大幅に向上することが確認された。

１ 基板（ゲート電極）
２ ゲート絶縁膜
３ チャネル層
４ ソース電極
５ ドレイン電極
６ 銀ペースト

Claims (3)

1. ソース電極、ドレイン電極及びゲート電極の３電極、チャネル層及びゲート絶縁膜の各要素を具備してなる薄膜トランジスタにおいて、前記チャネル層がタングステンと亜鉛及び／又は錫とをドープした酸化インジウム膜で形成されていることを特徴とする薄膜トランジスタ。
2. 上記タングステンと亜鉛及び／又は錫とをドープした酸化インジウム膜が、酸素ガスを含む雰囲気下で、インジウム及びタングステンと亜鉛及び／又は錫とを含むターゲットをスパッタすることにより成膜されたものである請求項１記載の薄膜トランジスタ。
3. 上記各要素を形成する基板の加熱を行わずにスパッタにより成膜すると共に、成膜後のアニール処理も行わずに得られたものである請求項１又は２記載の薄膜トランジスタ。

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