KR20150063046A - 산화물 반도체 박막 및 박막 트랜지스터 - Google Patents

산화물 반도체 박막 및 박막 트랜지스터 Download PDF

Info

Publication number
KR20150063046A
KR20150063046A KR1020157007278A KR20157007278A KR20150063046A KR 20150063046 A KR20150063046 A KR 20150063046A KR 1020157007278 A KR1020157007278 A KR 1020157007278A KR 20157007278 A KR20157007278 A KR 20157007278A KR 20150063046 A KR20150063046 A KR 20150063046A
Authority
KR
South Korea
Prior art keywords
thin film
oxide semiconductor
semiconductor thin
oxide
tungsten
Prior art date
Application number
KR1020157007278A
Other languages
English (en)
Other versions
KR102062280B1 (ko
Inventor
도쿠유키 나카야마
Original Assignee
스미토모 긴조쿠 고잔 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모 긴조쿠 고잔 가부시키가이샤 filed Critical 스미토모 긴조쿠 고잔 가부시키가이샤
Publication of KR20150063046A publication Critical patent/KR20150063046A/ko
Application granted granted Critical
Publication of KR102062280B1 publication Critical patent/KR102062280B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

비교적 높은 캐리어 이동도를 갖고, TFT의 채널층 재료로서 적합한 산화물 반도체 박막을 산화물 결정질 박막에 의해 제공한다. 본 발명의 산화물 반도체 박막은 인듐과 텅스텐을 함유하는 산화물을 포함하고, 텅스텐 함유량이 W/In 원자수비로 0.005 내지 0.12이고, 결정질이며, 빅스바이트형 구조의 In2O3상에 의해서만 구성되어 있고, 또한 캐리어 농도가 1×1018㎝-3 이하이고, 캐리어 이동도가 1㎠/Vsec보다 높은 것을 특징으로 한다. 또한, 산화물 반도체 박막을 구성하는 산화물에, 그 함유량이 Zn/In 원자수비로 0.05 이하가 되는 범위에서 아연을 함유시킬 수도 있다.

Description

산화물 반도체 박막 및 박막 트랜지스터{OXIDE SEMICONDUCTOR THIN FILM AND THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터의 채널층 재료로서의 산화물 반도체 박막 및 이 산화물 반도체 박막을 사용한 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(Thin Film Transistor: TFT)는 전계 효과 트랜지스터(Field Effect Transistor: FET)의 일종이다. TFT는 기본 구성으로서, 게이트 단자, 소스 단자 및 드레인 단자를 구비한 3단자 소자이며, 기판 상에 성막한 반도체 박막을 전자 또는 홀이 이동하는 채널층으로서 사용하고, 게이트 단자에 전압을 인가하여, 채널층에 흐르는 전류를 제어하고, 소스 단자와 드레인 단자간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다.
현재, TFT의 채널층으로서, 다결정 실리콘막이나 비정질 실리콘막이 널리 사용되고 있다. 특히, 비정질 실리콘막은 대면적의 제10세대 유리 기판에 대한 균일 성막이 가능하다는 점에서, 액정 패널용 TFT의 채널층으로서 널리 이용되고 있다. 그러나, 캐리어인 전자의 이동도(캐리어 이동도)가 1㎠/Vsec 이하로 낮기 때문에, 그의 고정밀 패널용 TFT에 대한 적용이 곤란해지고 있다. 즉, 액정의 고정밀화에 따라 TFT의 고속 구동이 요구되고 있지만, 이러한 TFT의 고속 구동을 실현하기 위해서는, 비정질 실리콘막의 캐리어 이동도인 1㎠/Vsec보다도 높은 캐리어 이동도를 나타내는 반도체 박막을 채널층에 사용할 필요가 있다.
이에 비해, 다결정 실리콘막은 100㎠/Vsec 정도의 높은 캐리어 이동도를 나타낸다는 점에서, 고정밀 패널용 TFT에 적합한 채널층 재료로서 충분한 특성을 갖고 있다. 그러나, 다결정 실리콘막은 결정립계에서 캐리어 이동도가 저하되기 때문에, 기판의 면내 균일성이 부족하여 TFT의 특성에 편차가 발생한다는 문제가 있다. 또한, 다결정 실리콘막의 제조 공정은, 300℃ 이하의 비교적 저온에서 비정질 실리콘막을 형성한 후, 어닐 처리 공정에 의해 결정화시키고 있다. 이 어닐 처리 공정은 엑시머 레이저 어닐 등을 적용하는 특수한 것이기 때문에, 높은 러닝 코스트가 요구된다. 게다가 대응할 수 있는 유리 기판의 크기도 제5세대 정도로 머물러 있기 때문에, 비용의 저감에 한계가 있고 제품 전개도 한정된 것으로 되어 있다.
따라서, 비정질 실리콘막과 다결정 실리콘막의 우수한 특성을 겸비하고, 또한 저비용으로 얻어지는 채널층 재료가 요구되고 있는 것이 실정이다.
이러한 상황에 대하여, 일본 특허 공개 제2010-182924호 공보에서는, 기상 성막 법으로 성막되고, In, Ga, Zn 및 O의 원소로 구성되는 투명 비정질 산화물 박막(a-IGZO막)으로서, 이 산화물의 조성은 결정화되었을 때의 조성이 InGaO3(ZnO)m(m은 6 미만의 자연수)인, 투명 반절연성 비정질 산화물 박막, 및 이 투명 반절연성 비정질 산화물 박막을 채널층으로 한 박막 트랜지스터가 제안되어 있다. 이 투명 반절연성 비정질 산화물 박막은 불순물 이온을 첨가하지 않고 캐리어 이동도를 1㎠/Vsec보다 높게 하고, 또한 캐리어 농도를 1016/㎤ 이하로 할 수 있다고 여겨지고 있다.
그러나, 일본 특허 공개 제2010-182924호 공보에서 제안된, 스퍼터링법, 펄스 레이저 증착법 중 어느 하나의 기상 성막법으로 성막되는 a-IGZO막은 대략 1 내지 10㎠/Vsec의 범위의 비교적 높은 캐리어 이동도를 나타내지만, 비정질 산화물 박막이 본래적으로 산소 결손을 생성하기 쉬운 것이나, 열 등 외적 인자에 대하여 캐리어인 전자의 거동이 반드시 안정하지는 않은 것에 기인하여, TFT 등의 디바이스의 동작이 종종 불안정해지는 것이 문제로 되어 있다. 나아가서는, 비정질막 특유의, 가시광 조사 하에서 TFT 소자에 부 바이어스를 연속적으로 인가하면, 임계 전압이 마이너스 측으로 시프트하는 현상(광 부 바이어스 열화 현상)의 발생이 액정 등의 디스플레이 용도에서는 심각한 문제가 되는 것이 지적되어 있다.
한편, 일본 특허 공개 제2008-192721호 공보나 일본 특허 공개 제2010-251606호 공보에서는, 고온의 공정을 요하지 않고 고분자 기재에 대한 소자 제작이 가능하며, 또한 저비용으로 고성능, 고신뢰성을 달성할 수 있는 박막 트랜지스터를 얻는 것을 목적으로 하여, 채널층에, 주석, 티타늄, 텅스텐 중 어느 하나를 도핑한 산화인듐막이나, 텅스텐과 아연 및/또는 주석을 도핑한 산화인듐막을 적용하는 것이 제안되어 있다. 이들 기술은 텅스텐을 도핑한 산화인듐, 또는 텅스텐과 아연을 도핑한 산화인듐막에 있어서의 비정질성을 유지하는 경향, 열 안정성 또는 막 평탄성을 이용한 것이다. 이들 산화물 박막은 기판을 가열하지 않고 스퍼터링 성막함으로써 얻어지고, 또한 성막 후의 어닐 처리가 실시되어 있지 않기 때문에 비정질막이다. 이들 비정질 산화물 박막을 채널층에 적용한 결과, TFT 소자에 있어서 5㎠/Vssec 정도의 캐리어 이동도가 달성되어 있다. 그러나, 이들 비정질 산화물 박막도 비정질막인 이상, 산소 결손을 생성하기 쉽고, 열 등 외적 인자에 대하여 불안정하다는 문제, 나아가서는 비정질막 특유의 광 부 바이어스 열화 현상이 발생된다는 문제를 갖고 있다.
일본 특허 공개 제2010-182924호 공보 일본 특허 공개 제2008-192721호 공보 일본 특허 공개 제2010-251606호 공보
본 발명은 산화물 반도체 박막으로서의 산화물 비정질 박막이 갖는 문제를 해소하고, 비교적 높은 캐리어 이동도를 구비하고, 박막 트랜지스터(TFT)의 채널층 재료로서 적합한 산화물 반도체 박막을, 산화물 결정질 박막에 의해 제공하는 것을 목적으로 한다.
본 발명자들은, 산화물 반도체 박막에 적용 가능한 산화물 비정질 박막의 대체 재료에 대해서 예의 검토를 행하였다. 구체적으로는, 스퍼터링법에 의해 얻어지는, 인듐과 텅스텐의 산화물, 및 인듐과 텅스텐과 아연의 산화물을 주성분으로 하는 비정질의 산화물 반도체 박막에 대해서, 어닐 처리를 실시함으로써 결정질의 산화물 반도체 박막을 형성하는 실험을 거듭하였다. 그 때, 결정화한 산화물 반도체 박막이 높은 캐리어 이동도를 발현하는 조건, 즉 산화물 반도체 박막으로서의 인듐과 텅스텐의 산화물, 또는 인듐과 텅스텐과 아연의 산화물의 조성, 막 두께, 및 결정화시키는 조건 등에 대해서 상세하게 검토를 행하였다.
그 결과,
(1) 인듐과 텅스텐의 산화물을 주성분으로 하는 산화물 반도체 박막에 있어서, 텅스텐 함유량을 W/In 원자수비로 0.005 내지 0.12로 하거나, 또는 인듐과 텅스텐과 아연의 산화물을 주성분으로 하는 산화물 반도체 박막에 있어서, 텅스텐 함유량을 W/In 원자수비로 0.005 내지 0.12 및 아연 함유량을 Zn/In 원자수비로 0.001 내지 0.05로 하는 것,
(2) 어느 산화물 반도체 박막도 어닐 처리를 실시함으로써, 빅스바이트형 구조의 In2O3상에 의해서만 구성되는 결정질의 박막으로 하는 것,
(3) 어느 산화물 반도체 박막의 막 두께도 15 내지 200㎚의 범위로 제어하는 것
에 의해, 얻어지는 산화물 결정질 박막이 1㎠/Vsec보다 높은 캐리어 이동도, 1018/㎤ 이하라고 하는 낮은 캐리어 농도를 나타내고, 박막 트랜지스터(TFT)의 채널층 재료로서의 산화물 반도체 박막에 적합하다는 지견을 얻었다. 본 발명은 이 지견에 기초하여 완성된 것이다.
즉, 본 발명의 산화물 반도체 박막은 인듐과 텅스텐을 함유하는 산화물을 포함하고, 텅스텐 함유량이 W/In 원자수비로 0.005 내지 0.12이고, 결정질이며, 빅스바이트형 구조의 In2O3상에 의해서만 구성되어 있고, 또한 캐리어 농도가 1×1018㎝-3 이하이고, 캐리어 이동도가 1㎠/Vsec보다 높은 것을 특징으로 한다.
상기 텅스텐 함유량은 W/In 원자수비로 0.01 내지 0.05인 것이 바람직하고, 0.015 내지 0.035인 것이 보다 바람직하다.
본 발명의 산화물 반도체 박막을 구성하는 상기 산화물에 아연을 더 함유시킬 수도 있다. 즉, 본 발명의 산화물 반도체 박막은 인듐과 아연과 텅스텐을 함유하는 산화물에 의해 구성하는 것도 가능하고, 이 경우 텅스텐 함유량이 W/In 원자수비로 0.005 내지 0.12이며, 아연 함유량이 Zn/In 원자수비로 0.05 이하이고, 결정질이며, 빅스바이트형 구조의 In2O3상에 의해서만 구성되어 있고, 또한 캐리어 농도가 1×1018㎝-3 이하이고, 캐리어 이동도가 1㎠/Vsec보다 높은 것을 특징으로 한다.
이 산화물 반도체 박막에 있어서는, 상기 텅스텐 함유량이 W/In 원자수비로 0.01 내지 0.05인 것이 바람직하고, 0.015 내지 0.035인 것이 보다 바람직하다. 또한, 상기 아연 함유량이 Zn/In 원자수비로 0.003 내지 0.03인 것이 바람직하고, 0.005 내지 0.02인 것이 보다 바람직하다.
본 발명의 산화물 반도체 박막의 막 두께는 15 내지 200㎚인 것이 바람직하고, 30 내지 150㎚인 것이 보다 바람직하고, 40 내지 100㎚인 것이 더욱 바람직하다.
본 발명의 산화물 반도체 박막에 있어서 평균 결정립 직경이 10㎚ 이상인 것이 바람직하고, 20nm 이상인 것이 보다 바람직하다.
이렇게 본 발명의 산화물 반도체 박막에서는 적어도 조성 및 막 두께에 대해서 적절하게 규제함으로써, 캐리어 이동도를 3㎠/Vsec 이상, 나아가서는 10㎠/Vsec 이상으로 하는 것이 가능하다. 또한, 캐리어 농도를 1×1016 내지 1×1017㎝- 3로 하는 것도 가능하다.
본 발명의 박막 트랜지스터(TFT)는 소스 전극, 드레인 전극, 게이트 전극, 채널층 및 게이트 절연층을 구비하고, 상기 채널층이 본 발명의 산화물 반도체 박막에 의해 구성되어 있는 것을 특징으로 한다.
본 발명의 산화물 반도체 박막은 산화물 결정질 박막이기 때문에, 1㎠/Vsec를 초과하는 높은 캐리어 이동도를 가지면서도, 산소 결손이 생성되기 어렵고, 열 등의 외적 인자에 대하여 안정적이고, 또한 광 부 바이어스 열화 현상의 발생과 같은 문제가 발생하는 경우가 없다.
또한, 본 발명의 산화물 반도체 박막은, 소정의 조성의 산화물 비정질 박막을 예를 들어 400℃ 이하의 온도에서 어닐 처리하고, 빅스바이트형 구조의 In2O3상에 의해서만 구성되어, 높은 결정성을 갖는 산화물 결정질 박막으로 함으로써 얻을 수 있다.
따라서, 본 발명의 산화물 반도체 박막을 채널층 재료로서 사용함으로써 TFT의 특성 향상을 저비용으로 실현할 수 있기 때문에, 그의 공업적 의의는 매우 크다.
도 1은 본 발명의 TFT 소자의 개략적인 단면도이다.
도 2는 실시예 2의 산화물 반도체 박막을 X선 회절 측정한 결과를 도시하는 도면이다.
이하, 본 발명의 산화물 반도체 박막, 및 이 산화물 반도체 박막을 채널층 재료로서 사용한 박막 트랜지스터(TFT)에 대해서, 상세하게 설명한다.
1. 산화물 반도체 박막
(a) 조성
본 발명의 인듐과 텅스텐을 함유하는 산화물을 포함하는 결정질의 산화물 반도체 박막은, 텅스텐의 함유량을 W/In 원자수비로 0.005 내지 0.12, 바람직하게는 0.01 내지 0.05, 보다 바람직하게는 0.015 내지 0.035의 범위로 제어할 필요가 있다.
TFT에 적용하는 산화물 반도체 박막으로서는, 캐리어 농도를 1×1018㎝-3 이하, 바람직하게는 1×1016 내지 1×1017㎝-3의 범위로 제어하는 것이 필요해지는데, 텅스텐 함유량을 W/In 원자수비로 0.005 이상으로 함으로써, 이러한 캐리어 농도를 용이하게 달성할 수 있다. 또한, 캐리어 농도를 안정적으로 1×1016 내지 1×1017㎝-3의 범위로 제어하기 위해서는, 텅스텐 함유량을 W/In 원자수비로 0.01 이상으로 제어하는 것이 바람직하고, 0.015 이상으로 제어하는 것이 보다 바람직하다.
또한, 다른 첨가 원소를 함유하지 않는 인듐만의 산화물을 포함하는 결정질의 산화물 반도체 박막의 캐리어원은 주로 산소 결손이지만, 텅스텐을 첨가함으로써, 그의 생성을 억제할 수 있다고 생각된다. 한편, 결정질의 산화물 반도체 박막 중의 텅스텐은 6가의 이온 또는 5가의 이온이 되어, 소위 이온화 불순물 산란 중심으로서 거동, 캐리어의 산란 원인이 되기 때문에, 텅스텐의 첨가에 의해 캐리어 이동도는 저하된다. 구체적으로는, 텅스텐의 함유량이 W/In 원자수비로 0.12를 초과하면 캐리어 산란이 현저해지고, 캐리어 이동도가 1㎠/Vsec 이하로 되어버린다. 즉, 캐리어 이동도를 1㎠/Vsec 이상으로 하기 위해서는, 텅스텐 함유량을 W/In 원자수비로 0.12 이하로 하는 것이 요구된다. 또한, 캐리어 이동도를 안정적으로 10㎠/Vsec 이상으로 하는 관점에서, 텅스텐 함유량을 W/In 원자수비로 0.05 이하로 하는 것이 바람직하고, 0.035 이하로 하는 것이 보다 바람직하다.
본 발명의 산화물 반도체 박막을 구성하는 산화물에는 아연을 함유시킬 수 있다. 이 인듐과 텅스텐과 아연을 함유하는 산화물을 포함하는 산화물 반도체 박막은, 인듐과 텅스텐을 함유하는 산화물을 포함하는 산화물 반도체 박막과 마찬가지의 이유에 의해, 텅스텐 함유량이 W/In 원자수비로 0.005 내지 0.12, 바람직하게는 0.01 내지 0.05, 보다 바람직하게는 0.015 내지 0.035의 범위로 규제된다.
한편, 아연 함유량에 대해서는 Zn/In 원자수비로 0.05 이하로 규제된다. 산화물 반도체 박막 중의 아연은 2가의 이온으로서 거동하기 때문에, 결정질의 In2O3상의 In 사이트로 치환할 경우, 동일한 캐리어라도 전자가 아니고 홀을 생성한다. 홀은 산소 결손에 의해 발생하는 전자를 중화에 의해 소실시킨다고 생각된다. 즉, 상기 범위에서 아연을 첨가함으로써, 캐리어 농도의 저감이 가능해진다.
이에 비해, 아연 함유량이 Zn/In 원자수비로 0.05를 초과하면, 결정화 온도가 높아지기 때문에 결정질의 산화물 반도체 박막을 얻는 것이 곤란해지거나, 또는 결정질의 산화물 반도체 박막이 얻어져도 그의 결정성이 낮아져버린다. 또한, 캐리어 농도를 저감시키는 효과를 안정적으로 얻기 위해서는, 아연 함유량을 Zn/In 원자수비로 바람직하게는 0.003 내지 0.03, 보다 바람직하게는 0.005 내지 0.02로 한다.
또한, 본 발명의 산화물 반도체 박막에는, 불가피적 불순물을 제외하고, 인듐과 텅스텐을 포함하는 산화물, 또는 인듐과 아연과 텅스텐을 포함하는 산화물에 의해 구성되는 것 이외에, 인듐과 텅스텐, 또는 인듐과 아연과 텅스텐을 주성분으로 하고, 산화물 반도체 박막 용도에 있어서, 불가피적 불순물 이외의 공지된 첨가 원소를 적절히 함유하는 산화물에 의해 구성되는 것도 포함된다. 이러한 첨가 원소로서는, 예를 들어 갈륨, 알루미늄, 크롬, 철 또는 탄탈륨 등을 들 수 있다. 이들 첨가 원소의 함유량은 첨가 원소의 원자수를 M으로 하여, M/In 원자수비로 바람직하게는 0.003 내지 0.03, 보다 바람직하게는 0.005 내지 0.02로 한다. 첨가 원소의 함유량이 M/In 원자수비로 0.003 미만에서는 그 효과를 얻을 수 없다. 한편 0.03을 초과하면, 인듐, 텅스텐 또는 아연의 함유량과의 관계에서, 원하는 특성을 얻을 수 없게 된다.
(b) 생성상과 조직
본 발명의 산화물 반도체 박막은, 결정질이며, 실질적으로 빅스바이트형 구조의 In2O3상에 의해서만 구성된다. 빅스바이트형 구조의 In2O3상에서는, In과 O를 포함하는 InO6 8면체 구조가 형성되어 있고, 인접하는 InO6 8면체 구조가 모서리를 공유하여, In-In간의 거리가 짧아져 있다. 이로 인해, 캐리어가 되는 전자의 궤도의 중첩이 커서 캐리어 이동도가 향상된다. 텅스텐, 아연을 포함하는 인듐 이외의 원소는, 이 빅스바이트형 구조의 In2O3상에 고용(固溶)된다. 여기서, 빅스바이트형 구조의 In2O3상 이외의 결정상을 실질적으로 포함하지 않는다는 것은, 본 발명의 산화물 반도체 박막에, 빅스바이트형 구조의 In2O3상에 의해서만 구성되어 있는 것 이외에, InO6 8면체 구조가 모서리를 공유하는 In2O3상 이외의 결정상을 약간 포함하는 것도, 산화물 반도체 박막의 특성(캐리어 농도 및 캐리어 이동도)이 본 발명의 범위에 포함되는 한, 포함되는 것을 의미한다. 또한, 산화물 반도체 박막의 생성상 및 조직은 X선 회절 측정에 의해 구할 수 있다.
(c) 평균 결정립 직경
또한, 본 발명의 산화물 반도체 박막에 있어서, 산화물 반도체 박막을 구성하는 결정립의 크기, 즉 평균 결정립 직경은 10nm 이상인 것이 바람직하고, 20nm 이상인 것이 보다 바람직하다. 평균 결정립 직경이 10㎚ 이상인 결정립에 의해 구성됨으로써, 결정립계에 있어서의 캐리어의 산란이 적어지기 때문에, 캐리어 이동도를 안정적으로 1㎠/Vsec 이상으로 하는 것이 가능하게 된다. 평균 결정립 직경의 상한값은 특히 한정되지는 않지만, 채널층에 존재하는 결정립계의 분포를 균일한 것으로 하는 관점에서, 1000nm 이하로 하는 것이 바람직하다. 또한 평균 결정립 직경은, 예를 들어 X선 회절 측정 결과로부터의 산출이나 SEM이나 EBSD 관찰상의 화상 해석 등에 의해 구할 수 있다.
(d) 막 두께
본 발명의 산화물 반도체 박막의 막 두께는 바람직하게는 15 내지 200㎚, 보다 바람직하게는 30 내지 150㎚, 더욱 바람직하게는 40 내지 100㎚의 범위로 제어된다.
일반적으로, 산화물에 한하지 않고, 반도체 박막은 유리 기판에 형성되는 경우가 많다. 즉, 비정질의 기판 상에 결정질의 기판이 형성되게 된다. 따라서, 본 발명의 산화물 반도체 박막에 있어서 막 두께가 15㎚ 미만인 경우에는, 텅스텐 또는 아연의 첨가량에 따라 다르지만, 기판의 영향에 의해 400℃ 정도의 고온에서 어닐 처리를 실시한 경우에도, 전구체인 산화물 비정질 박막이 결정화되지 않는 경우가 있다. 또는, 이 산화물 비정질 박막이 결정화되었다고 해도, 충분한 결정성이 얻어지지 않는 경우가 있다. 이 결과, 높은 캐리어 이동도가 얻어지지 않게 된다. 또한, 얻어지는 결정막에 있어서의 평균 결정립 직경을 10㎚ 이상으로 하는 것이 곤란해진다.
기판이 비정질인 것에 의한 산화물 반도체 박막의 결정성에 대한 영향은, 산화물 반도체 박막의 막 두께를 30㎚ 이상으로 함으로써 더욱 경감되는데, 40nm 이상으로 함으로써 안정적으로 그 영향을 배제하는 것이 가능하게 된다. 단, 비용면을 고려하면 막 두께를 200㎚ 이하로 하는 것이 바람직하고, 150nm 이하가 보다 바람직하고, 100nm 이하이면 더욱 바람직하다. 또한, 막 두께를 100㎚ 근방으로 제어함으로써, 본 발명의 산화물 반도체 박막이 유리 기판에 형성된 경우에, 광학적인 간섭에 의해 청색광의 투과율 향상을 기대할 수 있다. 따라서, 투명 TFT에 적용하는 경우에는, 막 두께를 100㎚ 근방으로 조정하는 것이 바람직하다.
2. 산화물 반도체 박막의 제조 방법
(a) 성막
(a-1) 원재료
본 발명의 산화물 반도체 박막은 산화물 소결체의 타깃이나 태블릿을 사용하여, 스퍼터링법, 이온 플레이팅법 등의 공지된 성막 기술에 의해 기판 상에 형성된다. 이때, 원재료가 되는 산화물 소결체의 금속 원소 조성비는, 본 발명의 산화물 반도체 박막의 금속 원소 조성비와 동일하다. 즉, 인듐과 텅스텐을 함유하는 산화물 소결체에서는, 그 텅스텐 함유량을 W/In 원자수비로 0.005 내지 0.12, 바람직하게는 0.01 내지 0.05, 보다 바람직하게는 0.015 내지 0.035로 한다. 마찬가지로, 인듐과 텅스텐과 아연을 포함하는 산화물 소결체에서는, 그 텅스텐 함유량을 W/In 원자수비로 0.005 내지 0.12, 바람직하게는 0.01 내지 0.05, 보다 바람직하게는 0.015 내지 0.035로 하고, 아연의 함유량을 Zn/In 원자수비로 0.05 이하, 바람직하게는 0.003 내지 0.03, 보다 바람직하게는 0.005 내지 0.02로 한다.
인듐과 텅스텐을 포함하는 산화물 소결체로서는, 주로 빅스바이트형 구조의 In2O3상에 의해 구성되는 산화물 소결체가 사용된다. 이 In2O3상에는 텅스텐이 고용되어 있다. 단, 텅스텐이 고용되어 있지 않은 In2O3상, 즉 불가피적 불순물을 제외하고, 어떠한 원소도 고용되어 있지 않은 In2O3상이 공존하고 있을 수도 있다. 또한, WO3, WO2 등의 산화텅스텐의 형태로, 또는 In2W3O12 등의 산화인듐-산화텅스텐간의 복합 산화물의 형태로, In2O3상 이외의 결정상이 산화인듐 소결체 중에 분산되어 있는 산화물 소결체도 타깃이나 태블릿의 재료로 할 수 있다.
단, In2O3상에 대한 다른 결정상의 면적 비율은 10％ 이하의 비율이어야만 한다. 예를 들어 통상의 직류(DC) 스퍼터링법에서는, 성막 속도를 향상시키기 위해서, 투입하는 직류 전력을 높이는 것이 행해지고 있다. 이때, 상기 면적 비율이 10％를 초과하면, 스퍼터링의 진행과 동시에, In2O3상 이외의 결정상이 노듈 성장의 기점이 되는 것이 생각된다. 한편, In2O3상 이외의 결정상의 면적 비율을 10％ 이하로 제어한 경우, 실질적으로 In2O3상 이외의 결정상이 미세 분산되고, 노듈 성장의 기점이 되기 어려운 구조가 된다. 이러한 산화물 소결체를 타깃이나 태블릿의 재료로 함으로써, 성막 시에, 투입하는 직류 전력을 높이더라도 노듈의 발생이 억제되어, 아킹 등의 이상 방전이 발생하기 어려워지기 때문에 성막의 효율을 향상시키는 것이 가능하게 된다.
인듐과 아연과 텅스텐을 포함하는 산화물 소결체도, 주로 빅스바이트형 구조의 In2O3상에 의해 구성된다. In2O3상에는 텅스텐 및/또는 아연이 고용되어 있지만, 텅스텐과 아연이 고용되어 있지 않은 In2O3상, 즉 불가피적 불순물을 제외하고, 어떠한 원소도 고용되어 있지 않은 In2O3상이 존재할 수도 있다. In2O3상 이외로서, 인듐과 텅스텐을 포함하는 산화물 소결체와 마찬가지로, WO3, WO2 등의 산화텅스텐의 형태로, 또는 In2W3O12 등의 산화인듐-산화텅스텐간의 복합 산화물의 형태로, In2O3상 이외의 결정상이 면적 비율 10％ 이하로 분산되어 있는 산화물 소결체도 사용할 수 있다.
단, 육방정 층상 화합물 In2O3(ZnO)m(m=2 내지 20)이 형성되어 있지 않은 것이 바람직하다. 이 화합물상이 형성되면, 현저하게 결정화 온도가 상승하고, 400℃ 정도의 어닐 처리에서는 결정화 또는 결정성의 향상이 곤란해진다.
또한, 인듐과 텅스텐을 포함하는 산화물 소결체 타깃, 및 인듐과 아연과 텅스텐을 포함하는 산화물 소결체 타깃 중에, In2O3상 이외의 결정상으로서, WO3, WO2 등의 산화텅스텐의 형태로, 또는 In2W3O12 등의 산화인듐-산화텅스텐간의 복합 산화물의 형태로 다른 결정상이 포함되어 있는 경우에도, 이들 산화물 소결체를 타깃이나 태블릿으로서 사용하여, 스퍼터링법이나 이온 플레이팅법에 의한 성막으로 얻어지는 산화물 반도체 박막은, In2O3상에 의해서만 구성되고, 텅스텐이나 아연은 In2O3상 중에 고용되게 된다.
(a-2) 성막 조건
본 발명의 산화물 반도체 박막은 통상의 스퍼터링법이나 이온 플레이팅법을 사용하고, 이들 방법으로 통상 채용되는 조건에 의해 성막하는 것이 가능하다. 본 발명의 산화물 반도체 박막을 스퍼터링법에 의해 기판 상에 형성하는 경우, 특히 직류 스퍼터링법이면 성막 시의 열 영향이 적어, 고속 성막이 가능하기 때문에 공업적으로 유리하다.
기판으로서는 유리 기판이 대표적이지만, 실리콘 등 반도체 디바이스용 기판으로서 사용되고 있는 것이면 되고, 그 이외에도 상기 공정의 온도에 견딜 수 있는 것이라면 수지판이나 수지 필름을 기판으로서 사용할 수 있다.
기판 온도는, 인듐과 텅스텐을 함유하는 산화물, 또는 인듐과 아연과 텅스텐을 함유하는 산화물을 포함하는 비정질막의 결정화 온도 이하로 하는 것이 바람직하다. 기판 온도를 결정화 온도 이상으로 한 경우, 성막 시에 이들 산화물이 결정화되어버리기 때문에, 그 후의 어닐 처리에 있어서 산소 결손의 소실이 진행되지 않고, 결과적으로 캐리어 농도를 1×1018㎝-3 이하로 제어하는 것이 곤란해지는 경우가 있다. 이러한 관점에서, 기판 온도는 막 두께가 15 내지 70㎚의 범위이면 200℃ 이하로 하고, 막 두께가 70 내지 200㎚의 범위이면 100℃ 이하로 하는 것이 바람직하다. 어떠한 경우에도 실온으로부터 100℃까지의 범위로 하는 것이 보다 바람직하다.
그 밖의 성막 조건에 대해서는 특별히 한정되는 것이 아니고, 성막 방법이나 성막 장치 등에 따라 적절히 선택하는 것이 요구된다. 예를 들어, 본 발명의 산화물 반도체 박막을 직류 스퍼터링법에 의해 제막하는 경우에는, 스퍼터링 장치의 챔버 내를 2×10-4㎩ 이하까지 진공 배기한 후, 스퍼터링 가스를 도입하고, 가스압을 0.1 내지 1㎩, 바람직하게는 0.2 내지 0.8㎩, 보다 바람직하게는 0.2 내지 0.5㎩로 한다. 이때 사용하는 스퍼터링 가스로서는, 불활성 가스와 산소, 특히 아르곤과 산소를 포함하는 혼합 가스가 바람직하다. 그 후, 타깃-기판간 거리를 10 내지 100㎜, 바람직하게는 40 내지 70㎜의 범위로 조정하고, 또한 타깃의 면적에 대한 직류 전력, 즉 직류 전력 밀도가 1 내지 3W/㎠ 정도의 범위가 되도록 직류 전력을 인가하고, 직류 플라즈마를 발생시켜, 프리스퍼터링(pre-sputtering)을 5 내지 30분간 행한 후, 필요에 따라 기판 위치를 수정한 후에, 마찬가지의 조건에서 스퍼터링을 행하는 것이 바람직하다.
(b) 결정화
결정질의 산화물 반도체 박막을 얻는 방법으로서, 기판 온도를 실온 내지 150℃의 온도 범위로 제어하고, 비정질막을 형성하고 나서, 이 비정질막을 결정화 온도 이상으로 어닐 처리해서 결정화시키는 방법, 또는 기판을 산화물 반도체 박막의 결정화 온도 이상으로 가열한 후에 성막함으로써, 결정질의 산화물 반도체 박막을 얻는 방법이 있다. 본 발명에서는 어떠한 방법도 채용할 수 있지만, 어닐 처리에 의해 효율적으로 산소 결손을 소실시키는 것, 또는 후술하는 습식 에칭 등에 의한 미세 가공의 용이성을 고려하면, 전자의 방법에 의해 결정질의 산화물 반도체 박막을 얻는 것이 바람직하다. 또한, 본 발명에서는 어떠한 방법을 채용하는 경우에도, 어닐 처리에 있어서의 가열 온도를 400℃ 이하로 할 수 있다.
본 발명의 본 발명 산화물 반도체 박막을 결정화시키기 위해서는, 어닐 처리의 경우 가열 온도를 250℃ 이상, 바람직하게는 300℃ 이상, 보다 바람직하게는 350℃ 이상으로 한다. 단, 어닐 처리의 수단에 대해서는, 어닐 로(爐)를 사용하는 것 이외에도 공지된 어닐 처리를 위한 수단을 널리 사용할 수 있고, 각각의 수단에 따른 어닐 온도를 포함한 어닐 조건을 적용할 수 있다.
(c) 미세 가공
본 발명의 산화물 반도체 박막은 습식 에칭 또는 건식 에칭에 의해, TFT 등의 용도에서 필요한 미세 가공을 할 수 있다. 최초에 비정질막을 형성하고, 그 후 결정화 온도 이상에서 열처리해서 산화물 반도체 박막을 결정화시키는 방법의 경우, 비정질막의 형성 후에 약산을 사용한 습식 에칭에 의한 가공을 실시할 수 있다. 약산이면 대체로 사용할 수 있지만, 옥살산을 주성분으로 하는 약산이 바람직하다. 예를 들어, 간또 가가꾸 가부시끼가이샤 제조의 투명 도전막 에칭액(ITO-06N) 등을 사용할 수 있다. 건식 에칭의 경우에는, 결정화 후의 산화물 반도체 박막이나 성막 시에 직접 기판에 성막된 결정질의 산화물 반도체 박막에 대해서도 적절한 에칭 가스를 사용해서 가공할 수 있다.
3. TFT 소자 및 그의 제조 방법
본 발명의 박막 트랜지스터(TFT)는 상기와 같이, 채널층 재료에, 인듐과 텅스텐을 함유하는 산화물을 포함하는 산화물 반도체 박막, 또는 인듐과 아연과 텅스텐을 함유하는 산화물을 포함하는 산화물 반도체 박막을 적용하고 있는 점에 특징이 있다. TFT의 구조는 한정되지 않지만, 예를 들어 도 1에 도시한 구성의 TFT 소자를 예시할 수 있다.
도 1의 TFT 소자는, 열산화에 의해 SiO2막이 표면에 형성된 SiO2/Si 기판 상에, 본 발명의 산화물 반도체 박막 및 Au/Ti 적층 전극에 의해 구성된다. 이 구성에 있어서, 게이트 전극(1)은 Si 기판, 게이트 절연층(2)은 SiO2막, 채널층(3)은 본 발명의 산화물 반도체 박막, 소스 전극(4) 및 드레인 전극(5)은 Au/Ti 적층 전극에 의해 구성된다.
도 1의 TFT 소자에서는 SiO2/Si 기판을 사용했지만, 기판은 이것에 한정되는 것이 아니고, 종래부터 박막 트랜지스터를 포함하는 전자 디바이스가 기판으로서 사용되고 있는 것을 사용할 수도 있다. 예를 들어, SiO2/Si 기판이나 Si 기판 이외에, 무알칼리 유리, 석영 유리 등의 유리 기판을 사용할 수 있다. 또한, 각종 금속 기판이나 플라스틱 기판, 폴리이미드 등의 투명하지 않은 내열성 고분자 필름 기판 등을 사용할 수도 있다.
게이트 전극(1)에 대해서, 도 1의 TFT 소자에서는 Si 기판에 의해 구성되어 있지만, 이것에 한정되지 않는다. 예를 들어, Mo, Al, Ti, Au, Pt 등의 금속 박막, 이들 금속의 도전성 산화물, 질화물 박막 또는 산화질화물 박막, 또는 각종 도전성 고분자 재료를 사용할 수 있다. 투명 TFT의 경우에는, 산화인듐 주석(ITO) 등의 투명 도전막을 사용할 수 있다. 또한, 본 발명의 산화물 반도체 박막과 마찬가지의 금속 원소 조성을 갖는 산화물 반도체 박막을 투명 도전막으로서 사용할 수도 있다. 이 게이트 전극(1)에는, 양호한 도전성이 요구된다. 이 전극의 비저항은 1×10-6 내지 1×10- 1Ω·㎝의 범위로 제어되는 것이 바람직하고, 1×10-6 내지 1×10- 3Ω·㎝의 범위로 제어되는 것이 보다 바람직하다.
또한, 게이트 절연층(2)은 SiO2, Y2O3, Ta2O5, Hf 산화물 등의 금속 산화물 박막이나 SiNx 등의 금속 질화물 박막, 또는 폴리이미드를 비롯한 절연성의 고분자 재료 등의 공지된 재료를 사용할 수 있다. 게이트 절연층(2)의 비저항은 1×106 내지 1×1015Ω·㎝의 범위인 것이 바람직하고, 1×1010 내지 1×1015Ω·㎝이면 보다 바람직하다.
채널층(3)의 비저항은 특별히 제한되는 것은 아니지만, 1×10-1 내지 1×106Ω·㎝로 제어되는 것이 바람직하고, 특히 1×100 내지 1×103Ω·㎝로 제어되는 것이 보다 바람직하다. 본 발명의 산화물 반도체 박막의 비저항은 스퍼터링법 또는 이온 플레이팅법에 있어서의 성막 조건, 및 결정화의 어닐 처리의 조건 선택에 의해 산소 결손의 생성량이 조정 가능하다는 점에서, 비교적 용이하게 제어하는 것이 가능하다.
소스 전극(4) 및 드레인 전극(5)으로서, 게이트 전극(1)과 마찬가지로, Mo, Al, Ti, Au, Pt 등의 금속 박막, 그들 금속의 도전성 산화물 또는 질화물 박막, 또는 각종 도전성 고분자 재료, 또는 투명 TFT용으로서 ITO 등의 투명 도전막을 사용할 수 있다. 이 소스 전극(4)이나 드레인 전극(5)에는 양호한 도전성이 요구된다. 이들 전극의 비저항은 10-6 내지 10- 1Ω·㎝의 범위로 제어되는 것이 바람직하고, 10-6 내지 10- 3Ω·㎝의 범위로 제어되는 것이 보다 바람직하다.
또한, 본 발명의 제조 방법으로 제조되는 TFT 소자의 구조는 도 1에 도시한 보텀 게이트·톱 콘택트형의 것으로 한정되는 것이 아니며, 보텀 게이트·보텀 콘택트, 톱 게이트·보텀 콘택트, 톱 게이트·톱 콘택트 등, 기타의 형태를 선택하는 것도 가능하다.
<실시예>
이하, 본 발명의 실시예를 사용하여 더욱 상세하게 설명하는데, 본 발명은 이들 실시예에 의해 한정되는 것은 아니다. 또한, 산화물 소결체, 산화물 반도체 박막 및 TFT 소자의 평가는 다음의 방법에 의해 행하였다.
[산화물 소결체의 평가]
각각의 실시예 및 비교예에 의해 얻어진 산화물 소결체의 단재(端材)에 대하여, X선 회절 장치(필립스사제, X´PertPRO MPD)를 사용하여, 분말 X선 회절법에 의한 생성상의 동정을 행하였다.
[산화물 반도체 박막의 기본 특성 평가]
각각의 실시예 및 비교예에 의해 얻어진 산화물 반도체 박막의 조성을 ICP 발광 분광법에 의해 측정하였다. 또한, 산화물 반도체 박막의 막 두께를 표면 형상 측정 장치(케이 엘 에이 텐코르사제)로 측정하고, 이 결과와 성막 시간으로부터 성막 속도를 산출하였다. 또한, 산화물 반도체 박막의 캐리어 농도 및 비저항을 홀 효과 측정 장치(가부시끼가이샤 도요테크니카제)에 의해 측정하고, 그들의 값으로부터 그의 캐리어 이동도를 산출하였다. 산화물 반도체 박막의 생성상의 동정은 상기와 마찬가지로, X선 회절 측정에 의해 행하였다.
[TFT 소자의 특성 평가]
TFT 소자의 특성 평가는, 반도체 파라미터 분석기(케이슬리사제, 4200SCS)를 사용하여, TFT 소자 동작을 확인함과 동시에, 온/오프(on/off)비, 전계 효과 이동도를 측정함으로써 행하였다. 여기서 온/오프비란, 온 상태에 대한 오프 상태의 저항비이며, 전계 효과 이동도란, TFT 소자의 고속 동작에 관한 지표이다.
[실시예 1 내지 12, 비교예 1 및 2]
(실시예 1)
스퍼터링 타깃으로서, 인듐과 텅스텐을 산화물로서 함유하는 산화물 소결체(산화물 소결체 타깃)를 준비하였다. 이 산화물 소결체는 텅스텐 함유량이 W/In 원자수비로 0.035이며, In2O3상에 의해서만 구성된 것이었다.
생성 아킹 억제 기능이 없는 직류 전원을 장비한 직류 마그네트론 스퍼터링 장치(캐논 도키 가부시끼가이샤 제조)의 비자성체 타깃용 캐소드에, 상기 스퍼터링 타깃을 설치하였다. 기판으로는 무알칼리의 유리 기판(코닝·인코포레이티드사제, 코닝＃7059)을 사용하고, 타깃-기판간 거리를 60㎜로 고정하였다. 그 후, 2×10-4㎩ 이하까지 진공 배기하고, 산소의 비율이 6.0％가 되도록 아르곤과 산소를 포함하는 혼합 가스를 도입하고, 가스압을 0.6㎩로 조정하였다.
이 조건 하에서, 직류 전력 300W(1.64W/㎠)를 인가해서 직류 플라즈마를 발생시켜서, 산화물 반도체 박막을 성막하였다. 구체적으로는, 10분간의 프리스퍼터링 후, 스퍼터링 타깃의 바로 위, 즉 정지 대향 위치에 기판을 배치하고, 가열하지 않고 실온에서 스퍼터링을 더 실시하여, 막 두께 50㎚의 산화물 반도체 박막을 성막하였다. 이 산화물 반도체 박막의 조성은 산화물 소결체 타깃의 조성과 거의 동일한 것이 확인되었다. 또한, X선 회절 측정의 결과, 이 산화물 반도체 박막이 비정질인 것이 확인되었다.
이 산화물 반도체 박막을 대기 중, 400℃, 30분간의 조건에서 어닐 처리하였다. X선 회절 측정의 결과, 어닐 처리 후의 산화물 반도체 박막은, 결정화되어 있는 것 및 In2O3(222)을 주 피크로 하여, 이 산화물 반도체 박막이 실질적으로 빅스바이트형 구조의 In2O3상에 의해 구성되어 있는 것이 확인되었다. 그 후, In2O3(222) 피크로부터 평균 결정립 직경을 산출한 바, 50nm였다.
이어서, 산화물 반도체 박막의 홀 효과 측정을 실시하고, 캐리어 농도 및 캐리어 이동도를 구한 바, 캐리어 농도는 5.4×1016㎝-3이며, 캐리어 이동도는 17.4㎠/Vsec였다.
(실시예 2)
실시예 1과 마찬가지로 하여 얻어진 비정질의 산화물 반도체 박막을 대기 중, 300℃, 30분간의 조건에서 어닐 처리하여, 산화물 반도체 박막을 얻었다. 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 58㎚, 캐리어 농도는 2.1×1017㎝-3, 캐리어 이동도는 9.2㎠/Vsec였다.
(실시예 3)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.02로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건에서 산화물 반도체 박막을 성막하였다. 이 산화물 반도체 박막의 조성은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다.
이 산화물 반도체 박막을 대기 중, 400℃, 30분간의 조건에서 어닐 처리하였다. 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 51㎚, 캐리어 농도는 5.9×1016㎝-3, 캐리어 이동도는 22.8㎠/Vsec이었다.
(실시예 4)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.015로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 50㎚, 캐리어 농도는 7.8×1016㎝-3, 캐리어 이동도는 20.2㎠/Vsec이었다.
(실시예 5)
실시예 4와 마찬가지로 하여 얻어진 비정질의 산화물 반도체 박막을, 대기 중, 300℃, 30분간의 조건에서 어닐 처리하고, 결정질의 산화물 반도체 박막을 얻었다. 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 59㎚, 캐리어 농도는 1.6×1017㎝-3, 캐리어 이동도는 8.7㎠/Vsec이었다.
(실시예 6)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.01로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 55㎚, 캐리어 농도는 9.7×1016㎝-3, 캐리어 이동도는 11.2㎠/Vsec이었다.
(실시예 7)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.05로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정질이며, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 55㎚, 캐리어 농도는 4.9×1016㎝-3, 캐리어 이동도는 10.4㎠/Vsec이었다.
(실시예 8)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.005로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정질이며, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 53㎚, 캐리어 농도는 1.3×1017㎝-3, 캐리어 이동도는 8.1㎠/Vsec이었다.
(실시예 9)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.07로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정질이며, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 56㎚, 캐리어 농도는 4.0×1016㎝-3, 캐리어 이동도는 8.5㎠/Vsec이었다.
(실시예 10)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.12로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정질이며, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 55㎚, 캐리어 농도는 4.8×1016㎝-3, 캐리어 이동도는 3.9㎠/Vsec이었다.
(실시예 11)
산화물 반도체 박막의 막 두께를 15㎚로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정질이며, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 10㎚, 캐리어 농도는 9.6×1016㎝-3, 캐리어 이동도는 13.2㎠/Vsec이었다.
(실시예 12)
산화물 반도체 박막의 막 두께를 200㎚로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정질이며, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 62㎚, 캐리어 농도는 5.0×1016㎝-3, 캐리어 이동도는 18.8㎠/Vsec이었다.
(비교예 1)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.001로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정질이며, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 53㎚, 캐리어 농도는 2.3×1018㎝-3, 캐리어 이동도는 7.6㎠/Vsec이었다.
(비교예 2)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.2로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정질이며, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 55㎚, 캐리어 농도는 3.5×1016㎝-3, 캐리어 이동도는 0.8㎠/Vsec이었다.
Figure pct00001
실시예 1 내지 12로부터, 텅스텐 함유량을 W/In 원자수비로 0.005 내지 0.12로 제어하고, 또한 400℃ 이하의 대기 중에서 어닐 처리함으로써, 산화물 반도체 박막이 결정질이 되고, 캐리어 농도를 1×1018㎝-3 이하로 하고, 또한 캐리어 이동도를 1㎠/Vsec보다 높은 것으로 할 수 있는 것이 이해된다.
특히, 실시예 1, 3 및 4로부터, 텅스텐 함유량이 W/In 원자수비로 0.015 내지 0.035로 제어하고, 또한, 400℃의 대기 중에서 어닐 처리함으로써, 산화물 반도체 박막의 캐리어 농도를 1×1016 내지 1×1017㎝-3의 범위로 하고, 또한, 캐리어 이동도를 15㎠/Vsec 이상으로 할 수 있는 것이 이해된다.
또한, 실시예 6 및 7로부터, 텅스텐 함유량을 W/In 원자수비로 0.01 내지 0.05로 제어하고, 또한 400℃의 대기 중에서 어닐 처리함으로써, 산화물 반도체 박막의 캐리어 농도를 1×1016 내지 1×1017㎝-3의 범위로 하고, 또한 캐리어 이동도를 10㎠/Vsec 이상으로 할 수 있는 것이 이해된다.
한편, 실시예 11 및 12는 산화물 반도체 박막의 막 두께를 15㎚ 및 200㎚로 한 경우의 예이다. 이 경우에도 소정의 조건에서 어닐 처리를 함으로써, 평균 결정립 직경을 10㎚ 이상으로 함과 동시에, 캐리어 농도를 1×1016 내지 1×1017㎝-3의 범위로 하고, 또한 캐리어 이동도를 10㎠/Vsec 이상으로 할 수 있는 것이 이해된다.
이에 비해, 비교예 1 및 비교예 2는 텅스텐 함유량이 본 발명의 범위에 없는 예이다. 비교예 1은 텅스텐 함유량이 W/In 원자수비로 0.005 미만인 예이며, 이 경우에는 캐리어 농도가 1×1018㎝-3을 초과해버리는 것이 이해된다. 또한, 비교예 2는 텅스텐 함유량이 W/In 원자수비로 0.12를 초과하는 예이며, 이 경우에는 캐리어 이동도가 1㎠/Vsec 미만으로 되어버리는 것이 이해된다.
[실시예 13 내지 24, 비교예 3 및 4]
(실시예 13)
텅스텐 함유량이 W/In 원자수비로 0.035, 아연 함유량이 Zn/In 원자수비로 0.01이며, In2O3상에 의해서만 구성되는, 인듐과 아연과 텅스텐을 산화물로서 함유하는 산화물 소결체를 포함하는 스퍼터링 타깃을 사용한 것 이외에는, 실시예 1과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 53㎚, 캐리어 농도는 4.1×1016㎝-3, 캐리어 이동도는 16.1㎠/Vsec이었다.
(실시예 14)
실시예 13과 마찬가지로 하여 얻어진 비정질의 산화물 반도체 박막을, 대기 중, 300℃, 30분간의 조건에서 어닐 처리하고, 결정질의 산화물 반도체 박막을 얻었다. X선 회절 측정의 결과, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 57㎚, 캐리어 농도는 1.3×1017㎝-3, 캐리어 이동도는 11.5㎠/Vsec이었다.
(실시예 15)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.015, 아연 함유량을 Zn/In 원자수비로 0.005로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 50㎚, 캐리어 농도는 6.2×1016㎝-3, 캐리어 이동도는 19.1㎠/Vsec이었다.
(실시예 16)
실시예 15와 마찬가지로 하여 얻어진 비정질의 산화물 반도체 박막을, 대기 중, 300℃, 30분간의 조건에서 어닐 처리하여, 결정질의 산화물 반도체 박막을 얻었다. X선 회절 측정의 결과, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 55㎚, 캐리어 농도는 1.1×1017㎝-3, 캐리어 이동도는 12.4㎠/Vsec이었다.
(실시예 17)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.015, 아연 함유량을 Zn/In 원자수비로 0.02로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 51㎚, 캐리어 농도는 5.4×1016㎝-3, 캐리어 이동도는 16.0㎠/Vsec이었다.
(실시예 18)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.02, 아연 함유량을 Zn/In 원자수비로 0.01로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 54㎚, 캐리어 농도는 5.2×1016㎝-3, 캐리어 이동도는 21.1㎠/Vsec이었다.
(실시예 19)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.01, 아연 함유량을 Zn/In 원자수비로 0.003으로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 54㎚, 캐리어 농도는 8.2×1016㎝-3, 캐리어 이동도는 13.3㎠/Vsec이었다.
(실시예 20)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.05, 아연 함유량을 Zn/In 원자수비로 0.03으로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 55㎚, 캐리어 농도는 3.4×1016㎝-3, 캐리어 이동도는 12.0㎠/Vsec이었다.
(실시예 21)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.005, 아연 함유량을 Zn/In 원자수비로 0.001로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 53㎚, 캐리어 농도는 1.2×1017㎝-3, 캐리어 이동도는 8.4㎠/Vsec이었다.
(실시예 22)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.07, 아연 함유량을 Zn/In 원자수비로 0.05로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 56㎚, 캐리어 농도는 2.7×1016㎝-3, 캐리어 이동도는 8.8㎠/Vsec이었다.
(실시예 23)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.12, 아연 함유량을 Zn/In 원자수비로 0.02로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 55㎚, 캐리어 농도는 3.1×1016㎝-3, 캐리어 이동도는 3.0㎠/Vsec이었다.
(실시예 24)
산화물 반도체 박막의 막 두께를 15㎚로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 또한, 어닐 처리 후의 산화물 반도체 박막은 결정화되어 있고, In2O3(222)을 주 피크로 하였다. 이 산화물 반도체 박막의 평균 결정립 직경은 11㎚, 캐리어 농도는 4.1×1016㎝-3, 캐리어 이동도는 11.8㎠/Vsec이었다.
(비교예 3)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.035, 아연 함유량을 Zn/In 원자수비로 0.08로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 어닐 처리 후의 X선 회절 측정의 결과, 산화물 반도체 박막은 결정화되어 있지 않은 것이 확인되었다. 이로 인해, 산화물 반도체 박막의 홀 효과 측정은 실시하지 않았다.
(비교예 4)
산화물 소결체 타깃의 텅스텐 함유량을 W/In 원자수비로 0.11, 아연 함유량을 Zn/In 원자수비로 0.08로 변경한 것 이외에는 조건을 바꾸지 않고, 실시예 13과 마찬가지의 스퍼터링 성막 조건 및 어닐 조건에서 산화물 반도체 박막을 제작하였다. 성막 후의 산화물 반도체 박막은 산화물 소결체 타깃과 거의 동일한 조성이며, 비정질이었다. 어닐 처리 후의 X선 회절 측정의 결과, 산화물 반도체 박막은 결정화되어 있지 않은 것이 확인되었다. 이로 인해, 산화물 반도체 박막의 홀 효과 측정은 실시하지 않았다.
Figure pct00002
실시예 13 내지 24로부터, 텅스텐 함유량을 W/In 원자수비로 0.005 내지 0.12의 범위로 제어함과 동시에, 아연 함유량을 Zn/In 원자수비로 0.001 내지 0.05의 범위로 제어하고, 또한 400℃ 이하의 대기 중에서 어닐 처리를 함으로써, 산화물 반도체 박막이 결정질이 되고, 캐리어 농도를 1×1018㎝-3 이하로 하고, 또한 캐리어 이동도를 1㎠/Vsec 이상으로 할 수 있는 것이 이해된다.
특히, 실시예 13, 15, 17 및 18로부터, 텅스텐 함유량을 W/In 원자수비로 0.015 내지 0.035로 함과 동시에, 아연 함유량을 Zn/In 원자수비로 0.005 내지 0.02로 하고, 또한 400℃의 대기 중에서 어닐 처리함으로써, 산화물 반도체 박막의 캐리어 농도를 1×1016 내지 1×1017㎝-3의 범위로 하고, 또한 캐리어 이동도를 15㎠/Vsec 이상으로 할 수 있는 것이 이해된다.
또한, 실시예 19 및 20으로부터, 텅스텐 함유량을 W/In 원자수비로 0.01 내지 0.05로 함과 동시에, 아연 함유량을 Zn/In 원자수비로 0.003 내지 0.03으로 하고, 또한 400℃의 대기 중에서 어닐 처리함으로써, 산화물 반도체 박막의 캐리어 농도를 1×1016 내지 1×1017㎝-3의 범위로 하고, 또한 캐리어 이동도를 10㎠/Vsec 이상으로 할 수 있는 것이 이해된다.
한편, 실시예 24는 텅스텐 함유량을 W/In 원자수비로 0.005 내지 0.12로 하고, 또한 아연 함유량을 Zn/In 원자수비로 0.001 내지 0.05로 한 경우에 있어서, 막 두께를 15㎚로 한 경우의 예이다. 이 경우에도, 소정의 조건에서 어닐 처리를 함으로써, 평균 결정립 직경을 10㎚ 이상으로 함과 동시에, 캐리어 농도를 1×1016 내지 1×1017㎝-3의 범위로 하고, 또한 캐리어 이동도를 10㎠/Vsec 이상으로 할 수 있는 것이 이해된다.
이에 비해, 비교예 3 및 4는 아연 함유량이 Zn/In 원자수비로 0.05를 초과하는 예이며, 이 경우 결정질의 산화물 반도체 박막을 얻을 수 없는 것이 이해된다.
[실시예 25 및 26]
(실시예 25)
인듐과 텅스텐을 산화물로서 함유하는 산화물 소결체를 포함하는 스퍼터링 타깃을 사용하여, 두께 300㎚의 열산화에 의해 SiO2막이 형성된 Si 기판의 SiO2막 상에, 두께가 50㎚가 되도록 산화물 반도체 박막의 성막을 실시하였다. 이때 사용한 산화물 소결체는, 그의 텅스텐 함유량이 W/In 원자수비로 0.035이며, In2O3상에 의해서만 구성되어 있었다. 또한, 이때의 산화물 반도체 박막의 성막 조건은 실시예 1과 마찬가지로 하였다.
이어서, 얻어진 비정질의 산화물 반도체 박막을 대기 중에서, 400℃, 30분간의 조건에서 어닐 처리함으로써 결정화시키고, 이에 의해 상기 Si 기판, SiO2막 및 결정질의 산화물 반도체 박막을 각각 게이트 전극, 게이트 절연층 및 채널층으로 하였다.
그 후, 상기 채널층의 표면에, 직류 마그네트론 스퍼터링법에 의해, 두께 5㎚의 Ti막 및 두께 100㎚의 Au막을 순차 성막하여, Au/Ti 적층막을 포함하는 소스 전극 및 드레인 전극을 형성하여, 도 1에 도시하는 구성의 박막 트랜지스터(TFT 소자)를 얻었다. 또한, 소스 전극 및 드레인 전극의 성막 조건은 스퍼터링 가스를 아르곤만으로 하고, 직류 전력을 50W로 변경한 것 이외에는, 산화물 반도체 박막의 성막 조건과 마찬가지로 하였다.
또한, 소스 전극 및 드레인 전극에 대하여 메탈 마스크를 사용해서 패터닝을 행하여, 채널 길이 100㎛, 채널 폭 450㎛의 TFT 소자를 얻었다.
얻어진 TFT 소자의 동작 특성을 반도체 파라미터 분석기를 사용해서 조사한 결과, TFT 소자로서의 동작 특성을 확인할 수 있었다. 또한, 이 TFT 소자는 온/오프비가 108 이상, 전계 효과 이동도가 22.5㎠/Vsec라는 양호한 값을 나타내는 것이 확인되었다.
(실시예 26)
스퍼터링 타깃으로서, 인듐과 아연과 텅스텐을 함유하는 산화물 소결체를 사용하고, 채널층을 형성한 것 이외에는, 실시예 25와 마찬가지로 하여, 산화물 반도체 박막의 성막을 행하였다. 또한, 이때 사용한 산화물 소결체는 실시예 13과 마찬가지로, 텅스텐 함유량이 W/In 원자수비로 0.035, 아연 함유량이 Zn/In 원자수비로 0.01이었다.
이어서, 얻어진 비정질의 산화물 반도체 박막을 대기 중에서, 400℃, 30분간의 조건에서 어닐 처리함으로써 결정화시키고, 이에 의해 상기 Si 기판, SiO2막 및 결정질의 산화물 반도체 박막을 각각 게이트 전극, 게이트 절연층 및 채널층으로 하였다.
그 후, 실시예 25와 마찬가지로 하여, 채널 길이 100㎛, 채널 폭 450㎛의 TFT 소자를 얻었다. 이 TFT 소자의 동작 특성을 반도체 파라미터 분석기를 사용해서 조사한 결과, TFT 소자로서의 동작 특성을 확인할 수 있었다. 또한, 이 TFT 소자는 온/오프비가 108 이상, 전계 효과 이동도가 18.7㎠/Vsec라는 양호한 값을 나타내는 것이 확인되었다.
Figure pct00003
1 게이트 전극
2 게이트 절연층
3 채널층
4 소스 전극
5 드레인 전극

Claims (11)

  1. 인듐과 텅스텐을 함유하는 산화물을 포함하고,
    텅스텐 함유량이 W/In 원자수비로 0.005 내지 0.12이고,
    결정질이며, 빅스바이트형 구조의 In2O3상에 의해서만 구성되어 있고, 또한
    캐리어 농도가 1×1018㎝-3 이하이고, 캐리어 이동도가 1㎠/Vsec보다 높은,
    산화물 반도체 박막.
  2. 인듐과 아연과 텅스텐을 함유하는 산화물을 포함하고,
    텅스텐 함유량이 W/In 원자수비로 0.005 내지 0.12이며,
    아연 함유량이 Zn/In 원자수비로 0.05 이하이고,
    결정질이며, 빅스바이트형 구조의 In2O3상에 의해서만 구성되어 있고, 또한
    캐리어 농도가 1×1018㎝-3 이하이고, 캐리어 이동도가 1㎠/Vsec보다 높은 것
    을 특징으로 하는, 산화물 반도체 박막.
  3. 제1항에 있어서, 텅스텐 함유량이 W/In 원자수비로 0.01 내지 0.05인, 산화물 반도체 박막.
  4. 제2항에 있어서, 텅스텐 함유량이 W/In 원자수비로 0.01 내지 0.05이며, 또한 아연 함유량이 Zn/In 원자수비로 0.003 내지 0.03인, 산화물 반도체 박막.
  5. 제1항 또는 제2항에 있어서, 막 두께가 15 내지 200㎚인, 산화물 반도체 박막.
  6. 제1항 또는 제2항에 있어서, 막 두께가 40 내지 100㎚인, 산화물 반도체 박막.
  7. 제1항 또는 제2항에 있어서, 평균 결정립 직경이 10㎚ 이상인, 산화물 반도체 박막.
  8. 제1항 또는 제2항에 있어서, 캐리어 이동도가 3㎠/Vsec 이상인, 산화물 반도체 박막.
  9. 제1항 또는 제2항에 있어서, 캐리어 이동도가 10㎠/Vsec 이상인, 산화물 반도체 박막.
  10. 제1항 또는 제2항에 있어서, 캐리어 농도가 1×1016 내지 1×1017㎝-3의 범위에 있는, 산화물 반도체 박막.
  11. 소스 전극, 드레인 전극, 게이트 전극, 채널층 및 게이트 절연층을 구비하는 박막 트랜지스터에 있어서, 상기 채널층이 제1항 또는 제2항에 기재된 산화물 반도체 박막에 의해 구성되어 있는 것을 특징으로 하는, 박막 트랜지스터.
KR1020157007278A 2012-10-11 2013-10-10 산화물 반도체 박막 및 박막 트랜지스터 KR102062280B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012226439A JP5966840B2 (ja) 2012-10-11 2012-10-11 酸化物半導体薄膜および薄膜トランジスタ
JPJP-P-2012-226439 2012-10-11
PCT/JP2013/077610 WO2014058019A1 (ja) 2012-10-11 2013-10-10 酸化物半導体薄膜および薄膜トランジスタ

Publications (2)

Publication Number Publication Date
KR20150063046A true KR20150063046A (ko) 2015-06-08
KR102062280B1 KR102062280B1 (ko) 2020-01-03

Family

ID=50477485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157007278A KR102062280B1 (ko) 2012-10-11 2013-10-10 산화물 반도체 박막 및 박막 트랜지스터

Country Status (6)

Country Link
US (1) US9299791B2 (ko)
JP (1) JP5966840B2 (ko)
KR (1) KR102062280B1 (ko)
CN (1) CN104685634B (ko)
TW (1) TWI595668B (ko)
WO (1) WO2014058019A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6119773B2 (ja) 2014-03-25 2017-04-26 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイス
KR101863467B1 (ko) * 2014-08-12 2018-05-31 스미토모덴키고교가부시키가이샤 산화물 소결체 및 그 제조 방법, 스퍼터 타겟, 및 반도체 디바이스
JP6357664B2 (ja) * 2014-09-22 2018-07-18 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法
JP6501385B2 (ja) * 2014-10-22 2019-04-17 日本放送協会 薄膜トランジスタおよびその製造方法
KR101816468B1 (ko) 2014-10-22 2018-01-08 스미토모덴키고교가부시키가이샤 산화물 소결체 및 반도체 디바이스
JP2016111125A (ja) * 2014-12-04 2016-06-20 日本放送協会 薄膜トランジスタおよびその製造方法
CN106104811A (zh) * 2015-01-26 2016-11-09 住友电气工业株式会社 氧化物半导体膜和半导体器件
EP3257827A4 (en) 2015-02-13 2018-10-17 Sumitomo Electric Industries, Ltd. Oxide sintered body and method for producing same, sputter target, and semiconductor device
JP6394518B2 (ja) * 2015-07-02 2018-09-26 住友電気工業株式会社 半導体デバイスおよびその製造方法
JP6097458B1 (ja) * 2015-07-30 2017-03-15 出光興産株式会社 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ
JP6308191B2 (ja) 2015-09-16 2018-04-11 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JP6350466B2 (ja) * 2015-09-16 2018-07-04 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JP6593257B2 (ja) * 2016-06-13 2019-10-23 住友電気工業株式会社 半導体デバイスおよびその製造方法
WO2018211724A1 (ja) * 2017-05-16 2018-11-22 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、酸化物半導体膜、ならびに半導体デバイスの製造方法
JP6493601B2 (ja) * 2018-05-31 2019-04-03 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
WO2024042997A1 (ja) * 2022-08-25 2024-02-29 株式会社ジャパンディスプレイ 酸化物半導体膜、薄膜トランジスタ、および電子機器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192721A (ja) 2007-02-02 2008-08-21 Bridgestone Corp 薄膜トランジスタ及びその製造方法
US20100140609A1 (en) * 2007-03-23 2010-06-10 Koki Yano Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
JP2010182924A (ja) 2009-02-06 2010-08-19 Furukawa Electric Co Ltd:The トランジスタおよびその製造方法
JP2010251606A (ja) 2009-04-17 2010-11-04 Bridgestone Corp 薄膜トランジスタ
WO2012105323A1 (ja) * 2011-02-04 2012-08-09 住友金属鉱山株式会社 酸化物焼結体およびそれを加工したタブレット

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505536B1 (ko) * 2002-03-27 2005-08-04 스미토모 긴조쿠 고잔 가부시키가이샤 투명한 도전성 박막, 그것의 제조방법, 그것의 제조를위한 소결 타겟, 디스플레이 패널용의 투명한 전기전도성기재, 및 유기 전기루미네선스 디바이스
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7646015B2 (en) * 2006-10-31 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
CN102105619B (zh) 2008-06-06 2014-01-22 出光兴产株式会社 氧化物薄膜用溅射靶及其制造方法
JP2010045263A (ja) * 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
WO2010047077A1 (ja) * 2008-10-23 2010-04-29 出光興産株式会社 薄膜トランジスタ及びその製造方法
JP2010106291A (ja) * 2008-10-28 2010-05-13 Idemitsu Kosan Co Ltd 酸化物半導体及びその製造方法
JP2010251604A (ja) 2009-04-17 2010-11-04 Bridgestone Corp 薄膜トランジスタの製造方法
US20120037897A1 (en) 2009-04-17 2012-02-16 Bridgestone Corporation Thin film transistor and method for manufacturing thin film transistor
KR101035357B1 (ko) * 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
JP5437825B2 (ja) 2010-01-15 2014-03-12 出光興産株式会社 Ｉｎ−Ｇａ−Ｏ系酸化物焼結体、ターゲット、酸化物半導体薄膜及びこれらの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192721A (ja) 2007-02-02 2008-08-21 Bridgestone Corp 薄膜トランジスタ及びその製造方法
US20100140609A1 (en) * 2007-03-23 2010-06-10 Koki Yano Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
JP2010182924A (ja) 2009-02-06 2010-08-19 Furukawa Electric Co Ltd:The トランジスタおよびその製造方法
JP2010251606A (ja) 2009-04-17 2010-11-04 Bridgestone Corp 薄膜トランジスタ
WO2012105323A1 (ja) * 2011-02-04 2012-08-09 住友金属鉱山株式会社 酸化物焼結体およびそれを加工したタブレット

Also Published As

Publication number Publication date
TW201427033A (zh) 2014-07-01
US20150279943A1 (en) 2015-10-01
JP2014078645A (ja) 2014-05-01
TWI595668B (zh) 2017-08-11
US9299791B2 (en) 2016-03-29
WO2014058019A1 (ja) 2014-04-17
KR102062280B1 (ko) 2020-01-03
CN104685634A (zh) 2015-06-03
JP5966840B2 (ja) 2016-08-10
CN104685634B (zh) 2017-11-24

Similar Documents

Publication Publication Date Title
KR102062280B1 (ko) 산화물 반도체 박막 및 박막 트랜지스터
JP5466939B2 (ja) 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5386084B2 (ja) 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP6376153B2 (ja) 酸化物半導体薄膜および薄膜トランジスタ
US9368639B2 (en) Oxide semiconductor thin film, production method thereof, and thin film transistor
WO2017150115A1 (ja) 酸化物半導体薄膜、酸化物半導体薄膜の製造方法及びそれを用いた薄膜トランジスタ
JP6036984B2 (ja) 酸窒化物半導体薄膜
JP2018107316A (ja) 酸化物半導体薄膜及びその製造方法、並びに薄膜トランジスタ
JP2018104772A (ja) 酸化物半導体薄膜の製造方法及び薄膜トランジスタの製造方法
WO2023189014A1 (ja) 半導体膜、及び半導体膜の製造方法
JP2019024058A (ja) 酸化物半導体薄膜及び薄膜トランジスタの製造方法
JP2018135589A (ja) 酸化物半導体薄膜及び薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right