KR20120004526A - 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터 및 박막 트랜지스터의 제조 방법 Download PDF

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KR20120004526A
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오사무 시이노
가오루 스기에
요시노리 이와부찌
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Abstract

소스 전극, 드레인 전극, 게이트 전극, 채널층 및 게이트 절연막의 각 요소를 구비하여 이루어지는 박막 트랜지스터에 있어서, (1) 상기 채널층이 텅스텐과 아연 및/또는 주석을 도프한 산화인듐막으로 형성되어 있는 것을 특징으로 하는 박막 트랜지스터, (2) 상기 채널층이 유기물막과, 텅스텐, 주석, 티타늄 중 적어도 하나를 도프한 인듐을 포함하고 전기 저항률이 미리 제어된 금속 산화물막의 적층인 것을 특징으로 하는 바이폴라형 박막 트랜지스터, (3) 기판의 가열을 행하지 않고 In 함유 타깃을 사용한 스퍼터링을 행하여 금속 산화물막을 성막함으로써, 적어도 상기 채널층 또는 채널층의 일부를 형성하여 상기 각 요소를 기판 상에 형성한 후, 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 각각 제공한다.

Description

박막 트랜지스터 및 박막 트랜지스터의 제조 방법 {THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR}
본 발명은 채널층 또는 그의 일부, 나아가 소스 전극, 드레인 전극, 게이트 전극 등의 전극을, 인듐을 포함하는 금속 산화물막에 의해 형성한 박막 트랜지스터의 제조 방법에 관한 것이다.
종래, 박막 트랜지스터에는 비정질 실리콘(a-Si)을 사용하는 경우가 많고, 그로 인해 고온의 프로세스나 고가의 성막 장치가 필요하다. 또한, 고온의 프로세스가 필요하게 되므로 고분자 기재 등에의 소자 제작이 곤란하다.
이로 인해, 폴리에틸렌테레프탈레이트(PET) 상에 전자 디바이스를 저비용으로 제작하기 위해서는, 복잡한 장치를 필요로 하지 않는 간이한 저온 프로세스, 혹은 간이한 프로세스로 충분한 특성이 얻어지는 재료나 그 재료의 유효적인 조합, 나아가 간이한 디바이스 구조 등의 개발이 필요 불가결하다.
여기서, 산화물 반도체, 특히 투명 산화물 반도체는 새로운 특성을 갖는 전자ㆍ광 디바이스의 실현에는 필요 불가결한 재료이다. 최근, In-Ga-Zn-O(IGZO)의 산화물 반도체를 채널층으로서 사용한 플렉시블 TFT 소자가 a-Si를 능가하는 특성을 나타내는 것이 보고되어(비특허문헌 1: Nature, 2004년, 432권, 488쪽), 액정 디스플레이나 유기 EL 디스플레이 등의 구동용 배면판으로서의 이용이 시도되고 있다.
이 IGZO가 TFT 소자용의 반도체 재료로서 상기 a-Si보다 우수한 점으로서 2가지를 들 수 있으며, 하나는 TFT 소자로서 가장 중요한 특성인 이동도가 1cm2/Vsec를 초과하여 a-Si의 0.1 내지 1cm2/Vsec를 상회하는 것, 또 하나는 a-Si의 성형 프로세스 온도가 300℃ 이상인 것에 대하여, 무가열의 프로세스로도 상기 양호한 이동도를 갖는 막이 얻어지는 것이다. 또한, IGZO는 비정질 상태를 유지하는 경향이 높고, 안정된 특성이 용이하게 얻어지는 것이나, 막의 유연성이 우수한 것도 큰 이점으로 된다.
그러나, IGZO는 이렇게 매우 높은 성능을 나타내지만 유해한 Ga를 포함하는 것이나, 매우 정밀한 막 중 산소 함유량 제어가 필요하여, 그의 취급성이나 성막 제어에 불리한 점이 있었다. 또한, 3종류의 금속 원소를 포함하기 때문에 조성이 복잡해지고, 나아가 종래 취급된 적이 없던 재료이기 때문에 생산 라인에의 신규 도입이 곤란한 등의 불리한 점도 있었다.
따라서, 출원인은 무가열의 스퍼터링 성막법으로 비교적 용이하게 성형할 수 있음과 함께, 1cm2/Vsec를 초과하는 높은 이동도와 비정질성도 겸비한 반도체 재료로서 먼저 In-W-O를 개발하고 있다(특허문헌 1: 일본 특허 공개 제2008-192721호 공보).
이 In-W-O막은, 상기와 같이 (1) 1cm2/Vsec를 초과하는 높은 이동도를 갖는 것, (2) 무가열의 스퍼터링 성막법에 의해 형성할 수 있는 것, (3) 비정질성을 갖는 것의 3가지의 큰 이점이 있어, 박막 트랜지스터의 반도체막으로서 매우 유용한 것이지만, 최근의 반도체 부품에 대한 요구 특성은 매우 높아, 더 높은 이동도를 갖는 반도체막의 개발이 요망되고, 이에 의해 TFT(박막 트랜지스터)로서의 특성을 더욱 향상시킬 수 있어, 그 결과 적용한 디바이스의 성능도 더욱 향상시킬 수 있다. 이것은 동시에 재료로서의 강건성이 확대되고, 재료의 편리한 사용성이 향상된다는 것도 의미한다.
따라서, 보다 고성능의 박막 트랜지스터를 얻기 위하여, In-W-O막이 갖는 ㆍ무가열의 스퍼터링 성막법에 의해 형성할 수 있는 것, ㆍ비정질성을 갖는 것 등의 특성을 저하시키지 않고, 더 높은 이동도를 갖는 반도체막의 개발이 요망된다.
또한, 박막 트랜지스터(TFT)를 액정 디스플레이나 전자 페이퍼 등의 배면판에 적용하는 경우에는, n형의 구동을 행하면 충분하지만, 박막 트랜지스터를 액정 디스플레이나 전자 페이퍼의 디스플레이 구동, CMOS 등의 논리 회로나 태양 전지 등에 적용하는 경우에는 n형뿐만 아니라, p형으로서의 양극성의 동작이 요구된다.
이 양극성 동작에 관해서는, 비특허문헌 2: Applied Physics Letters 90, 262104(2007)에는 유기-무기 반도체 구조에 의한 n형 및 p형의 바이폴라형 트랜지스터가 개시되어 있고, 여기에서는 p형 특성을 나타내는 유기 반도체 재료로서 펜타센(Pentasene)이, n형 특성을 나타내는 산화물 반도체로서 IZO가 사용되고 있다.
한편, 상기 특허문헌 1에서는 채널층을 산화인듐(In2O3)이나 주석을 도프한 산화인듐(ITO: Tin doped Indium Oxide), 또한 티타늄이나 텅스텐을 도프한 산화인듐(InTiOx, InWOx) 등의 인듐을 포함하는 금속 산화물막으로 형성함으로써, 막의 도전성을 제어하는 것이 가능한 박막 트랜지스터에 대하여 개시하고 있다.
그리고, 이제 본 발명자들은 상기 비특허문헌 2의 n형 및 p형의 바이폴라형 트랜지스터에 있어서, p형 특성을 나타내는 유기 반도체 재료로서 펜타센을, n형 특성을 나타내는 산화물 반도체로서 IZO를 사용한 경우, 성막 시에 펜타센이 IZO에 불순물로서 혼합되기 때문에 IZO의 도전성이 높아지고, TFT 특성이 악화된다고 하는 사실을 얻었다.
이 문제를 피하기 위하여, 산화물 반도체로서의 IZO의 도전성을 제어하는 것을 생각할 수 있지만, IZO는 도전성을 제어하는 것이 비교적 곤란하며, 가령 IZO의 도전성을 제어하여도 충분한 TFT 특성은 얻어지지 않는다.
따라서, 비특허문헌 2에 기재된 유기-무기 반도체 구조의 바이폴라형 트랜지스터의 무기 반도체 재료를 IZO가 아니라, 특허문헌 1에 기재된 재료로 형성하는 것을 생각할 수 있다. 그러나, 이 경우에도 또한 무기 반도체인 금속 산화물막을, 단순히 특허문헌 1에 기재된 재료로 형성하는 것만으로는 금속 산화물막 상에 유기 반도체를 적재하였을 때에, 금속 산화물막의 특성이 변화하게 되는 것을 알 수 있었다.
이와 같이 비특허문헌 1에 기재된 바이폴라형 트랜지스터의 무기 반도체를, 단순히 특허문헌 1에 기재된 금속 산화물막으로 하는 것만으로는 충분히 성능이 좋은, 고신뢰성의 n형 및 p형의 양극성의 반도체로서 구동시킬 수 없다.
그리고, 이렇게 산화물 반도체와 유기 반도체를 적층하여 형성한 경우에, 산화물 반도체의 특성이 양호한 반도체 특성을 유지한 채, 충분히 고성능이면서 고신뢰성을 갖는 유기-무기 반도체 구조의 바이폴라형 트랜지스터에 대해서는, 특허문헌 1 또는 비특허문헌 1의 어디에도 일체 개시되어 있지 않다.
또한, 상기 특허문헌 1에 기재된 무가열의 스퍼터링 성막법으로 제작한 In-W-O막에는, 이하의 3가지 불리한 점이 존재하는 것을 알 수 있었다.
우선, 첫 번째, 성막 시의 도입 산소 유량이 막의 특성에 매우 크게 영향을 미치고, 그로 인해 매우 정밀한 도입 산소 유량의 제어가 필요하게 되고, 또한 타깃의 침식 진행에 따라 도입 산소 유량의 매우 미묘한 조정이 필요하게 된다. 이로 인해, 플라즈마 에미션 모니터 제어(PEM 제어)를 갖는 스퍼터링 성막 장치를 사용하면 비교적 용이하게 산소 유량을 조정하면서 양호한 성막 조작을 행할 수 있지만, 종래부터 범용되고 있는 DC 스퍼터링법이나 RF 스퍼터링법으로는 안정된 특성을 갖는 TFT 소자를 용이하게 얻을 수 없다.
두 번째, 상기 In-W-O막으로 형성한 반도체막면(채널층)과 소스ㆍ드레인 전극이나 게이트 절연막의 계면의 상태가 불안정해지기 쉬워 TFT 소자의 특성이 안정되기 어렵다. 또한, 세 번째로서 상기 In-W-O막에는 막 중에 많은 결함이 발생하기 쉬워 TFT 소자의 특성이 안정되기 어려운 점을 들 수 있다.
그리고, 두 번째 및 세 번째 문제가 존재하면, 바이어스 스트레스에 의해 TFT 소자의 전달 특성이 크게 변동하게 된다. 따라서, 실제의 전자 디바이스에 상기 In-W-O 등의 인듐을 포함하는 금속 산화물막을 사용한 TFT 소자를 적용하기 위해서는, 보다 안정적인 특성을 유지하는 것이 필요 불가결하여, 그 방책의 개발이 요망된다.
(특허문허 1) 일본 특허 공개 제2008-192721호 공보
Nature, 2004년, 432권, 488쪽 Applied Physics Letters 90, 262104(2007)
본 발명은 상기 사정을 감안하여 이루어진 것이며, 무가열의 스퍼터링 성막법으로 형성할 수 있고, 또한 양호한 비정질성을 갖는 데다가, 더 높은 이동도를 갖는 반도체막을 개발하여 보다 고성능의 박막 트랜지스터를 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 채널층을 산화물 반도체와 유기 반도체를 적층하여 형성한 경우에, 산화물 반도체의 양호한 반도체 특성을 유지한 채, 고성능이면서 고신뢰성을 갖는 n형 및 p형의 양호한 양극 동작이 가능한 바이폴라형 박막 트랜지스터를 구축하는 것을 제2 목적으로 한다.
또한, 본 발명은 무가열의 스퍼터링 성막법으로 형성할 수 있고, 또한 높은 이동도와 비정질성을 겸비한다고 하는 특징을 유지한 채, 비교적 용이한 제어에 의해 안정적인 특성을 갖는 인듐 함유 금속 산화물막을 얻을 수 있고, 안정적인 특성을 갖는 TFT 소자를 얻을 수 있는 박막 트랜지스터의 제조 방법을 제공하는 것을 제3 목적으로 한다.
본 발명자들은 상기 목적을 달성하기 위하여 예의 검토를 행한 결과, 텅스텐을 도프한 산화인듐(In-W-O)에 아연 및/또는 주석을 더 도핑한 산화인듐(In-W-Zn-O, In-W-Sn-O, In-W-Sn-Zn-O)의 금속 산화물막이 종래의 In-W-O를 대폭 초과하는 높은 이동도를 발현하고, 나아가 양호한 무가열의 프로세스로 성막할 수 있는 데다가 양호한 비정질성도 겸비하고, 이 금속 산화물막으로 채널층을 포함하는 소자를 성막하여 박막 트랜지스터를 제작함으로써, 고성능의 박막 트랜지스터를 비교적 간이하게 제작할 수 있는 것을 발견하였다.
따라서, 본 발명은 제1 발명으로서, 소스 전극, 드레인 전극 및 게이트 전극의 3전극, 채널층 및 게이트 절연막의 각 요소를 구비하여 이루어지는 박막 트랜지스터에 있어서, 상기 채널층이 텅스텐과 아연 및/또는 주석을 도프한 산화인듐막으로 형성되어 있는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
또한, 상기 제2 목적은, 상기 채널층을 유기물막과, 텅스텐, 주석, 티타늄 중 적어도 하나를 도프한 인듐을 포함하고 전기 저항률이 미리 제어된 금속 산화물막의 적층으로 함으로써 달성된다.
따라서, 본 발명은 제2 발명으로서, 소스 전극, 드레인 전극 및 게이트 전극의 3전극, 채널층 및 게이트 절연막의 각 요소를 구비하여 이루어지는 박막 트랜지스터에 있어서, 상기 채널층이 유기물막과, 텅스텐, 주석, 티타늄 중 적어도 하나를 도프한 인듐을 포함하고 전기 저항률이 미리 제어된 금속 산화물막의 적층인 것을 특징으로 하는 바이폴라형 박막 트랜지스터를 제공한다.
여기서, 「전기 저항률이 미리 제어된 금속 산화물막」이란, 채널층을 산화물 반도체와 유기 반도체를 적층하여 형성한 경우에, 산화물 반도체의 특성이 양호한 반도체 특성을 유지하도록 산화물막의 특성을 고려하여 적층 전에 미리 도전성을 제어한 산화물막인 것을 말한다.
또한, 이 바이폴라형 박막 트랜지스터에 있어서, 상기 유기물막은 F8T2, P3HT, 펜타센, 테트라벤조포르피린인 것이 바람직하다.
상기 채널층은, 상기 게이트 전극측으로부터 상기 금속 산화물, 상기 유기물막의 순으로 적층되는 것이 바람직하고, 또한 상기 소스 전극 및 상기 드레인 전극은 상기 유기물막에 접촉하여 적재되는 것이 바람직하다. 또한, 유기물막에 접촉한다고 하는 것은, 채널이 금속 산화물층과 유기물층을 적층하여 형성될 때에, 소스 전극 및 드레인 전극이 유기물층 상에 설치되는 것을 의미한다.
또한, 상기 금속 산화물막에 포함되는 텅스텐은 0.5wt％ 이상 15wt％ 미만인 것이 바람직하고, 또한 상기 금속 산화물막의 상기 전기 저항률은 10-1 내지 104Ωcm인 것이 바람직하다.
또한, 본 발명자들은 상기 제3 목적을 달성하기 위하여 예의 검토를 행한 결과, 산소 가스를 포함하는 분위기 하에서 인듐을 포함하는 타깃을 사용하여 스퍼터링함으로써 소정 패턴의 인듐을 포함하는 금속 산화물막을 기판 상에 형성하고, 이 인듐을 포함하는 금속 산화물막에 의해, TFT 소자의 채널층 또는 채널층의 일부를 포함하는 1 또는 2 이상의 요소를 형성하여 박막 트랜지스터를 제조하는 경우에, 상기 스퍼터링에 의해 상기 금속 산화물막을 형성하여 TFT 소자의 각 요소를 형성한 후에 열처리를 실시함으로써 안정적인 특성을 갖고, 또한 충분한 재현성을 갖는 TFT 특성이 얻어지고, 또한 대기 중 150 내지 300℃의 온도에서 10 내지 120분 정도의 간이한 열처리로 양호한 효과가 얻어지고, 생산성도 우수한 것이 발견되었다.
따라서, 본 발명은 제3 발명으로서, 산소 가스를 포함하는 분위기 하에서 인듐을 포함하는 타깃을 사용하여 스퍼터링함으로써 소정 패턴의 인듐을 포함하는 금속 산화물막을 기판 상에 형성하여, 이 인듐을 포함하는 금속 산화물막에 의해, 채널층, 소스 전극, 드레인 전극 및 게이트 전극 중 적어도 채널층 또는 채널층의 일부를 포함하는 1 또는 2 이상의 요소를 형성하여 박막 트랜지스터를 제조하는 방법이며, 기판의 가열을 행하지 않고 상기 스퍼터링을 행하여 상기 금속 산화물막을 형성하여, 상기 채널층, 소스 전극, 드레인 전극 및 게이트 전극의 각 요소를 기판 상에 형성한 후, 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공한다.
또한, 본 발명자들은 검토를 더 진행시킨 결과, 인듐을 포함하는 금속 산화물막으로서는, 인듐을 포함하는 타깃으로서 주석, 티타늄, 텅스텐 및 아연 중 1종 또는 2종 이상을 도프한 산화인듐의 소결체를 타깃으로 하여 주석, 티타늄, 텅스텐 및 아연 중 1종 또는 2종 이상을 도프한 산화인듐막을 성막하는 것이 바람직한 것, 특히 In-W-Zn-O 소결체를 타깃으로서 사용하여 In-W-Zn-O막을 성막하는 경우에는, W량과 Zn량을 제어함으로써 임계 전압이나 이동도 등의 TFT 특성을 용이하게 조절할 수 있는 것, 또한 후술하는 실시예와 같이 열산화막을 갖는 실리콘 웨이퍼로 이루어지는 기판 상에 상기 In-W-Zn-O막으로 이루어지는 채널층을 형성하고, 이 채널층 상에 ITO 소결체를 타깃으로 하여 ITO막을 성막하여 소스 전극 및 드레인 전극을 형성한 후, 열처리를 실시함으로써 용이하면서 안정적으로 고성능의 박막 트랜지스터가 얻어지는 것 등을 발견하였다.
따라서, 본 발명은 이 제3 발명의 적합한 실시 형태로서 하기 (1) 내지 (5)의 발명을 제공한다.
(1) 적어도 상기 채널층 또는 채널층의 일부를, 주석, 티타늄, 텅스텐 및 아연 중 1종 또는 2종 이상을 도프한 산화인듐의 소결체를 타깃으로서 사용하여 주석, 티타늄, 텅스텐 및 아연 중 1종 또는 2종 이상을 도프한 산화인듐막을 성막함으로써 형성하는 상기 제3 발명에 관한 박막 트랜지스터의 제조 방법.
(2) 적어도 상기 채널층을, In-W-Zn-O 소결체를 타깃으로서 사용하여 In-W-Zn-O막을 성막함으로써 형성하는 (1)에 기재된 박막 트랜지스터의 제조 방법.
(3) 타깃으로서 사용하는 In-W-Zn-O 소결체의 W 함유량 및/또는 Zn 함유량을 조정함으로써 특성을 제어하는 (2)에 기재된 박막 트랜지스터의 제조 방법.
(4) 게이트 절연막으로 되는 열산화막을 갖는 실리콘 웨이퍼를 게이트 전극을 겸한 기판으로서 사용하고, 이 기판의 상기 열산화막 상에 In-W-Zn-O 소결체를 타깃으로 하여 In-W-Zn-O막을 성막하여 채널층을 형성하고, 또한 이 채널층 상에 ITO 소결체를 타깃으로 하여 ITO막을 성막하여 소스 전극 및 드레인 전극을 형성하는 (1) 내지 (3) 중 어느 한 항에 기재된 박막 트랜지스터의 제조 방법.
(5) 상기 열처리의 조건을 대기 중 150 내지 300℃에서 10 내지 120분으로 하는 상기 제3 발명에 관한 박막 트랜지스터의 제조 방법.
상기 제1 발명에 따르면, 무가열의 스퍼터링 성막법으로 형성할 수 있고, 또한 높은 이동도와 비정질성을 겸비한다고 하는 특징을 유지한 채, 보다 높은 이동도를 달성한 반도체막으로 채널층을 형성함으로써 고성능의 박막 트랜지스터를 생산성 높게 얻을 수 있다.
또한, 상기 제2 발명에 따르면, 채널층을 유기물막 및 금속 산화물막으로 적층하는 박막 트랜지스터에 있어서, 당해 금속 산화물막이 텅스텐, 주석, 티타늄 중 적어도 하나를 도프한 인듐을 포함하고, 또한 전기 저항률이 미리 제어되어 있다. 이러한 구성에 의해 금속 산화물막에 유기물막을 적층한 경우라도 금속 산화물막의 특성이 양호한 반도체 특성을 유지하고, 고성능이면서 고신뢰성을 갖는 n형 및 p형의 양극 동작이 가능한 바이폴라형 박막 트랜지스터를 제공할 수 있고, 또한 저비용으로 열적 안정성이 높은 n형 및 p형의 양극 동작이 가능한 바이폴라형 박막 트랜지스터를 제공할 수 있다.
또한, 상기 제3 발명에 따르면, 무가열의 스퍼터링 성막법으로 형성할 수 있고, 또한 높은 이동도와 비정질성을 겸비한다고 하는 특징을 유지한 채, 비교적 용이한 제어에 의해 안정적인 특성을 갖는 인듐 함유 금속 산화물막을 얻을 수 있고, 안정적인 특성을 갖는 TFT 소자를 얻을 수 있는 것이다.
도 1은 본 발명의 제1 발명에 관한 TFT 소자(박막 트랜지스터)의 일례를 도시하는 개략 단면도.
도 2는 본 발명의 제2 발명에 관한 TFT 소자(바이폴라형 박막 트랜지스터)의 일례를 도시하는 개략 단면도.
도 3은 실험 1의 결과를 나타내는 것이며, 실시예 4에서 제작한 TFT 소자(박막 트랜지스터)의 동작 특성을 나타내는 그래프.
도 4는 실험 1의 결과를 나타내는 것이며, 비교예 2에서 제작한 TFT 소자(박막 트랜지스터)의 동작 특성을 나타내는 그래프.
도 5는 실험 2의 결과를 나타내는 것이며, 실시예 4에서 제작한 TFT 소자(박막 트랜지스터)의 동작 특성을 나타내는 그래프.
도 6은 실험 2의 결과를 나타내는 것이며, 비교예 2에서 제작한 TFT 소자(박막 트랜지스터)의 동작 특성을 나타내는 그래프.
도 7은 실시예 5에서 제작한 TFT 소자(박막 트랜지스터)의 동작 특성을 나타내는 그래프.
도 8은 실시예 6, 7 및 비교예 3, 4에서 제작한 TFT 소자(바이폴라형 박막 트랜지스터)의 동작 특성을 나타내는 그래프.
도 9는 실시예 6, 8에서 제작한 TFT 소자(바이폴라형 박막 트랜지스터)의 동작 특성을 나타내는 그래프.
도 10은 비교예 5에서 행한 TFT 소자(바이폴라형 박막 트랜지스터)의 특성 평가의 결과를 나타내는 그래프.
도 11은 비교예 5에서 행한 TFT 소자(바이폴라형 박막 트랜지스터)의 특성 평가의 결과를 나타내는 그래프.
이하, 본 발명에 대하여 더 상세하게 설명한다.
상기 제1 발명에 관한 박막 트랜지스터는, 상술한 바와 같이 채널층을 텅스텐과 아연 및/또는 주석을 도프한 산화인듐막으로 형성한 것이며, 예를 들어 도 1에 도시한 구성의 TFT 소자를 예시할 수 있다.
이 도 1의 박막 트랜지스터는 게이트 절연막(2)으로서 열산화막(SiO2)이 표면에 형성된 Si 기판(1)(게이트 전극) 상에 채널층(3)을 형성하고, 또한 이 채널층(3) 상에 소스 전극(4) 및 드레인 전극(5)을 형성한 것이며, 이러한 박막 트랜지스터에 있어서, 상기 제1 발명에서는 적어도 상기 채널층(3)을 인듐을 포함하는 금속 산화물막으로 형성한 것이다. 또한, 도 1 중의 도면 부호 6은 Si 기판(게이트 전극)과 도통을 취하기 위한 은 페이스트(6)이다.
상기 채널층(3)을 형성하는 금속 산화물막으로서는, 상기한 바와 같이 텅스텐과 아연 및/또는 주석을 도프한 산화인듐막이며, 즉 In-W-Zn-O, In-W-Sn-O 또는 In-W-Sn-Zn-O가 사용된다. 이들 산화인듐막은 모두 투명한 도전막이 얻어지기 때문에 투명 박막 트랜지스터를 제작할 수 있다. 또한, 이것들은 비정질성을 유지하는 경향이 있고, 열안정성이나 막 평탄성이 우수하고, 또한 이들 금속 산화물막을 스퍼터링에 의해 성막할 때에 타깃의 W 함유량, Zn 함유량, Sn 함유량을 조정함으로써 TFT 특성을 용이하게 제어하는 것도 가능하다.
이 채널층(3)은 특별히 제한되는 것은 아니지만, 통상은 10-1 내지 106Ωcm, 특히 1 내지 105Ωcm의 전기 저항률로 조정된다. 이 경우, 상기 In-W-Zn-O, In-W-Sn-O, In-W-Sn-Zn-O는 성막 시에 산소 결손의 정도를 조절함으로써 비교적 용이하게 전기 저항률을 조정할 수 있다.
이 채널층(3)을 상기 In-W-Zn-O막, In-W-Sn-O막 또는 In-W-Sn-Zn-O막으로 형성하는 경우의 성막법은, DC 반응성 스퍼터링법이나 RF 스퍼터링법, 펄스 레이저 증착법 등의 물리적 기상 성장법을 이용할 수 있지만, 특히 산소 가스를 포함하는 분위기 하에서 인듐을 포함하는 타깃을 사용하여 스퍼터링하는 방법이 바람직하게 채용된다. 이 경우, 산소 가스의 유량을 조정 변화시킴으로써, In-W-Zn-O막, In-W-Sn-O막 또는 In-W-Sn-Zn-O막의 산소 결손량을 조정하여 전기 저항률을 채널층(3)에 적합한 상기 저항률로 조정할 수 있다.
이렇게 스퍼터링법에 의한 성막을 행할 때에 사용되는 타깃으로서는, In-W-Zn-O막을 성막하는 경우에는 InWZn 금속 타깃이나 In-W-Zn-O 세라믹 타깃을, 또한 In-W-Sn-O막을 성막하는 경우에는 InWSn 금속 타깃이나 In-W-Sn-O 세라믹 타깃을, In-W-Sn-Zn-O막을 성막하는 경우에는 InWSnZn 금속 타깃이나 In-W-Sn-Zn-O 세라믹 타깃을 각각 사용할 수 있다.
여기서, DC 반응성 스퍼터링법이나 RF 스퍼터링법에 의해 상기 인듐을 포함하는 금속 산화막을 성막할 때, 본 발명에서는 기판의 가열을 행할 필요없이 상온에서 스퍼터링을 행함으로써 양호하게 상기 금속 산화물막을 형성할 수 있다. 또한, 특별히 제한하는 것은 아니지만, 복수의 캐소드에 펄스 형상의 전압을 교대로 인가하고, 고속으로 상기 금속 산화물막을 성막하는 듀얼 캐소드 스퍼터링법을 적용하여 생산성을 향상시킬 수도 있으며, 또한 플라즈마 중의 이온 농도를 측정함으로써 도입 산소량을 실시간으로 제어하는 PEM(Plasma Emission Monitor) 제어에 의한 피드백 시스템을 이용하여 박막의 안정된 조성 제어 및 산소 함유량 제어를 행하도록 할 수도 있다.
이어서, 상기 소스 전극(4) 및 드레인 전극(5)은 In2O3, ITO, FTO, In-Ti-O막, In-W-O막 등의 투명 전극 재료나, 투명성을 요구하지 않으면 Au, Pt, Ti, Al 등의 금속 재료, 각종 도전성 고분자 재료 등의 공지된 재료를 사용할 수 있다. 또한, 경우에 따라서는 이들 소스 전극 또는 드레인 전극의 한쪽 또는 양쪽을 상기 채널층(3)과 마찬가지로 In-W-Zn-O막, In-W-Sn-O막 또는 In-W-Sn-Zn-O막으로 형성할 수도 있다. 이 경우에는 채널층(3)과 소스 전극(4)이나 드레인 전극(5)을 동일한 성막 장치를 사용하여 형성할 수 있어 비용의 삭감을 도모할 수 있다. 또한, 가시광 영역에서의 투명성이 얻어지기 때문에 폭넓은 어플리케이션에의 대응이 가능하게 된다.
이 소스 전극(4)이나 드레인 전극(5)에는 양호한 도전성이 요구되며, 통상은 전기 저항률 10-5 내지 10-1Ωcm, 특히 10-5 내지 10-3Ωcm로 조정된다. 이 경우, 상기 채널층(3)과 마찬가지로 상기 스퍼터링법에 의해 In2O3막이나 ITO막, In-Ti-O막, In-W-O막, In-W-Zn-O막, In-W-Sn-O막, In-W-Sn-Zn-O막을 성막하여 소스 전극(4)이나 드레인 전극(5)을 형성하는 경우에는, 산소 도입량을 조정하여 산소 결손을 적극적으로 도입함으로써 이러한 저저항률을 달성할 수 있다. 또한, 수소나 물을 첨가하면서 성막을 행하는 것도 저저항률화에 유효하다. 또한, 경우에 따라서는, 이들 전극(4, 5)의 성막 시에도 상기 채널층(3)의 경우와 마찬가지로 듀얼 캐소드 스퍼터링법이나 PEM 제어를 채용할 수도 있으며, 이 경우에는 타깃의 상태에 의존하지 않고, 박막의 안정된 조성 제어 및 산소 함유량 제어를 행할 수 있어 신뢰성이 높은 성막 조작을 행할 수 있다.
또한, 이와 같이 채널층(3)과 함께 소스 전극(4)이나 드레인 전극(5)을 스퍼터링법에 의해 상기 인듐을 포함하는 금속 산화물막으로 형성하는 경우, 막 중의 산소 함유량을 서서히 변화시킨 조성 경사막(도전율 경사막)을 소스 전극(4) 및 드레인 전극(5)과 채널층(3)의 계면에 형성 적용할 수도 있으며, 이에 의해 소스 전극(4) 및 드레인 전극(5)과 채널층(3)의 계면에서의 차단성이 저감화되어 캐리어의 주입이 용이해져 특성의 향상을 기대할 수 있다.
상기 도 1의 박막 트랜지스터(TFT 소자)에서는 기판(1)으로서 SiO2의 게이트 절연막(2)을 갖는 Si 기판을 사용하였지만, 기판은 이것에 한정되는 것이 아니며, 종래부터 트랜지스터 등의 전자 디바이스의 기판으로서 공지된 것을 사용할 수 있다. 예를 들어, 상기 Si 기판 외에 백판 유리, 청판 유리, 석영 유리 등의 유리 기판, 폴리에틸렌테레프탈레이트(PET)를 비롯한 고분자 필름 기재 등의 투명 기판이나, 디바이스에 대하여 투명성이 요구되지 않는 경우이면, 각종 금속 기판이나 플라스틱 기판, 폴리이미드 등의 비투명 고분자 기판 등을 사용할 수도 있다.
또한, 상기 도 1의 TFT 소자에서는 Si 기판(1)을 게이트 전극으로 하고 은 페이스트(6)에 의해 이 게이트 전극과 도통을 취하도록 되어 있지만, 절연성의 기판을 사용하여 별도로 게이트 전극 및 게이트 절연막을 기판 상에 형성하여도 된다.
이 경우, 게이트 전극을 형성하는 재료로서는, 상기 소스 전극(4)이나 드레인 전극(5)과 동일한 전극 재료를 예시할 수 있으며, 물론 채널층(3)의 형성 시와 마찬가지의 성막 장치를 사용하여 In2O3막이나 ITO막, In-Ti-O막, In-W-O막, In-W-Zn-O막, In-W-Sn-O막, In-W-Sn-Zn-O막으로 형성할 수도 있다. 또한, 게이트 전극의 전기 저항률은, 상기 소스 전극(4)이나 드레인 전극(5)과 마찬가지로 10-5 내지 10-1Ωcm, 특히 10-5 내지 10-3Ωcm로 할 수 있다.
또한, 상기 게이트 절연막은 SiO2, Y2O3, Ta2O5, Hf 산화물 등의 금속 산화물이나, 폴리이미드를 비롯한 절연성 고분자 재료 등의 공지된 재료를 사용하여 공지된 방법으로 형성하면 된다. 이 게이트 절연막의 전기 저항률은 통상은 1×106 내지 1×1015Ωcm, 특히 1×1010 내지 1×1015Ωcm로 하면 된다.
이어서, 본 발명의 제2 발명에 관한 바이폴라형 박막 트랜지스터는, 예를 들어 도 2에 도시한 바와 같은 TFT 소자이며, 채널층(3)이 유기물막(3b)과, 텅스텐, 주석, 티타늄 중 적어도 하나를 도프한 인듐을 포함하는 금속 산화물막(3a)의 적층으로 형성된다.
여기서, 도 2에 있어서, Si 기판(게이트 전극)(1), 열산화막(게이트 절연막)(2), 소스 전극(4), 드레인 전극(5) 및 은 페이스트(6)는, 상기 제1 발명의 박막 트랜지스터로서 예시한 도 1의 TFT 소자와 마찬가지이며, 또한 이들 요소와 채널층(3)의 배치 구성도 도 1의 TFT 소자와 마찬가지이다. 그리고, 이 제2 발명에 관한 바이폴라형 박막 트랜지스터에서는, 상기와 같이 채널층(3)을 유기물막(3b)과 금속 산화물막(3a)의 적층 구조로 형성한 것이다.
이와 같이 채널층(3)이 유기물막(3b) 및 금속 산화물막(무기물막)(3a)으로 적층되는 제3 발명에 관한 박막 트랜지스터에서는, 당해 금속 산화물막(3a)은 텅스텐, 주석, 티타늄 중 적어도 하나를 도프한 인듐(InWOx, InSnOx, InTiOx)을 포함하도록 형성된다.
더욱 적합하게는 금속 산화물막(3a)은 텅스텐과, 주석, 티타늄, 아연 중 적어도 하나를 도프한 인듐(InWSnO, InWTiO, InWZnO)을 포함하도록 형성된다.
이러한 재료를 사용하면, 금속 산화물막(3a)을 성막할 때에 산소 결손의 정도 및 텅스텐의 도프량을 조정함으로써, 비교적 용이하게 전기 저항률을 조정하는 것이 가능하게 된다. 즉, 예를 들어 종래와 같이 금속 산화물막(3a)으로서 IZO를 사용하면, 도전성이 지나치게 높아지게 되므로 금속 산화물막(3a)의 IZO 상에 유기물막(3b)을 적층할 때에 하측에 위치하는 금속 산화물막(3a)의 특성이 크게 변화하게 된다. 그렇다면, n형으로서의 금속 산화물막(3a) 및 p형으로서의 유기물막(3b)을 각각 적층시켜도 n형 및 p형의 양극을 TFT 특성이 크게 변화하지 않는 상태에서 충분히 구동시킬 수는 없다. 이에 대하여, 본 발명과 같이 금속 산화물막(3a)이 상기 재료 중 어느 하나를 포함하도록 하면, 금속 산화물막(3a)의 저항률을 조정하여 도전성을 제어할 수 있다. 따라서, 유기물막(3b)을 적층하였을 때의 금속 산화물막(3a)의 특성 변화를 고려하여, 적층 전에 미리 금속 산화물막(3a)의 도전성이 원하는 저항값을 갖도록 제어할 수 있는 것이다. 이와 같이 산소 도입량 및 텅스텐의 도프량을 조정하여 저항률을 높게 설정해 둠으로써, 금속 산화물막(3a) 상에 유기물막(3b)을 형성한 후에, 금속 산화물막(3a)의 특성이 양호한 반도체 특성을 유지한 채, 즉 TFT 특성을 양호한 상태 그대로 할 수 있으므로, 고성능이면서 고신뢰성을 가진 양극 동작이 가능한 바이폴라형 박막 트랜지스터를 구축하는 것이 가능하게 된다. 또한, 상기와 같은 재료를 사용하면, 투명한 도전막을 얻을 수 있으므로 투명한 박막 트랜지스터를 제작하는 것이 가능하다.
또한 특히, 금속 산화물막(3a)이 텅스텐을 도프한 인듐을 반드시 포함하도록 하면, 금속 산화물막의 도전성을 보다 효과적으로 제어할 수 있다. 여기서, TFT와 같은 반도체 소자에서는 제품화의 과정에서 후속 공정으로서 패널과의 접착이나 밀봉 공정 등의 가열 공정이 반드시 필요하게 되는데, 이 가열 공정인 후술하는 포스트 어닐링을 행한 후에는 금속 산화물막의 도전성은 텅스텐의 도프량에만 의존하게 된다.
즉, IWO의 도전성은 어닐링 전은 산소 도입량과 텅스텐의 도프량의 양쪽에 의존하고 있지만, 포스트 어닐링을 행하면 금속 산화물막 중의 산소 함유량이 열역학적으로 안정된 상태로 자리잡게 되므로, 성막 시의 산소 도입량에는 의존하지 않게 되는 것이다. 이와 같이 텅스텐을 도프한 인듐을 반드시 포함하도록 하면, 포스트 어닐링과 같은 가열 처리를 행하는 경우에도, 텅스텐의 도프량을 변화시킴으로써 도전성을 조작할 수 있는 것이다.
또한, 상기 비특허문헌 2에 개시되어 있는, 무기 반도체 재료에 IZO를 사용한 유기-무기 반도체 구조의 바이폴라형 트랜지스터에서는, 포스트 어닐링을 행한 경우에 도전성이 지나치게 강해져 버리기 때문에 반도체로서 기능할 수 없는 것에 대하여, 무기 반도체 재료에 상기 재료를 사용하는 본 발명의 유기-무기 반도체 구조의 바이폴라형 트랜지스터에 따르면, 포스트 어닐링을 행한 경우에도 도전성이 지나치게 높아지지 않고 반도체로서 기능시킬 수 있다. TFT와 같은 반도체 소자에서는, 상술한 바와 같이 제품화의 과정에서 후속 공정으로서 패널과의 접착이나 밀봉 공정 등의 가열 공정이 반드시 필요하게 된다. 따라서, 무기 반도체 재료에 상기 재료를 사용하면, 포스트 어닐링과 같은 가열 처리를 행한 경우에도 반도체로서의 기능을 유지하는 것이 가능한, 열적 안정성이 높은 트랜지스터로 할 수 있는 것이다.
이상과 같이 금속 산화물막(3a)이 텅스텐을 도프한 인듐을 반드시 포함하도록 하면, 금속 산화물막(3a)의 저항률을 보다 용이하면서 보다 정확하게 제어할 수 있으므로, 금속 산화물막(3a)을 채널층으로서 적층하기 전에 양호한 TFT 특성을 부여하기 위한 원하는 저항값을 갖는 금속 산화물막(3a)을 형성하는 것이 가능하다. 또한, 특히 텅스텐을 포함하는 InWOx, InWSnO, InWTiO, InWZnO는 비정질성을 유지하는 경향이 있으므로, 열안정성이나 막 평탄성이 우수하다.
여기서, 상기 금속 산화물막(3a)에 포함되는 텅스텐은 금속 산화물막 전체의 0.6질량％ 이상 15질량％ 미만으로 하는 것이 바람직하다. 텅스텐의 함유량이 15질량％ 이상으로 되면, 저항률이 지나치게 커져 절연성으로 되어 양호한 TFT 특성을 유지할 수 없게 되는 경우가 있다.
또한, 채널층(3)의 금속 산화물막(3a)은 특별히 제한되는 것은 아니지만, 통상은 10-1 내지 105Ωcm, 특히 1 내지 104Ωcm의 전기 저항률로 조정된다. 이 경우, 상기 InWOx, InSnOx, InTiOx, 더욱 적합하게는 InWSnO, InWTiO, InWZnO는 성막 시에 산소 결손의 정도를 조절함으로써 비교적 용이하게 전기 저항률을 조정할 수 있다.
이러한 전기 저항률로 함으로써 금속 산화물막(3a)에 유기물막(3b)을 적층한 경우라도 금속 산화물막의 특성이 변화하지 않고, 양호한 TFT 특성을 유지할 수 있다. 이에 의해, 고성능이면서 신뢰성이 있는 상태에서 n형 및 p형의 양극 동작을 구동시킬 수 있다.
채널층(3)의 일부를 형성하는 금속 산화물막(3a), 즉 상기와 같은 InWOx막, InSnOx막, InTiOx막, 더욱 적합하게는 InWSnO막, InWTiO막, InWZnO막의 성막 방법은 상기 제1 발명의 경우와 마찬가지로 DC 반응성 스퍼터링법이나 RF 스퍼터링법, 펄스 레이저 증착법 등의 물리적 기상 성장법을 이용할 수 있고, 특히 산화 가스를 포함하는 분위기 하에서 인듐을 포함하는 타깃을 사용하여 스퍼터링하는 방법을 채용하는 것이 바람직하다. 이 경우, 산소 가스의 유량을 조정함으로써, 금속 산화물막(InWOx막, InSnOx막, InTiOx막, InWSnO막, InWTiO막, InWZnO막)의 산소 결손량을 조정할 수 있으므로, 채널층(3)으로서 금속 산화물막(3a) 상에 유기물막(3b)을 적층하는 경우라도 금속 산화물막(3a)의 특성이 크게 변화하는 것을 방지할 수 있다. 즉, 금속 산화물막(3a) 상에 유기물막(3b)을 더 적층한 경우라도 금속 산화물막(3a)의 전기 저항률을 채널층(3)에 적합한 저항률로 조정할 수 있으므로, 양호한 상태에서 n형 및 p형의 양극을 구동시킬 수 있다.
스퍼터링법에 의한 금속 산화물막의 성막을 행할 때에 사용되는 타깃으로서는, InWOx를 성막하는 경우에는 InW 금속 타깃이나 InWOx 세라믹 타깃을, InTiOx를 성막하는 경우에는 InTi 금속 타깃이나 InTiOx 세라믹 타깃을, InSnOx를 성막하는 경우에는 InSn 금속 타깃이나 InSnOx 세라믹 타깃을 각각 사용할 수 있다.
또한, 종래의 DC 반응성 스퍼터링법이나 RF 스퍼터링법 등의 성막법은, 성막 속도가 비교적 늦기 때문에 충분한 생산성이 얻어지지 않는 경우가 있음과 함께, InWOx막, InSnOx막, InTiOx막, InWSnO막, InWTiO막, InWZnO막의 안정된 조성 제어도 용이하지 않아 특성의 유지가 곤란해지는 경우가 있다. 따라서, 특별히 제한되는 것은 아니지만, 상기 제1 발명의 경우와 마찬가지로 듀얼 캐소드 스퍼터링법을 적용하여 생산성을 향상시킬 수 있다. 또한, 상기 PEM(Plasma Emission Monitor) 제어에 의한 피드백 시스템을 이용하는 것도 바람직하며, 이에 의해 타깃의 상태에 의존하지 않고, 박막의 안정된 조성 제어 및 산소 함유량 제어를 행할 수 있다.
이어서, 상기 채널층(3)의 일부를 형성하는 유기막층(3b)은 F8T2, P3HT, 펜타센, 테트라벤조포르피린으로 형성되지만, 반드시 이것들에 한정되는 것은 아니며, 트랜지스터에 있어서 유기물 반도체로서 사용되는 일반적인 재료로 형성되면 된다. 또한, 채널층(3)의 일부를 형성하는 상기 유기물막(3b)의 성막 방법은 특별히 제한없이 공지된 방법에 의해 성막하면 되며, 예를 들어 스핀 코팅법이 바람직하게 이용된다.
그리고, 이들 금속 산화물막(3a) 및 유기물막(3b)의 적층으로 구성되는 채널층(3)은, 도 2에 도시되어 있는 바와 같이 게이트 전극(1)측(도 2의 하측)으로부터 금속 산화물막(3a), 유기물막(3b)의 순으로 적층되는 것이 바람직하다. 이 경우, 상술한 바와 같이 금속 산화물막(3a)은 특히 스퍼터링법으로 성막되는 것에 대하여, 유기물막(3b)은 증착도 가능하지만, 저비용화를 위하여 특히 스핀 코팅법으로 성막하는 것이 바람직하다. 따라서, 게이트 전극(1) 상에 먼저 유기물막(3b)을 성막하면, 금속 산화물막(3a)을 성막할 때의 스퍼터링에 의해 유기물막(3b)이 플라즈마에 노출되어 변질되는 경우가 있고, 또한 금속 산화물막(3a) 중에 유기물이 대량으로 혼입되어 버리는 경우가 있다. 단, 이 제3 발명의 TFT 소자의 채널층(3)은, 도 2에 도시한 바와 같이 하층을 금속 산화물막(3a), 상층을 유기물막(3b)으로 하는 적층 형태에 한정되는 것이 아니며, 적층 방법을 고안함으로써 하층을 유기물막(3b), 상층을 금속 산화물막(3a)으로 하는 적층 형태로 할 수도 있다.
또한, 소스 전극(4) 및 드레인 전극(5)은 상기 유기물막(3b) 상에 접촉하여 형성되는 것이 바람직하며, 이와 같이 양쪽 전극을 유기물막(3b) 상에 형성함으로써, 접촉 저항이 대폭 저감되고 양호한 TFT 특성이 얻어진다고 하는 효과가 있다. 그리고, 이 점으로부터도 게이트 전극(1)측(도 2의 하측)으로부터 금속 산화물막(3a), 유기물막(3b)의 순으로 적층하여 채널층(3)을 형성하는 것이 바람직하다.
이어서, 소스 전극(4) 및 드레인 전극(5)은, 상술한 제1 발명의 경우와 마찬가지의 재료로 마찬가지로 하여 형성할 수 있으며, 특히 한쪽 또는 양쪽의 전극을 상기 채널층(3)의 금속 산화물막(3a)과 마찬가지로 InWOx, InSnOx, InTiOx, InZnOx, InWSnO, InWTiO, InWZnO 등의 인듐을 포함하는 금속 산화물막으로 형성하는 것이 바람직하다. 이에 의해, 채널층(3)의 금속 산화물막(3a), 소스 전극(4) 및/또는 드레인 전극(5)을 동일한 성막 장치로 형성할 수 있으므로 제조 비용을 저감시킬 수 있다.
이들 소스 전극(4)이나 드레인 전극(5)의 도전성도 상기 제1 발명의 경우와 마찬가지로, 통상은 10-5 내지 10-1Ωcm, 특히 10-5 내지 10-2Ωcm의 전기 저항률로 조정된다. 이 경우, 상기 소스 전극(4)이나 드레인 전극(5)을 InWOx막, InSnOx막, InTiOx막, InZnOx막, InWSnO막, InWTiO막, InWZnO막 등으로 형성하는 경우에는, 채널층(3)의 일부를 형성하는 금속 산화물막(3a)을 성막하는 경우와 마찬가지로 스퍼터링법에 의해 형성할 수 있지만, 이 때에도 산소 도입량을 조정하여 산소 결손을 도입함으로써 저저항률을 달성할 수 있는 것도 상기 제1 발명의 경우와 마찬가지이다. 또한, 수소나 물을 첨가하면서 성막을 행하는 것이나 듀얼 캐소드 스퍼터링법이나 PEM 제어를 채용하는 것에 의한 효과 등도 상기 제1 발명의 경우와 마찬가지이다.
또한, 기판(1)이나 열산화막(2), 은 페이스트(6) 등에 대해서는, 상기 제1 발명과 마찬가지이므로 도 2에 도 1과 동일한 참조 부호를 붙이고, 여기에서는 그의 설명은 생략한다.
또한, 상기 제1 발명 및 제2 발명의 박막 트랜지스터는, 도 1 및 도 2에 각각 도시한 보텀 게이트ㆍ톱 콘택트형의 것에 한정되는 것이 아니며, 보텀 게이트ㆍ보텀 콘택트, 톱 게이트ㆍ보텀 콘택트, 톱 게이트ㆍ톱 콘택트 등, 그 밖의 형태로 할 수도 있다.
이어서, 상기 제3 발명에 관한 박막 트랜지스터의 제조 방법은, 상술한 바와 같이 스퍼터링에 의해 인듐을 포함하는 금속 산화물막을 기판 상에 형성하여, 이 인듐을 포함하는 금속 산화물막에 의해, 채널층, 소스 전극, 드레인 전극 및 게이트 전극 중 적어도 채널층 또는 채널층의 일부를 포함하는 1 또는 2 이상의 요소를 형성하고, 이들 요소를 형성한 후에 열처리를 실시하는 것이다.
여기서, 본 발명에서 제조되는 박막 트랜지스터로서는 특별히 제한되는 것이 아니지만, 예를 들어 도 1에 도시된 상기 제1 발명의 박막 트랜지스터나, 도 2에 도시된 상기 제2 발명의 바이폴라형 박막 트랜지스터를 예시할 수 있다.
그리고, 이 본 발명의 제조 방법은, 상술한 스퍼터링법에 의해 인듐을 포함하는 금속 산화물막을 성막하여 기판(1) 상에 채널층(3)(도 1) 또는 채널층(3)의 금속 산화막층(3a)(도 2)을 형성하고, 또한 소스 전극(4), 드레인 전극(5), 또한 TFT의 구조에 따라서는 상기 게이트 전극을 형성하여 TFT 소자의 각 요소를 형성한 후, 열처리를 실시한다.
이 열처리를 행할 때의 가열 온도는, 채널층(3)(도 1)이나 채널층(3)의 일부를 구성하는 금속 산화막층(3a)(도 2)을 형성하는 금속 산화물막의 종류나 크기, 두께 등에 따라 적절하게 설정되며 특별히 제한되는 것은 아니지만, 통상은 150 내지 300℃, 특히 150 내지 200℃로 할 수 있고, 처리 시간은 10 내지 120분, 특히 30 내지 60분으로 하면 된다. 또한, 가열 처리 분위기도 대기 중에서 문제 없다.
본 발명에서는 이 열처리를 행함으로써, 특히 In-W-Zn-O막에 열처리를 실시함으로써, 이하의 3가지 효과를 얻을 수 있다.
우선, 첫 번째, 스퍼터링 성막 시의 산소 도입량이 최적인 값이 아니고, 반드시 만족하는 TFT 특성이 얻어지지 않은 경우라도, 이 열처리에 의해 TFT 특성을 최적의 상태로 하는 것이 가능하다. 따라서, 스퍼터링 타깃의 침식 진행에 따라 산소 도입량의 미묘한 조정이 불필요하게 되고, 또한 스퍼터링 성막 시의 도달 진공도로부터 유래하는 TFT 특성의 변화도 없어지고, 안정된 특성을 갖는 TFT 소자를 용이하게 제조할 수 있다.
두 번째, 계면이나 반도체막 중의 결함이 대폭 감소되어, TFT 소자로서 사용할 때의 특성 변화가 매우 적어진다.
또한, 세 번째, 스퍼터링 성막 시에 사용하는 타깃 중의 W 함유량 및/또는 Zn 함유량을 제어함으로써, 임계 전압이나 이동도 등의 TFT 특성을 용이하게 조정할 수 있다.
<실시예>
이하, 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 하기 실시예에 제한되는 것이 아니다.
[실시예 1 내지 3, 비교예 1]
[반도체막의 성능 시험]
우선, 본 발명의 제1 발명에 관한 박막 트랜지스터에 채널층으로서 사용되는 In-W-Zn-O막, In-W-Sn-O막, In-W-Sn-Zn-O막의 성능을 하기와 같이 평가하였다.
ㆍ시험 시료의 제작
(시료 1: In-W-Zn-O막)
에탄올과 아세톤으로 세정한 두께 1.1mm의 석영 유리 기판 상에, 두께 30nm의 In-W-Zn-O막을 기판 무가열의 상태에서 DC 마그네트론 스퍼터링법에 의해 성막하였다. 스퍼터링 조건은 하기와 같다.
(스퍼터링 조건)
타깃: In-W-Zn-O 소결체(W=5wt％, Zn=0.5wt％, 크기 75mmφ)
도달 진공도: 1.0×10-3Pa
성막 시 압력: 0.5Pa
인가 전력: 150W
스퍼터링 시간: 약 5분
성막 시의 가스 유량: Ar/O2=94/6.0sccm
이와 같이 하여 In-W-Zn-O막이 형성된 석영 유리 기판으로부터 10mm×10mm의 시험편을 잘라내고, 이 소편의 중앙부를 감추도록 쉐도우 마스크를 부착하고, 그의 네 코너에 DC 마그네트론 스퍼터링법에 의해 두께 30nm의 ITO막으로 이루어지는 오믹 전극을 형성하여 시료 1로 하였다. 스퍼터링 조건은 하기와 같다.
(스퍼터링 조건)
타깃: In-Sn-O 소결체(Sn=5wt％, 크기 75mmφ)
도달 진공도: 1.0×10-3Pa
성막 시 압력: 0.5Pa
인가 전력: 150W
스퍼터링 시간: 약 3분
성막 시의 가스 유량: Ar/O2=99/1.0sccm
(시료 2: In-W-Sn-O막)
에탄올과 아세톤으로 세정한 두께 1.1mm의 석영 유리 기판 상에, 두께 30nm의 In-W-Sn-O막을 기판 무가열의 상태에서 DC 마그네트론 스퍼터링법에 의해 성막하였다. 스퍼터링 조건은 하기와 같다.
(스퍼터링 조건)
타깃: In-W-Sn-O 소결체(W=5wt％, Sn=0.5wt％, 크기 75mmφ)
도달 진공도: 1.0×10-3Pa
성막 시 압력: 0.5Pa
인가 전력: 150W
스퍼터링 시간: 약 5분
성막 시의 가스 유량: Ar/O2=94/6.0sccm
이와 같이 하여 In-W-Sn-O막이 형성된 석영 유리 기판으로부터 10mm×10mm의 시험편을 잘라내고, 그의 네 코너에 상기 시료 1과 마찬가지로 하여 ITO막으로 이루어지는 오믹 전극을 형성하여 시료 2로 하였다.
(시료 3: In-W-Sn-Zn-O막)
에탄올과 아세톤으로 세정한 두께 1.1mm의 석영 유리 기판 상에, 두께 30nm의 In-W-Sn-Zn-O막을 기판 무가열의 상태에서 DC 마그네트론 스퍼터링법에 의해 성막하였다. 스퍼터링 조건은 하기와 같다.
(스퍼터링 조건)
타깃: In-W-Sn-Zn-O 소결체(W=5wt％, Sn=0.25wt％, Zn=0.25wt％, 크기 75mmφ)
도달 진공도: 1.0×10-3Pa
성막 시 압력: 0.5Pa
인가 전력: 150W
스퍼터링 시간: 약 5분
성막 시의 가스 유량: Ar/O2=94/6.0sccm
이와 같이 하여 In-W-Sn-Zn-O막이 형성된 석영 유리 기판으로부터 10mm×10mm의 시험편을 잘라내고, 그의 네 코너에 상기 시료 1과 마찬가지로 하여 ITO막으로 이루어지는 오믹 전극을 형성하여 시료 3으로 하였다.
(시료 4: In-W-O막)
에탄올과 아세톤으로 세정한 두께 1.1mm의 석영 유리 기판 상에, 두께 30nm의 In-W-O막을 기판 무가열의 상태에서 DC 마그네트론 스퍼터링법에 의해 성막하였다. 스퍼터링 조건은 하기와 같다.
(스퍼터링 조건)
타깃: In-W-O 소결체(W=5wt％, 크기 75mmφ)
도달 진공도: 1.0×10-3Pa
성막 시 압력: 0.5Pa
인가 전력: 150W
스퍼터링 시간: 약 5분
성막 시의 가스 유량: Ar/O2=94/6.0sccm
이와 같이 하여 In-W-O막이 형성된 석영 유리 기판으로부터 10mm×10mm의 시험편을 잘라내고, 그의 네 코너에 상기 시료 1과 마찬가지로 하여 ITO막으로 이루어지는 오믹 전극을 형성하여 시료 4로 하였다.
상기 시료 1 내지 4에 대하여 Van der Pauw법에 의해 홀 측정을 행하였다. 홀 측정은 도요 테크니카사제 홀 측정 장치 「ResiTest8300」을 사용하여 행하였다. 결과를 표 1에 나타낸다.
Figure pct00001
표 1에 나타내어져 있는 바와 같이, 홀 측정의 결과, In-W-O막에 Zn, Sn을 더 도프한 In-W-Zn-O막, In-W-Sn-O막, In-W-Sn-Zn-O막은 홀 이동도가 대폭 향상되어 있는 것이 확인된다.
[실시예 1]
표면에 게이트 절연막으로서 열산화막(SiO2, 두께 300nm)이 형성된 실리콘 웨이퍼 상에 DC 마그네트론 스퍼터링법에 의해 두께 30nm의 In-W-Zn-O막을 채널층으로서 성막하였다. 이 경우, 스퍼터링 조건은 상기 시료 1의 In-W-Zn-O막 형성 시와 마찬가지의 조건으로 하고, 기판 무가열로 스퍼터링을 행하였다.
얻어진 상기 채널층 상에 DC 마그네트론 스퍼터링법에 의해 두께 30nm의 ITO막을 소스 전극 및 드레인 전극으로서 성막하고, 도 1에 도시한 구성의 박막 트랜지스터(TFT 소자)를 제작하였다. 이 경우, 스퍼터링 조건은 상기 시료 1의 오믹 전극 형성 시와 마찬가지의 조건으로 하고, 소스 전극 및 드레인 전극의 성막에는 쉐도우 마스크를 사용하여 패터닝을 행하여 채널 길이 0.1mm, 채널 폭 6.4mm로 하였다.
[실시예 2]
표면에 게이트 절연막으로서 열산화막(SiO2, 두께 300nm)이 형성된 실리콘 웨이퍼 상에 DC 마그네트론 스퍼터링법에 의해 두께 30nm의 In-W-Sn-O막을 채널층으로서 성막하였다. 이 경우, 스퍼터링 조건은 상기 시료 2의 In-W-Sn-O막 형성 시와 마찬가지의 조건으로 하고, 기판 무가열로 스퍼터링을 행하였다.
얻어진 상기 채널층 상에 DC 마그네트론 스퍼터링법에 의해 두께 30nm의 ITO막을 소스 전극 및 드레인 전극으로서 성막하고, 도 1에 도시한 구성의 박막 트랜지스터(TFT 소자)를 제작하였다. 이 경우, 스퍼터링 조건은 상기 시료 2의 오믹 전극 형성 시와 마찬가지의 조건으로 하고, 소스 전극 및 드레인 전극의 성막에는 상기 실시예 1과 마찬가지로 쉐도우 마스크를 사용하여 패터닝을 행하여 채널 길이 0.1mm, 채널 폭 6.4mm로 하였다.
[실시예 3]
표면에 게이트 절연막으로서 열산화막(SiO2, 두께 300nm)이 형성된 실리콘 웨이퍼 상에 DC 마그네트론 스퍼터링법에 의해 두께 30nm의 In-W-Sn-Zn-O막을 채널층으로서 성막하였다. 이 경우, 스퍼터링 조건은 상기 시료 3의 In-W-Sn-Zn-O막 형성 시와 마찬가지의 조건으로 하고, 기판 무가열로 스퍼터링을 행하였다.
얻어진 상기 채널층 상에 DC 마그네트론 스퍼터링법에 의해 두께 30nm의 ITO막을 소스 전극 및 드레인 전극으로서 성막하고, 도 1에 도시한 구성의 박막 트랜지스터(TFT 소자)를 제작하였다. 이 경우, 스퍼터링 조건은 상기 시료 3의 오믹 전극 형성 시와 마찬가지의 조건으로 하고, 소스 전극 및 드레인 전극의 성막에는 상기 실시예 1과 마찬가지로 쉐도우 마스크를 사용하여 패터닝을 행하여 채널 길이 0.1mm, 채널 폭 6.4mm로 하였다.
[비교예 1]
표면에 게이트 절연막으로서 열산화막(SiO2, 두께 300nm)이 형성된 실리콘 웨이퍼 상에 DC 마그네트론 스퍼터링법에 의해 두께 30nm의 In-W-O막을 채널층으로서 성막하였다. 이 경우, 스퍼터링 조건은 상기 시료 4의 In-W-O막 형성 시와 마찬가지의 조건으로 하고, 기판 무가열로 스퍼터링을 행하였다.
얻어진 상기 채널층 상에 DC 마그네트론 스퍼터링법에 의해 두께 30nm의 ITO막을 소스 전극 및 드레인 전극으로서 성막하고, 도 1에 도시한 구성의 박막 트랜지스터(TFT 소자)를 제작하였다. 이 경우, 스퍼터링 조건은 상기 시료 4의 오믹 전극 형성 시와 마찬가지의 조건으로 하고, 소스 전극 및 드레인 전극의 성막에는 상기 실시예 1과 마찬가지로 쉐도우 마스크를 사용하여 패터닝을 행하여 채널 길이 0.1mm, 채널 폭 6.4mm로 하였다.
상기 실시예 1 내지 3 및 비교예 1에서 얻어진 4종류의 박막 트랜지스터에 대하여, 아질렌트사제의 반도체 파라미터 애널라이저 「4155C」를 사용하여 TFT 특성을 평가하였다. 이때, 드레인 전압은 70V, 게이트 전압은 -70 내지 +70V까지 소인하였다. 얻어진 TFT 특성을 바탕으로 전계 효과 이동도 μFE를 산출하였다. 결과를 표 2에 나타낸다.
Figure pct00002
표 2에 나타내어져 있는 바와 같이, In-W-O막에 Zn, Sn을 더 도프한 In-W-Zn-O막, In-W-Sn-O막, In-W-Sn-Zn-O막으로 채널층을 형성한 본 발명의 제1 발명에 관한 박막 트랜지스터(실시예 1 내지 3)는, In-W-O막을 채널층으로 하는 박막 트랜지스터(비교예 1)에 비하여 전계 효과 이동도가 대폭 향상되는 것이 확인되었다.
[실시예 4]
실시예 1과 마찬가지로 하여 실리콘 웨이퍼 상에 두께 30nm의 In-W-Zn-O막을 채널층으로서 성막하였다. 그 때, 성막 시의 산소 도입량을 하기와 같이 변화시켜 5종류의 In-W-Zn-O막을 성막하였다.
성막 시의 가스 유량
(1) Ar/O2=96/4.0sccm
(2) Ar/O2=95/5.0sccm
(3) Ar/O2=94/6.0sccm
(4) Ar/O2=93/7.0sccm
(5) Ar/O2=92/8.0sccm
얻어진 상기 채널층 상에 실시예 1과 마찬가지로 하여 두께 30nm의 ITO막을 소스 전극 및 드레인 전극으로서 성막하고, 도 1에 도시한 구성의 박막 트랜지스터(TFT 소자)를 제작하였다.
상기 소스 전극 및 드레인 전극을 형성한 후, 이것들에 대기 중 150℃에서 30분의 조건으로 열처리를 실시하여 5종류의 박막 트랜지스터를 제작하였다.
[비교예 2]
마지막 열처리를 행하지 않는 것 이외에는, 실시예 1과 마찬가지로 하여 5종류의 박막 트랜지스터를 제작하였다.
[실험 1]
상기 실시예 4 및 비교예 2에서 얻어진 각 박막 트랜지스터에 대하여, 아질렌트사제의 반도체 파라미터 애널라이저 「4155C」를 사용하여 TFT 특성을 평가하였다. 상기 실시예 4의 박막 트랜지스터에 대한 결과를 도 3의 그래프에, 비교예 2의 박막 트랜지스터에 대한 결과를 도 4의 그래프에 각각 나타낸다.
상기 실시예 4의 박막 트랜지스터와 비교예 2의 박막 트랜지스터에서 전달 특성을 비교하면, 열처리를 행하지 않는 방법으로 제조된 비교예 2의 박막 트랜지스터는, 도 4와 같이 전달 특성이 In-W-Zn-O막 형성 시의 산소 도입량에서 크게 변화하는 것에 대하여, 마지막으로 열처리를 실시한 실시예 4의 박막 트랜지스터는, 도 3과 같이 In-W-Zn-O막 형성 시의 산소 도입량이 변화하여도 전달 특성에 거의 영향은 없고, TFT 특성이 성막 시의 산소 도입량의 변화에 거의 의존하지 않는 것이 확인된다.
이것으로부터 마지막에 열처리를 실시하는 본 발명의 제조 방법에 따르면, 반도체막 형성 시의 산소 도입량에 의존하지 않고 안정된 TFT 특성을 갖는 박막 트랜지스터가 얻어지는 것이 확인된다.
[실험 2]
상기 실시예 4 및 비교예 2에서 In-W-Zn-O막 성막 시의 산소 도입량을 Ar/O2=94/6.0sccm으로 하여 제작한 박막 트랜지스터에 대하여, 각각 실험 1과 마찬가지로 하여 전달 특성을 100회 연속으로 측정하고, 그 1회째, 10회째, 100회째의 측정 결과를 비교하였다. 실시예 4의 박막 트랜지스터에 대한 결과를 도 5의 그래프에, 비교예 2의 박막 트랜지스터에 대한 결과를 도 6의 그래프에 각각 나타낸다.
도 5, 6에 도시되어 있는 바와 같이, 실시예 4의 방법으로 얻어진 박막 트랜지스터의 전달 특성은 100회의 반복 측정에 대해서도 임계 전압의 시프트는 거의 관찰되지 않는(도 5) 것에 대하여, 비교예 2의 방법으로 얻어진 박막 트랜지스터의 전달 특성은 반복 측정에 의해 임계 전압이 크게 마이너스측으로 시프트해 가는 것이 관찰되었다.
[실시예 5]
하기 스퍼터링 조건에 의해, 실시예 1과 마찬가지로 하여 실리콘 웨이퍼 상에 In-W-Zn-O막으로 이루어지는 채널층을 하기 스퍼터링 조건에서 형성하였다. 이 경우, 하기 스퍼터링 조건대로 In-W-Zn-O 소결체 타깃으로서 W 함유량이 다른 4종류의 타깃을 사용하여 4종류의 In-W-Zn-O막을 성막하였다.
(스퍼터링 조건)
타깃:
(1) In-W-Zn-O 소결체(W=1wt％, Zn=0.5wt％, 크기 75mmφ)
(2) In-W-Zn-O 소결체(W=3wt％, Zn=0.5wt％, 크기 75mmφ)
(3) In-W-Zn-O 소결체(W=5wt％, Zn=0.5wt％, 크기 75mmφ)
(4) In-W-Zn-O 소결체(W=10wt％, Zn=0.5wt％, 크기 75mmφ)
도달 진공도: 1.0×10-3Pa
성막 시 압력: 0.5Pa
인가 전력: 150W
스퍼터링 시간: 약 5분
성막 시의 가스 유량: Ar/O2=94/6.0sccm
얻어진 상기 채널층 상에 실시예 1과 마찬가지로 하여 ITO막으로 이루어지는 소스 전극 및 드레인 전극을 형성하고, 마찬가지로 대기 중에 150℃에서 30분 열처리하여 4종류의 박막 트랜지스터를 제작하였다. 얻어진 각 박막 트랜지스터에 대하여, 상기 실험 1과 마찬가지로 전달 특성을 측정하여 TFT 특성을 평가하였다. 결과를 도 7의 그래프에 나타낸다.
도 7과 같이 타깃의 In-W-Zn-O 소결체의 W 함유량에 의해 TFT 특성이 연속적으로 변화하는 것이 확인되었다. 이 경우, 임계 전압은 W량이 증가함에 따라서 플러스측으로 시프트하고, 반도체막(채널층)의 캐리어량이 타깃 중의 W 함유량에 의존하는 것이 확인되었다.
따라서, In-W-Zn-O막을 성막하는 경우에 타깃의 W 함유량을 조정함으로써, TFT 특성을 용이하게 제어할 수 있는 것이 확인되었다.
[실시예 6]
우선, 표면에 게이트 절연막으로서 열산화막(SiO2)이 형성된 실리콘 웨이퍼 상에 두께 30nm의 InWO의 산화물 반도체를 성막하였다. 성막은 하기 조건에서 스퍼터링법에 의해 행하였다.
<스퍼터링 조건>
타깃: InWO 세라믹 타깃(크기 75nmφ)
InWO 세라믹 타깃의 조성: In/W=95/5wt％
성막 시의 압력: 0.5Pa
타깃에의 인가 전력: 150W
사용 기판: 열산화막을 갖는 실리콘 웨이퍼(두께 300nm)
성막 시의 가스 도입량: Ar/O2=95/5sccm
성막 시간: 150sec
계속해서, 성막한 InWO막에 p형 유기 반도체를 도포하였다. 도포는 하기 조건에서 스핀 코팅에 의해 행하였다.
<스핀 코팅 조건>
사용한 유기 반도체: F8T2
용매: 클로로포름
용매 농도: 2mg/㎖
스피너 회전수: 1000rpm
회전 시간: 10sec
건조 조건: 60℃×10min
<소스ㆍ드레인 전극의 제작>
또한, 상술한 바와 같이 하여 제작한 InWO의 산화물 반도체 및 p형 유기 반도체로 형성되는 채널층 상에 두께 3nm의 Cr 및 두께 45nm의 Au를 적층한 소스ㆍ드레인 전극을 스퍼터링법에 의해 제작하였다. 패터닝은 쉐도우 마스크를 사용하여 공지된 방법에 의해 행하였다. 또한, 채널 길이는 0.1mm, 채널 폭은 6.4mm로 하였다.
<어닐링>
그리고, 또한 이와 같이 하여 얻어진 소자를 대기 중에서 150℃/1시간이라고 하는 조건에서 열처리하여, 도 2와 마찬가지의 구성을 갖는 바이폴라형 박막 트랜지스터(TFT 소자)를 얻었다.
[실시예 7]
표면에 게이트 절연막으로서 열산화막(SiO2)이 형성된 실리콘 웨이퍼 상에 두께 30nm의 InWO의 산화물 반도체를 성막하였다. 성막은 하기 조건에서 스퍼터링법에 의해 행하였다.
<스퍼터링 조건>
타깃: InWO 세라믹 타깃(크기 75nmφ)
InWO 세라믹 타깃의 조성: In/W=95/5wt％
성막 시의 압력: 0.5Pa
타깃에의 인가 전력: 150W
사용 기판: 열산화막을 갖는 실리콘 웨이퍼(두께 300nm)
성막 시의 가스 도입량: Ar/O2=95/5sccm
성막 시간: 150sec
계속해서, 성막한 InWO막에 증착법에 의해 p형 유기 반도체를 성막하였다. 증착 조건은 하기와 같다.
<증착 조건>
사용한 유기 반도체: 펜타센
도달 진공도: 1×10-4Pa 미만
막 두께: 약 50nm
<소스ㆍ드레인 전극의 제작ㆍ어닐링>
실시예 6과 마찬가지로 하여 소스ㆍ드레인 전극을 제작한 후, 열처리를 실시하여 도 2와 마찬가지의 구성을 갖는 바이폴라형 박막 트랜지스터(TFT 소자)를 얻었다.
[비교예 3]
표면에 게이트 절연막으로서 열산화막(SiO2)이 형성된 실리콘 웨이퍼 상에 두께 30nm의 InZnO의 산화물 반도체를 성막하였다. 성막은 하기 조건에서 스퍼터링법에 의해 행하였다.
<스퍼터링 조건>
타깃: InZnO 세라믹 타깃(크기 75nmφ)
InZnO 세라믹 타깃의 조성: In/Zn=95/5wt％
성막 시의 압력: 0.5Pa
타깃에의 인가 전력: 150W
사용 기판: 열산화막을 갖는 실리콘 웨이퍼(두께 300nm)
성막 시의 가스 도입량: Ar/O2=95/5sccm
성막 시간: 150sec
성막한 InZnO막에 p형 유기 반도체를 도포하였다. 도포는 하기 조건에서 스핀 코팅에 의해 행하였다.
<스핀 코팅 조건>
사용한 유기 반도체: F8T2
용매: 클로로포름
용매 농도: 2mg/㎖
스피너 회전수: 1000rpm
회전 시간: 10sec
건조 조건: 60℃×10min
<소스ㆍ드레인 전극의 제작ㆍ어닐링>
실시예 6과 마찬가지로 하여 소스ㆍ드레인 전극을 제작한 후, 열처리를 실시하여 바이폴라형 박막 트랜지스터(TFT 소자)를 얻었다.
[비교예 4]
<스퍼터링 조건>
표면에 게이트 절연막으로서 열산화막(SiO2)이 형성된 실리콘 웨이퍼 상에 두께 30nm의 InZnO의 산화물 반도체를 성막하였다. 성막은 하기의 스퍼터링 조건에서 스퍼터링법에 의해 행하였다.
<스퍼터링 조건>
타깃: InZnO 세라믹 타깃(크기 75nmφ)
InZnO 세라믹 타깃의 조성: In/Zn=95/5wt％
성막 시의 압력: 0.5Pa
타깃에의 인가 전력: 150W
사용 기판: 열산화막을 갖는 실리콘 웨이퍼(두께 300nm)
성막 시의 가스 도입량: Ar/O2=95/5sccm
성막 시간: 150sec
<증착 조건>
계속해서, 성막한 InZnO막에 증착법에 의해 p형 유기 반도체를 성막하였다. 증착 조건은 하기와 같다.
<증착 조건>
사용한 유기 반도체: 펜타센
도달 진공도: 1×10-4Pa 미만
막 두께: 약 50nm
<소스ㆍ드레인 전극의 제작ㆍ어닐링>
실시예 6과 마찬가지로 하여 소스ㆍ드레인 전극을 제작한 후, 열처리를 실시하여 바이폴라형 박막 트랜지스터(TFT 소자)를 얻었다.
이상과 같이 하여 제작한 TFT 소자에 관하여, 아질렌트사제 반도체 파라미터 애널라이저 4155C를 사용하여, 드레인 전압으로서 +50V를 인가하면서 게이트 전압을 -200V 내지 +50V까지 소인함으로써 TFT 특성의 평가 실험을 행하였다. 도 8은 TFT 특성의 평가 결과이다.
도 8과 같이 TFT 특성의 평가 실험 결과, 실시예 6에서는 게이트 전압이 -200V 내지 -110V의 영역에서는 p형 유기 반도체층에 축적된 홀(정공)이 캐리어로서 흐르고 p형 동작을 나타내었다. 또한, 게이트 전압이 -90V 내지 50V의 영역에서는 InWO막인 n형 산화물 반도체층에 축적된 전자가 캐리어로서 흐르고 n형의 동작을 나타내었다. -110V 내지 -90V의 영역은 오프의 상태이다. 이와 같이 n형 산화물 반도체와 p형 유기 반도체인 F8T2와의 다층막을 채널로 한 TFT 소자에 있어서, InWO막을 n형 산화물 반도체로서 형성함으로써 n형 및 p형 양극의 동작이 가능한 것이 확인되었다.
또한, 실시예 7에서도 거의 마찬가지의 결과가 나타내어지고, n형 산화물 반도체와 p형 유기 반도체인 펜타센과의 다층막을 채널로 한 TFT 소자에 있어서, InWO막을 n형 산화물 반도체로서 형성함으로써 n형 및 p형 양극의 동작이 가능한 것이 확인되었다.
이에 대하여 비교예 3 및 비교예 4에서는 전혀 변조가 걸리지 않는 것이 밝혀졌다. 이것은 InZnO막이 어닐링에 의해 완전하게 도전체로 되었기 때문이다.
[실시예 8]
실시예 6의 InWO의 산화물 반도체를 성막할 때에 텅스텐의 도프량을 변화시켜 성막을 행하였다.
실시예 6과 마찬가지로 표면에 게이트 절연막으로서 열산화막(SiO2)이 형성된 실리콘 웨이퍼 상에 두께 30nm의 InWO의 산화물 반도체를 성막하였다. 성막은 텅스텐의 함유량이 다른 것 이외는 실시예 6과 마찬가지로 하기 조건에서 스퍼터링법에 의해 행하였다.
<스퍼터링 조건>
타깃: InWO 세라믹 타깃(크기 75nmφ)
InWO 세라믹 타깃의 조성: In/W=97.5/2.5wt％
In/W=92.5/7.5wt％
성막 시의 압력: 0.5Pa
타깃에의 인가 전력: 150W
사용 기판: 열산화막을 갖는 실리콘 웨이퍼(두께 300nm)
성막 시의 가스 도입량: Ar/O2=95/5sccm
성막 시간: 150sec
성막한 InWO막에 실시예 6과 마찬가지로 하여 p형 유기 반도체를 스핀 코팅하고, 또한 실시예 6과 마찬가지로 하여 소스ㆍ드레인 전극을 제작한 후, 열처리를 실시하여 바이폴라형 박막 트랜지스터(TFT 소자)를 얻었다.
이상과 같이 하여 제작한 TFT 소자에 관하여, 아질렌트사제 반도체 파라미터 애널라이저 4155C를 사용하여, 드레인 전압으로서 +50V를 인가하면서 게이트 전압을 -200V 내지 +50V까지 소인함으로써 TFT 특성의 평가 실험을 행하였다. 도 9는 실시예 6(△), 실시예 8(□, ○)의 TFT 특성의 평가 결과이다.
도 9와 같이 TFT 특성의 평가 실험 결과, 텅스텐의 도프량을 많게 한 경우, 얻어진 바이폴라 트랜지스터의 특성이 보다 양호하게 되어 있는 것을 알 수 있다. 또한, 오프의 전압이 보다 0V에 접근하여 사용하기 쉬운 소자로 되어 있는 것을 알 수 있다. 또한, 오프의 전류값도 보다 작게 되어 있어 온 오프비를 크게 확보하는 것이 가능하다. 즉, In/W=95/5wt％의 실시예 6과 비교하여 InWO 세라믹 타깃의 조성을 In/W=92.5/7.5wt％로 한 경우의 쪽이 바이폴라 트랜지스터의 특성은 보다 양호하게 되어 있다.
[비교예 5]
실시예 8과 마찬가지로 실시예 6의 InWO의 산화물 반도체를 성막할 때에, 텅스텐의 도프량을 변화시켜 성막을 행하여 텅스텐의 도프량과, InWO 박막의 전기 저항률과의 관계 및 본 발명의 바이폴라 트랜지스터 특성과의 관계를 조사하였다.
우선, 도 10은 텅스텐의 도프량과 InWO 박막의 전기 저항률의 관계를 나타낸다. 여기에서는 석영 유리 상에 실시예 6과 동일한 하기의 스퍼터링 조건에서 텅스텐의 도프량을 변화시킨 InWO 박막을 성막하였다.
<스퍼터링 조건>
타깃: InWO 세라믹 타깃(크기 75nmφ)
InWO 세라믹 타깃의 조성: In/W=100/0wt％
In/W=99.5/0.5wt％
　 In/W=97.5/2.5wt％
In/W=95/5wt％
In/W=92.5/7.5wt％
In/W=90/10wt％
In/W=85/15wt％
In/W=80/20wt％
In/W=75/25wt％
성막 시의 압력: 0.5Pa
타깃에의 인가 전력: 150W
성막 시의 가스 도입량: Ar/O2=95/5sccm
성막 시간: 150sec
막 두께: 30nm
이와 같이 하여 얻어진 막을 대기 중에 150℃에서 열처리하고 어닐링을 행하여, 도요 테크니카사제 홀 측정 장치 ResiTest8300으로 저항률 측정을 행하였다.
그 결과, 도 10에 도시한 바와 같이 텅스텐의 도프량이 0.5wt％ 이상 15wt％ 미만이고 양호한 반도체적인 저항률이 얻어졌다. 텅스텐의 도프량이 15wt％ 이상인 막에서는 저항률이 105Ωｍ 이상으로 되어 절연성이 높아 TFT용의 반도체막으로서 부적절한 것을 알 수 있다. 또한, 텅스텐이 전혀 포함되어 있지 않으면 도전성이 지나치게 높은 것도 밝혀졌다.
또한, 이들 InWO막을 실시예 6이나 실시예 8과 마찬가지로 열산화막을 갖는 실리콘 웨이퍼 상에 성막하여 바이폴라형 트랜지스터를 제작하였다. 또한, 스핀 코팅 조건이나 소스ㆍ드레인 전극의 제작, 어닐링은 실시예 6과 마찬가지이다.
제작한 TFT 소자에 관하여, 아질렌트사제 반도체 파라미터 애널라이저 4155C를 사용하여, 드레인 전압으로서 +50V를 인가하면서 게이트 전압을 -200V 내지 +50V까지 소인하여 TFT 특성의 평가를 행하였다.
도 11은 얻어진 결과를 바탕으로 오프 상태에서의 전류값과, 게이트 전압이 +50V일 때의 온 상태에서의 전류값을 비교한 온 오프비를 텅스텐의 도프량 의존성으로서 플롯한 도면이다.
이 결과로부터 알 수 있는 바와 같이, 텅스텐의 도프량이 0.5wt％ 이상 15wt％ 미만인 경우에 충분한 온 오프비를 얻을 수 있다. 한편, 텅스텐의 도프량이 0.5wt％ 미만에서는 완전한 도체로 되고, 항상 온의 상태이기 때문에 온 오프비가 1로 되었다. 또한, 반대로 텅스텐의 도프량이 15wt％ 이상에서는 InWO의 저항률이 지나치게 높기 때문에 항상 오프 상태이며, 온 오프비가 거의 얻어지지 않았다.
1: 기판(게이트 전극)
2: 게이트 절연막
3: 채널층
3a: 금속 산화물막
3b: 유기물막
4: 소스 전극
5: 드레인 전극
6: 은 페이스트

Claims (15)

  1. 소스 전극, 드레인 전극 및 게이트 전극의 3전극, 채널층 및 게이트 절연막의 각 요소를 구비하여 이루어지는 박막 트랜지스터에 있어서, 상기 채널층이 텅스텐과 아연 및/또는 주석을 도프한 산화인듐막으로 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 텅스텐과 아연 및/또는 주석을 도프한 산화인듐막이, 산소 가스를 포함하는 분위기 하에서 인듐 및 텅스텐과 아연 및/또는 주석을 포함하는 타깃을 스퍼터링함으로써 성막된 것인 박막 트랜지스터.
  3. 제1항 또는 제2항에 있어서, 상기 각 요소를 형성하는 기판의 가열을 행하지 않고 스퍼터링에 의해 성막함과 함께, 성막 후의 어닐링 처리도 행하지 않고 얻어진 것인 박막 트랜지스터.
  4. 소스 전극, 드레인 전극 및 게이트 전극의 3전극, 채널층 및 게이트 절연막의 각 요소를 구비하여 이루어지는 박막 트랜지스터에 있어서,
    상기 채널층이,
    유기물막과,
    텅스텐, 주석, 티타늄 중 적어도 하나를 도프한 인듐을 포함하고 전기 저항률이 미리 제어된 금속 산화물막의 적층인 것을 특징으로 하는 바이폴라형 박막 트랜지스터.
  5. 제4항에 있어서, 상기 유기물막이 F8T2, P3HT, 펜타센, 테트라벤조포르피린 중 어느 하나를 함유하는 것인 바이폴라형 박막 트랜지스터.
  6. 제4항 또는 제5항에 있어서, 상기 채널층이 상기 게이트 전극측으로부터 상기 금속 산화물막, 상기 유기물막의 순서로 적층된 것인 바이폴라형 박막 트랜지스터.
  7. 제6항에 있어서, 상기 소스 전극 및 드레인 전극이 상기 유기물막에 접촉하여 적재된 것인 바이폴라형 박막 트랜지스터.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서, 상기 금속 산화물막이 텅스텐을 0.5질량％ 이상 15질량％ 미만 함유한 것인 바이폴라형 박막 트랜지스터.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 금속 산화물막의 상기 전기 저항률이 10-1 내지 104Ωcm인 바이폴라형 박막 트랜지스터.
  10. 산소 가스를 포함하는 분위기 하에서 인듐을 포함하는 타깃을 사용하여 스퍼터링함으로써, 소정 패턴의 인듐을 포함하는 금속 산화물막을 기판 상에 형성하여, 이 인듐을 포함하는 금속 산화물막에 의해, 채널층, 소스 전극, 드레인 전극 및 게이트 전극 중 적어도 채널층 또는 채널층의 일부를 포함하는 1 또는 2 이상의 요소를 형성하여 박막 트랜지스터를 제조하는 방법이며,
    기판의 가열을 행하지 않고 상기 스퍼터링을 행하여 상기 금속 산화물막을 형성하여, 상기 채널층, 소스 전극, 드레인 전극 및 게이트 전극의 각 요소를 기판 상에 형성한 후, 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제10항에 있어서, 적어도 상기 채널층 또는 채널층의 일부를 주석, 티타늄, 텅스텐 및 아연 중 1종 또는 2종 이상을 도프한 산화인듐의 소결체를 타깃으로서 사용하여 주석, 티타늄, 텅스텐 및 아연 중 1종 또는 2종 이상을 도프한 산화인듐막을 성막함으로써 형성하는 박막 트랜지스터의 제조 방법.
  12. 제11항에 있어서, 적어도 상기 채널층 또는 채널층의 일부를 In-W-Zn-O 소결체를 타깃으로서 사용하여 In-W-Zn-O막을 성막함으로써 형성하는 박막 트랜지스터의 제조 방법.
  13. 제12항에 있어서, 타깃으로서 사용하는 In-W-Zn-O 소결체의 W 함유량 및/또는 Zn 함유량을 조정함으로써 특성을 제어하는 박막 트랜지스터의 제조 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서, 게이트 절연막으로 되는 열산화막을 갖는 실리콘 웨이퍼를 게이트 전극을 겸한 기판으로서 사용하고, 이 기판의 상기 열산화막 상에 In-W-Zn-O 소결체를 타깃으로 하여 In-W-Zn-O막을 성막하여 채널층을 형성하고, 또한 이 채널층 상에 ITO 소결체를 타깃으로 하여 ITO막을 성막하여 소스 전극 및 드레인 전극을 형성하는 박막 트랜지스터의 제조 방법.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서, 상기 열처리의 조건을 대기 중 150 내지 300℃에서 10 내지 120분으로 하는 박막 트랜지스터의 제조 방법.
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