JP2011243631A - 電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサー - Google Patents

電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサー Download PDF

Info

Publication number
JP2011243631A
JP2011243631A JP2010112122A JP2010112122A JP2011243631A JP 2011243631 A JP2011243631 A JP 2011243631A JP 2010112122 A JP2010112122 A JP 2010112122A JP 2010112122 A JP2010112122 A JP 2010112122A JP 2011243631 A JP2011243631 A JP 2011243631A
Authority
JP
Japan
Prior art keywords
layer
film formation
partial pressure
film
chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010112122A
Other languages
English (en)
Other versions
JP5557595B2 (ja
Inventor
Masashi Ono
雅司 小野
Masahiro Takada
真宏 高田
Masayuki Suzuki
真之 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Corp
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
Priority to JP2010112122A priority Critical patent/JP5557595B2/ja
Priority to KR1020110040644A priority patent/KR101805190B1/ko
Priority to TW100115688A priority patent/TWI495738B/zh
Publication of JP2011243631A publication Critical patent/JP2011243631A/ja
Application granted granted Critical
Publication of JP5557595B2 publication Critical patent/JP5557595B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

【課題】簡便に界面の欠陥を低減することを可能とする。
【解決手段】大気と遮断された真空成膜室内で、基板上に酸素不定比性のある酸化物を含有する第１層を成膜する第１成膜工程と、前記第１層上に前記第１層と同一材料又は異なる材料からなる第２層を成膜する第２成膜工程と、前記第１成膜工程後前記第２成膜工程前までの間、前記第１層を、前記真空成膜室を含む大気と遮断された室内で、前記第１成膜工程における前記真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する分圧制御工程と、を有する。
【選択図】図２

Description

本発明は、電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサーに関する。
近年、電子デバイスとして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系(ＩＧＺＯ)をはじめとする酸素不定比性のある酸化物半導体膜をチャネル層（活性層）に用いた薄膜トランジスタの研究が盛んである。当該酸化物半導体膜は低温成膜・低温プロセスが可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることからプラスチック板やフィルム等の基板上にフレキシブルな透明薄膜トランジスタを形成することが可能である。
このような酸化物半導体膜を用いた薄膜トランジスタを製造するに際して、界面の欠陥制御を行うことは、デバイスの安定性・制御性の観点から重要視されている。とりわけ、酸化物半導体膜を用いた活性層とゲート絶縁層の界面における欠陥は、トランジスタ特性における閾値シフトを引き起こすなど、デバイス劣化要因のひとつとされている(非特許文献１)。
また、電子デバイスとして、酸化物をはじめとする絶縁膜に強磁性体や磁性半導体を接合した、トンネル接合素子が近年注目を集めている。このトンネル接合素子は、既に実用化にいたっているＧＭＲ効果よりも大きな磁気抵抗を示すことが知られ、新たな高性能磁気ヘッドや新規不揮発性メモリ(ＭＲＡＭなど)への応用が大いに期待される素子である。このトンネル接合素子をはじめとする、トンネル障壁（絶縁膜）と電極層から成る電子デバイスは、絶縁膜と電極層の界面の状態がその輸送特性に大きな影響を及ぼすことが知られており(非特許文献２)、界面状態の劣化は、磁気抵抗比の低減やリーク電流の増大を招き、電子デバイスとしての価値を大きく損なう。
このように、薄膜トランジスタやトンネル接合素子をはじめとする電子デバイスにおいて、活性層／ゲート絶縁層や、絶縁膜／電極層等の界面における欠陥を低減することは、素子の性能や安定性の向上に大きく寄与する。
このため、当該界面の欠陥を低減する取り組みもいくつか報告されている。代表例として薄膜トランジスタにおける報告例を以下に挙げる。
特許文献１には、薄膜トランジスタにおいて、活性層形成後に３００℃以上の酸化雰囲気下でアニールすることにより、活性層とゲート絶縁層界面の欠陥となり得る酸素欠損を低減することが開示されている。
また、特許文献２、３には、薄膜トランジスタにおいて、活性層形成後、当該活性層に酸素又はオゾンプラズマを照射する、所謂プラズマ照射処理を行うことにより、活性層とゲート絶縁層界面、及び活性層中の酸素欠損を低減することが開示されている。
J. M. Lee, et al., Appl. Phys. Lett, 93 (2008) 093504 S. Yuasa et al., 表面科学Vol. 28, No. 1, pp. 15―21, (2007) R. R. Oleson, et al., Jour. of Appl. Phys., 50 (1979) 3677 Y. Park, et al., Proceedings of the IDW'07 Digest, 2007 (unpublished), Vol. AMD9-1, p. 1775.
特表2006-502597号公報 特開2008-42088号公報 特開2006-165531号公報
しかし、特許文献１の方法のように、高温で基板上の活性層をアニールするためには、耐熱性の高い基板を用いなければならず、基板の選択性を狭め、とりわけ有機等からなるフレキシブル基板の使用を著しく制限する。
次に、特許文献２の方法では、薄膜トランジスタをアニールすることなく酸素欠損を低減することができるものの、プラズマ照射処理を行うためには、成膜機構とは別にプラズマ発生機構を使用する必要があり、コスト及び簡便な成膜という観点から好ましくない。
また、プラズマ照射は使用法や使用条件により、かえって対象物にダメージを与えて対象物中に欠陥を増大させてしまい、予期せぬ抵抗値の変化や、活性層の低抵抗化によってスイッチ特性が喪失することが報告されている(非特許文献３,非特許文献４)。従って、プラズマ照射処理による欠陥制御は、高度な専門知識とノウハウを必要とし、成膜手法としてプロセスマージンを広くするという観点からも好ましくない。
このように、従来技術では、アニール処理やプラズマ照射処理による欠陥制御手法が用いられてきたが、低温で(例えば２００℃以下のプロセス温度)で、且つ特別な機構と高度な知識を必要とせず、簡便に界面の欠陥を低減する手法は存在しなかった。
本発明は、簡便に界面の欠陥を低減することが可能な電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサーを提供することを目的とする。
本発明の上記課題は下記の手段によって解決された。
＜１＞大気と遮断された真空成膜室内で、基板上に酸素不定比性のある酸化物を含有する第１層を成膜する第１成膜工程と、前記第１層上に前記第１層と同一材料又は異なる材料からなる第２層を成膜する第２成膜工程と、前記第１成膜工程後前記第２成膜工程前までの間、前記第１層を、前記真空成膜室を含む大気と遮断された室内で、前記第１成膜工程における前記真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する分圧制御工程と、を有する電子デバイスの製造方法。
＜２＞前記分圧制御工程では、前記第１成膜工程後前記第２成膜工程前までの間の酸素分圧を、前記第１成膜工程における酸素分圧に比べ、２．１×１０-3Ｐａ以上高くした、＜１＞に記載の電子デバイスの製造方法。
＜３＞前記真空成膜室は、第１真空成膜室及び前記第１真空成膜室と搬送室を介して接続される第２真空成膜室を含み、前記第１成膜工程では、前記第１真空成膜室で前記第１層を成膜し、前記第２成膜工程では、前記第２真空成膜室で前記第２層を成膜し、前記分圧制御工程では、前記第１真空成膜室内、前記搬送室内、及び前記第２真空成膜室内の酸素分圧を、前記第１成膜工程における前記第１真空成膜室内の酸素分圧よりも高くする、＜１＞又は＜２＞に記載の電子デバイスの製造方法。
＜４＞前記第１成膜工程及び前記第２成膜工程では、前記真空成膜室と、前記真空成膜室内に配置され、ターゲットを保持するターゲットホルダと、前記ターゲットホルダと向き合って配置され、前記基板を保持する基板ホルダと、前記ターゲットホルダと前記基板との間にプラズマ空間を生成するプラズマ生成部とを備えたスパッタ装置により成膜し、前記第１成膜工程及び前記第２成膜工程を同一の前記真空成膜室内で行う場合には、前記第１成膜工程後前記第２成膜工程前までの間、前記分圧制御工程を行うと共に、前記同一の真空成膜室内において前記ターゲットホルダと前記基板との間にシャッターを配置する、＜１＞又は＜２＞に記載の電子デバイスの製造方法。
＜５＞前記第１層は、導体、半導体又は絶縁体である、＜１＞〜＜４＞の何れか１つに記載の電子デバイスの製造方法。
＜６＞前記第１層は、Ｉｎ,Ｇａ,Ｚｎ及びＳｎのうち少なくとも１種類の元素を含有する半導体層である、＜５＞に記載の電子デバイスの製造方法。
＜７＞前記第１層は、ＩｎｘＧａｙＺｎｚＯδ（x,y,z,δ＞０）を含有する半導体層である、＜６＞に記載の電子デバイスの製造方法。
＜８＞前記基板は、可撓性を有し、前記第１層及び前記第２層は非晶質である、＜７＞に記載の電子デバイスの製造方法。
＜９＞前記第１成膜工程では、半導体からなる前記第１層を成膜し、前記第２成膜工程では、絶縁体からなる前記第２層を成膜する、＜１＞〜＜８＞の何れか１つに記載の電子デバイスの製造方法。
＜１０＞前記第１成膜工程の前に、前記真空成膜室内で前記基板上に酸素不定比性のある酸化物を含有する第３層を成膜する成膜工程を含み、前記第１成膜工程では、前記基板上に前記第３層を介して前記第１層を成膜し、かつ、前記第３層の成膜工程後前記第１成膜工程前までの間、前記第３層を、前記第３層の成膜工程における前記真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する、＜１＞〜＜９＞の何れか１つに記載の電子デバイスの製造方法。
＜１１＞＜１＞〜＜１０＞の何れか１つに記載の電子デバイスの製造方法を用いて、前記第１層として活性層を成膜して作製された、薄膜トランジスタ。
＜１２＞＜１１＞に記載の薄膜トランジスタを備えた、電気光学装置。
＜１３＞＜１１＞に記載の薄膜トランジスタを備えた、センサー。
本発明によれば、簡便に界面の酸素欠損を低減することが可能な電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサーを提供することができた。
本発明の第１実施形態に係る電子デバイスの製造方法の製造手順を示す図である。 本発明の第１実施形態に係る電子デバイスの製造方法における各工程中の基板周囲の酸素分圧の状態を示した図である。 本発明の第１実施形態に係る電子デバイスの製造方法によって得られる電子デバイスの模式図である。 スパッタ装置の一部概略断面図を示す図である。 本発明の第２実施形態に係る薄膜トランジスタであって、トップゲート構造で且つボトムコンタクト型の薄膜トランジスタの一例を示す模式図である。 本発明の第２実施形態に係る薄膜トランジスタであって、トップゲート構造で且つトップコンタクト型の薄膜トランジスタの一例を示す模式図である。 本発明の実施形態に係る薄膜トランジスタであって、ボトムゲート構造で且つトップコンタクト型の薄膜トランジスタの一例を示す模式図である。 本発明の実施例に係る電子デバイスの一例としてのホール素子を示す模式図である。 本発明の実施例に係る電子デバイスの製造方法における各工程中の基板周囲の酸素分圧の状態を示した図である。 非成膜時の真空成膜室内の酸素分圧を変化させて成膜したＩＧＺＯ積層膜の比抵抗値を、横軸を酸素分圧にとりプロットしたものである。 非成膜時の真空成膜室内の酸素分圧を変えて成膜したＩＧＺＯ積層膜のキャリア濃度について、横軸を酸素分圧にしてプロットしたものである。 非成膜時の酸素分圧を８．６×１０−３Ｐａ又は２.８×１０−２Ｐａの酸素分圧にして成膜した、ＩＧＺＯの積層膜２素子の比抵抗について、非成膜時の真空成膜室内の酸素分圧を横軸にプロットしたものである。 非成膜時の酸素分圧を８．６×１０−３Ｐａ又は２.８×１０−２Ｐａの酸素分圧にして成膜した、ＩＧＺＯの積層膜２素子のキャリア濃度について、非成膜時の真空成膜室内の酸素分圧を横軸にプロットしたものである。 比較例４と実施例６の積層膜の比抵抗をプロットした図である。 比較例４と実施例６の積層膜のキャリア濃度をプロットした図である。
以下、本発明の電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサーの一の実施の形態について、図面を用いて説明する。なお、実質的に同様の機能を有するものには、全図面を通して同じ符号を付して説明し、場合によってはその説明を省略することがある。
（第１実施形態）
図１は、本発明の第１実施形態に係る電子デバイスの製造方法の製造手順を示す図である。
−基板の用意−
本発明の第１実施形態に係る電子デバイスの製造方法は、まず図１（Ａ）に示すように基板１０を用意する。基板１０は、後述するプロセスが全て低温（例えば２００℃以下）で行うことが可能なため、可撓性のある樹脂基板等の耐熱性の低い基板も使用でき、幅広い種類の基板を用途に応じて適宜選択できる。
−第１成膜工程−
次に、図１（Ｂ）に示すように、大気と遮断された真空成膜室内で、基板１０上に酸素不定比性のある酸化物を含有する第１層１２を成膜する第１成膜工程を行う。
なお、上記真空成膜室の「真空」とは、成膜室内の真空到達度が、１０−８Ｐａ以上１０−１以下Ｐａである場合をいう。また、「酸化物を含有」とは、第１層１２を構成する構成成分のうち全部又は一部が、酸化物である場合の両方を意味する。
この第１成膜工程では、基板１０上に直接第１層１２を成膜する場合に限定されず、基板１０上に間接的に第１層１２を成膜する場合も含み、間接的に第１層１２を成膜する場合には、例えば基板１０上に成膜された導電体層、半導体層、若しくは絶縁体層上、又これらの積層構造上に成膜する場合が挙げられる。
基板１０上に成膜する第１層１２は、酸素不定比性を有しているものであれば、導体、半導体又は絶縁体のいずれであっても良い。なお、本実施形態において、「導体」とは、比抵抗値が１０-2Ωｃｍ未満の物質を指し、「半導体」とは比抵抗値が１０-2Ωｃｍ以上１０７Ωｃｍ以下の物質を指し、絶縁体とは比抵抗値が１０７ Ωｃｍ超の物質を指す。
第１層１２が導体である場合には、Ａｌ,Ｓｃ,Ｔｉ,Ｍｎ,Ｆｅ,Ｇａ,Ｙ,Ｉｎ,Ｓｎ,Ｈｏ,Ｅｒ,Ｔｍ,Ｙｂ,Ｌｕ,Ｍｇ,Ｃａ,Ｎｉ,Ｚｎ,Ｓｒ及びＢａからなる群から選ばれた少なくとも１種の元素を含有することが好ましい。
第１層１２が半導体である場合には、第１層１２がＡｌ,Ｓｃ,Ｔｉ,Ｍｎ,Ｆｅ,Ｇａ,Ｙ,Ｉｎ,Ｓｎ,Ｈｏ,Ｅｒ,Ｔｍ,Ｙｂ,Ｌｕ,Ｍｇ,Ｃａ,Ｎｉ,Ｚｎ,Ｓｒ及びＢａからなる群から選ばれた少なくとも１種の元素を含有することが好ましく、Ｉｎ,Ｇａ,Ｚｎ及びＳｎのうち少なくとも１種類の元素を含有することがより好ましく、ＩｎｘＧａｙＺｎｚＯδ（x,y,z,δ＞０）を含有することが更に好ましい。
また、第１層１２が絶縁体である場合には、ＩｎＧａＺｎＯ４−δ（δ≧０）,ＳｉＯＮ、ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＭｇＯ、ＴｉＯ２、ＧｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、Ｓｃ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、Ｌｎ２Ｏ３(ランタノイドの酸化物)等又はこれらの化合物を少なくとも二つ以上含有することが好ましい。なお、これら列挙した中でＩｎＧａＺｎＯ４−δ（δ≧０）以外の材料には、酸素欠損量δの表記がないが、例えばヨードメトリーやクーロメトリー等の既存の酸素量決定手法で測定しきれないオーダーであっても多少の酸素不定比性を有していれば、本実施形態の絶縁体として用いることができるものとする。
また、第１層１２は、結晶相、非晶質相、あるいは微結晶を含有する膜において有効であるが、膜の均一性の観点から非晶質であることが好ましい。理由としては、非晶質の膜は大面積にわたって均一な膜を形成し易く、多結晶のような粒界が存在しないため素子特性のバラツキを抑えることが容易だからである。また、例えば非晶質ＩＧＺＯ膜等の非晶質膜であれば、低温(基板温度２００℃以下)で成膜可能であり、基板１０としてプラスチック基板のような可撓性のある樹脂基板上に形成し易い。従って、第１層１２を有する薄膜トランジスタ等の電子デバイスを搭載した樹脂基板を備えるフレキシブルディスプレイ等への適用がより容易となる。
なお、第１層１２が非晶質であるかどうかは、Ｘ線回折測定により確認することが出来る。即ちＸ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、第１層１２は非晶質であると判断することが出来る。
第１層１２の成膜は、例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。
ここで、第１成膜工程中の真空成膜室内の酸素分圧は、特に限定されないが、例えば１．０×１０-1Ｐａ以下１．０×１０-4Ｐａ以上である。
−第２成膜工程−
次に、図１（Ｃ）に示すように、大気と遮断された真空成膜室内で、第１層１２上に当該第１層１２と同一材料又は異なる材料からなる第２層１４を成膜する第２成膜工程を行う。
第２層１４は、第１層１２同様、導体、半導体又は絶縁体のいずれであっても良く、結晶相、非晶質相、あるいは微結晶を含有しても良い。ただし、第１層１２に比べ、第２層１４は特に酸素不定比性のある酸化物を含有していなくてもよい。
第２層１４の成膜方法については、第１層１２と同様の方法が挙げられるが、第２成膜工程中の諸条件、例えば第２成膜工程中の真空成膜室内の酸素分圧は、第１成膜工程中の真空成膜室内の酸素分圧と同一であっても相違していても良い。また、後述する分圧制御工程で使用する酸素分圧よりも高くしてもよい。
ここで、第１成膜工程及び第２成膜工程で使用する「真空成膜室」には、単一の真空成膜室だけでなく、第１真空成膜室及び第１真空成膜室と搬送室を介して接続される第２真空成膜室等の複数の真空成膜室からなる場合を含む。したがって、本発明の第１実施形態に係る電子デバイスの製造方法は、単一の真空成膜室内で第１成膜工程及び第２成膜工程を行っても良いし、第１成膜工程と第２成膜工程を、大気と遮断された搬送室によって接続された２つ以上の真空成膜室内で分けて行われても良い。
なお、大気と遮断された搬送室によって接続された２つ以上の真空成膜室内で成膜を行う場合とは、例えば、第１成膜工程では、第１真空成膜室内で第１層１２を成膜し、第１層１２が積層された基板１０を搬送室を介して第２真空成膜室に搬送し、第２成膜工程では、第２真空成膜室内で第１層１２上に第２層１４を成膜する場合が挙げられる。
単一の真空成膜室内にて全ての成膜工程を行った場合には、基板１０の搬送工程に付随するコストの削減や、成膜工程の時間短縮が期待できる。一方で、大気と遮断された搬送室によって接続された２つ以上の真空成膜室内で成膜を行う場合は、例えば一つの真空成膜室内において必ず特定材料の成膜のみを行うことによって、不純物の混入を防ぎ膜特性の向上が期待できる。
−分圧制御工程−
図２は、本発明の第１実施形態に係る電子デバイスの製造方法における各工程中の基板１０周囲の酸素分圧の状態を示した図である。
図２に示すように、図１（Ｂ）に示す工程と図１（Ｃ）に示す工程までの間、すなわち第１成膜工程後第２成膜工程前までの間は、真空成膜室を含む大気と遮断された室内で、第１層１２を、第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する分圧制御工程を行う。
この分圧制御工程では、第１成膜工程後第２成膜工程前までの間、第１層１２を、第１成膜工程における真空成膜室内の酸素分圧よりも、２．１×１０-3Ｐａ以上高い酸素分圧下に保持することが好ましい。また、絶対値として、５．９×１０-3Ｐａ以上であることが好ましい。理由としては、後述する第１層１２と第２層１４との界面の酸素欠損を確実に低減することが可能となるからである。
なお、「第１成膜工程後第２成膜工程前までの間」とは、酸素欠損を確実に低減するという観点から、第１成膜工程直後第２成膜工程直前までの間であることが好ましいが、第１成膜工程後第２成膜工程前までの少なくとも一部の間であっても良い。
実際、第１成膜工程及び第２成膜工程に使用する成膜装置の種類によっては、第２成膜工程の直前に、第２成膜工程で使用する酸素分圧に切り替えるための時間が必要で、第１成膜工程後第２成膜工程前までの間でも、第２成膜工程で使用する酸素分圧と同じ酸素分圧になっている時間（例えば２〜５秒）が存在する場合がある。このような場合において、第２成膜工程で使用する酸素分圧が、第１成膜工程で使用する酸素分圧以下であると、第１成膜工程後第２成膜工程前までの間のうち、第２成膜工程直前の一期間は、第１層１２を、第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持することにはならないが、第１成膜工程後第２成膜工程前までの間のうち、少なくともその他の期間は、第１層１２を、第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持できる。無論、上記切り替え時間の必要がない成膜装置を用いれば、上述のように第１成膜工程直後第２成膜工程直前までの間、第１層１２を、第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持することも可能である。
また、図２では、第１成膜工程直後に、基板１０周囲の酸素分圧を第１成膜工程における酸素分圧から所定の酸素分圧に急激に高くなるよう制御しているが、徐々に高くなるよう制御しても良い。同様に、基板１０周囲の酸素分圧を当該高くした所定の酸素分圧から、第２成膜工程における酸素分圧に急激に低くなるよう制御しているが、徐々に低くなるよう制御しても良い。
また、第１成膜工程後第２成膜工程前までの間、第１層１２を、真空成膜室を含む大気と遮断された室内で、第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持するには、単一の真空成膜室内で第１成膜工程及び第２成膜工程を行う場合は、当該単一の真空成膜室内のみを第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧に制御する。また、上述のような第１成膜工程と第２成膜工程を、大気と遮断された搬送室によって接続された２つ以上の真空成膜室内で分けて行う場合には、第１真空成膜室内、搬送室内及び第２真空成膜室内の全ての室内を第１成膜工程における第１真空成膜室内の酸素分圧よりも高い酸素分圧に制御する。
−成膜終了−
第２成膜工程後は、第１層１２及び第２層１４が積層された基板１０を、真空成膜室から大気中に取り出す。この結果、図３に示すような、電子デバイス２０を得ることができる。
得られる電子デバイス２０には、例えば薄膜トランジスタ、トンネル接合素子、電気光学装置及びメモリデバイス等が含まれる。
これらの電子デバイスの中で電気光学装置とは、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。
−効果−
ここで、第１成膜工程後第２成膜工程前までの間、基板１０を例えば第１成膜工程と同じ酸素分圧下のまま保持していると、第１層１２の表面から酸素の一部が抜け出し、そのまま第２成膜工程を行うと、第１層１２の表面（第１層１２と第２層１４との界面）からは酸素の出入りが抑制され、第１層１２の表面から一部の酸素が抜け出した状態、すなわち酸素欠損量が大きい状態で第１層１２表面の酸素含有量がほぼ固定されてしまう。
これに対し、本発明の第１実施形態の電子デバイス２０の製造方法によれば、第１成膜工程後第２成膜工程前までの間は、真空成膜室を含む大気と遮断された室内で、第１層１２を、第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する分圧制御工程を行うことによって、第１成膜工程後第２成膜工程前までの間に第１層１２の表面から酸素の一部が抜け出すことが抑制される。この後は、第２成膜工程により第２層１４が第１層１２上に成膜されるため、第１層１２の表面（第１層１２と第２層１４との界面）からは酸素が抜け難くなり、酸素欠損量がゼロ又は小さい状態で第１層１２表面の酸素含有量がほぼ固定される。
従って、第１層１２と第２層１４との界面の欠陥としての酸素欠損を低減した電子デバイス２０を得ることができる。
そして、このような製造方法の場合、プラズマ照射処理に比べ、特別な機構と高度な知識を必要としないため、簡便に第１層１２と第２層１４との界面の欠陥を低減した電子デバイス２０を得ることが可能となる。また、プラズマ照射処理に比べ、プラズマを直接第１層１２表面に照射しないため、当該第１層１２表面にプラズマダメージを与えることを抑制でき、プラズマダメージによる第１層１２と第２層１４との界面の欠陥を低減することができる。
また、第１層１２をアニールする場合に比べ、第１層や第２層の材料にもよるが、例えば非晶質ＩＧＺＯ等を第１層１２及び第２層１４の材料とする場合、低温で(例えば２００℃以下のプロセス温度)で製造方法の全工程を実施することが可能となる。従って、基板１０として、可撓性のある樹脂基板等の耐熱性の低い基板も使用でき、幅広い種類の基板を用途に応じて適宜選択できる。
−その他の工程−
本発明の第１実施形態に係る電子デバイス２０の製造方法では、以上の工程の他に様々な工程を適宜追加することが可能である。
例えば、第１成膜工程の前に、真空成膜室内で基板１０上に酸素不定比性のある酸化物を含有する第３層（不図示）を成膜する成膜工程を追加することができ、この場合には、第１成膜工程で、基板１０上に第３層を介して第１層１２を成膜し、かつ、第３層の成膜工程後第１成膜工程前までの間、第３層を、第３層の成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する。
同様に、第２成膜工程の後に、真空成膜室内で第２層１４上に第４層（不図示）を成膜する成膜工程を追加することができる。そして、第２層１４が酸素不定比性のある酸化物を含有する場合には、第２層１４の成膜工程後第４層の成膜工程前までの間、第２層１４を、第２層１４の成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する。
このように、３層以上の複数の層構造からなる電子デバイスにおいて、酸素不定比性のある酸化物の層上に所定の層を積層する場合には、本発明の第１実施形態に係る電子デバイスの製造方法を適用することが可能である。
ここで、図３に示す電子デバイス２０を含め、複数の層構造からなる電子デバイスにおいて、層構造の最上層が、酸素不定比性のある酸化物を含有する場合には、電子デバイスが大気中に取り出されると、大気中の酸素分圧は、２．０×１０4Ｐａ程度と真空成膜室内の酸素分圧に比べ非常に高く、かつ当該最上層は大気中に露出しているため、当該最上層に酸素が入り、当該最上層の酸素欠損は補償され得るので、上述のような分圧制御工程は必要としない。
ただし、第１成膜工程後第２成膜工程前までの間に、一旦基板１０を大気中に取り出しても、上述のような分圧制御工程は必要である。なぜなら、基板１０上に成膜された第１層１２の表面は、大気中に取り出すことによって酸素欠損が補償されても、基板１０を再度真空成膜室内に入れると、その酸素分圧の低さによって、第１層１２表面から酸素が抜けるからでる。したがって、上述の分圧制御工程の「第１成膜工程後第２成膜工程前までの間」とは、第１成膜工程後第２成膜工程前までの間に一旦基板１０を大気中に取り出す場合も含むものとする。
また、本第１実施形態では、酸素欠損を有する酸化物について有効である場合を説明したが、過剰酸素を有する酸化物についても有効である。
また、第１成膜工程及び第２成膜工程は、以下のようなスパッタ装置により成膜することができる。
図４は、スパッタ装置の一部概略断面図を示す図である。
図４に示すように、スパッタ装置１００は、基板１０を保持すると共に基板１０を所定温度に加熱することができるヒーター１０２Ａを内部に備えた静電チャック等の基板ホルダ１０２と、プラズマを発生させるプラズマ電極（カソード電極）１０４と、基板ホルダ１０２とターゲットホルダであるプラズマ電極１０４との間に出入自在なシャッター１０６と、それらを内包する真空成膜室１０８から概略構成されている。なお、このプラズマ電極１０４は、ターゲットＴを保持するターゲットホルダに相当する。
基板１０には、基板１０の電位を制御するための電源１１０が接続されている。
また、基板ホルダ１０２とプラズマ電極１０４とは互いに対向するように離間配置され、プラズマ電極１０４上に成膜する膜の組成に応じた組成のターゲットＴが装着されるようになっている。プラズマ電極１０４は高周波電源１１２に接続されている。
なお、プラズマ電極１０４と高周波電源１１２をプラズマ生成部という。また、図４では、基板ホルダ１０２とプラズマ電極１０４とは対向、すなわち基板ホルダ１０２の面とプラズマ電極１０４の面が平行して互いに向かい合っているが、基板ホルダ１０２の面とプラズマ電極１０４の面が平行ではなくある角度を持って向かい合っていても良い。
真空成膜室１０８には、真空成膜室１０８内に成膜に必要なガス（成膜ガス）Ｇを導入するガス導入管１１４と、真空成膜室１０８内のガスの排気Ｖを行うガス排出管１１６とが取り付けられている。ガスＧとしては、Ａｒ／Ｏ２混合ガス等が使用される。また、真空成膜室１０８は接地されている。
真空成膜室１０８の底面１０８Ａに、プラズマ電極１０４を囲むように立設されたアースシールドすなわち接地部材１１８が設けられている。この接地部材１１８は、プラズマ電極１０４から側方或いは下方に向けて真空成膜室１０８に放電しないようにするためのものである。
成膜時には、シャッター１０６をターゲット上から退避させた状態で、高周波電源１１２によりプラズマ電極１０４に高周波の交流電圧が印加され、真空成膜室１０８とプラズマ電極１０４とがそれぞれアノードとカソードとして作用して両者間に放電が生じ、真空成膜室１０８内に導入されたガスＧがプラズマ化され、Ａｒイオン等のプラスイオンＩｐが生成される。生成されたプラスイオンＩｐはターゲットＴをスパッタする。プラスイオンＩｐにスパッタされたターゲットＴの構成元素Ｔｐは、ターゲットから放出され中性あるいはイオン化された状態で基板１０に蒸着される。この蒸着を所定時間実施することで、所定厚の膜が成膜される。図中、符号Ｐがプラズマ空間を示している（ただし、成膜時には、シャッター１０６が退避されているため、シャッター１０６上部の空間もプラズマ空間である）。
そして、このようなスパッタ装置１００を用いて、上述の第１成膜工程及び第２成膜工程を同一の真空成膜室１０８内で行う場合には、第１成膜工程後第２成膜工程前までの間、分圧制御工程を行う他、シャッター１０６を移動し、このシャッター１０６を真空成膜室１０８内においてターゲットホルダと基板１０との間に配置する。
このような工程を、本発明の第１実施形態に係る電子デバイス２０の製造方法に追加することで、第１成膜工程後第２成膜工程前までの間、ターゲットホルダ上の空間にプラズマＰが発生していても、基板１０側に向かうプラズマＰはシャッター１０６によって遮断されるため、シャッター１０６上部にある基板１０に積層された第１層１２表面にプラズマダメージを与えることを防止することができる。また、成膜に使用したスパッタ装置１００はシャッター１０６を挿入することで、プラズマの電位を０Ｖにすることができ、加速電位の観点からもプラズマダメージが防止される。
この結果、プラズマダメージによる第１層１２と第２層１４との界面の欠陥をより低減することができる。
なお、シャッター１０６は、ターゲットホルダと基板１０との間に一個配置される場合を説明したが、カソード用のシャッターと、基板１０用のシャッターが別々にある場合には、より確実にプラズマダメージを防止するという観点から、その両方をターゲットホルダと基板１０との間に配置することが好ましい。
（第２実施形態）
次に、第２実施形態では、図３に示す電子デバイス２０として薄膜トランジスタを一例に挙げて、電子デバイス２０についてより具体的に説明する。
本発明の第２実施形態に係る薄膜トランジスタは、少なくとも、ゲート電極、ゲート絶縁層、活性層、ソース電極及びドレイン電極を有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。
薄膜トランジスタの素子構造としては、ゲート電極の位置に基づいた、いわゆる逆スタガ構造（ボトムゲート型とも呼ばれる）及びスタガ構造（トップゲート型とも呼ばれる）のいずれの態様であってもよい。また、活性層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。
なお、トップゲート型とは、ゲート絶縁層の上側にゲート電極が配置され、ゲート絶縁層の下側に活性層が形成された形態であり、ボトムゲート型とは、ゲート絶縁層の下側にゲート電極が配置され、ゲート絶縁層の上側に活性層が形成された形態である。また、ボトムコンタクト型とは、ソース・ドレイン電極が活性層よりも先に形成されて活性層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。
図５は、本発明の第２実施形態に係る薄膜トランジスタであって、トップゲート構造で且つボトムコンタクト型の薄膜トランジスタの一例を示す模式図である。薄膜トランジスタ２００は、基板１０上にソース電極２０４及びドレイン電極２０６が互いに離間して設置され、更にこれらの上に活性層２０８を積層し、当該活性層２０８上にゲート絶縁層２１０と、ゲート電極２１２とを順に積層した構成である。
また、図６は、本発明の第２実施形態に係る薄膜トランジスタであって、トップゲート構造で且つトップコンタクト型の薄膜トランジスタの一例を示す模式図である。薄膜トランジスタ３００は、基板１０の表面上に活性層３０２を積層し、活性層３０２上にソース電極３０４及びドレイン電極３０６が互いに離間して設置され、更にこれらの上にゲート絶縁層３０８と、ゲート電極３１０とを順に積層した構成である。
また、図７は、本発明の実施形態に係る薄膜トランジスタであって、ボトムゲート構造で且つトップコンタクト型の薄膜トランジスタの一例を示す模式図である。薄膜トランジスタ４００は、基板１０の上にゲート電極４０２と、ゲート絶縁層４０４と、活性層４０６とを順に積層して有し、活性層４０６の表面上にソース電極４０８及びドレイン電極４１０が互いに離間して設置された構成である。
なお、本発明の第２実施形態に係る薄膜トランジスタは、上記以外にも、様々な構成をとることが可能であり、適宜、活性層上に保護層や基板上に絶縁層等を備える構成であってもよい。
次に、本発明の実施形態に係る薄膜トランジスタの製造方法について、図５に示すようなトップゲート構造で且つボトムコンタクト型の薄膜トランジスタ２００を例に挙げて説明する。
−基板の用意−
まず、薄膜トランジスタ２００を形成するための基板１０を用意する。
基板１０の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することが出来る。基板１０の構造は単層構造であってもよいし、積層構造であってもよい。
基板１０の材質は特に限定はなく、例えばＹＳＺ(イットリウム安定化ジルコニウム)、ガラス等の無機基板や、可撓性を有する基板として、飽和ポリエステル／ポリエチレンテレフタレート（ＰＥＴ）系樹脂基板、ポリエチレンナフタレート（ＰＥＮ）樹脂基板、架橋フマル酸ジエステル系樹脂基板、ポリカーボネート（ＰＣ）系樹脂基板、ポリエーテルスルフォン（ＰＥＳ）樹脂基板、ポリスルフォン（ＰＳＦ,ＰＳＵ）樹脂基板、ポリアリレート（ＰＡＲ）樹脂基板、環状ポリオレフィン（ＣＯＰ,ＣＯＣ）樹脂基板、セルロース系樹脂基板、ポリイミド（ＰＩ）樹脂基板、ポリアミドイミド（ＰＡＩ）樹脂基板、マレイミド−オレフィン樹脂基板、ポリアミド（ＰＡ）樹脂基板、アクリル系樹脂基板、フッ素系樹脂基板、エポキシ系樹脂基板、シリコーン系樹脂フィルム基板、ポリベンズアゾール系樹脂基板、エピスルフィド化合物による基板、液晶ポリマー（ＬＣＰ）基板、シアネート系樹脂基板、芳香族エーテル系樹脂基板、酸化ケイ素粒子との複合プラスチック材料からなる基板、金属ナノ粒子、無機酸化物ナノ粒子、無機窒化物ナノ粒子などのナノ粒子との複合プラスチック材料からなる基板、金属系・無機系のナノファイバーおよびマイクロファイバーとの複合プラスチック材料からなる基板、カーボン繊維、カーボンナノチューブとの複合プラスチック材料からなる基板、ガラスフェレーク、ガラスファイバー、ガラスビーズとの複合プラスチック材料からなる基板、粘土鉱物や、雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと上記単独有機材料との間に少なくとも１回の接合界面を有する積層プラスチック材料からなる基板、無機層（例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＯｘＮｙ）と有機層を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板、ステンレスと異種金属を積層した金属多層基板、アルミニウム基板、表面に酸化処理（例えば、陽極酸化処理）を施すことで、表面の絶縁性を向上してある酸化被膜付きのアルミニウム基板などが挙げられる。
また、本発明における基板の厚みは５０μｍ以上５００μｍ以下であることが好ましい。基板の厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。又、基板の厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルディスプレイ用基板としての使用がより容易となる。
−ソース・ドレイン電極の形成−
次に、基板１０上に、ソース・ドレイン電極２０４,２０６を形成する。
具体的には、ソース・ドレイン電極２０４,２０６となる導電膜を、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。前記導電膜の膜厚は成膜性、エッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上１００ｎｍ以下とすることがより好ましい。次いで前記導電膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ソース電極・ドレイン電極２０４,２０６を形成する。この際、ソース・ドレイン電極２０４,２０６及びこれらの電極２０４,２０６に接続する配線を同時にパターンニングすることが好ましい。
ソース・ドレイン電極２０４,２０６は、高い導電性を有するものを用いる。例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ,Ａｕなどの金属、Ａｌ−Ｎｄ,ＡＰＣ（(株)フルヤ金属製のＡｇ合金）、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ＩＴＯ)、酸化亜鉛インジウム(ＩＺＯ)等の金属酸化物導電膜等を用いて形成することが出来る。ソース・ドレイン電極２０４,２０６としてはこれらの導電膜を単層構造又は２層以上の積層構造として用いることが出来る。
−活性層の形成（第１成膜工程）−
次に、大気と遮断された真空成膜室内で、基板１０上及びソース・ドレイン電極２０４,２０６上に、酸素不定比性のある酸化物を含有する第１層１２としての活性層２０８を形成する。
具体的には、まず活性層２０８となる酸化物半導体膜を成膜する第１成膜工程を行う。この第１成膜工程では、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。次いで前記酸化物半導体膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、活性層２０８を形成する。
活性層２０８の厚みは、５ｎｍ以上２００ｎｍ以下程度が好ましい。これは、５ｎｍ以下では、均一性の良好な膜が得られない可能性があるためである。
活性層２０８の構成材料は、上述した第１層１２が半導体である場合の材料を適宜選択できる。
−分圧制御工程−
次に、第１成膜工程後、後述する第２層１４としてのゲート絶縁層２１０を成膜する第２成膜工程前までの間は、真空成膜室を含む大気と遮断された室内で、第１層１２としての活性層２０８を、第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する分圧制御工程を行う。
なお、この分圧制御工程は、上述の酸化物半導体膜のパターニングの間も行われることが好ましい。
−ゲート絶縁層の形成（第２成膜工程）−
次に、活性層２０８上に、第２層１４としてのゲート絶縁層２１０を形成する。
具体的には、まずゲート絶縁層２１０となる絶縁膜を成膜する第２成膜工程を行う。この第２成膜工程では、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。成膜した前記絶縁膜はフォトリソグラフィー及びエッチングによって所定の形状にパターンニングし、ゲート絶縁層２１０を形成する。
なお、ゲート絶縁層２１０は、リーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁層２１０の厚みが大きすぎると駆動電圧の上昇を招いてしまう。ゲート絶縁層２１０の厚みは材質にもよるが、１０ｎｍ以上１０μｍ以下が好ましく、５０ｎｍ以上１０００ｎｍ以下がより好ましく、１００ｎｍ以上４００ｎｍ以下が特に好ましい。また、ゲート絶縁層２１０としては成膜した膜を単層構造又は２層以上の積層構造として用いることが出来る。
ゲート絶縁層２１０は、高い絶縁性を有するものが好ましい。例えばＳｉＮｘ、ＩｎＧａＺｎＯ４−δ（δ≧０）、ＳｉＯＮ、ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＭｇＯ、ＴｉＯ２、ＧｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、Ｓｃ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、Ｌｎ２Ｏ３(ランタノイドの酸化物)等の絶縁膜又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。
−ゲート電極の形成−
次に、ゲート絶縁層２１０上にゲート電極２１２を形成する。
具体的には、ゲート電極２１２となる導電膜を、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。前記導電膜の膜厚は成膜性、エッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上２００ｎｍ以下とすることがより好ましい。成膜後は、エッチング又はリフトオフ法により所定の形状にパターンニングし、ゲート電極２１２を形成する。この際、ゲート電極２１２及びゲート配線を同時にパターンニングすることが好ましい。
ゲート電極２１２は、高い導電性を有するものが好ましい。例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕなどの金属、Ａｌ−Ｎｄ,ＡＰＣ((株)フルヤ金属製のＡｇ合金）、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ＩＴＯ)、酸化亜鉛インジウム(ＩＺＯ)等の金属酸化物導電膜等を用いる。ゲート電極２１２としてはこれらの導電膜を単層構造又は２層以上の積層構造として用いることもできる。
−効果−
ここで、第１層１２が酸化物半導体からなる活性層２０８である場合には、上記[背景技術]の欄で示したものの他（閾値シフトの発生）、第１層１２の酸素欠損によって比抵抗、キャリア濃度、キャリア移動度が大きく変化することが知られている(A. Takagi, et al., Thin Solid Films, 486 (2005) 38, H. Hosono, J. Non-cryst Solid, 352 (2006) 851参照）。これは、酸素欠陥によって生じるキャリアが酸化物の伝導機構に支配的であるためである。
そのため、一般的に活性層２０８となる酸化物半導体膜を成膜する際には、成膜時の酸素分圧を制御し、膜中の酸素欠損を制御することで、酸化物半導体膜の電気伝導特性を制御する手法が用いられる。しかしながら、酸化物半導体膜成膜後の真空成膜室内の酸素分圧を制御する手法に関してはこれまで検討されていなかった。
本発明の第２実施形態に係る電子デバイスの製造方法は、真空成膜室内において酸化物半導体膜の成膜を行い、その後該真空成膜室内の酸素分圧を制御することで、酸化物半導体膜表面の酸素欠損を制御する技術であり、それに伴って該酸化物半導体膜の比抵抗、キャリア濃度を制御することが可能である。
具体的には、第１成膜工程後第２成膜工程前までの間、真空成膜室を含む大気と遮断された室内で、第１層１２としての活性層２０８を、第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する分圧制御工程を行うことで、活性層２０８表面の酸素欠損の増大を抑制することが可能である。また、活性層２０８表面に生じる余剰キャリアの発生を抑制することが可能である。そして、分圧制御工程後は、ゲート絶縁層２１０となる絶縁膜を成膜すれば、活性層２０８表面の酸素欠損の増大が低減された状態が維持（酸素含有量が固定）された積層膜が得られる。このように作製した積層膜を備える薄膜トランジスタ２００は、活性層２０８とゲート絶縁層２１０界面の欠陥準位の増大が抑制されているため、閾値シフト等のデバイス劣化が極めて少ない。また、活性層２０８表面からの余剰キャリアの発生を抑制しているために、ノーマリーオフの薄膜トランジスタを作製することが容易になる。ノーマリーオフの薄膜トランジスタとは、試料に印加するゲート電圧が０Ｖの時にオフと成るようなスイッチング素子のことを指し、ノーマリーオンのトランジスタに比べ低消費電力であり、より需要が高い。
−薄膜トランジスタの変形例−
本発明の第２実施形態に係る電子デバイスの製造方法は、異なる電気特性を持つ複数の酸化物半導体膜の積層から成る活性層を有する薄膜トランジスタ(特開２００７−７３７０１参照)において、当該複数の積層膜を成膜する場合にも有効である。この場合、第１層１２及び第２層１４共に酸化物半導体膜となる。
具体的には、真空成膜室内において基板上に酸化物半導体膜の成膜する第１成膜工程を行い、第１成膜工程後の該真空成膜室内における酸素分圧を該酸化物半導体膜の成膜時よりも高めた状態にした後（第１層１２としての活性層２０８を、第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する）、再び異なる電気特性を示す酸化物半導体膜を成膜すれば、酸化物半導体膜と酸化物半導体膜の界面における酸素欠損の低減が可能である。このような酸化物半導体膜の積層膜を活性層に有する薄膜トランジスタは、本発明の第２実施形態に係る電子デバイスの製造方法を用いずに順次成膜した酸化物半導体膜の積層膜を活性層に有する薄膜トランジスタと比較して、閾値シフト等のデバイス劣化因子及び余剰キャリアの発生を低減し、安定性が高くなる。
また、本発明の第２実施形態に係る電子デバイスの製造方法は、酸化物絶縁体膜の成膜に対しても有効である。例えば、図７に示すようなボトムゲート構造の薄膜トランジスタ４００では、基板１０上にゲート電極４０２を有する構造体の上に酸化物絶縁体膜からなるゲート絶縁層４０４と活性層４０６を順次成膜する場合がある。そして、このような構成の場合、ゲート絶縁層４０４を構成する酸化物絶縁体膜の酸素欠損が増大することによって、ゲートリーク電流が増大するなど、絶縁特性が酸素欠損によって変化することが知られている(K. Shiraishi, et al., Thin Solid Films 508 (2006) 305-310参照)。
そこで、本発明の第２実施形態に係る電子デバイスの製造方法である、該構造体上に、第１層１２としてのゲート絶縁層４０４となる酸化物絶縁体膜を成膜する第１成膜工程を行った後、第２層１４としての活性層４０６となる半導体膜を成膜する第２成膜工程までの間、ゲート絶縁層４０４を、真空成膜室を含む大気と遮断された室内で、第１成膜工程における真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する分圧制御工程を行うことで、ゲート絶縁層４０４表面の酸素欠損を低減でき、その後活性層４０６を構成する半導体膜を成膜することにより、ゲート絶縁層４０４と活性層４０６の界面の欠陥準位を低減でき、絶縁耐性が高く、良好な安定性を示す薄膜トランジスタの提供が可能になる。
なお、このような酸化物絶縁体膜からなるゲート絶縁層４０４は、ＩｎＧａＺｎＯ４−δ（δ≧０）、ＳｉＯＮ、ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＭｇＯ、ＴｉＯ２、ＧｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、Ｓｃ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、Ｌｎ２Ｏ３(ランタノイドの酸化物)等の絶縁膜又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。また、この場合、活性層４０６は、酸化物である必要はなく、例えばアモルファスシリコン、低温多結晶シリコン等のIV族系半導体や、ＧａＡｓ,ＧａＮ,ＩｎＰ,ＳｉＣなどの化合物半導体、ダイヤモンド等のカーボン系半導体、金属酸化物半導体又はペンタセン等の有機半導体等の半導体材料を用いることができる。
なお、本発明の第２実施形態に係る電子デバイスが、図６に示すようなトップコンタクト型の薄膜トランジスタ３００であり、活性層３０２を第１層１２とし、ゲート絶縁層３０８を形成する前に、活性層３０２上にソース・ドレイン電極３０４,３０６を形成する場合、活性層３０２を形成した後ソース・ドレイン電極３０４,３０６を形成する前までの間だけでなく、ソース・ドレイン電極３０４,３０６を形成した後ゲート絶縁層３０８を形成する前までの間も、活性層３０２の一部が露出する。従って、このような場合には、上述の分圧制御工程をそれぞれの非成膜時（成膜中断時）において行うことが好ましい。図７のトップコンタクト型の薄膜トランジスタ３００の場合も同様である。ただし、トップコンタクト型の薄膜トランジスタの場合でも、活性層３０２上にゲート絶縁層３０８を先に形成し、後にコンタクトホールを開けてソース・ドレイン電極３０４,３０６を形成するような場合にはこの限りでない（１回の分圧制御工程だけでも良い）。
また、本発明の第２実施形態に係る電子デバイスは、薄膜トランジスタである場合を説明したが、本発明の第２実施形態に係る電子デバイスの製造方法はトンネル接合素子をはじめとする酸化物絶縁体層と電極層からなる電子デバイスにも有効である。本発明の第２実施形態に係る電子デバイスの製造方法を用いることによって、磁気抵抗比の向上、リーク電流の減少、及びそれに付随するノイズの低減が期待できるからである。
以下に、本発明に係る電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサーについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。
図８（Ａ）は、本発明の実施例に係る電子デバイスの一例としてのホール素子を示す模式図である。図８（Ｂ）は、図８（Ａ）のホール素子の比較例を示す模式図である。
図８（Ａ）に示すように、本実施例では、上述した電子デバイスの製造方法を用い、単一の真空成膜室内で基板５０２上に、以下の表１のような成膜条件でＩｎ,Ｇａ,Ｚｎ及びＯから成る第１層５０４、第２層５０６及び第３層５０８（複合酸化物半導体(ＩＧＺＯ)の積層膜５１０）を順次形成し、これら積層膜５１０に電気特性評価のため４端子電極を蒸着法によって接合したホール素子５００を６通り作製した。基板５０２としては、合成石英ガラス基板(コバレントマテリアル社製、品番Ｔ−４０４０)を用いた。
Figure 2011243631
図９は、本発明の実施例に係る電子デバイスの製造方法における各工程中の基板５０２周囲の酸素分圧の状態を示した図である。
図９に示すように、これら６通りのホール素子５００は、ＩＧＺＯ積層膜５１０を形成するにあたって、第１層５０４の成膜工程後第２層５０６の成膜工程までの間、及び第２層５０６の成膜工程後第３層５０８の成膜工程までの間、１分間真空成膜室内の酸素分圧を、以下の１．０×１０−７Ｐａ〜２.８×１０−２Ｐａの間のある酸素分圧に制御してそれぞれ実施例１〜３又は比較例１〜３の素子として作製している。
表２に、各実施例及び比較例の素子における、非成膜時（第１層５０４の成膜工程後第２層５０６の成膜工程までの間、及び第２層５０６の成膜工程後第３層５０８の成膜工程までの間）の制御した酸素分圧の値を示す。なお、表２では、この非成膜時の酸素分圧と、第１層５０４及び第２層５０６の成膜時の酸素分圧との対比の欄も設けている。
Figure 2011243631
また、比較として、図８（Ｂ）に示すように、上述のような非成膜時に分圧制御を用いず、第１層５０４,第２層５０６,第３層５０８と全く同じ条件下でＩＧＺＯ単独膜６０２を、基板５０２上に７０ｎｍ成膜して、ホール素子６００を作製した。異なるのは成膜を途切れさせることなく連続で成膜を行ったという点である。
そして、各ホール素子５００,６００について、ホール測定装置(東陽テクニカ社製)を用い、van der pauw法によって、比抵抗、キャリア濃度及びホール移動度を評価した。
図１０は、非成膜時の真空成膜室内の酸素分圧を変化させて成膜したＩＧＺＯ積層膜５１０の比抵抗値を、横軸を酸素分圧にとりプロットしたものである。なお、ＩＧＺＯ単独膜６０２の比抵抗値は、約１．３×１０Ω・ｃｍであった。
酸素分圧を４.４×１０−３Ｐａ以下にした比較例１,２,３についてはＩＧＺＯ単独膜６０２と比較して比抵抗が一桁以上低下していることがわかる。この結果から、二層以上の膜を成膜中断を挟んで成膜する際、成膜中断時（非成膜時）の酸素分圧によってＩＧＺＯ膜界面の酸素欠損が変化することが明らかとなった。特に成膜中断時の酸素分圧を、成膜時の酸素分圧と同じにした場合にも低抵抗化が起こることから、成膜中断時の酸素分圧を一切制御しなかった場合（成膜時の酸素分圧をそのまま保持した場合）には、膜の低抵抗化が起こり所望の電気特性が得られないことを意味している。
一方で、成膜中断時の真空成膜室における酸素分圧を４.４×１０−３Ｐａ超にした実施例１,２,３についてはＩＧＺＯ単独膜６０２と同等の比抵抗を示した。このことから成膜中断時に起こる、ＩＧＺＯ膜表面の酸素欠損の増加は、成膜中断時の酸素分圧を、成膜時よりも高めることで抑制させることが可能であることが明らかとなった。
なお、ＩＧＺＯ単独膜６０２の比抵抗値が、約１．３×１０Ω・ｃｍであったことから、ＩＧＺＯ積層膜５１０の比抵抗値が、ＩＧＺＯ単独膜６０２の比抵抗値により近い値の範囲の例えば１．３Ω・ｃｍ以上１．３×１０３Ω・ｃｍ以下の範囲内（図中のエラーバー）にあることが好ましく、この比抵抗値の下限値に対応する酸素分圧は、４.４×１０−３Ｐａよりも多少高い４.７×１０−３Ｐａとなる（図中○印）。また、確実性の観点から、実施例１の非成膜時の酸素分圧から成膜時の酸素分圧４.４×１０−３Ｐａを差引いた２．１×１０−３Ｐａ以上、非成膜時の酸素分圧を成膜時より高くすることが好ましい。
図１１は、非成膜時の真空成膜室内の酸素分圧を変えて成膜したＩＧＺＯ積層膜５１０のキャリア濃度について、横軸を酸素分圧にしてプロットしたものである。なお、ＩＧＺＯ単独膜６０２のキャリア濃度は、約４．２×１０１６ｃｍ−３であった。
非成膜時の真空成膜室内の酸素分圧を４.４×１０−３Ｐａ超にすることで、キャリア濃度はほぼ一定値をとっている様子がわかる(実施例１,２,３)。この酸素分圧４.４×１０−３Ｐａ超の領域におけるキャリア濃度は、連続成膜にて得られたＩＧＺＯ単独膜６０２のキャリア濃度とほぼ同等の値である。従ってこのことは、非成膜時の酸素分圧を成膜時よりも高めることで、ＩＧＺＯ膜界面の酸素欠損がＩＧＺＯ単独膜６０２の膜中と同程度になり、酸素欠損増大による余剰キャリアの発生を抑制していることを意味している。
次に、実施例４、５として、実施例１とは成膜時の酸素分圧のみを４.４×１０−３Ｐａから２.２×１０−３Ｐａに変化させ、非成膜時の真空成膜室内の酸素分圧を８．６×１０−３Ｐａ又は２.８×１０−２Ｐａの酸素分圧にしたＩＧＺＯ積層膜（第１層、第２層、第３層）を基板上に有するホール素子を２つ作製した。比較のため、第１,２,３層と全く同じ組成、成膜条件で同基板上にＩＧＺＯ単独膜を７０ｎｍ成膜した。実施例４，５と比較対象になるＩＧＺＯ単独膜の比抵抗は約２．９×１０−２Ω・ｃｍ、キャリア濃度は約１．２×１０１９ｃｍ−３であった。
図１２は、非成膜時の酸素分圧を８．６×１０−３Ｐａ又は２.８×１０−２Ｐａの酸素分圧にして成膜した、ＩＧＺＯの積層膜２素子の比抵抗について、非成膜時の真空成膜室内の酸素分圧を横軸にプロットしたものである。図１３は、非成膜時の酸素分圧を８．６×１０−３Ｐａ又は２.８×１０−２Ｐａの酸素分圧にして成膜した、ＩＧＺＯの積層膜２素子のキャリア濃度について、非成膜時の真空成膜室内の酸素分圧を横軸にプロットしたものである。
図１２によると、非成膜時の真空成膜室内の酸素分圧を成膜時より高めることで積層膜の比抵抗値は、単独膜の比抵抗値とほぼ一致していることがわかる。また、図１３によると、非成膜時の真空成膜室内の酸素分圧を成膜時より高めることで、積層膜のキャリア濃度は、単独膜のキャリア濃度とほぼ一致していることがわかる。この事実は、非成膜時の真空成膜室内の酸素分圧を高めることで、ＩＧＺＯ膜界面の酸素欠損がＩＧＺＯ単独膜の膜中と同程度になり、余剰キャリアの発生を抑制していることを意味している。また、非成膜時の酸素分圧を制御することによる酸素欠損制御手法が、異なる成膜条件で成膜した酸化物半導体の積層膜においても可能な、普遍的な制御技術であることを示している。
次に、上述した電子デバイスの製造方法を用い、以下表３のような各層の組成及び成膜時の酸素分圧を変調したＩＧＺＯ積層膜を有したホール素子を２通り作製した。２通りのうち、一方は、このような組成・酸素変調を施した積層膜について、各層成膜中の酸素分圧と各層成膜工程後（非成膜時）の酸素分圧が同じである比較例４のホール素子であり、他方は、各層成膜中の酸素分圧よりも各層成膜工程後の酸素分圧を２.８×１０−２Ｐａに高めた実施例６のホール素子である。なお、基板及び評価方法は上述した実施例・比較例と同様である。膜組成及び、成膜中の酸素分圧は比較例４、実施例６共に全く同じである。表４に、比較例４と実施例６の成膜時と非成膜時の酸素分圧を示す。
Figure 2011243631
Figure 2011243631
図１４は、比較例４と実施例６の積層膜の比抵抗をプロットした図である。また、図１５は、比較例４と実施例６の積層膜のキャリア濃度をプロットした図である。
図１４に示すように、比較例４に対して、実施例６の方が比抵抗値は一桁弱高くなっていることが分かる。また、図１５に示すように、比較例４に対して、実施例６の方がキャリア濃度は一桁弱低くなっていることが分かる。これらの結果は、非成膜時の酸素分圧を高めることで、膜組成及び成膜時の酸素分圧を変調した積層膜においても、各ＩＧＺＯ膜界面の酸素欠損の増大による低抵抗化を抑制し、かつ、余剰キャリアの発生を抑制していることを意味している。
また、実施例６の第３層のみの比抵抗値を測定すると、１．４×１０７Ω・ｃｍであることを確認した。この結果、図１４の比抵抗値を考慮すると、実施例６に係るＩＧＺＯ積層膜は、半導体の層の上に絶縁体の層を有していることになり、このような半導体の層と絶縁体の層の層構成においても半導体の層の余剰キャリアの発生を抑制できることがわかった。
１０ 基板
１２ 第１層
１４ 第２層
２０ 電子デバイス
１００ スパッタ装置
１０２ 基板ホルダ
１０４ プラズマ電極（ターゲットホルダ）
１０６ シャッター
１０８ 真空成膜室
２００ 薄膜トランジスタ
２０８ 活性層（第１層）
２１０ ゲート絶縁層（第２層）
３００ 薄膜トランジスタ
３０２ 活性層（第１層）
３０８ ゲート絶縁層（第２層）
４００ 薄膜トランジスタ
４０４ ゲート絶縁層（第２層又は第１層）
４０６ 活性層（第１層）
５００ ホール素子（電子デバイス）
５０２ 基板
５０４ 第１層（第３層）
５０６ 第２層（第１層）
５０８ 第３層（第２層）
６００ ホール素子（電子デバイス）

Claims (13)

  1. 大気と遮断された真空成膜室内で、基板上に酸素不定比性のある酸化物を含有する第１層を成膜する第１成膜工程と、
    前記第１層上に前記第１層と同一材料又は異なる材料からなる第２層を成膜する第２成膜工程と、
    前記第１成膜工程後前記第２成膜工程前までの間、前記第１層を、前記真空成膜室を含む大気と遮断された室内で、前記第１成膜工程における前記真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する分圧制御工程と、
    を有する電子デバイスの製造方法。
  2. 前記分圧制御工程では、前記第１成膜工程後前記第２成膜工程前までの間の酸素分圧を、前記第１成膜工程における酸素分圧に比べ、２．１×１０-3Ｐａ以上高くした、
    請求項１に記載の電子デバイスの製造方法。
  3. 前記真空成膜室は、第１真空成膜室及び前記第１真空成膜室と搬送室を介して接続される第２真空成膜室を含み、
    前記第１成膜工程では、前記第１真空成膜室で前記第１層を成膜し、
    前記第２成膜工程では、前記第２真空成膜室で前記第２層を成膜し、
    前記分圧制御工程では、前記第１真空成膜室内、前記搬送室内、及び前記第２真空成膜室内の酸素分圧を、前記第１成膜工程における前記第１真空成膜室内の酸素分圧よりも高くする、
    請求項１又は請求項２に記載の電子デバイスの製造方法。
  4. 前記第１成膜工程及び前記第２成膜工程では、前記真空成膜室と、前記真空成膜室内に配置され、ターゲットを保持するターゲットホルダと、前記ターゲットホルダと向き合って配置され、前記基板を保持する基板ホルダと、前記ターゲットホルダと前記基板との間にプラズマ空間を生成するプラズマ生成部とを備えたスパッタ装置により成膜し、
    前記第１成膜工程及び前記第２成膜工程を同一の前記真空成膜室内で行う場合には、前記第１成膜工程後前記第２成膜工程前までの間、前記分圧制御工程を行うと共に、前記同一の真空成膜室内において前記ターゲットホルダと前記基板との間にシャッターを配置する、
    請求項１又は請求項２に記載の電子デバイスの製造方法。
  5. 前記第１層は、導体、半導体又は絶縁体である、
    請求項１〜請求項４の何れか１項に記載の電子デバイスの製造方法。
  6. 前記第１層は、Ｉｎ,Ｇａ,Ｚｎ及びＳｎのうち少なくとも１種類の元素を含有する半導体層である、
    請求項５に記載の電子デバイスの製造方法。
  7. 前記第１層は、ＩｎｘＧａｙＺｎｚＯδ（x,y,z,δ＞０）を含有する半導体層である、
    請求項６に記載の電子デバイスの製造方法。
  8. 前記基板は、可撓性を有し、前記第１層及び前記第２層は非晶質である、
    請求項７に記載の電子デバイスの製造方法。
  9. 前記第１成膜工程では、半導体からなる前記第１層を成膜し、
    前記第２成膜工程では、絶縁体からなる前記第２層を成膜する、
    請求項１〜請求項８の何れか１項に記載の電子デバイスの製造方法。
  10. 前記第１成膜工程の前に、前記真空成膜室内で前記基板上に酸素不定比性のある酸化物を含有する第３層を成膜する成膜工程を含み、
    前記第１成膜工程では、前記基板上に前記第３層を介して前記第１層を成膜し、かつ、前記第３層の成膜工程後前記第１成膜工程前までの間、前記第３層を、前記第３層の成膜工程における前記真空成膜室内の酸素分圧よりも高い酸素分圧下に保持する、
    請求項１〜請求項９の何れか１項に記載の電子デバイスの製造方法。
  11. 請求項１〜請求項１０の何れか１項に記載の電子デバイスの製造方法を用いて、前記第１層として活性層を成膜して作製された、薄膜トランジスタ。
  12. 請求項１１に記載の薄膜トランジスタを備えた、電気光学装置。
  13. 請求項１１に記載の薄膜トランジスタを備えた、センサー。
JP2010112122A 2010-05-14 2010-05-14 電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサー Active JP5557595B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010112122A JP5557595B2 (ja) 2010-05-14 2010-05-14 電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサー
KR1020110040644A KR101805190B1 (ko) 2010-05-14 2011-04-29 전자 디바이스의 제조 방법, 박막 트랜지스터, 전기 광학 장치 및 센서
TW100115688A TWI495738B (zh) 2010-05-14 2011-05-05 電子裝置之製造方法、薄膜電晶體、電氣光學裝置及感測器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010112122A JP5557595B2 (ja) 2010-05-14 2010-05-14 電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサー

Publications (2)

Publication Number Publication Date
JP2011243631A true JP2011243631A (ja) 2011-12-01
JP5557595B2 JP5557595B2 (ja) 2014-07-23

Family

ID=45395322

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010112122A Active JP5557595B2 (ja) 2010-05-14 2010-05-14 電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサー

Country Status (3)

Country Link
JP (1) JP5557595B2 (ja)
KR (1) KR101805190B1 (ja)
TW (1) TWI495738B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6062552B2 (ja) * 2014-03-17 2017-01-18 株式会社東芝 不揮発性記憶装置
JPWO2017029877A1 (ja) * 2015-08-19 2018-06-07 ソニー株式会社 絶縁材料、電子デバイス及び撮像装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006502597A (ja) * 2002-05-21 2006-01-19 ザ・ステート・オブ・オレゴン・アクティング・バイ・アンド・スルー・ザ・ステート・ボード・オブ・ハイヤー・エデュケーション・オン・ビハーフ・オブ・オレゴン・ステート・ユニバーシティ トランジスタ構造及びその製作方法
JP2006186319A (ja) * 2004-11-10 2006-07-13 Canon Inc 発光装置及び表示装置
JP2007073563A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2009094465A (ja) * 2007-09-21 2009-04-30 Fujifilm Corp 放射線撮像素子
JP2009212497A (ja) * 2007-03-27 2009-09-17 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
WO2010024279A1 (ja) * 2008-08-29 2010-03-04 株式会社アルバック 電界効果型トランジスタの製造方法及び製造装置
JP2010062548A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007056329A (ja) * 2005-08-25 2007-03-08 Konica Minolta Holdings Inc 透明導電膜及びその形成方法
JP4981283B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
EP2051287A4 (en) * 2006-08-10 2014-05-21 Ulvac Inc METHOD FOR FORMING A CONDUCTIVE FILM, THIN FILM TRANSISTOR, PANEL WITH THIN FILM TRANSISTOR AND METHOD FOR PRODUCING A THIN FILM TRANSISTOR
JP5537787B2 (ja) * 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006502597A (ja) * 2002-05-21 2006-01-19 ザ・ステート・オブ・オレゴン・アクティング・バイ・アンド・スルー・ザ・ステート・ボード・オブ・ハイヤー・エデュケーション・オン・ビハーフ・オブ・オレゴン・ステート・ユニバーシティ トランジスタ構造及びその製作方法
JP2006186319A (ja) * 2004-11-10 2006-07-13 Canon Inc 発光装置及び表示装置
JP2007073563A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2009212497A (ja) * 2007-03-27 2009-09-17 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2009094465A (ja) * 2007-09-21 2009-04-30 Fujifilm Corp 放射線撮像素子
JP2010062548A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
WO2010024279A1 (ja) * 2008-08-29 2010-03-04 株式会社アルバック 電界効果型トランジスタの製造方法及び製造装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6062552B2 (ja) * 2014-03-17 2017-01-18 株式会社東芝 不揮発性記憶装置
JPWO2015141625A1 (ja) * 2014-03-17 2017-04-06 株式会社東芝 不揮発性記憶装置
US9779797B2 (en) 2014-03-17 2017-10-03 Toshiba Memory Corporation Non-volatile memory device
JPWO2017029877A1 (ja) * 2015-08-19 2018-06-07 ソニー株式会社 絶縁材料、電子デバイス及び撮像装置
JP7003661B2 (ja) 2015-08-19 2022-01-20 ソニーグループ株式会社 絶縁材料、電子デバイス及び撮像装置、並びに、電子デバイスの製造方法及び絶縁材料の成膜方法

Also Published As

Publication number Publication date
JP5557595B2 (ja) 2014-07-23
TW201231695A (en) 2012-08-01
KR101805190B1 (ko) 2017-12-05
TWI495738B (zh) 2015-08-11
KR20110126038A (ko) 2011-11-22

Similar Documents

Publication Publication Date Title
JP4982620B1 (ja) 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP5606787B2 (ja) 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
JP4982619B1 (ja) 半導体素子の製造方法及び電界効果型トランジスタの製造方法
JP5497417B2 (ja) 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5339792B2 (ja) 薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置
KR101905898B1 (ko) 박막 트랜지스터 및 그 제조 방법, 그리고 그 박막 트랜지스터를 구비한 장치
KR101634101B1 (ko) 박막 트랜지스터의 제조 방법, 박막 트랜지스터, 표시 장치, 센서 및 x 선 디지털 촬영 장치
JP2010040552A (ja) 薄膜トランジスタ及びその製造方法
JP2007073705A (ja) 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
WO2007058232A1 (ja) 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
KR101661834B1 (ko) 전계 효과형 트랜지스터의 제조 방법
JP2010103451A (ja) 薄膜電界効果型トランジスタおよびそれを用いた電界発光装置
WO2012124434A1 (ja) 電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法
JP2010186860A (ja) 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
JP2012028481A (ja) 電界効果型トランジスタ及びその製造方法
JP2012238763A (ja) 半導体装置及び半導体装置の製造方法
TWI485775B (zh) 非晶質氧化物薄膜之製造方法及電場效果型電晶體之製造方法
JP5701539B2 (ja) 酸化物半導体薄膜およびその製造方法、並びに薄膜トランジスタ、薄膜トランジスタを備えた装置
US8324625B2 (en) Electronic device and method for producing the same
JP5557595B2 (ja) 電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサー
TWI520224B (zh) 場效電晶體的製造方法、顯示裝置的製造方法、ｘ射線攝影裝置的製造方法以及光感測器的製造方法
JPWO2013168774A1 (ja) 薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
TW201936951A (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶材
JP5657434B2 (ja) 酸化物半導体薄膜の製造方法、電界効果型トランジスタ、表示装置及びセンサ
TWI767186B (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140513

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140603

R150 Certificate of patent or registration of utility model

Ref document number: 5557595

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250