KR20170037647A - 박막 트랜지스터 - Google Patents

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야스유키 다카나시
아야 미키
히로시 고토
도시히로 구기미야
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가부시키가이샤 고베 세이코쇼
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Abstract

기판 상에 게이트 전극, 게이트 절연막, 산화물 반도체 박막, 산화물 반도체 박막을 보호하기 위한 에치 스톱층, 소스·드레인 전극, 및 보호막을 이 순서로 갖는 박막 트랜지스터로서, 산화물 반도체 박막은, 금속 원소로서 In, Ga 및 Sn과; O;로 구성되는 산화물로 이루어지고, 아몰퍼스 구조를 갖고, 또한 상기 에치 스톱층 및 상기 보호막의 양쪽 또는 한쪽이 SiNx를 포함한다. 이 박막 트랜지스터는 약 40cm2/Vs 이상의 극히 높은 이동도를 갖는다.

Description

박막 트랜지스터{THIN FILM TRANSISTOR}
본 발명은 산화물 반도체 박막을 갖는 박막 트랜지스터에 관한 것이다. 본 발명의 박막 트랜지스터는, 예를 들면 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 적합하게 이용된다. 이하에서는, 상기 박막 트랜지스터를 TFT(Thin Film Transistor)라고 부르는 경우가 있다.
아몰퍼스 산화물 반도체는, 범용의 아몰퍼스 실리콘에 비해서 높은 캐리어 이동도를 갖고 있다. 또한 아몰퍼스 산화물 반도체는, 광학 밴드 갭이 크고, 저온에서 성막할 수 있기 때문에, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에의 적용이 기대되고 있다.
상기 산화물 반도체를 TFT의 반도체층으로서 이용하는 경우, TFT의 스위칭 특성이 우수할 것이 요구된다. 구체적으로는, (1) 온 전류, 즉, 게이트 전극과 드레인 전극에 양전압을 걸었을 때의 최대 드레인 전류가 높을 것, (2) 오프 전류, 즉, 게이트 전극에 음전압을, 드레인 전극에 양전압을 각각 걸었을 때의 드레인 전류가 낮을 것, (3) S값(Subthreshold Swing), 즉, 드레인 전류를 10배 크게 하는 데 필요한 게이트 전압이 낮을 것, (4) 문턱값 전압, 즉, 드레인 전극에 양전압을 걸고, 게이트 전극에 양음 어느 하나의 전압을 걸었을 때에 드레인 전류가 흐르기 시작하는 전압이 시간적으로 변화하지 않고 안정될 것, 또한 (5) 전계 효과 이동도(이하, 간단히 이동도라고 부르는 경우가 있다)가 높을 것 등이 요구된다.
상기 산화물 반도체로서, 예를 들면 특허문헌 1∼3에 보이는 바와 같이, 인듐, 갈륨, 아연, 및 산소로 이루어지는 In-Ga-Zn계 아몰퍼스 산화물 반도체(IGZO)가 잘 알려져 있다. 그렇지만, 상기 산화물 반도체를 이용해서 TFT를 제작했을 때의 전계 효과 이동도는 10cm2/Vs 이하이다. 그러나, 근년에 있어서의 표시 장치의 대화면화, 고정세화나 고속 구동화에 대응하기 위해서는, 보다 높은 이동도를 가지는 재료가 요구되고 있다.
일본 특허공개 2010-219538호 공보 일본 특허공개 2011-174134호 공보 일본 특허공개 2013-249537호 공보
본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적은, 약 40cm2/Vs 이상의 극히 높은 이동도를 갖는 박막 트랜지스터를 제공하는 것에 있다.
상기 과제를 해결할 수 있었던 본 발명에 따른 박막 트랜지스터는, 기판 상에 게이트 전극, 게이트 절연막, 산화물 반도체 박막, 상기 산화물 반도체 박막을 보호하기 위한 에치 스톱층, 소스·드레인 전극, 및 보호막을 이 순서로 갖는 박막 트랜지스터로서, 상기 산화물 반도체 박막은, 금속 원소로서 In, Ga 및 Sn과; O;로 구성되는 산화물로 이루어지고, 아몰퍼스 구조를 갖고, 또한 상기 In, Ga 및 Sn의 합계에 대한 각 금속 원소의 원자수비가 하기 식(1)∼(3)을 모두 만족시키며, 상기 에치 스톱층 및 상기 보호막 중 적어도 한쪽이 SiNx를 포함하는 것에 요지를 갖는다.
0.30≤In/(In+Ga+Sn)≤0.50 ···(1)
0.20≤Ga/(In+Ga+Sn)≤0.30 ···(2)
0.25≤Sn/(In+Ga+Sn)≤0.45 ···(3)
한편, 이하에서는, 상기 보호막에만 SiNx를 포함하는 박막 트랜지스터를 제 1 박막 트랜지스터(TFT)라고 하고, 상기 에치 스톱층에만 SiNx를 포함하는 박막 트랜지스터, 및 상기 에치 스톱층 및 상기 보호막의 각각에 SiNx를 포함하는 박막 트랜지스터를 제 2 박막 트랜지스터(TFT)라고 하는 경우가 있다.
본 발명의 바람직한 실시형태에 있어서, 상기 산화물 반도체 박막의 적어도 일부가 결정화되어 있다.
본 발명의 바람직한 실시형태에 있어서, 상기 보호막이 SiNx를 포함하고, 또한 상기 산화물 반도체 박막의 채널 길이 방향 및 채널 폭 방향의 양단부는 상기 에치 스톱층과 접한다.
본 발명에 의하면, 약 40cm2/Vs 이상의 극히 높은 이동도를 갖는 TFT를 제공할 수 있다.
도 1은 본 발명에 따른 제 1 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 2는 종래의 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 3은 표 1의 No. 1-1에 있어서의 Id-Vg 특성을 나타내는 도면이다.
도 4는 표 1의 No. 1-1에 있어서의 산화물 반도체 박막 단면의 TEM 관찰 결과를 나타내는 도면이다.
도 5는 In-Ga-Sn계 산화물 반도체의 성막 후부터 TFT 완성 후까지의, 산화물 반도체 박막 단면의 TEM 관찰 결과를 나타내는 도면이다.
도 6은 In-Ga-Zn계 산화물 반도체의 성막 후와 프리어닐링 후의, 산화물 반도체 박막 평면의 TEM 관찰 결과를 나타내는 도면이다.
도 7은 In-Ga-Zn계 산화물 반도체의 성막 후와 프리어닐링 후의, 산화물 반도체 박막 평면의 TEM 관찰 결과를 나타내는 도면이다.
도 8은 In-Ga-Sn계 산화물 반도체 박막의 X선 회절을 측정한 결과를 나타내는 도면이다.
도 9는 실시예 2에 이용한 패턴(i)∼(iv)의 TFT를 상방으로부터 본 모식도이다.
도 10은 상기 도 9의 A-A'선을 따른 단면도이다.
도 11은 상기 도 9의 B-B'선을 따른 단면도이다.
도 12는 본 발명에 따른 제 2 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 13은 본 발명에 따른 제 2 박막 트랜지스터의 제조 공정을 설명한 개략 단면도이다.
도 14는 본 발명에 따른 제 2 박막 트랜지스터의 상이한 태양을 설명하기 위한 개략 단면도이다.
도 15는 도 14의 박막 트랜지스터의 제조 공정을 설명한 개략 단면도이다.
본 발명자들은, 금속 원소로서 In, Ga, 및 Sn을 포함하는 In-Ga-Sn계 산화물을 TFT의 반도체층에 이용했을 때의 이동도를 향상시키기 위해, 검토를 거듭해 왔다. 그 결과, In-Ga-Sn계 산화물을 포함하는 산화물 반도체 박막에 있어서, In-Ga-Sn계 산화물에 있어서의 각각의 금속 원소의 원자수비를 적절히 제어함과 더불어, SiNx를 포함하는 보호막 및 SiNx를 포함하는 에치 스톱층 중 적어도 한쪽을 이용하면 된다는 것을 알아냈다. 한편, 이하에서는, SiNx를 포함하는 보호막 및 SiNx를 포함하는 에치 스톱층을 통틀어서 SiNx 함유층이라고 하는 경우가 있다.
또 본 발명자들은, 상기 TFT의 이동도를 더 향상시키기 위해서는, 산화물 반도체 박막으로서, 상기 산화물의 적어도 일부가 결정화되어 있는 In-Ga-Sn계 산화물을 이용하는 것이나, 보호막이 SiNx를 포함하는 경우에는 상기 산화물 반도체 박막의 채널 길이 방향 및 채널 폭 방향의 양단부가 에치 스톱층과 접하도록 구성된 TFT를 이용하면 된다는 것도 알아냈다.
이하, 본 발명의 TFT에 대해서 상세하게 설명한다.
우선, 본 발명에 이용되는 산화물 반도체 박막에 대해서 설명한다. 상기 산화물 반도체 박막은, 금속 원소로서 In, Ga 및 Sn과; O;로 구성되는 산화물로 이루어지고, 상기 In, Ga 및 Sn의 합계에 대한 각 금속 원소의 원자수비가 하기 식(1)∼(3)을 모두 만족하는 것이다.
0.30≤In/(In+Ga+Sn)≤0.50 ···(1)
0.20≤Ga/(In+Ga+Sn)≤0.30 ···(2)
0.25≤Sn/(In+Ga+Sn)≤0.45 ···(3)
이하에서는, 상기 식(1)로 표시되는, 전체 금속 원소인 In, Ga 및 Sn의 합계에 대한 In의 함유량(원자%)을 In 원자비라고 부르는 경우가 있다. 마찬가지로, 상기 식(2)로 표시되는, 전체 금속 원소인 In, Ga 및 Sn의 합계에 대한 Ga의 함유량(원자%)을 Ga 원자비라고 부르는 경우가 있다. 마찬가지로, 상기 식(3)으로 표시되는, 전체 금속 원소인 In, Ga 및 Sn의 합계에 대한 Sn의 함유량(원자%)을 Sn 원자비라고 부르는 경우가 있다.
In 원자수비에 대해서
In은 전기 전도성의 향상에 기여하는 원소이다. 상기 식(1)로 나타내는 In 원자수비가 커질수록, 즉, 금속 원소에서 차지하는 In량이 많아질수록, 산화물 반도체 박막의 도전성이 향상되기 때문에 이동도는 증가한다. 상기 작용을 유효하게 발휘시키기 위해서는, 상기 In 원자수비를 0.30 이상으로 할 필요가 있다. 상기 In 원자수비는 바람직하게는 0.31 이상, 보다 바람직하게는 0.35 이상, 더 바람직하게는 0.40 이상이다. 단, In 원자수비가 지나치게 크면, 캐리어 밀도가 지나치게 증가해서 문턱값 전압이 저하되는 등의 문제가 있기 때문에, 그 상한을 0.50 이하로 한다. 상기 In 원자수비는 바람직하게는 0.48 이하, 보다 바람직하게는 0.45 이하이다.
Ga 원자수비에 대해서
Ga는 산소 결손의 저감 및 캐리어 밀도의 제어에 기여하는 원소이다. 상기 식(2)로 나타내는 Ga 원자수비가 클수록, 산화물 반도체 박막의 전기적 안정성이 향상되어, 캐리어의 과잉 발생을 억제하는 효과를 발휘한다. 상기 작용을 더 유효하게 발휘시키기 위해서는, Ga 원자수비를 0.20 이상으로 할 필요가 있다. 상기 Ga 원자수비는 바람직하게는 0.22 이상, 보다 바람직하게는 0.25 이상이다. 단, Ga 원자수비가 지나치게 크면, 산화물 반도체 박막의 도전성이 저하되어서 이동도가 저하되기 쉬워진다. 따라서 상기 Ga 원자수비는 0.30 이하로 한다. Ga 원자수비는 바람직하게는 0.28 이하이다.
Sn 원자수비에 대해서
Sn은 산 에칭 내성의 향상에 기여하는 원소이다. 상기 식(3)으로 나타내는 Sn 원자수비가 클수록, 산화물 반도체 박막에 있어서의 무기산 에칭액에 대한 내성은 향상된다. 상기 작용을 더 유효하게 발휘시키기 위해서는, 상기 Sn 원자수비는 0.25 이상으로 할 필요가 있다. Sn 원자수비는 바람직하게는 0.30 이상, 보다 바람직하게는 0.31 이상, 더 바람직하게는 0.35 이상이다. 한편, Sn 원자수비가 지나치게 크면, 산화물 반도체 박막의 이동도가 저하됨과 더불어, 무기산 에칭액에 대한 내성이 필요 이상으로 높아져, 산화물 반도체 박막 자체의 가공이 곤란해진다. 따라서 상기 Sn 원자수비는 0.45 이하로 한다. Sn 원자수비는 바람직하게는 0.40 이하, 보다 바람직하게는 0.38 이하이다.
상기 TFT용 산화물 반도체 박막은, 통상, 아몰퍼스 구조를 갖고 있지만, 적어도 일부가 결정화되어 있는(이하, 미세결정 구조를 갖는다고 하는 경우가 있음) 것이 바람직하다. 산화물 반도체 박막의 적어도 일부가 결정화되는 것에 의해, TFT의 이동도가 현격히 향상된다. 여기에서 산화물 반도체 박막의 결정화도의 정도에 대해서는, 상기 산화물 반도체 박막을 구비한 TFT의 사용에 의한 극히 우수한 이동도 향상 효과가 유효하게 발휘되는 한, 특별히 한정되지 않는다. 본 발명의 산화물 반도체 박막이 미세결정 구조를 갖는 것은, 예를 들면, 후기하는 전자선 회절상에 의해 확인할 수 있다. 상세는 실시예의 란에서 후술하지만, 결정 구조를 갖는 비율이 높아질수록, 회절점이 명확하게 된다.
한편, 상기 산화물 반도체 박막이 결정화되면, 이동도는 높아지지만, 웨트 에칭 공정에서의 에칭 레이트의 저하나 잔사의 발생 등을 야기하기 때문에, 생산성이나 수율이 저하된다. 그래서, 본 발명의 상기 산화물 반도체 박막은, 부분적으로 결정화되어 있는 것이 보다 바람직하고, 이에 의해 웨트 에칭 공정에서의 에칭 레이트의 저하나 잔사의 발생 등도 억제할 수 있다. 그 때문에, 웨트 에칭 공정의 가공성과 TFT에서의 고이동도를 양립시킬 수 있다.
전술한 미세결정 구조를 갖는 산화물 반도체 박막은, TFT의 형성 공정에 있어서, 산화물 반도체 박막 형성 시, 가스압 1∼5mTorr의 범위로 제어함과 더불어, SiNx 함유층 형성 후, 200℃ 이상의 온도에서 열처리(포스트 어닐링)하는 것에 의해 얻어진다. 상기 이외의, TFT의 형성 공정은 특별히 한정되지 않고, 통상의 방법을 채용할 수 있다.
우선, 가스압 1∼5mTorr의 범위로 제어해서 산화물 반도체 박막을 형성한다. 가스압이 1mTorr 미만이면 막 밀도가 불충분해진다. 가스압의 바람직한 하한은 2mTorr 이상이다. 단, 가스압이 5mTorr를 초과하면, 원하는 미세결정 구조가 얻어지지 않는다. 가스압의 바람직한 상한은 4mTorr 이하이고, 보다 바람직하게는 3mTorr 이하이다.
분위기 가스 중의 산소의 농도는, 1∼40체적%인 것이 바람직하고, 2∼30체적%인 것이 보다 바람직하다.
산화물 반도체 박막 형성 시의 바람직한 분위기는, 대기 분위기 또는 수증기 분위기이다.
본 발명의 TFT는, 추가로 SiNx 함유층을 갖는 것도 중요하다. 본 발명자들의 검토 결과에 의하면, 소정 조성물의 산화물 반도체 박막과 SiNx 함유층을 구비한 TFT를 이용하는 것에 의해, 상기 SiNx 함유층에 함유되는 수소가 상기 산화물 반도체 박막에 확산(디퓨전)되어서 고이동도의 발현에 크게 기여한다는 것이 밝혀졌다. 이와 같은 이동도 향상 작용은, 본 발명의 TFT를 이용하는 것에 의해 발견된 것이고, 예를 들면, 전술한 특허문헌 1 등에 기재된 IGZO를 이용했을 때에는 보이지 않았다는 것을 후기하는 실시예에서 설명하고 있다.
SiNx 함유층 중의 수소량은 20∼50원자%인 것이 바람직하고, 30∼40원자%인 것이 보다 바람직하다. SiNx 함유층 중의 수소량은 SiH4와 NH3 가스의 혼합비나 성막 온도 등으로 제어할 수 있다.
또 본 발명에서는, SiNx 함유층 형성 후, 200℃ 이상의 온도에서 열처리한다. 구체적으로는, SiNx를 포함하는 에치 스톱층을 형성한 후, 상기 열처리를 행해도 되고, SiNx를 포함하는 보호막을 형성한 후, 상기 열처리를 행해도 된다. 또한, SiNx를 포함하는 에치 스톱층을 형성한 후, 상기 열처리를 행하고, 그 후, SiNx를 포함하는 보호막을 형성하여, 다시 상기 열처리를 행해도 된다. 상기 열처리의 온도가 200℃ 미만이면 TFT의 고이동도가 발현되지 않는다. 열처리 온도의 바람직한 하한은 250℃ 이상이고, 보다 바람직하게는 260℃ 이상이다. 단, 열처리 온도가 지나치게 높으면, TFT가 도체화되기 때문에, 그 상한을 280℃ 이하로 하는 것이 바람직하다. 보다 바람직한 상한은 270℃ 이하이다.
또 상기 열처리에서는, 원하는 미세결정 구조가 얻어지도록, 열처리 시간을 예를 들면, 30∼90분의 범위 내로 제어하는 것이 바람직하다. 한편, 분위기는 특별히 한정되지 않고, 예를 들면, 질소 분위기, 대기 분위기 등을 들 수 있다.
추가로 본 발명의 TFT는, 상기 산화물 반도체 박막의 채널 길이 방향 및 채널 폭 방향의 양단부(이하, 간단히 양단부라고 하는 경우가 있음)가 에치 스톱층과 접하는 구조를 갖는 것이 바람직하다. 이에 의해, 전술한 특허문헌 1∼3 등에 기재된, 범용의 In-Ga-Zn계 산화물 반도체 박막에 비해서, TFT의 이동도가 약 40cm2/Vs 이상으로 현격히 높여진다.
상기 구조를 갖는 본 발명에 따른 제 1 TFT의 바람직한 실시형태에 대해서 도 1을 참조하면서 상세하게 설명한다. 대비를 위해, 종래의 일반적인 TFT의 구조를 도 2에 나타낸다. 단, 본 발명에 따른 제 1 TFT의 구성은 도 1에 한정하는 취지는 아니다.
도 1에 나타내는 바와 같이 상기 실시형태의 제 1 TFT는, 기판(1) 상에 게이트 전극(2), 게이트 절연막(3), 산화물 반도체 박막(4), 산화물 반도체 박막(4)을 보호하기 위한 에치 스톱층(9), 소스·드레인 전극(5), 보호막(6)을 이 순서로 갖고, 콘택트 홀(7)을 개재해서 투명 도전막(8)이 소스·드레인 전극(5)에 전기적으로 접속되어 있다. 상기 실시형태의 제 1 TFT는, 전술한 조성 및 미세결정 구조를 갖는 산화물 반도체 박막(4)을 이용하고 있다. 한편, 도 2에 나타내는 종래의 TFT도, 산화물 반도체 박막(4)으로서 아몰퍼스 구조의 In-Ga-Zn계 산화물 반도체 박막을 이용하는 것 이외, 구성의 순서는 동일하다.
그러나, 상기 실시형태의 제 1 TFT는, 도 1에 나타내는 바와 같이 산화물 반도체 박막(4)의 채널 길이 방향의 양단부가 에치 스톱층(9)과 접하도록 구성되고(즉, 산화물 반도체 박막(4)의 채널 길이 방향의 양단부를 덮도록 에치 스톱층(9)이 피복되고), 산화물 반도체 박막(4)의 채널 길이 방향의 양단부는 소스·드레인 전극(5)과 접하고 있지 않은 점에서, 종래의 산화물 반도체 박막(4)의 채널 길이 방향의 양단부가 소스·드레인 전극(5)과 접하도록 구성되어 있는(즉, 산화물 반도체 박막(4)의 채널 길이 방향의 양단부를 덮도록 소스·드레인 전극(5)이 피복되어 있는) 도 2의 TFT와 크게 상위하다. 더욱이 양 도면 1, 2에 있어서의 산화물 반도체 박막(4)의 상면에 주목하면, 도 1의 본 발명예에서는 에치 스톱층(9)의 일부가 패터닝되고, 소스·드레인 전극(5)을 개재해서 콘택트 홀(7)과 접하는 영역을 갖고 있는 데 비해, 도 2의 종래예에서는, 에치 스톱층(9)은 패터닝되지 않고, 소스·드레인 전극(5)을 개재해서 콘택트 홀(7)과 접하는 영역을 갖고 있지 않은 점에서도 상위하다. 한편, 도 1·도 2 모두, 산화물 반도체 박막(4)의 채널 길이 방향의 양단부는 보호막(6)과 직접 접촉하고 있지 않다.
이하, 도 1을 참조하면서, 상기 실시형태에 따른 TFT의 바람직한 제조 방법에 대해서 설명한다. 단, 본 발명은 이것에 한정되지 않는다.
우선, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성한다. 이들 형성 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 이용할 수 있다. 예를 들면 게이트 전극(2)으로서, 전기 저항률이 낮은 Al이나 Cu의 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이들의 합금을 바람직하게 이용할 수 있다. 또한, 게이트 절연막(3)으로서는, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등이 대표적으로 예시된다. 그 외, Al2O3이나 Y2O3 등의 산화물이나, 이들을 적층한 것을 이용할 수도 있다.
이어서, 전술한 산화물 반도체 박막(4)을 형성한다. 전술한 바와 같이 본 발명에서는, 특히 산화물 반도체 박막 형성 시, 가스압 1∼5mTorr의 범위로 제어함과 더불어, 보호막 형성 후, 200℃ 이상의 온도에서 열처리하는 것이 중요하며, 상기 이외의 공정은 특별히 한정되지 않고, 통상의 방법을 채용할 수 있지만, 바람직한 방법은 이하와 같다.
예를 들면 산화물 반도체 박막(4)은, 스퍼터링법으로 스퍼터링 타겟을 이용해서, 예를 들면 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막하는 것이 바람직하다. 이하, 스퍼터링 타겟을 간단히 「타겟」이라고 하는 경우가 있다. 스퍼터링법에 의하면, 성분이나 막 두께의 막면 내 균일성이 우수한 박막을 용이하게 형성할 수 있다. 또한, 도포법 등의 화학적 성막법에 의해 산화물을 형성해도 된다.
스퍼터링법에 이용되는 타겟으로서, 전술한 원소를 포함하고, 원하는 산화물과 동일한 조성의 타겟을 이용하는 것이 바람직하며, 이에 의해, 조성 어긋남이 적어, 원하는 성분 조성의 박막을 형성할 수 있다. 구체적으로는 금속 원소로서 In, Ga 및 Sn을 포함하는 산화물로 이루어지고, In, Ga 및 Sn의 합계에 대한 각 금속 원소의 원자수비가 상기 식(1)∼(3)을 만족시키는 타겟을 이용하는 것이 권장된다.
또는, 조성이 상이한 2개의 타겟을 동시 방전하는 콤비너토리얼 스퍼터링법을 이용해서 성막해도 된다. 예를 들면 In2O3, Ga2O3, SnO2 등, In, Ga, 및 Sn의 각 원소의 산화물 타겟, 또는 상기 원소 중 적어도 2종 이상을 포함하는 혼합물의 산화물 타겟을 이용할 수도 있다. 상기 금속 원소를 포함하는 순 금속 타겟이나 합금 타겟을, 단수 또는 복수 이용하여, 분위기 가스로서 산소를 공급하면서 성막하는 것도 들 수 있다.
상기 타겟은, 예를 들면 분말 소결법에 의해 제조할 수 있다.
상기 타겟을 이용해서 스퍼터링법으로 성막하는 경우, 전술한 성막 시의 가스압 외에, 산소의 분압, 타겟으로의 투입 파워, 기판 온도, 타겟과 기판의 거리인 T-S간 거리 등을 적절히 제어하는 것이 바람직하다.
구체적으로는, 예를 들면, 하기 스퍼터링 조건에서 성막하는 것이 바람직하다.
반도체로서 동작을 나타내도록, 상기 산화물 반도체 박막(4)의 캐리어 밀도가 1×1015∼1017/cm3의 범위 내가 되도록 산소의 첨가량을 조정하는 것이 바람직하다. 최적인 산소 첨가량은 스퍼터링 장치, 타겟의 조성, 박막 트랜지스터 제작 프로세스 등에 따라서 적절히 제어하면 된다. 후기하는 실시예에서는, 첨가 유량비로 100×O2/(Ar+O2)=4체적%로 했다.
성막 파워 밀도는 높을수록 좋고, DC 스퍼터링법 또는 RF 스퍼터링법에서 대체로 2.0W/cm2 이상으로 설정하는 것이 권장된다. 단 성막 파워 밀도가 지나치게 높으면 산화물 타겟에 균열이나 파편이 생겨서 파손되는 경우가 있기 때문에, 상한은 50W/cm2 정도이다.
성막 시의 기판 온도는, 대체로 실온∼200℃의 범위 내로 제어하는 것이 권장된다.
또 산화물 반도체 박막(4) 중의 결함량은, 성막 후의 열처리 조건에 의해서도 영향을 받기 때문에, 적절히 제어하는 것이 바람직하다. 성막 후의 열처리 조건은, 예를 들면, 대기 분위기하에서, 대체로, 250∼400℃에서 10분∼3시간 행하는 것이 권장된다. 상기 열처리로서, 예를 들면, 후술하는 프리어닐링 처리(산화물 반도체 박막(4)을 웨트 에칭한 후의 패터닝 직후에 행해지는 열처리)를 들 수 있다.
산화물 반도체 박막(4)의 바람직한 막 두께는, 대체로 10nm 이상, 나아가서는 20nm 이상으로 할 수 있고, 200nm 이하, 나아가서는 100nm 이하로 할 수 있다.
산화물 반도체 박막(4)을 형성한 후, 웨트 에칭에 의해 패터닝을 행한다. 패터닝의 직후에는, 산화물 반도체 박막(4)의 막질 개선을 위해서 열처리(프리어닐링 처리)를 행하는 것이 바람직하고, 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상되게 된다. 프리어닐링 처리로서, 예를 들면, 수증기 분위기 또는 대기 분위기에서, 350∼400℃에서 30∼60분 행하는 것이 바람직하다.
이어서, 에치 스톱층(9)을 형성한다. 에치 스톱층(9)의 형성 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다.
본 실시형태의 제 1 TFT에서는, 보호막(6)에만 SiNx막을 이용하는 것이고, 에치 스톱층(9)은 TFT의 분야에서 통상 이용되는 임의의 막을 이용할 수 있다. 예를 들면, 에치 스톱층(9)으로서, SiOxNy(실리콘 산질화)막, SiOx(실리콘 산화)막, Al2O3막, Ta2O5막 등의 막을 이용할 수 있다. 구체적으로는, 에치 스톱층(9)으로서, 이들 막 중 어느 1종류의 막만을 단층으로 이용해도 되고, 이들 막 중 어느 1종류의 막을 복수층 적층해서 이용해도 되며, 2종류 이상의 막을 적층해도 된다.
이어서 소스·드레인 전극(5)을 형성한다. 소스·드레인 전극(5)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 이용할 수 있다. 예를 들면 게이트 전극과 마찬가지로 Al, Mo나 Cu 등의 금속 또는 합금을 이용해도 된다.
소스·드레인 전극(5)의 형성 방법으로서는, 예를 들면 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 포토리소그래피에 의해 패터닝하고, 웨트 에칭을 행해서 전극을 형성할 수 있다.
후기의 보호막(6)의 형성 전에, 산화물 표면의 대미지 회복을 위해, 필요에 따라서 열처리(200℃∼300℃)나 N2O 플라즈마 처리를 실시해도 된다.
다음으로, 산화물 반도체 박막(4)의 상방에 보호막(6)을 CVD(Chemical Vapor Deposition)법에 의해 성막한다.
전술한 바와 같이 본 실시형태의 제 1 TFT에서는, SiNx를 포함하는 보호막(6)을 이용하는 것이 중요하다. SiNx를 포함하는 보호막(6)을 이용하는 것에 의해, 산화물 반도체 박막(4)으로의 수소 확산에 의한 이동도 향상 작용을 유효하게 발휘시킬 수 있다. 보호막(6)으로서는, SiNx막을 갖는 한, SiNx막 이외의 임의의 막을 적층해도 된다. 예를 들면, SiNx막만을 단층으로 이용해도 되고, 복수의 SiNx막을 적층해서 이용해도 된다. 또한, SiNx막과 SiOxNy막, SiOx막, Al2O3막, Ta2O5막 등의 막 중 적어도 하나의 막을 적층해도 되고, 예를 들면, 후술하는 실시예에 나타내는 바와 같이 상층을 SiNx막, 하층을 SiOx막으로 한 적층막을 이용하는 것이 바람직하다.
보호막(6)에 있어서의 SiNx막의 막 두께는 50∼400nm인 것이 바람직하고, 100∼200nm인 것이 보다 바람직하다. 한편, SiNx막이 복수층 적층된 보호막(6)의 경우, 상기 SiNx막의 막 두께는, 모든 SiNx막의 막 두께의 합계를 가리킨다. 또한, 보호막(6) 전체의 막 두께에 대한 SiNx막의 막 두께의 비율은 20∼100%인 것이 바람직하고, 40∼70%인 것이 보다 바람직하다.
계속해서, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성한다. 그 후, 전술한 포스트 어닐링을 행한다.
다음으로, 통상적 방법에 기초하여, 콘택트 홀(7)을 개재해서 투명 도전막(8)을 소스·드레인 전극(5)에 전기적으로 접속한다. 투명 도전막(8)의 종류는 특별히 한정되지 않고, 통상 이용되는 것을 사용할 수 있다.
이하, 본 발명에 따른 제 2 TFT의 바람직한 실시형태에 대해서 도 12∼도 15를 참조하면서 상세하게 설명한다. 단, 본 발명에 따른 제 2 TFT의 구성은 도 12∼도 15에 한정하는 취지는 아니다. 한편, 산화물 반도체 박막(4)을 형성하는 공정까지는, 제 1 TFT에서 기재한 공정과 동일하기 때문에 생략한다.
산화물 반도체 박막(4)에 이어서, 에치 스톱층(9)을 형성한다. 에치 스톱층(9)의 형성 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또한, 본 실시형태의 제 2 TFT에서는, SiNx를 포함하는 에치 스톱층(9)을 이용하는 것이 중요하다. SiNx를 포함하는 에치 스톱층(9)을 이용하는 것에 의해, 산화물 반도체 박막(4)으로의 수소 확산에 의한 이동도 향상 작용을 유효하게 발휘시킬 수 있다. 에치 스톱층(9)으로서는, SiNx막을 갖는 한, SiNx막 이외의 임의의 막을 적층해도 된다. 즉, SiNx막만을 단층으로 이용해도 되고, 복수의 SiNx막을 적층해서 이용해도 된다. 예를 들면, SiNx막과 SiOxNy막, SiOx막, Al2O3막, Ta2O5막 등의 막 중 적어도 하나의 막을 적층해도 되고, 또한 후술하는 실시예에 나타내는 바와 같이 상층을 SiNx막(9-2), 하층을 SiOx막(9-1)으로 한 적층막을 이용해도 된다.
본 실시형태의 제 2 TFT에서는, 도 12·도 13에 나타내는 바와 같이 산화물 반도체 박막(4)의 양단부가 에치 스톱층(9)과 접하도록 구성되어 있어도 되고, 도 14·도 15에 나타내는 바와 같이 산화물 반도체 박막(4)의 양단부가 에치 스톱층(9)과 접하지 않도록 구성되어 있어도 된다. 그 때문에, 본 실시형태의 제 2 TFT에서는, 에치 스톱층(9)을 산화물 반도체 박막(4)의 채널 부분에만 배치할 수도 있다.
에치 스톱층(9)에 있어서의 SiNx막의 막 두께는 50∼250nm인 것이 바람직하고, 100∼200nm인 것이 보다 바람직하다. 한편, SiNx막이 복수층 적층된 에치 스톱층(9)의 경우, 상기 SiNx막의 막 두께는, 모든 SiNx막의 막 두께의 합계를 가리킨다. 또한, 에치 스톱층(9) 전체의 막 두께에 대한 SiNx막의 막 두께의 비율이 30∼100%인 것이 바람직하고, 40∼80%인 것이 보다 바람직하다.
계속해서, 에치 스톱층(9)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성한다. 그 후, 전술한 포스트 어닐링을 행한다. 포스트 어닐링은, 에치 스톱층(9)의 형성 후이면, 후기의 소스·드레인 전극(5)의 형성 전에 행해도 되고, 소스·드레인 전극(5)의 형성 후에 행해도 된다.
이어서 소스·드레인 전극(5)을 형성한다. 소스·드레인 전극(5)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 이용할 수 있다. 예를 들면 게이트 전극과 마찬가지로 Al, Mo나 Cu 등의 금속 또는 합금을 이용해도 된다.
소스·드레인 전극(5)의 형성 방법으로서는, 예를 들면 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 포토리소그래피에 의해 패터닝하고, 웨트 에칭을 행해서 전극을 형성할 수 있다.
후기의 보호막(6)의 형성 전에, 산화물 표면의 대미지 회복을 위해, 필요에 따라서 열처리(200℃∼300℃)나 N2O 플라즈마 처리를 실시해도 된다.
다음으로, 산화물 반도체 박막(4)의 상방에 보호막(6)을 CVD법에 의해 성막해도 된다. 본 실시형태의 제 2 TFT에서는, 보호막(6)으로서, SiNx막, SiOxNy막, SiOx막, Al2O3막, Ta2O5막 등의 막을 들 수 있고, 이들 막 중 어느 1종류의 막만을 단층으로 이용해도 되고, 이들 막 중 어느 1종류의 막을 복수층 적층해서 이용해도 되며, 2종류 이상의 막을 적층해도 된다.
다음으로, 통상적 방법에 기초하여, 콘택트 홀(7)을 개재해서 투명 도전막(8)을 소스·드레인 전극(5)에 전기적으로 접속한다. 투명 도전막(8)의 종류는 특별히 한정되지 않고, 통상 이용되는 것을 사용할 수 있다.
이와 같이 해서 얻어지는 본 발명의 제 1 및 제 2 TFT는, 후기하는 바와 같이, Id-Vg 측정으로부터 이동도를 도출하는 홀 측정에 의해 이동도를 측정했을 때, 약 40cm2/Vs 이상의 극히 높은 이동도를 갖는다.
본원은 2014년 9월 2일에 출원된 일본 특허출원 제2014-178587호, 2014년 12월 3일에 출원된 일본 특허출원 제2014-245124호, 및 2015년 7월 1일에 출원된 일본 특허출원 제2015-132533호에 기초하는 우선권의 이익을 주장하는 것이다. 2014년 9월 2일에 출원된 일본 특허출원 제2014-178587호, 2014년 12월 3일에 출원된 일본 특허출원 제2014-245124호, 및 2015년 7월 1일에 출원된 일본 특허출원 제2015-132533호의 명세서의 전체 내용이 본원에 참고를 위해 원용된다.
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 하기 실시예에 의해 제한되지 않고, 전·후기의 취지에 적합할 수 있는 범위에서 변경을 가해서 실시하는 것도 가능하며, 그들은 모두 본 발명의 기술적 범위에 포함된다.
실시예 1
제 1 TFT에 관련된 본 실시예에서는, 산화물 반도체 박막의 형성 조건이 TFT의 이동도 등에 미치는 영향을 조사했다. 실시예 1에서는, 보호막에만 SiNx를 포함하는 막을 이용했다.
우선, 유리 기판(1)(코닝사제 이글 2000, 직경 100mm×두께 0.7mm) 상에, 게이트 전극(2)으로서 Mo 박막을 100nm, 및 게이트 절연막(3)으로서 SiO2(막 두께 200nm)를 순차 성막했다. 게이트 전극(2)은 순 Mo의 스퍼터링 타겟을 사용하여, DC 스퍼터링법에 의해 형성했다. 스퍼터링 조건은, 성막 온도: 실온, 성막 파워 밀도: 3.8W/cm2, 캐리어 가스: Ar, 성막 시의 가스압: 2mTorr, Ar 가스 유량: 20sccm으로 했다. 또한, 게이트 절연막(3)은 플라즈마 CVD법을 이용하여, 캐리어 가스: SiH4와 N2O의 혼합 가스, 성막 파워 밀도: 0.96W/cm2, 성막 온도: 320℃, 성막 시의 가스압: 133Pa의 조건에서 성막했다.
다음으로, 하기 조성의 산화물 반도체 박막(4)(In-Ga-Sn-O막, 막 두께 40nm)을, 표 1에 나타내는 여러 가지의 스퍼터링 조건에서 성막했다.
In:Ga:Sn=42.7:26.7:30.6원자%
상세하게는, 상기 산화물 반도체 박막(4)과 동일한 조성을 갖는 스퍼터링 타겟을 이용하여, 하기 조건의 스퍼터링법에 의해 성막했다.
스퍼터링 장치: 주식회사 알박제 「CS-200」
기판 온도: 실온
가스압: 1, 3, 5, 10mTorr
캐리어 가스: Ar
산소 분압: 100×O2/(Ar+O2)=4, 12, 20체적%
성막 파워 밀도: 1.27, 2.55, 3.83W/cm2
사용 스퍼터링 타겟: In:Ga:Sn=42.7:26.7:30.6원자%
한편, 산화물 반도체 박막의 금속 원소의 각 함유량의 분석은, 유리 기판 상에 막 두께 40nm의 각 산화물 반도체 박막을 상기와 마찬가지로 해서 스퍼터링법으로 형성한 시료를 별도 준비해서 행했다. 해당 분석은, CIROS MarkII(주식회사 리가쿠제)를 이용하여, ICP(Inductively Coupled Plasma) 발광 분광법에 의해 행했다.
또한, 유리 기판 상에 막 두께 40nm의 각 산화물 반도체 박막을 형성한 상기 시료를 이용하여, 이하와 같이 해서 전기 저항률을 측정했다. 측정 결과를 하기 표 1에 나타낸다. 하기 표 1에 있어서, 「aE+b」는 「a×10b」를 의미하고 있다.
제조사: 미쓰비시화학아날리테크
품명: 하이레스타(등록상표) UP
형식 번호: MCP-HT450형
측정 방식: 링 전극 방식
상기와 같이 해서 산화물 반도체 박막(4)을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행했다. 웨트 에칭액으로서, 간토화학 주식회사제 「ITO-07N」을 사용했다. 본 실시예에서는, 실험을 행한 모든 산화물 반도체 박막에 대해서, 웨트 에칭에 의한 잔사는 없어서, 적절히 에칭할 수 있었다는 것을 확인하고 있다.
상기한 바와 같이, 산화물 반도체 박막(4)을 패터닝한 후, 막질을 향상시키기 위해서 프리어닐링을 행했다. 프리어닐링은, 대기 분위기에서 350℃에서 1시간 행했다.
상기 프리어닐링 후, 에치 스톱층(9)으로서 SiOx막(막 두께 100nm)을 상기 산화물 반도체 박막(4) 위에 성막했다. 상기 SiOx막의 성막은 N2O 및 SiH4의 혼합 가스를 이용하여, 플라즈마 CVD법으로 행했다. 성막 조건은, 성막 파워 밀도: 0.32W/cm2, 성막 온도: 230℃, 성막 시의 가스압: 133Pa로 했다. 상기 SiOx막의 성막 후, 포토리소그래피 및 드라이 에칭에 의해 에치 스톱층(9)의 패터닝을 행했다.
다음으로, 소스·드레인 전극(5)을 형성하기 위해, 막 두께 200nm의 순 Mo막을, 스퍼터링법에 의해 상기 산화물 반도체 박막(4)의 상방에 성막했다. 상기 순 Mo막의 성막 조건은, 투입 파워: DC300W(성막 파워 밀도: 3.8W/cm2), 캐리어 가스: Ar, 가스압: 2mTorr, 기판 온도: 실온으로 했다.
이어서, 포토리소그래피 및 웨트 에칭에 의해, 소스·드레인 전극(5)의 패터닝을 행했다. 구체적으로는, 인산:질산:아세트산=70:2:10(질량비)의 혼합액으로 이루어지고 액 온도가 40℃인 혼산 에칭액을 이용했다.
이와 같이 해서 소스·드레인 전극(5)을 형성한 후, 산화물 반도체 박막 트랜지스터를 보호하기 위한 보호막(6)으로서, 막 두께 100nm의 SiOx막을 플라즈마 CVD법으로 형성하고, 추가로 막 두께 150nm의 SiNx막을 플라즈마 CVD법으로 형성했다. 상기 SiOx막의 형성에는 SiH4, N2 및 N2O의 혼합 가스를 이용하여, 상기 SiNx막의 형성에는 SiH4, N2, NH3의 혼합 가스를 이용했다. 어느 쪽의 경우도 성막 조건을, 성막 파워 밀도: 0.32W/cm2, 성막 온도: 150℃, 성막 시의 가스압: 133Pa로 했다.
다음으로 포토리소그래피 및 드라이 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성했다. 그 후, 포스트 어닐링으로서, 질소 분위기에서 260℃, 30분의 열처리를 행했다.
마지막으로, 투명 도전막(8)으로서 막 두께 80nm의 ITO막을 성막하여, 도 1의 박막 트랜지스터를 제작했다. 구체적으로는, DC 스퍼터링법을 이용하여, 캐리어 가스: 아르곤 및 산소 가스의 혼합 가스, 성막 파워: 200W(성막 파워 밀도: 2.5W/cm2), 가스압: 5mTorr에서 ITO막을 성막했다.
제작한 박막 트랜지스터는, 채널 길이 20μm, 채널 폭 200μm였다.
상기 TFT에 대해서, 이하의 특성을 조사했다.
(1) 트랜지스터 특성의 측정
트랜지스터 특성(드레인 전류-게이트 전압 특성, Id-Vg 특성)의 측정은 Agilent Technology사제 「HP4156C」의 반도체 파라미터 애널라이저를 사용했다. 상세한 측정 조건은 이하와 같다. 표 1의 No. 1-1에 있어서의 Id-Vg 특성을 도 3에 나타낸다.
소스 전압: 0V
드레인 전압: 10V
게이트 전압: -30∼30V(측정 간격: 0.25V)
기판 온도: 실온
(2) 문턱값 전압(Vth)
문턱값 전압이란, 대략적으로 말하면, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값이다. 본 실시예에서는, 드레인 전류가, 온 전류와 오프 전류 사이의 1nA 부근일 때의 전압을 문턱값 전압이라고 정의하여, 각 박막 트랜지스터의 문턱값 전압을 측정했다.
(3) 전계 효과 이동도 μFE
전계 효과 이동도 μFE는, 트랜지스터 특성으로부터 Vg＞Vd-Vth인 포화 영역에서, 드레인 전류와 게이트 전압의 관계식, Id=μFE×Cox×W×(Vg-Vth)2/2L로부터 도출했다(Vg: 게이트 전압, Vd: 드레인 전압, Id: 드레인 전류, L: 채널 길이, W:채널 폭, Cox: 게이트 절연막의 정전 용량, μFE: 전계 효과 이동도). 본 실시예에서는, 선형 영역을 만족시키는 게이트 전압 부근에 있어서의 드레인 전류-게이트 전압 특성(Id-Vg 특성)의 기울기로부터 전계 효과 이동도 μFE를 도출하고 있다. 전계 효과 이동도는 높을수록 좋고, 본 실시예에서는 40cm2/Vs를 기준으로 하여, 그 이상을 합격으로 했다.
(4) S값
S값은 Id-Vg 특성으로부터, 드레인 전류를 10배 크게 하는 데 필요한 게이트 전압의 최소값이며, 낮을수록 양호한 특성인 것을 나타낸다. 구체적으로는, 여기에서는 S값은 어느 조건도 양호해서 0.4V/decade 이하였다.
이들의 결과를 표 1에 병기한다.
Figure pct00001
표 1로부터, 산소 분압 및 성막 파워 밀도가 동일한 경우, 가스압이 낮을수록, 이동도가 높아진다는 것을 알 수 있었다(표 1의 No. 1-1, 4, 5, 6을 참조). 또한, 상기 실험 조건하에서는, 가스압 및 성막 파워 밀도가 동일한 경우, 산소 분압이 작을수록, 이동도도 높아진다는 것도 알 수 있었다(표 1의 No. 1-1∼3을 참조). 한편, 성막 파워 밀도에 관해서는, 이동도에 미치는 영향은 그다지 보이지 않았다.
상기 산화물 반도체 박막의 결정 구조를 평가하기 위해서, 단면 TEM 관찰, 전자선 회절상의 관찰, 및 X선 회절 측정을 행했다.
(단면 TEM 관찰 및 전자선 회절 측정)
표 1의 No. 1-1에 대해서, 박막 트랜지스터 제작 후의 산화물 반도체 박막 단면을 TEM 관찰한 결과를 도 4에 나타낸다. 도 4의 산화물 반도체 박막 중에서 빛나고 있는 원형 영역의 전자선 회절상을 도 4의 우측 도면에 나타낸다. 도 4의 우측 도면으로부터, 링 형상의 회절 패턴 중에 회절점이 있다. 아몰퍼스 구조이면 회절점은 현저히 보이지 않지만, 산화물 반도체 박막의 결정 구조를 갖는 비율이 높아질수록, 회절점이 명확하게 된다. 상기 도 4로부터, 본 발명의 산화물 반도체 박막은 결정 구조를 갖는다는 것을 알 수 있다.
다음으로, 상기 산화물 반도체 박막의 결정 구조는, 산화물 반도체 박막(4)을 게이트 절연막(3) 위에 형성한 직후부터 확인되고, 박막 트랜지스터 제작 프로세스에 의해 결정 구조는 크게 달라지지 않는다는 것을 실증한다.
도 5는 박막 트랜지스터 제작 프로세스에 있어서, A: 산화물 반도체 박막 형성 후, B: 프리어닐링 후, C: 콘택트 홀 형성 후, D: 포스트 어닐링 후의 각각의 타이밍에서 산화물 반도체 박막의 단면을 TEM 관찰한 결과를 나타내고 있다.
도 5의 A∼D에 나타낸 산화물 반도체 박막(4) 중에서 빛나고 있는 원형 영역의 전자선 회절상을 도 5의 A∼D의 우측에 나타낸다. 도 5의 A∼D에 나타낸 우측 도면으로부터, 어느 상태에 있어서도 링 형상 중에서 조금 강하게 빛나고 있는 영역이 존재하여, 박막 트랜지스터 제작 프로세스에 의해 결정 구조는 크게 달라지지 않는다는 것을 알 수 있다.
다음으로, 박막의 구성 원소가 변화하면 결정 구조가 관찰되지 않게 된다는 것을 실증한다.
도 6, 도 7은, 상기 산화물 반도체 박막(4)과는 구성 원소가 상이하여, In-Ga-Zn-O막으로 구성되는 산화물 반도체 박막을 형성한 박막 트랜지스터를 제조하고, 산화물 반도체 박막 형성 후, 및 프리어닐링 후에 있어서의 산화물 반도체 박막 평면을 TEM 관찰한 결과를 나타낸다. In-Ga-Zn-O막의 조성은 다음과 같다.
In:Ga:Zn=33.3:33.3:33.3원자%
상세하게는, 상기 In-Ga-Zn-O막과 동일한 조성을 갖는 스퍼터링 타겟을 이용하여, 하기 조건의 스퍼터링법에 의해 성막했다.
스퍼터링 장치: 주식회사 알박제 「CS-200」
기판 온도: 실온
가스압: 1mTorr 또는 5mTorr
캐리어 가스: Ar
산소 분압: 100×O2/(Ar+O2)=4체적%
성막 파워 밀도: 2.55W/cm2
사용 스퍼터링 타겟: In:Ga:Zn=33.3:33.3:33.3원자%
도 6은 In-Ga-Zn-O막을 가스압 1mTorr로 형성한 결과를 나타내고 있고, 도 6A는 In-Ga-Zn-O막 형성 후, 도 6B는 프리어닐링 후의 결과를 나타내고 있다. 도 7은 In-Ga-Zn-O막을 가스압 5mTorr로 형성한 결과를 나타내고 있고, 도 7A는 In-Ga-Zn-O막 형성 후, 도 7B는 프리어닐링 후의 결과를 나타내고 있다.
도 6, 도 7의 산화물 반도체 박막 중에서 빛나고 있는 원형 영역의 전자선 회절상을 도 6, 도 7의 우측에 나타낸다. 도 5는 중심에 빛나고 있는 점으로부터 외측의 링 형상으로 희게 빛나고 있는 중에, 스폿(회절점)이 보여지는 한편, 도 6, 7에서는 스폿이 거의 보이지 않는다. 즉, 도 5에서는 미세결정을 포함하고 있지만, 도 6, 7에서는 미세결정을 포함하지 않는다. 따라서, 도 6, 도 7의 우측 도면으로부터, 링 형상 중에서 발광 강도에 큰 차는 없어서, 아몰퍼스 구조를 갖고 있다는 것을 알 수 있다.
(X선 회절 측정)
표 1의 No. 1-1에 대해서, 유리 기판(코닝사제 이글 2000, 직경 100mm×두께 0.7mm) 상에, 하기 조성의 산화물 반도체 박막(4)(In-Ga-Sn-O막, 막 두께 40nm)을 스퍼터링으로 성막했다.
In:Ga:Sn=42.7:26.7:30.6원자%
상세하게는, 상기 산화물 반도체 박막(4)과 동일한 조성을 갖는 스퍼터링 타겟을 이용하여, 하기 조건의 스퍼터링법에 의해 성막했다.
스퍼터링 장치: 주식회사 알박제 「CS-200」
기판 온도: 실온
가스압: 1mTorr
산소 분압: 100×O2/(Ar+O2)=4체적%
성막 파워 밀도: 2.55W/cm2
사용 스퍼터링 타겟: In:Ga:Sn=42.7:26.7:30.6원자%
In-Ga-Sn-O막을 성막한 후, X선 회절 측정을 행했다. X선 회절은 주식회사 리가쿠제 Smart Lab를 이용하고 Cu 타겟을 이용하여, 타겟 출력을 45kV-200mA로 해서, 2θ 스캔 측정을 행했다. X선의 입사 각도는 0.5°, 측정 각도는 10∼100°로 했다. In-Ga-Sn-O막을 성막한 후에 X선 회절을 측정한 결과를 도 8A에 나타낸다.
다음으로, In-Ga-Sn-O막을 성막한 후, 막질을 향상시키기 위해서 프리어닐링을 행했다. 프리어닐링은, 대기 분위기에서 350℃에서 1시간 행했다. 프리어닐링 후, 상기와 동일한 조건에서 X선 회절 측정을 행하고, 측정 결과를 도 8B에 나타낸다. 또한, 참고 데이터로서 유리 기판의 X선 회절을 측정한 결과를 도 8C에 나타낸다.
도 8로부터 분명한 바와 같이, 유리 기판의 X선 회절을 측정한 도 8C에 의하면, 2θ=23° 근방에 브로드한 할로 패턴이 확인되었다. 이에 비해, In-Ga-Sn-O막을 성막한 후에 측정한 도 8A, 프리어닐링 후에 측정한 도 8B에 의하면, 유리 기판 유래의 할로 패턴 이외에, 31° 및 55° 근방에 산화물 반도체 박막 유래의 할로 패턴이 확인되었지만, 결정에 기초하는 샤프한 피크는 확인되지 않았다.
상기 X선 회절 측정으로 측정 가능한 결정자의 사이즈는 1nm 정도이기 때문에, 형성되어 있는 결정립의 크기는 1nm 미만이라고 생각된다. 즉, 막의 대부분은 아몰퍼스이고, 형성되어 있는 결정립의 크기는 1nm 미만이라는 것이 시사된다.
이상과 같이, In-Ga-Sn-O막은 일부가 결정화되어 있지만, In-Ga-Sn-O막의 대부분은 아몰퍼스 구조이기 때문에, 본 발명의 산화물 반도체 박막은 에칭 가공성도 우수하고, 또한 극(極)단거리 질서 형성에 의한 고이동도가 양립하고 있는 것이라고 추측된다.
실시예 2
제 1 TFT에 관련된 본 실시예에서는, 하기 패턴(i)∼(iv)에 나타내는 4종류의 형상의 TFT를 제작하여, 보호막(절연막)(6) 형성 후의 트랜지스터 특성을 평가했다. 실시예 2에서는, 보호막에만 SiNx를 포함하는 막을 이용했다.
본 실시예에서 이용한 TFT의 형상을 분명히 하기 위해, 박막 트랜지스터를 위에서 본 도 9A∼D를 나타낸다. 도 9A∼D의 A-A'선을 따른 단면도를 도 10A∼D에 나타낸다. 도 9A∼D의 B-B'선을 따른 단면도를 도 11A∼도 11D에 나타낸다. 도 9 중, ACT는 산화물 반도체 박막(4)에 상당하는 영역이다.
·패턴(i): 도 9A, 도 10A, 도 11A를 참조
상기 패턴(i)은 전술한 도 1에 대응한다. 소스·드레인 전극(5)은, 산화물 반도체 박막(4)의 양단부에 직접 접촉하지 않고, 산화물 반도체 박막(4)의 상면의 일부와 직접 접촉하고 있으며, 또한 에치 스톱층(9)은, 산화물 반도체 박막(4)의 양단부에 접촉하고, 산화물 반도체 박막(4)의 상면의 일부와 직접 접촉하고 있다.
·패턴(ii): 도 9B, 도 10B, 도 11B를 참조
소스·드레인 전극(5)은, 산화물 반도체 박막(4)의 양단부에 직접 접촉하지 않고, 산화물 반도체 박막(4)의 상면의 일부와 직접 접촉하고 있으며, 또한 에치 스톱층(9)은, 산화물 반도체 박막(4)의 양단부에 접촉하지 않고, 산화물 반도체 박막(4)의 상면의 일부와 직접 접촉하고 있다.
·패턴(iii): 도 9C, 도 10C, 도 11C를 참조
소스·드레인 전극(5)은, 도 10C의 단면도에서는 산화물 반도체 박막(4)의 채널 길이 방향의 양단부와 직접 접촉하지만 도 11C의 단면도에서는 직접 접촉하지 않고, 산화물 반도체 박막(4)의 상면의 일부와 직접 접촉하고 있으며, 또한 에치 스톱층(9)은, 산화물 반도체 박막(4)의 양단부에 접촉하지 않고, 산화물 반도체 박막(4)의 상면의 일부와 직접 접촉하고 있다.
·패턴(iv): 도 9D, 도 10D, 도 11D를 참조
상기 패턴(iv)는 전술한 도 2에 대응한다. 소스·드레인 전극(5)은, 산화물 반도체 박막(4)의 양단부와 직접 접촉하고, 산화물 반도체 박막(4)의 상면의 일부와 직접 접촉하고 있으며, 또한 에치 스톱층(9)은, 산화물 반도체 박막(4)의 양단부에 접촉하지 않고, 산화물 반도체 박막(4)의 상면의 일부와 직접 접촉하고 있다.
상기 패턴(iv)의 TFT는, 원하는 형상이 얻어지도록 마스크를 설계해서 제작했다. 이하에서는, 그 대표예로서, 패턴(i)의 TFT를 형성하는 방법에 대해서 설명한다. 패턴의 형상은 전술한 실시예 1과 동일하기 때문에, 이하에서는 실시예 1과 상이한 점을 중심으로 설명한다.
전술한 실시예 1과 마찬가지로 해서 유리 기판(1)에 게이트 전극(2) 및 게이트 절연막(3)을 순차 성막한 후, 실시예 1과 동일한 조성의 산화물 반도체 박막(In-Ga-Sn-O, 막 두께 40nm)을 성막했다. 스퍼터링 조건은, 이하의 점 이외에는 실시예 1과 동일하다.
가스압: 1mTorr
산소 분압: 100×O2/(Ar+O2)=4체적%
성막 파워 밀도: 2.55W/cm2
비교를 위해, 산화물 반도체 박막으로서, 특허문헌 1 등에 기재된 In-Ga-Zn-O(막 두께 40nm)를 성막했다. In-Ga-Zn-O의 조성은 이하와 같다.
In:Ga:Zn=33.3:33.3:33.3원자%
이어서, 실시예 1과 마찬가지로 해서 에치 스톱층(9), 소스·드레인 전극(5), 보호막(6), 콘택트 홀(7)을 형성한 후, 포스트 어닐링으로서, 표 2에 나타내는 바와 같이, 이하의 열처리를 행했다. 참고를 위해, 열처리를 행하지 않았던 것도 준비했다.
질소 분위기, 250℃, 260℃, 270℃에서, 30분
마지막으로 실시예 1과 마찬가지로 해서 투명 도전막(8)으로서 ITO막(막 두께 80nm)을 성막하여, 패턴(i)의 박막 트랜지스터를 제작했다.
이와 같이 해서 얻어진 각 박막 트랜지스터에 대해서, 실시예 1과 마찬가지로 해서 S값, 문턱값 전압 Vth, 및 전계 효과 이동도 μFE를 측정했다.
이들의 결과를 표 2에 병기한다.
Figure pct00002
No. 2-1∼15는, 산화물 반도체 박막(4)으로서, 본 발명에서 규정하는 조성의 In-Ga-Sn계 산화물을 이용한 예이다. 이 중, 본 발명에서 규정하는 제조 조건을 실시한, 패턴(i)의 형상을 갖는 본 발명예의 No. 2-5, 및 12는 모두, 이동도가 40cm2/Vs 이상으로 극히 높은 이동도를 갖고 있다. 특히 보호막 형성 후의 포스트 어닐링 온도가 보다 높은 270℃에서 처리한 No. 2-12에서는, 이동도가 약 67cm2/Vs로 현저하게 높아졌다.
이에 비해, 패턴(ii)의 형상을 갖는 비교예인 No. 2-6, 9, 및 13; 패턴(iii)의 형상을 갖는 비교예인 No. 2-7, 10, 및 14는 도체화되었기 때문에, 여러 가지의 특성을 측정할 수 없었다(표 2 중, 「-」이라고 기재).
또한, 본 발명에서 규정하는 형상을 갖지 않는, 패턴(iv)의 형상을 갖는 비교예인 No. 2-8, 11, 및 15에서는, 원하는 높은 이동도는 얻어지지 않았다.
상기 패턴(i)과 같이 본 발명의 구성에 의해 매우 높은 이동도가 얻어지는 이유는 상세하게는 불명하지만, 예를 들면 이하와 같이 추측된다. 전술한 바와 같이 패턴(i)에서는, 산화물 반도체 박막(4)의 상면은, 에치 스톱층(9)의 콘택트 홀(7)을 개재해서 소스·드레인 전극(5)과 접촉한다. 즉, 산화물 반도체 박막(4)의 양단부는 소스·드레인 전극(5)과 직접 접촉하지 않는다. 또한, 콘택트 홀(7)의 부분 이외에는, 산화물 반도체 박막(4) 위에 에치 스톱층(9)이 배치된다. 여기에서 소스·드레인 전극(5)의 구성 재료인 Mo나 Al 등은 수소 투과가 생기기 어려운 재료이기 때문에, 수소 투과는, 채널 상의 에치 스톱층(9)(SiOx 등)을 개재해서, 그 위에 형성되는 보호막(6)인 SiNx로부터 공급되거나, 또는 에치 스톱층(9)으로부터 직접 공급되게 된다. 본 실시예에서 이용한 에치 스톱층(9)(SiOx) 중의 수소량은 약 5.0원자%이고, 보호막(6)(SiNx) 중의 수소량은 약 32원자%이기 때문에, 보호막(6) 중의 수소가 산화물 반도체 박막(4)으로 확산되어서, 고이동도의 발현에 기여하고 있을 가능성이 극히 높다. 아마도, 전도체하의 아래 준위(準位)를 수소가 패시베이트하는 것에 의해, 산화물 반도체 박막(4) 중의 결함이 저감되어, 고이동도로 이어지고 있다고 생각된다.
이에 비해, 패턴(ii) 및 패턴(iii)과 같이 산화물 반도체 박막(4)의 채널 폭 방향의 양단부가 보호막(6)과 직접 접촉하는 경우는, 산화물 반도체 박막(4)에 수소가 과잉으로 공급되기 때문에, 반대로 캐리어 과잉이 되어, TFT가 도체화되어 있는 것이라고 추측된다.
또한, 패턴(iv)와 같이 산화물 반도체 박막(4)의 채널 영역 이외가 소스·드레인 전극(5)으로 덮여 있는 경우, 수소의 공급이 제한되기 때문에, 이동도가 높아지지 않는다고 생각된다.
한편, 산화물 반도체 박막(4)으로서, 종래 조성의 In-Ga-Zn계 산화물을 이용한 No. 2-16∼31에서는, 현저하게 향상된 이동도는 측정되지 않고, 최대이더라도 7.1cm2/Vs에 머무르고 있었다. 즉, 본 발명 조성의 In-Ga-Sn계 산화물을 이용했을 때와 같이 포스트 어닐링에 의한 이동도 향상이나 TFT의 형상 제어에 의한 이동도 향상은 관측되지 않았다.
실시예 3
제 2 TFT에 관련된 본 실시예에서는, 실시예 1과는 에치 스톱층의 구성이 상이한 것 이외에는, 상기 패턴(i)에 나타내는 형상의 동일한 TFT를 제작하여, 트랜지스터 특성을 평가했다. 한편, 표 3∼표 5에서는, 이하에 기재된 제조 방법을 제조 방법 A라고 나타내고 있고, No. 3-1∼8에 대해서는 제조 방법 A로 제작하고 있다. 또한, 본 실시예에서는 에치 스톱층(9)으로서 SiNx를 포함하는 층을 이용했을 때의 유용성을 강조하기 위해, 산화물 반도체 트랜지스터를 보호하기 위한 보호막(6)을 마련하고 있지 않지만, 전술한 실시예 1 및 2와 마찬가지로 보호막(6)을 마련해도 된다.
우선, 유리 기판(1)(코닝사제 이글 2000, 직경 100mm×두께 0.7mm) 상에, 게이트 전극(2)으로서 Mo 박막을 100nm, 및 게이트 절연막(3)으로서 SiO2(막 두께 200nm)를 순차 성막했다. 게이트 전극(2)은 순 Mo의 스퍼터링 타겟을 사용하여, DC 스퍼터링법에 의해 형성했다. 스퍼터링 조건은, 성막 온도: 실온, 성막 파워 밀도: 3.8W/cm2, 캐리어 가스: Ar, 성막 시의 가스압: 2mTorr, Ar 가스 유량: 20sccm으로 했다. 또한, 게이트 절연막(3)은 플라즈마 CVD법을 이용하여, 캐리어 가스: SiH4와 N2O의 혼합 가스, 성막 파워 밀도: 0.96W/cm2, 성막 온도: 320℃, 성막 시의 가스압: 133Pa의 조건에서 성막했다.
다음으로, 하기 조성의 산화물 반도체 박막(4)(In-Ga-Sn-O막, 막 두께 40nm)을, 표 3에 나타내는 여러 가지의 스퍼터링 조건에서 성막했다.
In:Ga:Sn=42.7:26.7:30.6원자%
상세하게는, 상기 산화물 반도체 박막(4)과 동일한 조성을 갖는 스퍼터링 타겟을 이용하여, 하기 조건의 스퍼터링법에 의해 성막했다.
스퍼터링 장치: 주식회사 알박제 「CS-200」
기판 온도: 실온
가스압: 1mTorr
캐리어 가스: Ar
산소 분압: 100×O2/(Ar+O2)=4체적%
성막 파워 밀도: 2.55W/cm2
사용 스퍼터링 타겟: In:Ga:Sn=42.7:26.7:30.6원자%
한편, 산화물 반도체 박막의 금속 원소의 각 함유량의 분석은, 유리 기판 상에 막 두께 40nm의 각 산화물 반도체 박막을 상기와 마찬가지로 해서 스퍼터링법으로 형성한 시료를 별도 준비해서 행했다. 해당 분석은, CIROS MarkII(주식회사 리가쿠제)를 이용하여, ICP(Inductively Coupled Plasma) 발광 분광법에 의해 행했다.
상기와 같이 해서 산화물 반도체 박막(4)을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행했다. 웨트 에칭액으로서, 간토화학 주식회사제 「ITO-07N」을 사용했다. 본 실시예에서는, 실험을 행한 모든 산화물 반도체 박막에 대해서, 웨트 에칭에 의한 잔사는 없어서, 적절히 에칭할 수 있었다는 것을 확인하고 있다.
상기한 바와 같이, 산화물 반도체 박막(4)을 패터닝한 후, 막질을 향상시키기 위해서 프리어닐링을 행했다. 프리어닐링은, 대기 분위기에서 350℃에서 1시간 행했다.
상기 프리어닐링 후, 표 3, 도 12, 도 13에 나타내는 바와 같이 에치 스톱층(9)으로서, SiOx막(9-1) 및 SiNx막(9-2)을 상기 산화물 반도체 박막 위에 성막했다(도 13A). 상기 SiOx막(9-1)의 성막은 N2O 및 SiH4의 혼합 가스를 이용하여, 플라즈마 CVD법으로 행했다. 성막 조건은, 성막 파워 밀도: 0.32W/cm2, 성막 온도: 230℃, 성막 시의 가스압: 133Pa로 했다. 상기 SiNx막(9-2)의 성막은 SiH4, N2, NH3의 혼합 가스를 이용하여, 플라즈마 CVD법으로 행했다. 성막 조건을, 성막 파워 밀도: 0.32W/cm2, 성막 온도: 150℃, 성막 시의 가스압: 133Pa로 했다. 상기 SiOx막(9-1) 및 SiNx막(9-2)의 성막 후, 포토리소그래피 및 드라이 에칭에 의해 에치 스톱층(9)의 패터닝을 행했다(도 13B). 한편, 실시예 3-8에서는, 비교를 위해, SiOx막만을 상기 산화물 반도체 박막 위에 성막했다.
다음으로, 소스·드레인 전극(5)을 형성하기 위해, 막 두께 200nm의 순 Mo막을, 스퍼터링법에 의해 상기 산화물 반도체 박막(4)의 상방에 성막했다. 상기 순 Mo막의 성막 조건은, 투입 파워: DC300W(성막 파워 밀도: 3.8W/cm2), 캐리어 가스: Ar, 가스압: 2mTorr, 기판 온도: 실온으로 했다.
이어서, 포토리소그래피 및 웨트 에칭에 의해, 소스·드레인 전극(5)의 패터닝을 행하여, 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성했다(도 13C). 구체적으로는, 인산:질산:아세트산=70:2:10(질량비)의 혼합액으로 이루어지고 액 온도가 40℃인 혼산 에칭액을 이용했다.
이와 같이 해서 소스·드레인 전극(5)을 형성한 후, 포스트 어닐링으로서, 질소 분위기에서 260℃, 30분의 열처리를 행했다.
제작한 트랜지스터의 단면도를 도 12에 나타내고, 제조 공정을 설명한 트랜지스터의 단면도를 도 13에 나타낸다.
제작한 박막 트랜지스터는, 채널 길이 20μm, 채널 폭 200μm(No. 3-2, 3, 7, 8), 채널 길이 10μm, 채널 폭 200μm(No. 3-4), 채널 길이 10μm, 채널 폭 100μm(No. 3-5), 채널 길이 10μm, 채널 폭 50μm(No. 3-6)였다.
상기 TFT에 대해서, 실시예 1 및 2와 마찬가지로 전술의 각종 특성(S값, 문턱값 전압 Vth, 및 전계 효과 이동도 μFE)을 조사했다.
이들의 결과를 표 3에 병기한다. 참고를 위해, 실시예 1의 방법으로 제작한 TFT의 구성, 물성, 및 각종 특성을 No. 3-1로서 기재한다.
Figure pct00003
표 3으로부터, 에치 스톱층을 SiOx막만으로 형성한 경우는 No. 3-8과 같이, 이동도는 일반적인 In-Ga-Zn-O(IGZO)막과 동일한 정도의 값이었다. 그 한편으로, 에치 스톱층을 SiOx막과 SiNx막의 적층막으로 한 경우는 No. 3-2∼7과 같이 고이동도가 얻어졌다. 즉, 상층으로서 SiNx막을 마련한 경우에, 고이동도가 얻어졌다. 또한, 에치 스톱층 전체의 막 두께에 대한 SiNx막의 막 두께의 비율이 높은 쪽이 이동도가 높아졌다. 게다가, 채널 길이는 긴 쪽이 이동도가 높아지고, 채널 폭은 짧은 쪽이 이동도가 높아졌다.
실시예 4
No. 4-2∼3에 대해서는, 실시예 1과 에치 스톱층의 구조가 상이한 제 2 TFT를 제작하고, 또한 실시예 3과 상이한 이하의 제조 방법(이하, 제조 방법 B라고 함)으로 트랜지스터를 제작하여, 트랜지스터 특성을 평가했다.
한편, 본 실시예에서는 에치 스톱층(9)으로서 SiNx를 포함하는 층을 이용했을 때의 유용성을 강조하기 위해, 편의상, 산화물 반도체 트랜지스터를 보호하기 위한 보호막(6)을 마련하고 있지 않지만, 전술한 실시예 1 및 2와 마찬가지로 보호막(6)을 마련해도 된다.
우선, 유리 기판(1)(코닝사제 이글 2000, 직경 100mm×두께 0.7mm) 상에, 게이트 전극(2)으로서 Mo 박막을 100nm, 및 게이트 절연막(3)으로서 SiO2(막 두께 200nm)를 순차 성막했다. 게이트 전극(2)은 순 Mo의 스퍼터링 타겟을 사용하여, DC 스퍼터링법에 의해 형성했다. 스퍼터링 조건은, 성막 온도: 실온, 성막 파워 밀도: 3.8W/cm2, 캐리어 가스: Ar, 성막 시의 가스압: 2mTorr, Ar 가스 유량: 20sccm으로 했다. 또한, 게이트 절연막(3)은 플라즈마 CVD법을 이용하여, 캐리어 가스: SiH4와 N2O의 혼합 가스, 성막 파워 밀도: 0.96W/cm2, 성막 온도: 320℃, 성막 시의 가스압: 133Pa의 조건에서 성막했다.
다음으로, 하기 조성의 산화물 반도체 박막(4)(In-Ga-Sn-O막, 막 두께 40nm)을, 표 4에 나타내는 여러 가지의 스퍼터링 조건에서 성막했다.
In:Ga:Sn=42.7:26.7:30.6원자%
상세하게는, 상기 산화물 반도체 박막(4)과 동일한 조성을 갖는 스퍼터링 타겟을 이용하여, 하기 조건의 스퍼터링법에 의해 성막했다.
스퍼터링 장치: 주식회사 알박제 「CS-200」
기판 온도: 실온
가스압: 1mTorr
캐리어 가스: Ar
산소 분압: 100×O2/(Ar+O2)=4체적%
성막 파워 밀도: 2.55W/cm2
사용 스퍼터링 타겟: In:Ga:Sn=42.7:26.7:30.6원자%
한편, 산화물 반도체 박막의 금속 원소의 각 함유량의 분석은, 유리 기판 상에 막 두께 40nm의 각 산화물 반도체 박막을 상기와 마찬가지로 해서 스퍼터링법으로 형성한 시료를 별도 준비해서 행했다. 해당 분석은, CIROS MarkII(주식회사 리가쿠제)를 이용하여, ICP(Inductively Coupled Plasma) 발광 분광법에 의해 행했다.
상기와 같이 해서 산화물 반도체 박막(4)을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행했다. 웨트 에칭액으로서, 간토화학 주식회사제 「ITO-07N」을 사용했다. 본 실시예에서는, 실험을 행한 모든 산화물 반도체 박막에 대해서, 웨트 에칭에 의한 잔사는 없어서, 적절히 에칭할 수 있었다는 것을 확인하고 있다.
상기한 바와 같이, 산화물 반도체 박막(4)을 패터닝한 후, 막질을 향상시키기 위해서 프리어닐링을 행했다. 프리어닐링은, 대기 분위기에서 350℃에서 1시간 행했다.
상기 프리어닐링 후, 표 4, 도 12, 도 13에 나타내는 바와 같이 에치 스톱층(9)으로서, SiOx막(9-1) 및 SiNx막(9-2)을 상기 산화물 반도체 박막 위에 성막했다(도 13A). 상기 SiOx막(9-1)의 성막은 N2O 및 SiH4의 혼합 가스를 이용하여, 플라즈마 CVD법으로 행했다. 성막 조건은, 성막 파워 밀도: 0.32W/cm2, 성막 온도: 230℃, 성막 시의 가스압: 133Pa로 했다. 상기 SiNx막(9-2)의 성막은 SiH4, N2, NH3의 혼합 가스를 이용하여, 플라즈마 CVD법으로 행했다. 성막 조건을, 성막 파워 밀도: 0.32W/cm2, 성막 온도: 150℃, 성막 시의 가스압: 133Pa로 했다. 그 후, 포스트 어닐링으로서, 질소 분위기에서 260℃, 30분의 열처리를 행했다. 상기 SiOx막(9-1) 및 SiNx막(9-2)의 성막 후, 포스트 어닐링을 거쳐서, 포토리소그래피 및 드라이 에칭에 의해 에치 스톱층(9)(9-1 및 9-2)의 패터닝을 행했다(도 13B).
다음으로, 소스·드레인 전극(5)을 형성하기 위해, 막 두께 200nm의 순 Mo막을, 스퍼터링법에 의해 상기 산화물 반도체 박막(4)의 상방에 성막했다. 상기 순 Mo막의 성막 조건은, 투입 파워: DC300W(성막 파워 밀도: 3.8W/cm2), 캐리어 가스: Ar, 가스압: 2mTorr, 기판 온도: 실온으로 했다.
이어서, 포토리소그래피 및 웨트 에칭에 의해, 소스·드레인 전극(5)의 패터닝을 행하여, 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성했다(도 13C). 구체적으로는, 인산:질산:아세트산=70:2:10(질량비)의 혼합액으로 이루어지고 액 온도가 40℃인 혼산 에칭액을 이용했다.
제작한 트랜지스터의 단면도를 도 12에 나타내고, 제조 공정을 설명한 트랜지스터의 단면도를 도 13에 나타낸다.
제작한 박막 트랜지스터는, 채널 길이 20μm, 채널 폭 200μm(No. 4-2), 채널 길이 10μm, 채널 폭 50μm(No. 4-3)였다.
상기 TFT에 대해서, 실시예 1∼3과 마찬가지로 전술의 각종 특성(S값, 문턱값 전압 Vth, 및 전계 효과 이동도 μFE)을 조사했다.
이들의 결과를 표 4에 병기한다. 참고를 위해, 실시예 1의 방법으로 제작한 TFT의 구성, 물성, 및 각종 특성을 No. 4-1로서 기재한다.
Figure pct00004
표 4로부터, 에치 스톱층을 SiOx막만으로 형성한 경우는, 이동도는 일반적인 In-Ga-Zn-O(IGZO)막과 동일한 정도의 값이었다. 그 한편으로, 에치 스톱층을 SiOx막과 SiNx막의 적층막으로 한 경우는, 상층으로서 SiNx막이 마련되었기 때문에, 고이동도가 얻어졌다. 또한, 표 3 및 표 4로부터, 포스트 어닐링은, 에치 스톱층(9)의 형성 후이면, 소스·드레인 전극(5)의 형성 전에 행해도 되고, 소스·드레인 전극(5)의 형성 후에 행해도 된다는 것을 알 수 있었다.
실시예 5
실시예 5에서는, 실시예 3에 있어서, 상기 패턴(i)에 나타내는 형상을 대신해서 상기 패턴(iv)에 나타내는 형상 TFT를 제작한 것 이외에는, 실시예 3과 거의 마찬가지로 트랜지스터를 제작하여, 트랜지스터 특성을 평가했다.
우선, 유리 기판(1)(코닝사제 이글 2000, 직경 100mm×두께 0.7mm) 상에, 게이트 전극(2)으로서 Mo 박막을 100nm, 및 게이트 절연막(3)으로서 SiO2(막 두께 200nm)를 순차 성막했다. 게이트 전극(2)은 순 Mo의 스퍼터링 타겟을 사용하여, DC 스퍼터링법에 의해 형성했다. 스퍼터링 조건은, 성막 온도: 실온, 성막 파워 밀도: 3.8W/cm2, 캐리어 가스: Ar, 성막 시의 가스압: 2mTorr, Ar 가스 유량: 20sccm으로 했다. 또한, 게이트 절연막(3)은 플라즈마 CVD법을 이용하여, 캐리어 가스: SiH4와 N2O의 혼합 가스, 성막 파워 밀도: 1.27W/cm2, 성막 온도: 320℃, 성막 시의 가스압: 133Pa의 조건에서 성막했다.
다음으로, 하기 조성의 산화물 반도체 박막(4)(In-Ga-Sn-O막, 막 두께 40nm)을, 표 5에 나타내는 스퍼터링 조건에서 성막했다.
In:Ga:Sn=42.7:26.7:30.6원자%
상세하게는, 상기 산화물 반도체 박막(4)과 동일한 조성을 갖는 스퍼터링 타겟을 이용하여, 하기 조건의 스퍼터링법에 의해 성막했다.
스퍼터링 장치: 주식회사 알박제 「CS-200」
기판 온도: 실온
가스압: 1mTorr
캐리어 가스: Ar
산소 분압: 100×O2/(Ar+O2)=4체적%
성막 파워 밀도: 2.55W/cm2
사용 스퍼터링 타겟: In:Ga:Sn=42.7:26.7:30.6원자%
한편, 산화물 반도체 박막의 금속 원소의 각 함유량의 분석은, 유리 기판 상에 막 두께 40nm의 각 산화물 반도체 박막을 상기와 마찬가지로 해서 스퍼터링법으로 형성한 시료를 별도 준비해서 행했다. 해당 분석은, CIROS MarkII(주식회사 리가쿠제)를 이용하여, ICP(Inductively Coupled Plasma) 발광 분광법에 의해 행했다.
상기와 같이 해서 산화물 반도체 박막(4)을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행했다. 웨트 에칭액으로서, 간토화학 주식회사제 「ITO-07N」을 사용했다. 본 실시예에서는, 실험을 행한 모든 산화물 반도체 박막에 대해서, 웨트 에칭에 의한 잔사는 없어서, 적절히 에칭할 수 있었다는 것을 확인하고 있다.
상기한 바와 같이, 산화물 반도체 박막(4)을 패터닝한 후, 막질을 향상시키기 위해서 프리어닐링을 행했다. 프리어닐링은, 대기 분위기에서 350℃에서 1시간 행했다.
상기 프리어닐링 후, 표 5, 도 14, 도 15에 나타내는 바와 같이 에치 스톱층(9)으로서, SiOx막(9-1) 및 SiNx막(9-2)을 상기 산화물 반도체 박막 위에 성막했다(도 15A). 상기 SiOx막(9-1)의 성막은 N2O 및 SiH4의 혼합 가스를 이용하여, 플라즈마 CVD법으로 행했다. 성막 조건은, 성막 파워 밀도: 0.32W/cm2, 성막 온도: 230℃, 성막 시의 가스압: 133Pa로 했다. 상기 SiNx막(9-2)의 성막은 SiH4, N2, NH3의 혼합 가스를 이용하여, 플라즈마 CVD법으로 행했다. 성막 조건을, 성막 파워 밀도: 0.32W/cm2, 성막 온도: 150℃, 성막 시의 가스압: 133Pa로 했다. 상기 SiOx막(9-1) 및 SiNx막(9-2)의 성막 후, 포토리소그래피 및 드라이 에칭에 의해 에치 스톱층(9)의 패터닝을 행했다(도 15B).
다음으로, 소스·드레인 전극(5)을 형성하기 위해, 막 두께 200nm의 순 Mo막을, 스퍼터링법에 의해 상기 산화물 반도체 박막(4)의 상방에 성막했다. 상기 순 Mo막의 성막 조건은, 투입 파워: DC300W(성막 파워 밀도: 3.8W/cm2), 캐리어 가스: Ar, 가스압: 2mTorr, 기판 온도: 실온으로 했다.
이어서, 포토리소그래피 및 웨트 에칭에 의해, 소스·드레인 전극(5)의 패터닝을 행하여, 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성했다(도 15C). 구체적으로는, 인산:질산:아세트산=70:2:10(질량비)의 혼합액으로 이루어지고 액 온도가 40℃인 혼산 에칭액을 이용했다.
이와 같이 해서 소스·드레인 전극(5)을 형성한 후, 포스트 어닐링으로서, 질소 분위기에서 260℃, 30분의 열처리를 행했다.
제작한 트랜지스터의 단면도를 도 14에 나타내고, 제조 공정을 설명한 트랜지스터의 단면도를 도 15에 나타낸다.
제작한 박막 트랜지스터는, 채널 길이 10μm, 채널 폭 200μm, 100μm, 25μm(No. 5-1∼3), 채널 길이 25μm, 채널 폭 200μm, 100μm, 25μm(No. 5-4∼6)였다.
상기 TFT에 대해서, 실시예 1∼4와 마찬가지로 전술의 TFT 특성(S값, 문턱값 전압 Vth, 및 전계 효과 이동도 μFE)을 조사했다.
이들의 결과를 표 5에 병기한다.
Figure pct00005
전술한 바와 같이, 에치 스톱층을 SiOx막만으로 한 경우의 이동도는 낮지만, 표 5로부터, 에치 스톱층을 SiOx막과 SiNx막의 적층막으로 하고, 또한 에치 스톱층을 산화물 반도체 박막의 채널 부분에만 배치한 경우이더라도, 약 40cm2/Vs 이상의 높은 이동도가 발현되었다. 또한, 에치 스톱층을 SiOx막과 SiNx막의 적층막으로 하고, 또한 에치 스톱층을 산화물 반도체 박막의 채널 부분에만 배치한 경우, 채널 폭에 관계없이 이동도는 높아진다는 것을 알 수 있었다.
1: 기판
2: 게이트 전극
3: 게이트 절연막
4: 산화물 반도체 박막
5: 소스·드레인 전극
6: 보호막
7: 콘택트 홀
8: 투명 도전막
9: 에치 스톱층
9-1: SiOx막
9-2: SiNx막

Claims (4)

  1. 기판 상에 게이트 전극, 게이트 절연막, 산화물 반도체 박막, 상기 산화물 반도체 박막을 보호하기 위한 에치 스톱층, 소스·드레인 전극, 및 보호막을 이 순서로 갖는 박막 트랜지스터로서,
    상기 산화물 반도체 박막은, 금속 원소로서 In, Ga 및 Sn과; O;로 구성되는 산화물로 이루어지고, 아몰퍼스 구조를 갖고, 또한 상기 In, Ga 및 Sn의 합계에 대한 각 금속 원소의 원자수비가 하기 식(1)∼(3)을 모두 만족시키며,
    상기 에치 스톱층 및 상기 보호막의 양쪽 또는 한쪽이 SiNx를 포함하는
    것을 특징으로 하는 박막 트랜지스터.
    0.30≤In/(In+Ga+Sn)≤0.50 ···(1)
    0.20≤Ga/(In+Ga+Sn)≤0.30 ···(2)
    0.25≤Sn/(In+Ga+Sn)≤0.45 ···(3)
  2. 제 1 항에 있어서,
    상기 산화물 반도체 박막의 적어도 일부가 결정화되어 있는 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 보호막이 SiNx를 포함하고, 또한 상기 산화물 반도체 박막의 채널 길이 방향 및 채널 폭 방향의 양단부는 상기 에치 스톱층과 접하는 박막 트랜지스터.
  4. 제 2 항에 있어서,
    상기 보호막이 SiNx를 포함하고, 또한 상기 산화물 반도체 박막의 채널 길이 방향 및 채널 폭 방향의 양단부는 상기 에치 스톱층과 접하는 박막 트랜지스터.
KR1020177005510A 2014-09-02 2015-08-06 박막 트랜지스터 KR101974754B1 (ko)

Applications Claiming Priority (7)

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