KR20220099559A - 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타깃 - Google Patents

산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타깃 Download PDF

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KR20220099559A
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고헤이 니시야마
유미 데라마에
다카유키 고야마
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가부시키가이샤 고베 세이코쇼
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Abstract

전계 효과 이동도와 스트레스 내성이 우수함과 함께, 산화물 반도체층을 가공할 때에 사용되는 습식 에칭액에 대하여 우수한 습식 에칭 가공성을 가지며, 또한, 소스·드레인 전극을 패터닝할 때에 사용되는 습식 에칭액에 대하여 산화물 반도체층이 우수한 습식 에칭 내성을 갖는 박막 트랜지스터를 얻는다. 산화물 반도체 박막은, In, Ga, Zn 및 Sn과, O를 포함하고, In, Ga, Zn 및 Sn의 원자수 비의 합계에 대한 각 금속 원소의 원자수 비가, 0.070≤In/(In+Ga+Zn+Sn)≤0.200, 0.250≤Ga/(In+Ga+Zn+Sn)≤0.600, 0.180≤Zn/(In+Ga+Zn+Sn)≤0.550, 0.030≤Sn/(In+Ga+Zn+Sn)≤0.150을 만족시킴과 함께, 0.10≤Sn/Zn≤0.25 및 (Sn×In)/Ga≥0.009를 만족시킨다.

Description

산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타깃
본 발명은, 예를 들어 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 적합하게 사용되는 산화물 반도체 박막 및 해당 산화물 반도체 박막으로 이루어지는 산화물 반도체층을 포함하는 박막 트랜지스터(TFT; Thin Film Transistor)에 관한 것이다. 또한, 본 발명은, 해당 산화물 반도체 박막으로 이루어지는 산화물 반도체층을 형성하기 위한 스퍼터링 타깃에 따른 것이다.
아몰퍼스 산화물 반도체로서는, 특허문헌 1에 개시된 바와 같이, 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는 In-Ga-Zn계 산화물 반도체(IGZO)가 알려져 있다.
일본 특허 공개 2010-219538호 공보
산화물 반도체는, 고해상도 및 고속 구동이 요구되는 표시 장치 등의 전자 회로를 구성하는 박막 트랜지스터의 채널층에 적용된다.
산화물 반도체 박막을 사용한 박막 트랜지스터는, 광 조사나 전압 인가 등의 스트레스에 대한 내성(스트레스 내성)이 우수할 것이 요구된다. 스트레스 내성이 낮으면, 트랜지스터의 임계값 전압이 시프트하거나, 변동되어 표시 장치 자체의 신뢰성이 저하된다.
또한, 산화물 반도체 박막 위에 소스·드레인 전극을 구비한 박막 트랜지스터를 제작할 때, 상기 산화물 반도체 박막이 습식 에칭액 등의 약액에 대하여 높은 특성(습식 에칭 내성)을 가질 것도 요구된다. 구체적으로는, 이하의 2가지 특성이 요구된다.
(ⅰ) 산화물 반도체 박막은, 산화물 반도체 가공용 습식 에칭액에 대하여 우수한 가용성을 가질 것(습식 에칭 가공성이 우수할 것)
즉, 산화물 반도체 박막을 가공할 때에 사용되는 옥살산 등의 유기산계나 무기산계의 습식 에칭액에 의해, 상기 산화물 반도체 박막이 적절한 속도로 에칭되고, 잔사 없이 패터닝될 것이 요구된다.
(ⅱ) 산화물 반도체 박막은, 소스·드레인 전극용 습식 에칭액에 대하여 불용성일 것(습식 에칭 내성이 우수할 것)
본 발명의 목적은, 산화물 반도체 트랜지스터에 있어서, 전계 효과 이동도와 스트레스 내성이 우수함과 함께, 산화물 반도체층을 가공할 때에 사용되는 습식 에칭액에 대하여 우수한 습식 에칭 가공성을 가지며, 또한, 소스·드레인 전극을 패터닝할 때에 사용되는 습식 에칭액에 대하여 산화물 반도체층이 우수한 습식 에칭 내성을 갖는 박막 트랜지스터를 얻을 수 있는 산화물 반도체 박막, 해당 산화물 반도체층을 포함하는 박막 트랜지스터 및 해당 산화물 반도체층을 형성하기 위한 스퍼터링 타깃을 제공하는 데 있다.
본 발명자들은, 예의 연구를 거듭한 결과, 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하는 산화물 반도체 박막을 채용하고, 각 금속 원소의 조성을 적절하게 제어함으로써 상기 과제를 해결할 수 있다는 것을 알아내어, 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 상기 목적은, 산화물 반도체 박막에 따른 하기 [1]의 구성에 의해 달성된다.
[1] 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 In, Ga, Zn 및 Sn의 원자수의 합계에 대한 각 금속 원소의 원자수 비가,
0.070≤In/(In+Ga+Zn+Sn)≤0.200
0.250≤Ga/(In+Ga+Zn+Sn)≤0.600
0.180≤Zn/(In+Ga+Zn+Sn)≤0.550
0.030≤Sn/(In+Ga+Zn+Sn)≤0.150
을 만족시킴과 함께,
상기 Zn의 원자수 비에 대한 상기 Sn의 원자수 비가,
0.10≤Sn/Zn≤0.25
를 만족시킴과 함께,
상기 Sn, In 및 Ga의 원자수 비가,
(Sn×In)/Ga≥0.009
를 만족시키는, 산화물 반도체 박막.
또한, 본 발명의 상기 목적은, 박막 트랜지스터에 따른 하기 [2]의 구성에 의해 달성된다.
[2] 기판 위에 게이트 전극, 게이트 절연막, 제2 산화물 반도체층, 제1 산화물 반도체층, 소스·드레인 전극 및 보호막을 이 순서로 갖는 박막 트랜지스터이며,
상기 제1 산화물 반도체층은, 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 In, Ga, Zn 및 Sn의 원자수의 합계에 대한 각 금속 원소의 원자수 비가,
0.070≤In/(In+Ga+Zn+Sn)≤0.200
0.250≤Ga/(In+Ga+Zn+Sn)≤0.600
0.180≤Zn/(In+Ga+Zn+Sn)≤0.550
0.030≤Sn/(In+Ga+Zn+Sn)≤0.150
을 만족시킴과 함께,
상기 Zn의 원자수 비에 대한 상기 Sn의 원자수 비가,
0.10≤Sn/Zn≤0.25
를 만족시킴과 함께,
상기 Sn, In 및 Ga의 원자수 비가,
(Sn×In)/Ga≥0.009
를 만족시키는, 박막 트랜지스터.
또한, 박막 트랜지스터에 따른 본 발명의 바람직한 실시 형태는, 이하의 [3]에 관한 것이다.
[3] 상기 소스·드레인 전극은 상기 제1 산화물 반도체층과 직접 접합하고 있으며, 상기 소스·드레인 전극이 Cu 또는 Cu 합금을 포함하는, 상기 [2]에 기재된 박막 트랜지스터.
또한, 본 발명의 상기 목적은, 스퍼터링 타깃에 따른 하기 [4]의 구성에 의해 달성된다.
[4] 상기 [2] 또는 [3]에 기재된 박막 트랜지스터에 있어서의 상기 제1 산화물 반도체층을 형성하기 위한 스퍼터링 타깃이며,
금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 In, Ga, Zn 및 Sn의 원자수의 합계에 대한 각 금속 원소의 원자수 비가,
0.070≤In/(In+Ga+Zn+Sn)≤0.200
0.250≤Ga/(In+Ga+Zn+Sn)≤0.600
0.180≤Zn/(In+Ga+Zn+Sn)≤0.550
0.030≤Sn/(In+Ga+Zn+Sn)≤0.150
을 만족시킴과 함께,
상기 Zn의 원자수 비에 대한 상기 Sn의 원자수 비가,
0.10≤Sn/Zn≤0.25
를 만족시킴과 함께,
상기 Sn, In 및 Ga의 원자수 비가,
(Sn×In)/Ga≥0.009
를 만족시키는, 스퍼터링 타깃.
본 발명에 따르면, 산화물 반도체 트랜지스터에 있어서, 전계 효과 이동도와 스트레스 내성이 우수함과 함께, 산화물 반도체층을 가공할 때에 사용되는 습식 에칭액에 대하여 우수한 습식 에칭 가공성을 가지며, 또한, 소스·드레인 전극을 패터닝할 때에 사용되는 습식 에칭액에 대하여 산화물 반도체층이 우수한 습식 에칭 내성을 갖는 박막 트랜지스터를 얻을 수 있는 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타깃을 제공할 수 있다.
도 1은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터의 개략 단면도이다.
도 2는, 횡축을 온도(℃)로 하고, 종축을 검출 이온의 전류 강도(A)로 한 경우의, 산화물 반도체 박막에 있어서의, 온도 상승에 수반되는 Zn 탈리량을 나타내는 그래프이다.
이하, 본 발명의 실시 형태에 따른 산화물 반도체 박막 및 박막 트랜지스터에 대하여 설명한다.
본 실시 형태에 따른 산화물 반도체 박막은,
금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 In, Ga, Zn 및 Sn의 원자수의 합계에 대한 각 금속 원소의 원자수 비가,
0.070≤In/(In+Ga+Zn+Sn)≤0.200
0.250≤Ga/(In+Ga+Zn+Sn)≤0.600
0.180≤Zn/(In+Ga+Zn+Sn)≤0.550
0.030≤Sn/(In+Ga+Zn+Sn)≤0.150
을 만족시킴과 함께,
상기 Zn의 원자수 비에 대한 상기 Sn의 원자수 비가,
0.10≤Sn/Zn≤0.25
를 만족시킴과 함께,
상기 Sn, In 및 Ga의 원자수 비가,
(Sn×In)/Ga≥0.009
를 만족시킨다.
또한, 본 실시 형태에 따른 박막 트랜지스터는,
기판 위에 게이트 전극, 게이트 절연막, 제2 산화물 반도체층, 제1 산화물 반도체층, 소스·드레인 전극 및 보호막을 이 순서로 갖는 박막 트랜지스터이며,
상기 제1 산화물 반도체층은, 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 In, Ga, Zn 및 Sn의 원자수의 합계에 대한 각 금속 원소의 원자수 비가,
0.070≤In/(In+Ga+Zn+Sn)≤0.200
0.250≤Ga/(In+Ga+Zn+Sn)≤0.600
0.180≤Zn/(In+Ga+Zn+Sn)≤0.550
0.030≤Sn/(In+Ga+Zn+Sn)≤0.150
을 만족시킴과 함께,
상기 Zn의 원자수 비에 대한 상기 Sn의 원자수 비가,
0.10≤Sn/Zn≤0.25
를 만족시킴과 함께,
상기 Sn, In 및 Ga의 원자수 비가,
(Sn×In)/Ga≥0.009
를 만족시킨다.
또한, 본 실시 형태에 있어서, In, Ga, Zn, Sn 및 O로 구성되는 산화물을 「IGZTO」라고 칭하는 경우가 있다. 또한, O를 제외한 전체 금속 원소(In, Ga, Zn 및 Sn)의 원자수의 합계량에 대한 In, Ga, Zn 및 Sn의 함유량(원자수 비)을, 각각, 「In 원자수 비」, 「Ga 원자수 비」, 「Zn 원자수 비」 및 「Sn 원자수 비」라고 칭하는 경우가 있다.
<산화물 반도체 박막>
이하, 본 실시 형태에 따른 산화물 반도체 박막(또는, 후술하는 박막 트랜지스터에 있어서의 제1 산화물 반도체층)에 대하여 설명한다.
〔0.070≤In/(In+Ga+Zn+Sn)≤0.200〕
In은, 전기 전도성의 향상에 기여하는 원소이다. In 원자수 비가 커질수록, 즉, 전체 금속 원소에 차지하는 In양이 많아질수록, 산화물 반도체층의 도전성이 향상되기 때문에, 전계 효과 이동도는 증가한다.
상기 작용을 유효하게 발휘시키기 위해서는, 상기 In 원자수 비를 0.070 이상으로 할 필요가 있다. 상기 In 원자수 비는, 바람직하게는 0.080 이상이며, 보다 바람직하게는 0.100 이상이다. 단, In 원자수 비가 너무 크면, 캐리어 밀도가 과도하게 증가해서 임계값 전압이 저하되는 등의 문제가 있기 때문에, In 원자수 비는 0.200 이하로 한다. 상기 In 원자수 비는, 바람직하게는 0.150 이하, 보다 바람직하게는 0.130 이하이다.
〔0.250≤Ga/(In+Ga+Zn+Sn)≤0.600〕
Ga는, 산소 결손의 저감 및 캐리어 밀도의 제어에 기여하는 원소이다. Ga 원자수 비가 커질수록, 즉, 전체 금속 원소에 차지하는 Ga양이 많아질수록, 산화물 반도체층의 전기적 안정성이 향상되고, 캐리어의 과잉 발생을 억제하는 효과를 발휘한다. 또한, Ga는 과산화수소계의 Cu 에칭액에 의한 에칭을 저해하는 원소이기도 하다. 따라서, Ga 원자수 비가 커질수록, 소스·드레인 전극으로서의 Cu 전극의 에칭 가공에 사용되는 과산화수소계 에칭액에 대하여 선택비가 커지게 되어, 대미지를 받기 어려워진다.
상기 작용을 유효하게 발휘시키기 위해서는, Ga 원자수 비를 0.250 이상으로 할 필요가 있다. 상기 Ga 원자수 비는, 바람직하게는 0.300 이상, 보다 바람직하게는 0.410 이상이다. 단, Ga 원자수 비가 너무 크면, 산화물 반도체층의 도전성이 저하되어 전계 효과 이동도가 저하되기 쉬워진다. 또한, 산화물 반도체층을 형성하기 위한 스퍼터링 타깃재의 전도도가 저하되어, 직류 방전이 안정적으로 지속하는 것이 곤란해진다. 그 때문에, Ga 원자수 비는 0.600 이하로 한다. 상기 Ga 원자수 비는, 바람직하게는 0.500 이하, 보다 바람직하게는 0.450 이하이다.
〔0.180≤Zn/(In+Ga+Zn+Sn)≤0.550〕
Zn은, 다른 금속 원소 정도 박막 트랜지스터 특성에 대하여 민감하지 않지만, Zn 원자수 비가 커질수록, 즉, 전체 금속 원소에 차지하는 Zn양이 많아질수록, 아몰퍼스화되기 쉬워지기 때문에, 유기산이나 무기산의 에칭액에 의해 에칭되기 쉬워진다.
상기 작용을 유효하게 발휘시키기 위해서는, Zn 원자수 비를 0.180 이상으로 할 필요가 있다. 상기 Zn 원자수 비는, 바람직하게는 0.300 이상, 보다 바람직하게는 0.350 이상이다. 단, Zn 원자수 비가 너무 크면, 소스·드레인 전극용 에칭액에 대한 산화물 반도체층의 용해성이 높아지는 결과, 습식 에칭 내성이 떨어지기 쉬워지거나, In이 상대적으로 감소하기 때문에 전계 효과 이동도가 저하되거나, Ga가 상대적으로 감소하기 때문에 산화물 반도체층의 전기적 안정성이 저하되기 쉬워지는 경우가 있다. 따라서, Zn 원자수 비는 0.550 이하로 한다. 상기 Zn 원자수 비는, 바람직하게는 0.500 이하, 보다 바람직하게는 0.400 이하이다.
〔0.030≤Sn/(In+Ga+Zn+Sn)≤0.150〕
Sn은, 산계의 약액에 의한 에칭을 저해하는 원소이다. 이 때문에, Sn 원자수 비가 커질수록, 즉, 전체 금속 원소에 차지하는 Sn양이 많아질수록, 산화물 반도체층의 패터닝에 사용하는 유기산이나 무기산의 에칭액에 의한 에칭 가공은 곤란해진다. 한편, Sn이 첨가된 산화물 반도체는 수소 확산에 의해 캐리어 밀도의 증가가 보이고, 전계 효과 이동도가 증가되며, 또한 Sn 첨가량이 적당하면 박막 트랜지스터의 광 스트레스에 대한 신뢰성이 향상된다.
상기 작용을 유효하게 발휘시키기 위해서는, 상기 Sn 원자수 비는 0.030 이상으로 할 필요가 있다. Sn 원자수 비는, 바람직하게는 0.060 이상, 보다 바람직하게는 0.070 이상이다. 한편, Sn 원자수 비가 너무 크면, 산화물 반도체층의 유기산이나 무기산의 에칭액에 대한 내성이 필요 이상으로 높아져서, 산화물 반도체층 자체의 가공이 곤란해진다. 또한, 수소 확산의 영향을 강하게 받음으로써 광 스트레스에 대한 신뢰성이 저하될 우려가 있다. 따라서 상기 Sn 원자수 비는 0.150 이하로 한다. Sn 원자수 비는, 바람직하게는 0.110 이하, 보다 바람직하게는 0.080 이하이다.
〔0.10≤Sn/Zn≤0.25〕
상기 산화물 반도체층의 패터닝에 사용하는 유기산이나 무기산의 에칭액에 대한 에칭 내성에 대해서는, In/Ga 원자수 비에 따라 변화하지만, In/Ga 원자수 비가 어떠한 값이어도, Sn 첨가량을 증가시킴으로써, 에칭 내성을 높일 수 있다. 또한, Sn 첨가량을 증가시킴으로써, 박막 트랜지스터의 제조 시에 있어서, 산화물 반도체층에 대한 열처리가 고온화된 경우에, 산화물 반도체층으로부터 Zn이 이탈하는 것을 방지할 수 있다.
Zn의 이탈이란, 열처리의 고온화에 의해 산화물 반도체층 중의 수소가 탈리하고, 이에 수반하여 Zn과 O의 결합력이 약해짐으로써 발생하는 것이다. 이와 같이, 산화물 반도체층의 표면 금속 원자(Zn)가 탈리되면, 산화물 반도체층 중 및 층 표면의 조성이 변화하고, 특히, 산화물 반도체층의 표면은 Zn이 결손한 상태로 된다. 따라서, Zn이 결손한 개소가, 산화물 반도체층 위에 형성된 Cu 전극으로부터의 Cu 확산원이 되는 것이 용이하게 상정된다.
산화물 반도체 박막의 Zn양이 변화함으로써, Sn 첨가량에 수반되는, 유기산이나 무기산의 에칭액에 대한 산화물 반도체층의 에칭 내성 및 금속 원자(Zn)의 탈리에 대한 영향이 다르다. 상기 Cu의 확산은 캡층의 상기 에칭 내성과 금속 원자 탈리의 양쪽에 기인하여 발생하기 때문에, 산화물 반도체 박막의 Zn양 및 Sn/Zn 원자수 비를 적절하게 조정함으로써, 우수한 TFT 특성을 얻을 수 있다.
상기와 같은 Cu의 확산을 방지하기 위해서는, Sn/Zn≥0.10을 만족시킬 필요가 있다. 또한, Sn/Zn≥0.18을 만족시키는 것이 바람직하다.
한편, Sn/Zn의 값이 0.25를 초과하면, 산화물 반도체 박막 자신의 에칭(혼산 사용: 인산, 질산, 아세트산, 물의 혼합)의 레이트가 저하된다. 따라서, Sn/Zn≤0.25를 만족시킬 필요가 있고, Sn/Zn≤0.22를 만족시키는 것이 바람직하다.
Ga는, 그 첨가량을 늘리면 캐리어 밀도가 저하되어 도전율이 저하됨과 함께, 박막 트랜지스터의 전계 효과 이동도를 저하시키기 쉬워지지만, 한편 과산화수소수계 에칭액에 대한 습식 에칭 내성은 향상된다. 또한, Sn은 첨가량을 너무 늘리면 보호막으로부터의 수소 확산의 영향이 현저해져서, 수소 확산에 의해 캐리어 밀도나 도전율이 저하되는 경향이 있다.
또한, Ga 첨가량을 증가시키는 것의 폐해인 전계 효과 이동도의 저하나, 스퍼터링 타깃재의 도전성 저하를 억제하기 위해서, In 첨가량을 증가시키자고 한 경우, 박막 트랜지스터의 광 스트레스에 대한 신뢰성의 저하나, 임계값 전압이 부전압측으로 시프트하는 등의 문제를 일으킬 우려가 있다.
이에 반하여, In 대신에 Sn 첨가량을 증가시킨 경우, 전계 효과 이동도의 저하가 억제되어, 스퍼터링 타깃재의 도전성은 개선될 수 있다. 또한 Sn 첨가량을 증가시킨 경우에는, 임계값 전압이 0V 부근에서 안정되는 경향도 있다. 이 때문에, Ga 첨가량을 증가시키는 경우, In의 첨가량을 증가시키는 대신에 Sn의 첨가량을 늘리는 것이 유효하다고 생각된다.
단, Sn의 첨가량에는 적당한 첨가 범위가 있고, 그것을 초과하면 박막 트랜지스터의 광 스트레스 내성의 열화가 현저해질 수 있다. 그래서, 상기 Ga 및 Sn의 첨가량의 관계를 만족시키도록 Ga를 밸런스 좋게 첨가시킴으로써 신뢰성이 높은 산화물 반도체를 얻을 수 있다.
〔(Sn×In)/Ga≥0.009〕
IGZTO계 산화물 반도체에서는, 구성 원소의 균형에 따라서는, 원자 간의 화학 결합력에 영향을 받는 전기 전도성이나 열 여기 이탈성 등의 특징이 발현되지만, 전기 전도성을 좌우하는 In과 Ga의 원자수 비(In/Ga)에, Zn의 탈리·결손을 억제하는 효과를 갖는 Sn의 원자수 비를 곱함으로써, 원하는 이동도와 스트레스 내성을 실현할 수 있다. 또한, 상기 효과를 얻기 위해서는, (Sn×In)/Ga≥0.009를 만족시킬 필요가 있지만, 더 높은 효과를 얻기 위해서는, (Sn×In)/Ga≥0.018을 만족시키는 것이 바람직하고, (Sn×In)/Ga≥0.028을 만족시키는 것이 보다 바람직하다.
또한, 산화물 반도체층의 두께는 특별히 한정되는 것은 아니지만, 10㎚ 이상이면 소스·드레인 전극의 에칭 가공 시의 선택성이 우수하기 때문에 바람직하고, 보다 바람직하게는 15㎚ 이상이다. 또한, 높은 전계 효과 이동도를 유지한다는 점 에서는, 예를 들어 40㎚ 이하인 것이 바람직하다.
<박막 트랜지스터>
다음으로, 본 실시 형태에 따른 박막 트랜지스터에 대하여 더욱 상세히 설명한다. 단, 이들은 바람직한 실시 형태의 예를 나타내는 것에 불과하며, 본 발명은 이들 실시 형태에 한정되는 것은 아니다.
도 1에 도시한 바와 같이, 기판(1) 위에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 제2 산화물 반도체층(채널 형성층)(4B) 및 제1 산화물 반도체층(백 채널층)(4A)이 이 순서로 형성되어 있다. 또한, 제1 산화물 반도체층(4A) 위에는, 소스·드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되어 있다. 또한, 보호막(6)에 형성된 콘택트 홀(7)을 통해 소스·드레인 전극(5)에 전기적으로 접속된 투명 도전막(8)이 형성되어 있다.
또한, 제1 산화물 반도체층(4A)은, 상기한 산화물 반도체 박막을 나타내고 있기 때문에, 제1 산화물 반도체층(4A)에 있어서의 금속 원소의 원자수 비는, 상기한 산화물 반도체 박막에서 설명한 바와 같다.
이와 같이 구성된 박막 트랜지스터의 제조 방법에 관하여, 제1 산화물 반도체층(4A) 및 제2 산화물 반도체층(4B)의 조성 이외에는, 예를 들어 일본 특허 공개 2020-136302호 공보의 도 2에 도시한 박막 트랜지스터의 제조 방법과 마찬가지이기 때문에, 여기서는 설명을 생략한다.
본 실시 형태에 따른 박막 트랜지스터에 있어서, 제2 산화물 반도체층(4B)의 조성은 특별히 한정되지 않고, 예를 들어, 제1 산화물 반도체층(4A)과 마찬가지로 IGZTO를 사용할 수 있다. 이 경우, 제2 산화물 반도체층(4B)은, 제1 산화물 반도체층(4A)에서 사용되는 IGZTO와는 금속 원소비가 달라도 된다.
보다 구체적으로는, 제1 산화물 반도체층(4A)에 있어서의 Sn, In, Ga 및 Zn의 합계에 대한 In, Ga, Sn의 원자수 비를 각각 [In1], [Ga1], [Sn1]로 하고, 제2 산화물 반도체층(4B)에 있어서의 Sn, In, Ga 및 Zn의 합계에 대한 In, Ga, Sn의 원자수 비를 각각 [In2], [Ga2], [Sn2]로 했을 때,
[In1]≤[In2],
[Ga1]≥[Ga2],
[Sn1]≤[Sn2]
를 만족시키는 것이 바람직하다.
또한, 본 실시 형태에 따른 박막 트랜지스터는, 소스·드레인 전극(5)이 제1 산화물 반도체층(4A)과 직접 접합하고 있으며, 제1 산화물 반도체층(4A)은 소스·드레인 전극 가공용 에칭액에 직접 노출된다. 그러나, 본 실시 형태에 따른 산화물 반도체층은 습식 에칭 내성이 우수하고, 소스·드레인 전극의 가공 시에 산화물 반도체층 표면에 대한 대미지가 적기 때문에, 양호한 박막 트랜지스터 특성을 얻을 수 있다. 또한, 상기 조성을 갖는 제1 산화물 반도체층(4A)은, 광 스트레스에 대하여 높은 신뢰성을 얻을 수 있다.
또한, 본 실시 형태에 있어서는, Sn/Zn의 값이 적절하게 조정되어 있으며, 고온의 열처리가 실시된 경우라도, 제1 산화물 반도체층(4A)의 표면에 있어서의 Zn의 탈리(결손)를 방지할 수 있다. 따라서, Cu 또는 Cu 합금을 포함하는 소스·드레인 전극(5)이 제1 산화물 반도체층(4A)과 직접 접합한 구조여도, Cu의 확산을 방지할 수 있어, 우수한 TFT 특성을 얻을 수 있다.
또한, 제2 산화물 반도체층(4B)에 있어서의 In, Ga, Sn의 원자수 비가, 제1 산화물 반도체층(4A)의 원자수 비에 대하여 상기 관계를 만족시키고 있으면, 높은 전계 효과 이동도를 얻을 수 있다. 또한, 제2 산화물 반도체층(4B)을 제1 산화물 반도체층(4A)의 아래에 형성함으로써, 산화물 반도체층 전체로서의 전계 효과 이동도를 높게 유지하면서, 우수한 습식 에칭 내성을 얻는 것이 가능해진다.
또한, 제2 산화물 반도체층(4B)에 있어서, In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가, 예를 들어
0.20≤In/(In+Ga+Zn+Sn)≤0.60
0.05≤Ga/(In+Ga+Zn+Sn)≤0.25
0.15≤Zn/(In+Ga+Zn+Sn)≤0.60
0.01≤Sn/(In+Ga+Zn+Sn)≤0.20
을 만족시키면, 산화물 반도체층 전체로서, 더 높은 전계 효과 이동도를 실현 할 수 있기 때문에, 바람직하다.
일반적으로, 산화물 반도체층을 적층 구조로 하면, 배선 패턴을 형성할 때, 금속의 종류나 함유량의 상위에 기인하여 제1 층과 제2 층에서 사이드 에칭양이 다른 등 원하는 형상으로 패터닝할 수 없게 되는 등의 문제가 발생할 수 있다. 그러나, 상기 본 실시 형태에 나타낸 바와 같이, 제2 산화물 반도체층(4B)이 제1 산화물 반도체층(4A)과 마찬가지로, Sn, In, Ga 및 Zn을 함유하는 것이면, 각 금속 원소의 비율이 다른 경우라도, 제1 산화물 반도체층(4A) 및 제2 산화물 반도체층(4B)의 에칭 레이트를 동등 정도로 할 수 있다. 그 결과, 산화물 가공용 습식 에칭액에 대하여 가용이며, 상기 적층 구조를 일괄적으로 에칭하는 것이 가능해진다.
또한, 제1 산화물 반도체층(4A)과 제2 산화물 반도체층(4B)을 동일한 조성계로 하면, 적층 계면에서의 조성의 혼란이 적어져서, 각 금속 원소의 깊이 분포가 급격한 변화가 방지되기 때문에, 제조 공정 중에 열 이력을 받았을 때의 막 박리나 편석, 이상 입성장 등을 방지할 수도 있다.
<스퍼터링 타깃>
본 실시 형태는, 상기 박막 트랜지스터에 있어서의 제1 산화물 반도체층(4A)을 형성하기 위한 스퍼터링 타깃에 관한 것이기도 하다. 스퍼터링 타깃으로서는, 전술한 원소를 포함하고, 원하는 산화물 반도체층과 동일한 조성의 스퍼터링 타깃을 사용하는 것이 바람직하며, 이에 의해, 조성 어긋남이 적어, 원하는 성분 조성의 산화물 반도체층을 형성할 수 있다.
구체적으로는, 본 실시 형태의 스퍼터링 타깃은,
금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 In, Ga, Zn 및 Sn의 원자수의 합계에 대한 각 금속 원소의 원자수 비가,
0.070≤In/(In+Ga+Zn+Sn)≤0.200
0.250≤Ga/(In+Ga+Zn+Sn)≤0.600
0.180≤Zn/(In+Ga+Zn+Sn)≤0.550
0.030≤Sn/(In+Ga+Zn+Sn)≤0.150
을 만족시킴과 함께,
상기 Zn의 원자수 비에 대한 상기 Sn의 원자수 비가,
0.10≤Sn/Zn≤0.25
를 만족시킴과 함께,
상기 Sn, In 및 Ga의 원자수 비가,
(Sn×In)/Ga≥0.009
를 만족시킨다.
또한, 본 실시 형태의 스퍼터링 타깃에 있어서의, In, Ga, Zn 및 Sn의 바람직한 수치 범위, 및 그 한정 이유는, 상기 산화물 반도체층에서 설명한 것과 마찬가지이다.
실시예
이하에, 본 실시 형태에 따른 박막 트랜지스터에 대하여, 실시예 및 비교예 를 들어 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
[박막 트랜지스터의 제조]
제1 산화물 반도체층(4A)과 제2 산화물 반도체층(4B)을 갖는 박막 트랜지스터를 하기 수순에 의해 제작하였다.
도 1에 도시한 바와 같이, 우선, 직경이 100㎚이며, 두께가 0.7㎜인 유리 기판(1)(이글 XG: 코닝사 제조) 위에 Mo 스퍼터링 타깃을 사용한 스퍼터링법에 의해, 막 두께가 100㎚인 Mo 박막을 성막하였다. 이어서, 포토리소그래피에 의해 Mo 박막을 패터닝함으로써, 게이트 전극(2)을 형성하였다. 그 후, 유리 기판(1) 및 게이트 전극(2)의 표면 전체면에, 플라스마 CVD법을 이용하여, 게이트 절연막(3)으로서의 SiOx막을 250㎚의 막 두께로 성막하였다. 게이트 전극(2) 및 게이트 절연막(3)의 성막 조건을 이하에 나타낸다.
(Mo 박막의 성막 조건)
성막 온도: 실온
성막 파워: 300W
캐리어 가스: Ar
가스압: 2mTorr
(SiOx막의 성막 조건)
캐리어 가스: SiH4와 N2O의 혼합 가스
성막 파워: 300W
성막 온도: 320℃
다음으로, 게이트 절연막(3) 위에 In:Ga:Zn:Sn=4:1:4:1의 조성을 갖는 제2 산화물 반도체층(4B)을 40㎚의 막 두께로 성막하였다. 그 후, 제2 산화물 반도체층(4B) 위에 하기 표 1에 기재된 여러 조성을 갖는 제1 산화물 반도체층(4A)을 40㎚의 막 두께로 성막하였다. 상기 제1 산화물 반도체층(4A) 및 제2 산화물 반도체층(4B)은, 모두, 목표로 하는 산화물 반도체층의 조성과 동일한 금속 원소 비율을 갖는 스퍼터링 타깃을 사용하여, 스퍼터링법에 의해 성막하였다. 스퍼터링에 사용한 장치는, (주)알박 제조 「CS-200」이며, 제1 산화물 반도체층(4A) 및 제2 산화물 반도체층(4B)을 성막하기 위한 스퍼터링 조건은 하기와 같다.
(제1 및 제2 산화물 반도체층을 성막하기 위한 스퍼터링 조건)
기판 온도: 실온
성막 파워: DC 200W
가스압: 1mTorr
산소 분압: 100×O2/(Ar+O2)=4％
상기와 같이 하여 제2 산화물 반도체층(4B) 및 제1 산화물 반도체층(4A)을 성막한 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. 습식 에칭액으로서는, 옥살산을 포함하는 에칭액(ITO-07N: 간토 가가쿠(주) 제조)을 사용하고, 액온을 실온으로 하였다.
그 후, 제2 산화물 반도체층(4B) 및 제1 산화물 반도체층(4A)의 막질을 향상시키기 위해서, 프리어닐 처리를 실시하였다. 프리어닐 처리는, 대기 분위기하에 400℃에서 1시간으로 하였다.
다음으로, 소스·드레인 전극(5)을 형성하였다. 구체적으로는, 막 두께가 35㎚인 MoNb막, 막 두께가 300㎚인 Cu막을 연속해서 성막하고, 포토리소그래피 및 습식 에칭에 의해 패터닝하고, 적층 구조의 소스·드레인 전극(5)을 형성하였다. 패터닝에는 과산화수소수(H2O2)를 포함하는 무기계 에칭액을 사용하고, TFT의 채널 길이를 10㎛, 채널 폭을 200㎛로 하였다.
이와 같이 하여 소스·드레인 전극(5)을 형성한 후, 사무코(주) 제조 「PD-220NL」을 사용한 플라스마 CVD법에 의해, SiOx막을 막 두께 200㎚로 형성하고, 또한, SiN막을 막 두께 150㎚로 성막함으로써, SiOx막 및 SiN막으로 이루어지는 보호막(6)을 형성하였다. SiOx막 및 SiN막의 성막 조건을 이하에 나타낸다.
(SiOx막의 성막 조건)
캐리어 가스: SiH4 및 N2O의 혼합 가스
성막 파워: 100W
성막 온도: 230℃
(SiN막의 성막 조건)
캐리어 가스: NH3, N2 및 N2O의 혼합 가스
성막 파워: 100W
성막 온도: 150℃
또한, 보호막(6)에 대하여 대기 중에 있어서 300℃에서 1시간의 어닐 처리를 실시하고, 보호막(6) 위에 스핀 코터를 사용하여, 광경화 수지((주)가네카 제조: 수지막 TypeA2)를 600㎚의 막 두께로 성막한 후, 포토리소그래피에 의해 스루홀 패턴을 형성하고, RIE(Reactive Ion Etching: 반응성 이온 에칭) 플라스마 에칭 장치를 사용하여, 보호막(6)에 콘택트 홀(7)을 형성하였다.
그 후, 질소 분위기하에 250℃에서 30분간의 포스트 어닐 처리를 실시하였다.
그 후, 보호막(6) 및 콘택트 홀(7)의 내부에, 산화인듐주석막(ITO막)을 성막하고, 이것을 포토리소그래피 및 에칭에 의해 패터닝함으로써, 콘택트 홀(7)을 통해 소스·드레인 전극(5)에 전기적으로 접속된 투명 도전막(8)을 형성하였다.
이상의 수순에 의해, 실시예의 박막 트랜지스터를 제조하였다.
[박막 트랜지스터의 평가]
각 박막 트랜지스터에 대하여, 이하의 조건에서 박막 트랜지스터 특성의 지표가 되는 전계 효과 이동도, 스트레스 내성 및 습식 에칭 특성을 평가하였다.
〔트랜지스터 특성의 측정〕
트랜지스터 특성(드레인 전류(Id)-게이트 전압(Vg) 특성)의 측정은, Agilent Technologies사 제조 「HP4156C」의 반도체 파라미터 애널라이저를 사용하였다.
상세한 측정 조건은 이하와 같다.
(Id-Vg 특성의 측정 조건)
소스 전압: 0V
드레인 전압: 10V
게이트 전압: -30 내지 30V(측정 간격: 0.25V)
기판 온도: 실온
<전계 효과 이동도 μFE>
전계 효과 이동도 μFE는, 상기 트랜지스터 특성으로부터, Vg>Vd-Vth인 포화 영역에서 도출하였다. 전계 효과 이동도 μFE는 이하의 식으로부터 도출된다. 또한, 하기 식에 있어서, Vg는 게이트 전압, Vd는 드레인 전압, Id는 드레인 전류, L, W는 각각 TFT 소자의 채널 길이, 채널 폭을 나타내고, Ci는 게이트 절연막의 정전 용량을 나타낸다.
Figure pct00001
또한, 전계 효과 이동도 μFE는, 선형 영역을 만족시키는 게이트 전압 부근에 있어서의 드레인 전류-게이트 전압 특성(Id-Vg 특성)의 기울기로부터 도출하였다. 본 실시예에서는, 전계 효과 이동도가 18.0㎠/Vs 이상인 것을 높은 전계 효과 이동도라고 판단하였다.
<임계값 전압>
임계값 전압(Vth)이란, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값이다. 본 실시예에서는, 박막 트랜지스터의 드레인 전류가 10-9A가 될 때의 게이트 전압을 임계값 전압이라고 정의하고, 각 박막 트랜지스터의 임계값 전압(V)을 측정하였다.
<S값(서브스레숄드·스윙)>
S값은, 드레인 전류를 한 자릿수 상승시키는 데 필요한 게이트 전압의 변화량의 최솟값이며, S값을 측정함으로써, TFT의 스위칭 부족의 척도를 평가할 수 있다. 본 실시예에서는, S값이 0.5(V/decade) 이하인 것을, 양호한 트랜지스터 특성이라고 판단하였다.
[스트레스 내성의 평가]
<NBTIS(Negative Bias Temperature Illumination Stress) 시험>
각 트랜지스터에 있어서, 실제의 액정 패널 구동 시의 환경(스트레스)을 모의하여, 트랜지스터에 광(백색광)을 조사하면서, 게이트 전극에 부 바이어스를 계속해서 가하는 스트레스 인가 시험(NBTIS 시험)을 실시하고, 스트레스 인가 시험 전후의 임계값 전압(Vth)의 변동값(임계값 전압 시프트양: ΔVth)을 TFT 특성에 있어서의 광 스트레스 내성의 지표로 하였다. 광 스트레스 내성은, 액정 디스플레이를 구동하는 데 있어서 중요한 특성이다.
NBTIS 시험의 측정 조건은 이하와 같다.
(NBTIS 시험의 측정 조건)
게이트 전압: -20V
소스·드레인 전압: 10V
기판 온도: 60℃
스트레스 인가 시간: 2시간
광 스트레스 시의 광 강도: 25000nit
광 스트레스 시의 광원: 백색 LED(Light Emitting Diode)
본 실시예에서는, NBTIS 시험 전후의 임계값 전압(Vth)의 시프트양(ΔVth)이 3.30V 이하인 것을 스트레스 내성이 우수하다고 판단하였다.
<PBTS(Positive Bias Temperature Stress) 시험>
각 트랜지스터에 있어서, 게이트 전극에 정 바이어스를 계속해서 가하는 스트레스 인가 시험(PBTS 시험)을 실시하고, 스트레스 인가 시험 전후의 임계값 전압(Vth)의 변동값(임계값 전압 시프트양: ΔVth)을 TFT 특성에 있어서의 스트레스 내성의 지표로 하였다.
PBTS 시험의 측정 조건은 이하와 같다.
(PBTS 시험의 측정 조건)
게이트 전압: +20V
소스·드레인 전압: 0.1V
기판 온도: 60℃
스트레스 인가 시간: 2시간
광 스트레스: 없음
본 실시예에서는, PBTS 시험 전후의 임계값 전압(Vth)의 시프트양(ΔVth)이 3.30V 이하인 것을 스트레스 내성이 우수하다고 판단하였다.
실시예 1 내지 5 및 비교예 1 내지 4의 박막 트랜지스터에 있어서의 제1 산화물 반도체층의 조성을 하기 표 1에, 각 평가 결과를 하기 표 2에 나타낸다. 또한, 산화물 반도체층의 조성은 ICP(Inductively Coupled Plasma: 고주파 유도 결합 플라스마) 발광 분광 분석법에 의해 측정하였다.
Figure pct00002
Figure pct00003
표 1 및 2에 나타낸 바와 같이, 실시예 1 내지 5는, 박막 트랜지스터에 사용되는 산화물 반도체층에 있어서의 각 금속 원소의 조성, (Sn/Zn) 및 (Sn×In)/Ga가 본 발명에 규정된 범위 내이기 때문에, 전계 효과 이동도가 18.0㎠/Vs 이상을 만족시키고, S값이 0.5(V/decade) 이하이며, 또한, NBTIS 시험 및 PBTS 시험에 있어서의 스트레스 인가 시험 전후의 임계값 전압(Vth)의 시프트양(ΔVth)이, 모두 3.30V 이하를 만족시키는 것이며, 트랜지스터 특성 및 스트레스 내성 모두가 우수한 것으로 되었다.
한편, 비교예 1은, In, Ga 및 Zn의 원자수 비는 본 발명의 범위 내이지만, Sn 원자수 비 및 (Sn/Zn)의 값이 본 발명 범위를 만족시키지 않기 때문에, 스트레스 내성의 평가 결과가 나쁜 것으로 되었다.
비교예 2는, In, Ga 및 Zn의 원자수 비는 본 발명의 범위 내이지만, Sn이 함유되어 있지 않기 때문에, S값 및 스트레스 내성의 평가 결과가 나쁜 것으로 되었다.
비교예 3은, 금속 원소의 원자수 비는 모두 본 발명의 범위 내이지만, (Sn/Zn)의 값이 본 발명 범위 미만이기 때문에, S값 및 스트레스 내성이 나쁘고, 특히, 스트레스 내성에 대해서는, 어느 시험에 있어서도 60℃에서 스위칭하지 않아, 측정 불능(N/D)으로 되었다.
비교예 4는, Zn의 원자수 비, Sn의 원자수 비, (Sn/Zn)의 값 및 (Sn×In)/Ga의 값은 본 발명의 범위 내이지만, In 원자수 비 및 Ga 원자수 비가 본 발명 범위를 만족시키지 않기 때문에, S값의 평가 결과가 나쁜 것으로 되었다.
다음으로, 본 발명에 따른한 산화물 반도체 박막에 대하여, 실시예 및 비교예 를 들어 본 발명을 더욱 구체적으로 설명한다.
[산화물 반도체 박막의 형성]
유리 기판 위에 상기 표 1에 제1 산화물 반도체층으로서 나타낸 여러 조성의 산화물 반도체 박막을 스퍼터링에 의해 성막하고, 이하에 나타내는 각 평가가 시료로 하였다. 또한, 유리 기판은, 상기 박막 트랜지스터의 제조 시에 사용한 것과 동일한 것을 사용하고, 산화물 반도체 박막은, 상기 제1 산화물 반도체층(4A)과 마찬가지의 방법 및 조건에서 형성하였다.
[산화물 반도체 박막의 평가]
각 산화물 반도체 박막에 대하여, 이하의 방법으로 습식 에칭 내성, 습식 에칭성을 측정함과 함께, 승온 탈리 가스 분석법(TDS: Thermal Desorption Spectroscopy)에 의해, 온도 상승에 수반되는 Zn 탈리량을 측정하였다.
〔습식 에칭 내성의 측정〕
소스·드레인 전극 가공용 습식 에칭액(과산화수소수(H2O2)를 포함하는 무기계 에칭액) 내에, 상기 각 시료를 침지하여 에칭을 행하였다. 그리고, 에칭 전후의 산화물 반도체 박막의 막 두께 변화(삭감량)를 측정하고, 에칭 시간과의 관계 에 기초하여, 에칭 속도(㎚/min)를 산출하였다. 본 실시예에서는, 에칭 속도가 16㎚/min 이하인 것을, 습식 에칭 내성이 우수하다고 판단하였다.
〔습식 에칭성의 측정〕
산화물 반도체 박막 가공용 습식 에칭액(옥살산 습식 에칭액 「ITO-07N」: 간토 가가쿠(주) 제조) 내에, 상기 각 시료를 침지하여 에칭을 행하였다. 그리고, 에칭 전후의 산화물 반도체 박막의 막 두께 변화(삭감량)를 측정하고, 에칭 시간과의 관계에 기초하여, 에칭 속도(㎚/min)를 산출하였다. 본 실시예에서는, 에칭 속도가 5㎚/min 이상, 130㎚/min 이하인 것을, 습식 에칭성이 우수하다고 판단하였다.
또한, 다른 습식 에칭액에 대한 습식 에칭성을 평가하기 위해서, 상기 산화물 반도체 박막 가공용 습식 에칭액으로서, 「PAN 에칭액」(인산, 질산, 아세트산의 혼합액)을 사용하고, 상기 습식 에칭성의 측정과 마찬가지로 하여, 에칭 속도(㎚/min)를 산출하였다.
〔TDS 분석에 의한 Zn 탈리량의 측정〕
상기 산화물 반도체 박막 평가용의 각 시료(실시예 1 내지 2 및 비교예 1 내지 3)에 대하여, 승온 탈리 가스 분석법(TDS)에 의해 분석을 하였다. TDS 분석에 있어서는, Zn에 상당하는 질량 전하비(M/z)가 64인 성분의 탈리량을 측정하였다. 또한, TDS 분석을 위한 시료로서 유리 기판 위에 막 두께 40㎚의 각 산화물 반도체 박막을 상기와 마찬가지로 하여 스퍼터링법으로 형성한 것을 별도 준비하였다.
실시예 1 내지 5 및 비교예 1 내지 4의 제2 산화물 반도체층에 대하여, 습식 에칭 내성 및 습식 에칭성의 평가 결과를 하기 표 3에 나타내고, 실시예 1 내지 2 및 비교예 1 내지 3의 제2 산화물 반도체층에 대하여, TDS 분석 결과를 도 2에 나타낸다.
Figure pct00004
상기 표 3에 나타낸 바와 같이, 실시예 1 내지 5는, 산화물 반도체층에 있어서의 각 금속 원소의 조성 및 Sn/Zn이 본 발명에 규정된 범위 내이기 때문에, 습식 에칭 내성 및 습식 에칭성이 우수한 것으로 되었다.
한편, 비교예 1 내지 3은, 산화물 반도체층의 Sn 원자수 비 및 Sn/Zn비 중 어느 한쪽 또는 양쪽이 본 발명 범위로부터 벗어나 있기 때문에, 습식 에칭액의 종류에 따라서는 양호하다고 평가되는 에칭 속도의 범위로부터 벗어나는 것으로 되었다.
또한, 비교예 4는, 실시예 1 내지 5와 마찬가지로, 산화물 반도체층에 있어서의 각 금속 원소의 조성 및 Sn/Zn이 본 발명에 규정된 범위 내이기 때문에, 습식 에칭 내성 및 습식 에칭성이 우수한 것으로 되었다.
계속해서, 도 2에 있어서, 횡축은 기판의 가열 온도(℃)이며, 종축은 질량 전하비 M/z=64의 탈리량에 비례하는 전류 강도(A)이다. 도 2에 나타낸 바와 같이, 박막 트랜지스터의 제조 시에 있어서 일반적으로 행해지는 열처리 온도(300 내지 400℃)의 범위 내에서는, Sn 원자수 비를 증가시킴으로써, Zn의 탈리량이 저감된다는 것을 알 수 있다. 이러한 점에서, Sn의 첨가량의 증가에 의한 ΔVth의 개선은, 산화물 반도체막으로부터의 Zn의 탈리량의 감소가 영향을 미치고 있다고 생각된다.
또한, 박막 트랜지스터의 제조 시에 있어서는 막 감소량을 5㎚ 정도로 설정하고 있기 때문에, 에칭 속도가 크면, 막 감량의 제어가 곤란해진다. 또한, 상기표 1 내지 3 및 도 2에 나타낸 바와 같이, 비교예 1 및 2는, ITO-07N에 대한 에칭 속도는 양호하기 때문에, 막 감소량은 적게 제어할 수 있지만, 일반적인 열처리 온도에 있어서 Zn의 탈리량이 증가하기 때문에, Zn의 결손 개소가 Cu 전극으로부터의 Cu 확산원으로 되고, 트랜지스터 특성이 저하되었다.
이상, 도면을 참조하면서 각종 실시 형태에 대하여 설명하였지만, 본 발명은 이러한 예에 한정되지 않는 것은 물론이다. 당업자라면 청구범위에 기재된 범주 내에서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 명확하며, 그것들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것이라고 이해된다. 또한, 발명의 취지를 일탈하지 않는 범위에 있어서, 상기 실시 형태에 있어서의 각 구성 요소를 임의로 조합해도 된다.
또한, 본 출원은, 2019년 12월 16일에 출원된 일본 특허 출원(특허 출원 제2019-226091호) 및 2020년 11월 9일에 출원된 일본 특허 출원(특허 출원 제2020-186821호)에 기초하는 것으로, 그 내용은 본 출원 중에 참조로서 원용된다.
1: 기판
2: 게이트 전극
3: 게이트 절연막
4A: 제1 산화물 반도체층
4B: 제2 산화물 반도체층
5: 소스·드레인 전극
6: 보호막
7: 콘택트 홀
8: 투명 도전막

Claims (4)

  1. 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
    상기 In, Ga, Zn 및 Sn의 원자수의 합계에 대한 각 금속 원소의 원자수 비가,
    0.070≤In/(In+Ga+Zn+Sn)≤0.200
    0.250≤Ga/(In+Ga+Zn+Sn)≤0.600
    0.180≤Zn/(In+Ga+Zn+Sn)≤0.550
    0.030≤Sn/(In+Ga+Zn+Sn)≤0.150
    을 만족시킴과 함께,
    상기 Zn의 원자수 비에 대한 상기 Sn의 원자수 비가,
    0.10≤Sn/Zn≤0.25
    를 만족시킴과 함께,
    상기 Sn, In 및 Ga의 원자수 비가,
    (Sn×In)/Ga≥0.009
    를 만족시키는, 산화물 반도체 박막.
  2. 기판 위에 게이트 전극, 게이트 절연막, 제2 산화물 반도체층, 제1 산화물 반도체층, 소스·드레인 전극 및 보호막을 이 순서로 갖는 박막 트랜지스터이며,
    상기 제1 산화물 반도체층은, 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
    상기 In, Ga, Zn 및 Sn의 원자수의 합계에 대한 각 금속 원소의 원자수 비가,
    0.070≤In/(In+Ga+Zn+Sn)≤0.200
    0.250≤Ga/(In+Ga+Zn+Sn)≤0.600
    0.180≤Zn/(In+Ga+Zn+Sn)≤0.550
    0.030≤Sn/(In+Ga+Zn+Sn)≤0.150
    을 만족시킴과 함께,
    상기 Zn의 원자수 비에 대한 상기 Sn의 원자수 비가,
    0.10≤Sn/Zn≤0.25
    를 만족시킴과 함께,
    상기 Sn, In 및 Ga의 원자수 비가,
    (Sn×In)/Ga≥0.009
    를 만족시키는, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 소스·드레인 전극은 상기 제1 산화물 반도체층과 직접 접합하고 있으며, 상기 소스·드레인 전극이 Cu 또는 Cu 합금을 포함하는, 박막 트랜지스터.
  4. 제2항 또는 제3항에 기재된 박막 트랜지스터에 있어서의 상기 제1 산화물 반도체층을 형성하기 위한 스퍼터링 타깃이며,
    금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
    상기 In, Ga, Zn 및 Sn의 원자수의 합계에 대한 각 금속 원소의 원자수 비가,
    0.070≤In/(In+Ga+Zn+Sn)≤0.200
    0.250≤Ga/(In+Ga+Zn+Sn)≤0.600
    0.180≤Zn/(In+Ga+Zn+Sn)≤0.550
    0.030≤Sn/(In+Ga+Zn+Sn)≤0.150
    을 만족시킴과 함께,
    상기 Zn의 원자수 비에 대한 상기 Sn의 원자수 비가,
    0.10≤Sn/Zn≤0.25
    를 만족시킴과 함께,
    상기 Sn, In 및 Ga의 원자수 비가,
    (Sn×In)/Ga≥0.009
    를 만족시키는, 스퍼터링 타깃.
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