JP6395409B2 - 半導体装置およびその作製方法 - Google Patents

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Description

本発明の一態様は、半導体装置、または半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置といえる。
半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、信頼性の高い半導体装置またはその作製方法を提供することを課題の一つとする。
または、本発明の一態様は、良好な電気特性を有する半導体装置またはその作製方法を提供することを課題の一つとする。
または、本発明の一態様は、微細化又は高集積化が可能な半導体装置またはその作製方法を提供することを課題の一つとする。
または、本発明の一態様は、特性ばらつきの小さい半導体装置またはその作製方法を提供することを課題の一つとする。
本発明の一態様は、半導体層の一部と重畳するソース電極と、半導体層の他の一部と重畳するドレイン電極と、ソース電極とドレイン電極の間に形成された分離層と、半導体層および分離層とゲート絶縁層を介して重畳するゲート電極と、を有することを特徴とする半導体装置である。
本発明の一態様は、ゲート電極と、ゲート絶縁層と、半導体層と、ソース電極と、ドレイン電極と、分離層を有する半導体装置の作製方法であって、ソース電極およびドレイン電極を半導体層に接して形成し、半導体層に重畳する、ソース電極およびドレイン電極の一部に酸素を導入して分離層を形成し、半導体層と分離層に重畳してゲート絶縁層を形成し、ゲート絶縁層に重畳してゲート電極を形成することを特徴とする半導体装置の作製方法である。
ゲート電極と重畳する領域において、分離層、ソース電極、およびドレイン電極の上面が概略一致する。ソース電極およびドレイン電極の厚さｔは、５ｎｍ以上チャネル長Ｌの２倍以下であることが好ましい。また、分離層は、前記ソース電極および前記ドレイン電極を構成する金属元素を含む。
本発明の一態様は、半導体層と、第１のソース電極と、第２のソース電極と、第１のドレイン電極と、第２のドレイン電極と、分離層と、ゲート絶縁層と、ゲート電極と、を有する半導体装置であって、第１のソース電極は、半導体層の一部に接して半導体層上に形成され、第２のソース電極は、第１のソース電極上に形成され、第２のソース電極の一部は、第１のソース電極の端部を越えて、半導体層に接して延伸し、第１のドレイン電極は、半導体層の他の一部に接して半導体層上に形成され、第２のドレイン電極は、第１のドレイン電極上に形成され、第２のドレイン電極の一部は、第１のドレイン電極の端部を越えて、半導体層に接して延伸し、ゲート電極は、ゲート絶縁層を介して、分離層および半導体層上に形成され、分離層の側面は、第２のソース電極の側面と接し、分離層の他の側面は、第２のドレイン電極の側面と接することを特徴とする半導体装置である。
半導体層は、酸化物半導体を用いることが好ましい。また、半導体層に用いる酸化物半導体は、酸化物半導体中の不純物及び酸素欠損を低減し、真性または実質的に真性と見なせる半導体とすることが好ましい。具体的には、酸化物半導体中のキャリア密度を、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満とする。
半導体層を、酸化物半導体と、該酸化物半導体を構成する金属元素のうち少なくとも１種類以上の同じ金属元素を含む酸化物層との積層としてもよい。
第２のソース電極の側面近傍において、分離層の上面と、第２のソース電極の上面は概略一致し、第２のドレイン電極の側面近傍において、分離層の上面と、第２のドレイン電極の上面は概略一致する。第２のソース電極および第２のドレイン電極の厚さｔは、５ｎｍ以上チャネル長Ｌの２倍以下が好ましい。
第２のソース電極および第２のドレイン電極に積層する第１のソース電極および第１のドレイン電極の厚さを、第２のソース電極および第２のドレイン電極以上の厚さとすることが好ましい。
本発明の一態様によれば、信頼性の高い半導体装置またはその作製方法を提供することができる。
本発明の一態様によれば、良好な電気特性を有する半導体装置またはその作製方法を提供することができる。
本発明の一態様によれば、微細化又は高集積化が可能な半導体装置またはその作製方法を提供することができる。
本発明の一態様によれば、特性ばらつきの小さい半導体装置またはその作製方法を提供することができる。
トランジスタの構成例を説明する図。 トランジスタの作製方法の一例を説明する図。 トランジスタの作製方法の一例を説明する図。 トランジスタの作製方法の一例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 積層体のＴｏＦ−ＳＩＭＳ分析結果を示す図。 積層体のＣＰＭ測定結果を示す図。 積層体のエネルギーバンド構造を説明する図。 ＭＣＵの構成例を説明するブロック図。 不揮発性記憶部を有するレジスタの一例を説明する回路図。 半導体装置の一例を説明する図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 表示装置に適用可能な画素回路の一例を説明する図。 電子機器の一例を示す図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを説明する図、および透過電子回折測定装置の一例を説明する図。 透過電子回折測定による構造解析の一例を説明する図、および平面ＴＥＭ像。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、発明を明瞭化するために誇張または省略されている場合がある。よって、必ずしもそのスケールに限定されない。
図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。
なお、特に上面図（「平面図」ともいう。）において、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。
本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。
ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、半導体装置の一形態として、トランジスタ１００を例示して説明する。
＜１−１．半導体装置の構成例＞
図１に、半導体装置の一形態であるトランジスタ１００を示す。トランジスタ１００は、ゲート電極が半導体層よりも上層に形成されるトップゲート型のトランジスタの一例である。図１（Ａ）はトランジスタ１００の上面図である。また、図１（Ｂ）は、図１（Ａ）中の一点鎖線Ａ１−Ａ２で示す部位の断面図であり、図１（Ｃ）は、図１（Ａ）中の一点鎖線Ｂ１−Ｂ２で示す部位の断面図である。また、図１（Ｄ）は、図１（Ｂ）に示す部位１９１の拡大図である。
図１に示すトランジスタ１００は、絶縁層１０２を介して基板１０１上に形成されている。また、トランジスタ１００は、半導体層１０３、第１のソース電極１０４ａ、第１のドレイン電極１０４ｂ、第２のソース電極１０５ａ、第２のドレイン電極１０５ｂ、分離層１０７、ゲート絶縁層１０８、およびゲート電極１０９を有する。また、図１では、トランジスタ１００上に絶縁層１１０が形成されている。
より具体的には、絶縁層１０２上に半導体層１０３が形成され、半導体層１０３の一部に接して第１のソース電極１０４ａ、および第１のドレイン電極１０４ｂが形成され、第１のソース電極１０４ａ上に第２のソース電極１０５ａが形成され、第１のドレイン電極１０４ｂ上に第２のドレイン電極１０５ｂが形成されている。
第２のソース電極１０５ａの一部は、第１のソース電極１０４ａの端部を越えて延伸し、半導体層１０３に接している。また、第２のドレイン電極１０５ｂの一部は、第１のドレイン電極１０４ｂの端部を越えて延伸し、半導体層１０３に接している。
また、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの間に分離層１０７が形成されている。本実施の形態に示す分離層１０７は、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの側面に接して形成されている。
また、第２のソース電極１０５ａ、第２のドレイン電極１０５ｂ、および分離層１０７上に、ゲート絶縁層１０８が形成されている。ゲート電極１０９は、ゲート絶縁層１０８を介して、半導体層１０３、第２のソース電極１０５ａ、第２のドレイン電極１０５ｂ、分離層１０７と重畳している。
〔１−１−１．基板〕
基板１０１として用いる基板に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
また、基板１０１としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基板、半導体基板上に半導体素子が設けられたものなどを用いることができる。
なお、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に、剥離層を設けるとよい。
また、基板１０１は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００のゲート電極、ソース電極、又はドレイン電極の少なくとも一つは、上記他のデバイスと電気的に接続されていてもよい。
〔１−１−２．下地層〕
絶縁層１０２は下地層として機能し、基板１０１からの不純物元素の拡散を防止または低減することができる。絶縁層１０２は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルから選ばれた材料を、単層でまたは積層して形成する。なお、本明細書中において、窒化酸化とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、絶縁層１０２は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、パルスレーザー堆積法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いて形成することができる。また、絶縁層１０２中の水素の含有量は、好ましくは５×１０１９ｃｍ−３未満、さらに好ましくは５×１０１８ｃｍ−３未満とする。
絶縁層１０２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いることが好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いることが好ましい。
なお、半導体層１０３を、酸化物半導体を用いて形成する場合、少なくとも絶縁層１０２の半導体層１０３と接する領域は、酸素を含む絶縁層で形成することが好ましい。例えば、絶縁層１０２を窒化シリコン層と酸化シリコン層の積層で形成する場合、酸化物半導体である半導体層１０３と酸化シリコン層が接して形成されることが好ましい。また、酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いることが好ましい。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いることが好ましい。水素、アンモニアの放出量は、昇温脱離ガス分析（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）にて測定すればよい。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いることが好ましい。
絶縁層１０２の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下とすればよい。
なお、本明細書等における”過剰酸素”とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合と、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合とがある。
また、過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放出することができる酸化シリコン層をいう。また、過剰酸素を含む絶縁層は、加熱処理によって酸素を放出する機能を有する絶縁層である。
ここで、加熱処理によって酸素を放出する膜は、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析によって１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数に換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量数３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。
または、過剰酸素を含む絶縁層は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ＲＢＳにより測定した値である。
なお、基板１０１と、後に設ける半導体層１０３との絶縁性が確保できるようであれば、絶縁層１０２を設けない構成とすることもできる。
〔１−１−３．半導体層〕
半導体層１０３は、非晶質半導体、微結晶半導体、多結晶半導体等を用いることができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができる。
半導体層１０３は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、塗布法、パルスレーザー堆積法、レーザーアブレーション法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いて形成することができる。
スパッタリング法で半導体層１０３を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。スパッタリングガスは不純物濃度の少ないガスを用いる。具体的には、露点が−４０℃以下、好ましくは−６０℃以下であるスパッタリングガスを用いることが好ましい。
特に、半導体層１０３として酸化物半導体を用いることが好ましい。酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いたトランジスタは、トランジスタがオフ状態のときのリーク電流（オフ電流ともいう。）を極めて小さいくすることができる。具体的には、チャネル長が３μｍ、チャネル幅が１０μｍのトランジスタにおいて、オフ電流を１×１０−２０Ａ未満、好ましくは１×１０−２２Ａ未満、さらに好ましくは１×１０−２４Ａ未満とすることができる。即ち、オンオフ比が２０桁以上１５０桁以下とすることができる。
なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、半導体層１０３として酸化物半導体を用いる場合は、ＩｎもしくはＧａの一方、または両方を含む酸化物半導体を用いることが好ましい。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素。）がある。半導体層１０３の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、半導体層１０３に用いる酸化物半導体は、酸化物半導体中の不純物及び酸素欠損を低減し、真性または実質的に真性と見なせる半導体とすることが好ましい。具体的には、酸化物半導体中のキャリア密度を、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満とする。
また、水素および窒素は、酸化物半導体中でドナー準位を形成しやすく、キャリア密度が増大する一因となる。特に、酸化物半導体中の酸素欠損に水素が捕獲されると、ドナー準位を形成しやすい。酸化物半導体を真性または実質的に真性とするためには、酸化物半導体中の水素濃度は、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にシリコンが高い濃度で含まれることにより、酸化物半導体にシリコンに起因する不純物準位が形成される。該不純物準位は、トラップとなり、トランジスタの電気特性を劣化させることがある。トランジスタの電気特性の劣化を小さくするためには、酸化物半導体で形成された半導体層１０３中のシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
高純度化された酸化物半導体をチャネル形成領域に用いることで、トランジスタのオフ電流を極めて小さくすることができる。
〔１−１−３−１．酸化物半導体膜の構造〕
ここで、酸化物半導体膜の構造について説明しておく。酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図１７（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１７（ｂ）は、図１７（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図１７（ｃ）は、図１７（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１７（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１８（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、多結晶酸化物半導体膜について説明する。
多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒界を確認できる場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子線回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、スポットが観測される。円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１８（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、ＴＥＭによる観察像で、結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
次に、単結晶酸化物半導体膜について説明する。
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図１８（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図１８（Ｄ）に、図１８（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図１８（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図１８（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図１８（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図１９（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図１９（Ｂ）および図１９（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図１９（Ｂ）と図１９（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
〔１−１−４．第１のソース電極および第１のドレイン電極〕
第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂは、半導体層１０３上に、半導体層１０３の一部に接して形成される。第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂを形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン、マグネシウム、ジルコニウム、ベリリウム等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金、窒化チタン、窒化タンタルなどを用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。導電層の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
また、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂは、インジウム錫酸化物（以下、「ＩＴＯ」ともいう。）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料を適用することもできる。また、上記酸素を含む導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。
第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。
半導体層１０３としてシリコンやゲルマニウムなどの半導体材料を用いる場合、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂと半導体層１０３の間にｎ型半導体層またはｐ型半導体層を形成することが好ましい。または、半導体層１０３のソース電極およびドレイン電極と重畳する領域に既知の方法により不純物元素を導入し、ｎ型不純物領域またはｐ型不純物領域を形成することが好ましい。半導体層と電極の間に不純物半導体層または不純物領域を形成することにより、半導体層と電極の良好なオーム接触を実現することができる。
半導体層１０３として酸化物半導体材料を用いる場合、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂの、少なくとも半導体層１０３と接する部分に、半導体層１０３の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層１０３中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。したがって、当該領域はソース領域１０６ａおよびドレイン領域１０６ｂとして作用させることができる。半導体層１０３から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。半導体層１０３として酸化物半導体材料を用いると、前述した不純物層や不純物領域を形成することなく、半導体層と電極の良好なオーム接触を実現することができる。よって、半導体装置の生産性を向上することができる。
また、半導体層１０３にソース領域１０６ａおよびドレイン領域１０６ｂが形成されることにより、第１のソース電極１０４ａ及び第１のドレイン電極１０４ｂと半導体層１０３の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧のばらつきなどの、トランジスタの電気特性を良好なものとすることができる。
なお、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂの厚さは、好ましくは１０ｎｍ以上５００ｎｍ以下、さらに好ましくは５０ｎｍ以上３００ｎｍ以下である。
また、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの厚さｔは、トランジスタのチャネル長Ｌの２倍以下とすることが好ましい。しかしながら、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの厚さをトランジスタのチャネル長Ｌの２倍以下とすると、これらの抵抗値が大きくなる蓋然性が高まる。
よって、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂに積層する第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂの厚さを、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂ以上の厚さとすることが好ましい。
または、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂのシート抵抗値を、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂのシート抵抗値以下とすることが好ましい。
または、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂの抵抗率を、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの抵抗率以下とすることが好ましい。
〔１−１−５．第２のソース電極および第２のドレイン電極〕
第１のソース電極１０４ａに重畳して形成される第２のソース電極１０５ａ、および第１のドレイン電極１０４ｂに重畳して形成される第２のドレイン電極１０５ｂは、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂと同様の材料を用いて形成することができる。
また、第２のソース電極１０５ａの一部は、第１のソース電極１０４ａの端部を越えて半導体層１０３に接して延伸している。また、第２のドレイン電極１０５ｂの一部は、第１のドレイン電極１０４ｂの端部を越えて半導体層１０３に接して延伸している。
また、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを形成するための導電層の厚さｔは、好ましくはチャネル長Ｌの２倍以下、より好ましくはチャネル長Ｌの１倍以下である。チャネル長Ｌを基準として、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを形成するための導電層の厚さを決定することで、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの形状ばらつきを小さくすることができる。また、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを加工精度よく作製することが可能になるため、チャネル長Ｌのばらつきを低減することができる。したがって、トランジスタの電気特性のばらつきが低減され、特性ばらつきの小さい半導体装置を提供することができる。
ただし、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの厚さが薄くなりすぎると、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの抵抗値が大きくなり、トランジスタのオン電流や、電界効果移動度が低下してしまう。よって、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの厚さは５ｎｍ以上とすることが好ましい。
具体的には、トランジスタのチャネル長Ｌを５０ｎｍとする場合には、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの厚さｔを５ｎｍ以上１００ｎｍ以下とすることが好ましい。また、トランジスタのチャネル長Ｌを３０ｎｍとする場合には、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの厚さを５ｎｍ以上６０ｎｍ以下とすることが好ましい。
〔１−１−６．分離層〕
分離層１０７は、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを形成するための導電層の一部に酸素を導入して形成することができる。酸素の導入により絶縁性を高めることができる。よって、本実施の形態に示す分離層１０７の側面は、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの側面に接して形成されている。なお、絶縁性を高める元素であれば、酸素以外の元素を導入して分離層１０７を形成してもよい。
分離層１０７を設けることにより、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの段差を低減し、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの上層に形成する層の被覆性を向上することができる。また、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの間に分離層１０７を設けることにより、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの意図しない電気的な短絡（ショート）を防ぐことができる。よって、電気特性が良好な半導体装置を作製することができる。また、信頼性が良好な半導体装置を作製することができる。
〔１−１−７．ゲート絶縁層〕
ゲート絶縁層１０８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルのうち、一種以上含む材料を、単層でまたは積層して形成する。ゲート絶縁層１０８の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とする。ゲート絶縁層１０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。
ゲート絶縁層１０８は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。また、酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いると好ましい。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。
なお、ゲート絶縁層１０８を薄くすると、トンネル効果などに起因するゲートリークが問題となる場合がある。ゲートリークの問題を解消するには、ゲート絶縁層１０８に、ｈｉｇｈ−ｋ材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１０８に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む層と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む層との積層構造としてもよい。
〔１−１−８．ゲート電極〕
ゲート電極１０９を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン、マグネシウム、ジルコニウム、ベリリウム等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。導電層の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
また、ゲート電極１０９は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料を適用することもできる。また、上記酸素を含む導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。
ゲート電極１０９は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。
また、ゲート電極１０９とゲート絶縁層１０８との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体層、Ｉｎ−Ｓｎ系酸窒化物半導体層、Ｉｎ−Ｇａ系酸窒化物半導体層、Ｉｎ−Ｚｎ系酸窒化物半導体層、Ｓｎ系酸窒化物半導体層、Ｉｎ系酸窒化物半導体層、金属窒化物（ＩｎＮ、ＺｎＮ等）層等を設けてもよい。これらは５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値を有するため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタのしきい値電圧を正の電圧の方向に変動させることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、ゲート電極１０９とゲート絶縁層１０８との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体層を設ける場合、少なくとも半導体層１０３より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体層を設ける。
なお、ゲート電極１０９の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下とすればよい。
〔１−１−９．保護絶縁層〕
絶縁層１１０は、保護絶縁層として機能し、外部からの不純物元素の拡散を防止または低減することができる。絶縁層１１０は、絶縁層１０２と同様の材料及び方法で形成することができる。絶縁層１１０は、例えば、１層目を酸化シリコン層とし、２層目を窒化シリコン層とした多層膜としてもよい。酸化シリコン層は、過剰酸素を含む酸化シリコン層としてもよい。
絶縁層１０２、ゲート絶縁層１０８、及び絶縁層１１０の少なくともいずれかが過剰酸素を含む絶縁層を含む場合、過剰酸素によって半導体層１０３の酸素欠損を低減することができる。
なお、絶縁層１１０の厚さは、１０ｎｍ以上３００ｎｍ以下、好ましくは３０ｎｍ以上２００ｎｍ以下とすればよい。
〔１−１−１０．チャネル形成領域〕
ゲート電極１０９に電圧が印加されると、該電圧に応じた強さの電界が、ゲート絶縁層１０８を介して半導体層１０３に印加され、半導体層１０３中にチャネルが形成される。半導体層１０３中にチャネルが形成される時のゲート電極１０９の電圧を、「しきい値電圧」という。
トランジスタ１００がｎチャネル型のトランジスタの場合、第１のソース電極１０４ａ（第２のソース電極１０５ａ）の電位を０Ｖとした時に、ゲート電極１０９にしきい値電圧以上の電圧が印加されると、半導体層１０３中にチャネルが形成される。半導体層１０３中に形成されたチャネルを介して、第２のソース電極１０５ａと第２のドレイン電極１０５ｂが電気的に接続される。一般に、半導体層１０３中のチャネルが形成される領域を、「チャネル形成領域」という。
なお、ゲート電極１０９と重畳し、かつ、半導体層１０３に接する第２のソース電極１０５ａの端部と、半導体層１０３に接する第２のドレイン電極１０５ｂの端部までの距離をチャネル長Ｌという（図１（Ｄ）参照。）。
＜１−２．半導体装置の作製方法例＞
半導体装置の作製方法の一例として、図２および図３に示す断面図を用いてトランジスタ１００の作製方法の一例を説明する。
〔１−２−１．下地層の形成〕
基板１０１上に下地層として機能する絶縁層１０２を形成する（図２（Ａ）参照。）。例えば、基板１０１としてガラス基板を用いる。次に、絶縁層１０２を、窒化シリコン層と、第１の酸化シリコン層と、第２の酸化シリコン層の積層構造とする場合について例示する。
まず、基板１０１上に窒化シリコン層を形成する。窒化シリコン層は、ＣＶＤ法の一種であるプラズマＣＶＤ法によって形成することが好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガス、窒素ガスおよびアンモニアガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、高周波電力を供給することで成膜すればよい。
なお、窒素ガスはアンモニアガスの流量の５倍以上５０倍以下、好ましくは１０倍以上５０倍以下とする。なお、アンモニアガスを用いることで、シリコンを含む堆積性ガスおよび窒素ガスの分解を促すことができる、これは、アンモニアガスがプラズマエネルギーおよび熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む堆積性ガスの結合、および窒素ガスの結合の分解に寄与するためである。
従って、上述の方法によって、水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を成膜することができる。また、水素の含有量が少ないため、緻密となり、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を形成することができる。
次に、第１の酸化シリコン層を形成する。第１の酸化シリコン層は、プラズマＣＶＤ法によって形成することが好ましい。具体的には、基板温度を１６０℃以上３５０℃以下、好ましくは１８０℃以上２６０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力１００Ｐａ以上２５０Ｐａ以下、好ましくは１００Ｐａ以上２００Ｐａ以下として、電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給することで成膜する。
上述の方法によれば、プラズマ中でのガスの分解効率が高まり、酸素ラジカルが増加し、ガスの酸化が進むため、過剰酸素を含む第１の酸化シリコン層を成膜することができる。
続いて、第２の酸化シリコン層を形成する。第２の酸化シリコン層は、プラズマＣＶＤ法によって形成することが好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、電極に高周波電力を供給することで形成する。なお、シリコンを含む堆積性ガスの代表例としては、シラン、ジシラン、トリシラン、フッ化シラン、などがある。酸化性ガスとしては、酸素、オゾン、亜酸化窒素、二酸化窒素などがある。
なお、シリコンを含む堆積性ガスに対する酸化性ガスの流量を１００倍以上とすることで、第２の酸化シリコン層中の水素含有量を低減し、かつダングリングボンドを低減することができる。
以上のようにして、第１の酸化シリコン層よりも欠陥密度の小さい第２の酸化シリコン層を成膜する。即ち、第２の酸化シリコン層は、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、または５×１０１６ｓｐｉｎｓ／ｃｍ３以下とすることができる。
また、窒化シリコン層形成後に、窒化シリコン層に酸素を添加する処理を行ってもよい。また、第１の酸化シリコン層後に、第１の酸化シリコン層に酸素を添加する処理を行ってもよい。また、第２の酸化シリコン層後に、第２の酸化シリコン層に酸素を添加する処理を行ってもよい。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。また、イオンドーピング装置として、質量分離機能を有するイオンドーピング装置を用いてもよい。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
〔１−２−２．半導体層の形成〕
本実施の形態では、半導体層１０３を、酸化物半導体を用いて形成する場合について説明する。
まず、絶縁層１０２上にスパッタリング法により半導体層１０３を形成するための酸化物半導体膜を形成する。酸化物半導体膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を１５ｎｍの厚さで形成する。酸化物半導体膜の形成は、基板温度を１００℃以上５００℃以下、好ましくは１７０℃以上３５０℃以下として、加熱しながら行ってもよい。
また、半導体層１０３を形成するための酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜を用いることが好ましい。ＣＡＡＣ−ＯＳ膜の形成方法として、四つの方法を例示する。
第１の方法は、成膜温度を１００℃以上５００℃以下として酸化物半導体膜を形成することで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第２の方法は、酸化物半導体膜を薄く形成した後、２００℃以上７００℃以下の加熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第３の方法は、一層目の酸化物半導体膜を薄く形成した後、２００℃以上７００℃以下の加熱処理を行い、さらに二層目の酸化物半導体の形成を行うことで、酸化物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第４の方法は、高い配向性を有する多結晶酸化物半導体を含むターゲットを用いて、酸化物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
また、ＣＡＡＣ−ＯＳ膜を形成するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、スパッタリングガス中の不純物濃度を低減すればよい。具体的には、露点が−４０℃以下、好ましくは−６０℃以下であるスパッタリングガスを用いる。
また、成膜時の被成膜面の加熱温度（例えば基板加熱温度）を高めることで、被成膜面に到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被成膜面の温度を１００℃以上７４０℃以下、好ましくは１５０℃以上５００℃以下として成膜する。
また、スパッタリングガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。スパッタリングガス中の酸素割合は、３０体積％以上１００体積％以下とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットとする。なお、当該加圧処理は、冷却（又は放冷）しながら行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、５：５：６、４：２：３又は３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
また、スパッタリング法により成膜される酸化物半導体膜中には、水素又は水、水酸基を含む化合物などが含まれていることがある。水素や水などは、ドナー準位を形成しやすいため、酸化物半導体膜にとっては不純物である。したがって、スパッタリング法を用いて、酸化物半導体膜を成膜する際、できる限り酸化物半導体膜に含まれる水素濃度を低減させることが好ましい。
酸化物半導体膜の成膜時に、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜中へ、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプ（例えば、クライオポンプなど）を用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基を含む化合物、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜中の、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。また、ターゲットに含まれるシリコンの濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
酸化物半導体膜中の水分又は水素などの不純物をさらに低減（脱水化または脱水素化）し、酸化物半導体膜を高純度化するために、酸化物半導体膜に対して、加熱処理を行ってもよい。例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、半導体層１０３に加熱処理を施してもよい。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
加熱処理を行う場合は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は３分乃至２４時間とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
加熱処理を行うことによって、酸化物半導体膜から水素（水、水酸基を含む化合物）などの不純物を放出させることができる。これにより、酸化物半導体膜中の不純物を低減し、酸化物半導体膜を高純度化することができる。また、特に、酸化物半導体膜から不安定なキャリア源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方向へ変動することを抑制させることができる。さらに、トランジスタの信頼性を向上させることができる。
また、酸化性ガスを含む雰囲気で加熱処理を行うことにより、不純物の放出と同時に酸化物半導体膜の酸素欠損を低減することができる。不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。
スパッタリング法により酸化物半導体膜を形成した後、酸化物半導体膜上にレジストマスクを形成し、該レジストマスクを用いて、酸化物半導体膜を所望の形状にエッチングし、島状の半導体層１０３を形成する（図２（Ａ）参照）。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
酸化物半導体膜のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。ウェットエッチング法により、酸化物半導体膜のエッチングを行う場合は、エッチング液として、燐酸と酢酸と硝酸を混ぜた溶液や、シュウ酸を含む溶液や、リン酸を含む溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
また、ドライエッチング法で酸化物半導体膜のエッチングを行う場合のエッチングガスとして、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガスを用いることができる。また、ドライエッチング法で酸化物半導体膜のエッチングを行う場合のプラズマ源として、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷＰ：Ｈｅｌｉｃｏｎ Ｗａｖｅ Ｐｌａｓｍａ）、マイクロ波励起表面波プラズマ（ＳＷＰ：Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）などを用いることができる。特に、ＩＣＰ、ＥＣＲ、ＨＷＰ、及びＳＷＰは、高密度のプラズマを生成することができる。ドライエッチング法で行うエッチング（以下、「ドライエッチング処理」ともいう）は、所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節して行う。
本実施の形態では、酸化物半導体膜のエッチングを、エッチングガスとして塩素（Ｃｌ２）と三塩化硼素（ＢＣｌ３）を用いた、ドライエッチング処理により行う。なお、エッチング条件によっては、島状に加工した半導体層１０３と重畳していない領域の絶縁層１０２がエッチングされる場合がある。
なお、島状の半導体層１０３の端部にテーパー形状を付与することで、その上に被覆する層の被覆性を向上させることができる。具体的には、端部のテーパー角θを、８０°以下、好ましくは６０°以下、さらに好ましくは４５°以下とする。なお、「テーパー角」とは、テーパー形状を有する層を、その断面（基板の表面と直交する面）方向から観察した際に、当該層の側面と底面がなす当該層内の角度を示す。また、テーパー角が９０°未満である場合を順テーパーといい、テーパー角が９０°以上である場合を逆テーパーという。
エッチング処理終了後に、レジストマスクを除去する。このようにして、半導体層１０３を形成することができる（図２（Ａ）参照。）。なお、前述した加熱処理を行う場合は、半導体層１０３を形成した後に行ってもよい。
〔１−２−３．第１のソース電極および第１のドレイン電極の形成〕
続いて、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂ（これと同じ層で形成される他の電極または配線を含む）を形成するため、半導体層１０３および絶縁層１０２上に導電層を形成する。本実施の形態では、該導電層として厚さ３０ｎｍのタングステン膜をスパッタリング法により形成する。
次に、導電層上にレジストマスクを形成する。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。ここでは、導電層としてスパッタリング法により、タングステンを形成する。
次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂ（これと同じ層で形成される他の電極または配線を含む）を形成する。導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。その後、レジストマスクを除去する（図２（Ｂ）参照。）。
第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂ（これと同じ層で形成される他の電極または配線を含む）は、その端部をテーパー形状とすることが好ましい。具体的には、端部のテーパー角θを、８０°以下、好ましくは６０°以下、さらに好ましくは４５°以下とする。
また、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂ（これと同じ層で形成される他の電極または配線を含む）の端部の断面形状を複数段の階段形状とすることで、その上に被覆する層の被覆性を向上させることもできる。なお、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂに限らず、各層の端部の断面形状を順テーパー形状または階段形状とすることで、該端部を覆って形成する層が、該端部で途切れてしまう現象（段切れ）を防ぎ、被覆性を良好なものとすることができる。
〔１−２−４．第２のソース電極、第２のドレイン電極、および分離層の形成〕
続いて、半導体層１０３、絶縁層１０２、第１のソース電極１０４ａおよび第１のドレイン電極１０４ｂ上に、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを形成するための導電層１１５を形成する（図２（Ｃ）参照。）。本実施の形態では、導電層１１５として、スパッタリング法を用いて厚さ１０ｎｍのタングステンを形成する。次に、導電層１１５上にレジストマスク１４１を形成する（図２（Ｄ）参照。）。
なお、チャネル長Ｌが極めて短いトランジスタを形成する場合は、電子ビーム露光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）露光、液浸露光などの細線加工に適した方法を用いてレジストマスク１４１を形成し、エッチング処理を行うことによって、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを形成すればよい。なお、レジストマスク１４１としては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を３０ｎｍ以下とするトランジスタを作製することができる。
また、前述した通り、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを形成するための導電層の厚さｔは、好ましくはチャネル長Ｌの２倍以下、より好ましくはチャネル長Ｌの１倍以下である。チャネル長Ｌを基準として、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを形成するための導電層の厚さｔを決定することで、加工精度をより向上することが可能になるため、チャネル長Ｌのばらつきを低減することができる。チャネル長Ｌのばらつきが低減することにより、電気特性のばらつきが少ないトランジスタを実現することができる。
次に、導電層１１５のレジストマスク１４１に覆われていない領域に酸素イオン１４４を導入する（図３（Ａ）参照。）。酸素イオン１４４の導入は、イオン注入法、イオンドーピング法、などを用いて行うことができる。本実施の形態では、イオン注入法を用いて酸素イオン１４４を導入する。導電層１１５の酸素が導入された領域は酸化され、絶縁性が高くなる。
導電層１１５の酸素イオン１４４が導入された領域が、分離層１０７となる。また、レジストマスク１４１により、導電層１１５の酸素が導入されなかった領域が、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂとなる。よって、分離層１０７の側面は、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの側面に接して形成される。また、分離層１０７は、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを構成する金属元素を含む。
なお、上記方法によれば、分離層１０７となる導電層１１５の酸素イオン１４４が導入された領域は、酸素イオン１４４導入時のスパッタリング効果などにより若干薄くなる場合がある。ただし、酸素イオン１４４の導入条件を調整することで、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの上面と、分離層１０７の上面を概略一致させることができる。
すなわち、分離層１０７と接する第２のソース電極１０５ａの側面近傍において、分離層１０７と第２のソース電極１０５ａの上面を概略一致させることができる。また、分離層１０７と接する第２のドレイン電極１０５ｂの側面近傍において、分離層１０７と第２のドレイン電極１０５ｂの上面を概略一致させることができる。
よって、分離層１０７を形成することにより、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの段差を低減し、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの上層に形成する層の被覆性を向上することができる。
その後、レジストマスク１４１を除去する（図３（Ｂ）参照。）。このようにして、第２のソース電極１０５ａ、第２のドレイン電極１０５ｂ、および分離層１０７を形成することができる。
上記工程によれば、第２のソース電極１０５ａ、第２のドレイン電極１０５ｂ、および分離層１０７を形成するためのエッチング工程を省略することができるため、半導体装置の歩留まりを改善し、半導体装置の生産性を向上することができる。
〔１−２−６．ゲート絶縁層の形成〕
続いて、第２のソース電極１０５ａ、第２のドレイン電極１０５ｂ、および分離層１０７上にゲート絶縁層１０８を形成する。本実施の形態では、ゲート絶縁層１０８として、プラズマＣＶＤ法により厚さ２０ｎｍの酸化窒化シリコン膜を形成する（図３（Ｃ）参照。）。
〔１−２−７．ゲート電極の形成〕
続いて、ゲート絶縁層１０８上にゲート電極１０９（これと同じ層で形成される他の電極または配線を含む）を形成するための導電層を形成する。本実施の形態では、該導電層を窒化タンタルとタングステンの積層とする。具体的には、ゲート絶縁層１０８上に、スパッタリング法により厚さ１０ｎｍの窒化タンタル膜を形成し、窒化タンタル膜上に厚さ１０ｎｍのタングステンを形成する。
次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、ゲート電極１０９（これと同じ層で形成される他の電極または配線を含む）を形成する。導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。導電層のエッチング終了後、レジストマスクを除去する（図３（Ｃ）参照。）。
〔１−２−８．保護絶縁層の形成〕
続いて、ゲート電極１０９、第１のソース電極１０４ａ、第１のドレイン電極１０４ｂ、第２のソース電極１０５ａ、第２のドレイン電極１０５ｂ、分離層１０７、および半導体層１０３を覆う保護絶縁層として機能する絶縁層１１０を形成する。ここでは、絶縁層１１０として、酸化窒化シリコンと、窒化シリコンの積層を形成する。具体的には、プラズマＣＶＤ法により厚さ２０ｎｍの酸化窒化シリコン膜を形成し、該酸化窒化シリコン上に厚さ５０ｎｍの窒化シリコン膜を形成する。
また、酸化窒化シリコンの形成後、酸素を添加する処理を行ってもよい。また、窒化シリコンの形成後、酸素を添加する処理を行ってもよい。酸素を添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
次に、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。加熱処理の雰囲気は、不活性ガス雰囲気や、酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気、または減圧状態で行う。また、不活性ガス雰囲気中で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理により、絶縁層１０２、ゲート絶縁層１０８、絶縁層１１０の少なくともいずれかから過剰酸素が放出され、半導体層１０３を構成する酸化物半導体の酸素欠損を低減することができる。
以上のようにして、トランジスタ１００を作製することができる。
本明細書等で開示する金属膜、半導体膜、絶縁膜など様々な膜は、スパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
＜１−３．半導体装置の作製方法例＞
半導体装置の作製方法の他の一例として、図４を用いて、前述した方法とは異なる分離層１０７の作製方法について説明する。
一つの方法は、導電層１１５を形成した後、収束させた酸素イオンビーム１４３を走査させて、導電層１１５の分離層１０７となる領域全体に酸素イオンビーム１４３を照射し、分離層１０７を形成する方法である（図４（Ａ）参照）。酸素イオンビーム１４３が照射された部分の導電層１１５は酸化され、分離層１０７となる。また、酸素イオンビーム１４３を用いて分離層１０７を形成する領域を直接描画することで、分離層１０７の形成と同時に、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを形成することができる。
もう一つの方法は、導電層１１５を形成した後、酸素を含む減圧雰囲気中で収束した電子ビーム１４６を走査させて、導電層１１５の分離層１０７となる領域全体に電子ビーム１４６を照射し、分離層１０７を形成する方法である（図４（Ａ）参照）。電子ビーム１４６が照射された部分の導電層１１５は加熱され、雰囲気中の酸素と反応して酸化され、分離層１０７となる。また、電子ビーム１４６を用いて分離層１０７を形成する領域を直接描画することで、分離層１０７の形成と同時に、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂを形成することができる。なお、電子ビーム１４６に換えて、ネオンやアルゴンなどの、不活性ガスのイオンビームを用いてもよい。
上記の作製方法によれば、第２のソース電極１０５ａ、第２のドレイン電極１０５ｂ、および分離層１０７を形成するためのレジストマスクの形成工程、エッチング工程、およびレジストマスクの除去工程を省略することができるため、半導体装置の歩留まりを改善し、半導体装置の生産性を向上することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、上記実施の形態に例示したトランジスタ１００と異なる構成を有するトランジスタ２００について例示する。
＜２−１．半導体装置の構成例＞
図５に、半導体装置の一形態であるトランジスタ２００を示す。図５（Ａ）はトランジスタ２００の上面図である。また、図５（Ｂ）は、図５（Ａ）中の一点鎖線Ａ３−Ａ４で示す部位の断面図であり、図５（Ｃ）は、図５（Ａ）中の一点鎖線Ｂ３−Ｂ４で示す部位の断面図である。
トランジスタ２００は、トップゲート型のトランジスタの一例である。トランジスタ２００は、トランジスタ１００とほぼ同様の構成を有しているが、断面構造において、ゲート絶縁層１０８の形状と、半導体層１０３に代わって積層体１２３を有する点が異なる。
〔２−１−１．ゲート絶縁層〕
トランジスタ２００は、ゲート電極１０９と重畳していない領域のゲート絶縁層１０８が除去された構成を有している。このような構成とすることで、例えば、第２のソース電極１０５ａまたは第２のドレイン電極１０５ｂと重畳する絶縁層の一部を除去して開口部を形成し、第２のソース電極１０５ａまたは第２のドレイン電極１０５ｂの表面の一部を露出させる工程において、開口部の形成を容易とし、半導体装置の生産性を向上させることができる。
〔２−１−２．積層体〕
積層体１２３は、酸化物層１２３ａと、酸化物層１２３ａ上に形成された酸化物半導体層１２３ｂと、酸化物半導体層１２３ｂ上に形成された酸化物層１２３ｃを有する。また、酸化物層１２３ａ及び酸化物層１２３ｃは、絶縁性を示す酸化物層であってもよいし、半導体特性を示す酸化物（酸化物半導体）層であってもよい。
酸化物半導体層１２３ｂは、実施の形態１で説明した酸化物半導体と同様の材料および方法で形成することができる。酸化物半導体層１２３ｂとして、真性または実質的に真性と見なせる半導体層とすることが好ましい。また、酸化物層１２３ａ、および酸化物層１２３ｃも実施の形態１で説明した酸化物半導体と同様の材料および方法で形成することができる。
なお、積層体１２３において、酸化物層１２３ａ、酸化物半導体層１２３ｂ、及び酸化物層１２３ｃに用いる材料によっては、酸化物層１２３ａと酸化物半導体層１２３ｂの境界、または酸化物半導体層１２３ｂと酸化物層１２３ｃの境界を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、酸化物層１２３ａと酸化物半導体層１２３ｂの境界、及び酸化物半導体層１２３ｂと酸化物層１２３ｃの境界を破線で表している。
酸化物層１２３ａ、酸化物半導体層１２３ｂ、及び酸化物層１２３ｃは、ＩｎもしくはＧａの一方、または両方を含む。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素。）がある。
また、酸化物半導体層１２３ｂに接する酸化物層１２３ａ、及び酸化物層１２３ｃは、酸化物半導体層１２３ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、酸化物層１２３ａ及び酸化物層１２３ｃと、酸化物半導体層１２３ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。
酸化物層１２３ａ、酸化物半導体層１２３ｂ、および酸化物層１２３ｃの形成を、途中で大気に曝すことなく、不活性ガス雰囲気、酸化性ガス雰囲気、または減圧下に維持し、連続して行うことにより、酸化物層１２３ａ及び酸化物層１２３ｃと、酸化物半導体層１２３ｂとの界面準位をさらに生じにくくすることができる。
酸化物層１２３ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層１２３ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。なお、酸化物層１２３ｃの厚さは、３ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。
なお、本実施の形態に示すトランジスタ２００は、第１のソース電極１０４ａ、第１のドレイン電極１０４ｂ、第２のソース電極１０５ａ、および第２のドレイン電極１０５ｂが酸化物層１２３ｃと接する構成を有する。よって、ソース領域１０６ａ、およびドレイン領域１０６ｂは、少なくとも酸化物層１２３ｃに形成される。また、第１のソース電極１０４ａ、第１のドレイン電極１０４ｂ、第２のソース電極１０５ａ、および第２のドレイン電極１０５ｂと、酸化物半導体層１２３ｂの抵抗を小さくするため、酸化物層１２３ｃはなるべく薄く形成することが好ましい。
よって、酸化物層１２３ａは、酸化物層１２３ｃよりも厚い方が好ましい。換言すると、酸化物層１２３ｃは、酸化物層１２３ａよりも薄い方が好ましい。
また、酸化物半導体層１２３ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物層１２３ａもＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物層１２３ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１２３ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物層１２３ａおよび酸化物半導体層１２３ｂを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物層１２３ａおよび酸化物半導体層１２３ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる酸化物層１２３ａおよび酸化物半導体層１２３ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物層１２３ａおよび酸化物半導体層１２３ｂを選択する。このとき、酸化物半導体層１２３ｂにおいて、ｙ２がｘ２以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。酸化物層１２３ａを上記構成とすることにより、酸化物層１２３ａを、酸化物半導体層１２３ｂよりも酸素欠損が生じにくい層とすることができる。
また、酸化物半導体層１２３ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物層１２３ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１２３ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物層１２３ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ３／ｘ３がｙ２／ｘ２よりも大きくなる酸化物半導体層１２３ｂおよび酸化物層１２３ｃを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物半導体層１２３ｂおよび酸化物層１２３ｃを選択する。さらに好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも２倍以上大きくなる酸化物半導体層１２３ｂおよび酸化物層１２３ｃを選択する。より好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも３倍以上大きくなる酸化物半導体層１２３ｂおよび酸化物層１２３ｃを選択する。このとき、酸化物半導体層１２３ｂにおいて、ｙ２がｘ２以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。酸化物層１２３ｃを上記構成とすることにより、酸化物層１２３ｃを、酸化物半導体層１２３ｂよりも酸素欠損が生じにくい層とすることができる。
なお、酸化物層１２３ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１２３ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物層１２３ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
例えば、ＩｎまたはＧａを含む酸化物層１２３ａおよび酸化物層１２３ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：６：４、１：９：６、または１：９：０、酸化物半導体層１２３ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、酸化物層１２３ａ、酸化物層１２３ｃ、および酸化物半導体層１２３ｂの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
また、酸化物半導体層１２３ｂにおいて、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物半導体層１２３ｂ中の不純物を低減するためには、近接する酸化物層１２３ａ中および酸化物層１２３ｃ中の不純物も酸化物半導体層１２３ｂと同程度まで低減することが好ましい。
ここで、積層体１２３に含まれる酸化物層１２３ａ、酸化物半導体層１２３ｂ、及び酸化物層１２３ｃの結晶性について説明する。
積層体１２３において、酸化物層１２３ａ、酸化物半導体層１２３ｂ、及び酸化物層１２３ｃは、非晶質または結晶質のどちらを有していてもよい。ここで、結晶質とは、微結晶、多結晶、単結晶などをいう。また、結晶が含まれる場合は全て結晶質である。
積層体１２３において、少なくとも酸化物半導体層１２３ｂは結晶質であることが好ましい。特に、ＣＡＡＣ−ＯＳであると好ましい。
酸化物半導体層１２３ｂをＣＡＡＣ−ＯＳとするためには、酸化物半導体層１２３ｂが形成される表面が非晶質、または、ＣＡＡＣ−ＯＳと同様の結晶質を有していると好ましい。酸化物半導体層１２３ｂが形成される表面が結晶質であると、酸化物半導体層１２３ｂの結晶性が乱れやすく、ＣＡＡＣ−ＯＳが形成されにくい。また、酸化物半導体層１２３ｂが形成される表面がＣＡＡＣ−ＯＳと同様の結晶質を有している場合は、酸化物半導体層１２３ｂもＣＡＡＣ−ＯＳになりやすい。
よって、酸化物半導体層１２３ｂをＣＡＡＣ−ＯＳとするためには、下地である酸化物層１２３ａが非晶質であるか、ＣＡＡＣ−ＯＳと同様の結晶質であると好ましい。
また、酸化物半導体層１２３ｂがＣＡＡＣ−ＯＳであるとき、酸化物半導体層１２３ｂ上に形成される酸化物層１２３ｃは、ＣＡＡＣ−ＯＳと同様の結晶質となりやすい。ただし、酸化物層１２３ｃは結晶質に限定されず、非晶質であっても構わない。
積層体１２３を用いたトランジスタにおいて、酸化物半導体層１２３ｂはチャネルが形成される層であるため、酸化物半導体層１２３ｂが高い結晶性を有すると、トランジスタに安定した電気特性を付与できるため好ましい。
〔２−１−３．積層体の物性分析〕
ここで、積層体１２３の物性分析結果について説明しておく。
〔２−１−３−１．積層体中のシリコン濃度〕
まず、積層体１２３を構成する各層におけるシリコン濃度について、図７を用いて説明する。
ここで、酸化物層１２３ａは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。酸化物層１２３ａは、スパッタリングガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
また、酸化物半導体層１２３ｂは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるターゲットを用いて、スパッタリング法にて形成した酸化物半導体層である。なお、スパッタリングガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を３００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
また、酸化物層１２３ｃは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。なお、スパッタリングガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
シリコンウェハ上に積層体１２３として厚さが１０ｎｍの酸化物層１２３ａと、酸化物層１２３ａ上に設けられた厚さが１０ｎｍの酸化物半導体層１２３ｂと、酸化物半導体層１２３ｂ上に設けられた厚さが１０ｎｍの酸化物層１２３ｃを設け、加熱処理なしの試料と４５０℃にて２時間加熱処理を行った試料を準備し、飛行時間二次イオン質量分析（ＴｏＦ−ＳＩＭＳ：Ｔｉｍｅ−ｏｆ−ｆｌｉｇｈｔ ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｅｒ）によって、深さ方向のＩｎを示す二次イオン強度、Ｇａを示す二次イオン強度、Ｚｎを示す二次イオン強度およびＳｉ濃度［ａｔｏｍｓ／ｃｍ３］を示す。
図７より、積層体１２３を構成する各層の組成は、形成時のターゲットの組成によって変化することがわかる。ただし、各層の組成について、図７から単純な比較を行うことはできない。
図７より、シリコンウェハと酸化物層１２３ａとの界面、および酸化物層１２３ｃの上面において、Ｓｉ濃度が高くなることがわかった。また、酸化物半導体層１２３ｂのＳｉ濃度がＴｏＦ−ＳＩＭＳの検出下限である１×１０１８ａｔｏｍｓ／ｃｍ３程度であることがわかった。これは、酸化物層１２３ａおよび酸化物層１２３ｃがあることにより、シリコンウェハや酸化物層１２３ｃ上の表面汚染などに起因したシリコンが酸化物半導体層１２３ｂにまで影響することがなくなったと考えられる。
すなわち、酸化物半導体層１２３ｂを酸化物層１２３ａと酸化物層１２３ｃで挟み、酸化物半導体層１２３ｂがシリコンを含む絶縁層と直接接しない構成とすることで、該絶縁層中のシリコンが酸化物半導体層１２３ｂへ混入することを防ぐことができる。
また、図７に示すａｓ−ｄｅｐｏ（加熱処理なしの試料）と加熱処理後の試料との比較により、加熱処理によってシリコンの拡散は起こりにくく、形成時の混合が主であることがわかる。
〔２−１−３−２．局在準位のＣＰＭ測定〕
次に、ガラス基板上に形成した積層体１２３の局在準位について、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）によって評価した結果を説明する。チャネル形成領域中の局在準位を低減することで、トランジスタに安定した電気特性を付与することができる。
なお、トランジスタが高い電界効果移動度を有し、かつ安定した電気特性を有するためには、ＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすればよい。
ＣＰＭ測定を行った積層体１２３について以下に説明する。
酸化物層１２３ａは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。なお、形成ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
また、酸化物半導体層１２３ｂは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるターゲットを用いて、スパッタリング法にて形成した酸化物半導体層である。なお、形成ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
また、酸化物層１２３ｃは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。なお、形成ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
ここで、ＣＰＭ測定の精度を高めるため、測定する積層体１２３にはある程度の厚さが必要となる。具体的には、酸化物層１２３ａの厚さを３０ｎｍ、酸化物半導体層１２３ｂの厚さを１００ｎｍ、酸化物層１２３ｃの厚さを３０ｎｍとした。
ＣＰＭ測定では、積層体１２３に接して設けられた第１の電極および第２の電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射光量から吸光係数を導出することを各波長にて行うものである。ＣＰＭ測定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸光係数が増加する。この吸光係数の増加分に定数を掛けることにより、試料の欠陥密度を導出することができる。
図８（Ａ）に、分光光度計によって測定した吸収係数（点線）と、ＣＰＭによって測定した吸収係数（実線）とを積層体１２３の各層のエネルギーギャップ以上のエネルギー範囲において、フィッティングした結果を示す。なお、ＣＰＭによって測定した吸収係数より得られたアーバックエネルギーは７８．７ｍｅＶであった。図８（Ａ）の破線丸で囲んだエネルギー範囲においてＣＰＭによって測定した吸収係数からバックグラウンド（細点線）を差し引き、当該エネルギー範囲における吸収係数の積分値を導出した（図８（Ｂ）参照。）。その結果、本試料の局在準位による吸収係数は、２．０２×１０−４ｃｍ−１であることがわかった。
ここで得られた局在準位は、不純物や欠陥に起因する準位と考えられる。従って、積層物は、不純物や欠陥に起因する準位が極めて少ないことがわかった。即ち、積層物を用いたトランジスタは高い電界効果移動度を有し、かつ安定した電気特性を有することがわかる。
〔２−１−３−３．積層体のエネルギーバンド構造〕
本実施の形態における積層体１２３の機能およびその効果について、図９に示すエネルギーバンド構造図を用いて説明する。図９は、図５（Ｄ）に示す一点鎖線Ｃ１−Ｃ２におけるエネルギーバンド構造を示している。よって、図９は、トランジスタ２００のチャネル形成領域のエネルギーバンド構造を示している。
図９中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層１０２、酸化物層１２３ａ、酸化物半導体層１２３ｂ、酸化物層１２３ｃ、分離層１０７の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層１０２と分離層１０７は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、酸化物層１２３ａと酸化物半導体層１２３ｂとの間、および、酸化物半導体層１２３ｂと酸化物層１２３ｃとの間において、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層体１２３において、電子は酸化物半導体層１２３ｂを主として移動することになる。そのため、積層体１２３の外側にある絶縁層との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、積層体１２３を構成する層と層との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、積層体１２３中の酸化物半導体層１２３ｂは高い電子移動度を有する。
なお、図９に示すように、酸化物層１２３ａと絶縁層１０２の界面、および酸化物層１２３ｃと分離層１０７の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、酸化物層１２３ａ、および酸化物層１２３ｃがあることにより、酸化物半導体層１２３ｂと当該トラップ準位とを遠ざけることができる。
ただし、Ｅｃ３８３ａまたはＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差が小さい場合、酸化物半導体層１２３ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ３８３ａ、およびＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
また、酸化物層１２３ａ、および酸化物層１２３ｃのバンドギャップは、酸化物半導体層１２３ｂのバンドギャップよりも広いほうが好ましい。
＜２−２．半導体装置の作製方法例＞
〔２−２−１．ゲート絶縁層の加工方法〕
ゲート絶縁層１０８の選択的な除去は、ゲート電極１０９の形成後、ゲート電極１０９をマスクとして用いて行えばよい。ゲート電極１０９をマスクとして用いて、ドライエッチング法、またはウェットエッチング法により、ゲート絶縁層１０８の一部を選択的に除去することができる。
なお、ゲート絶縁層１０８のエッチングは、ゲート電極１０９を形成するためのレジストマスクの除去前に、ゲート電極１０９を形成するための導電層のエッチング後に続けて行ってもよい。
〔２−２−２．積層体の形成〕
積層体１２３を構成する酸化物層１２３ａ、酸化物半導体層１２３ｂ、および酸化物層１２３ｃをスパッタリング法で形成する場合、スパッタリングターゲットは、形成する酸化物層１２３ａ、酸化物半導体層１２３ｂ、酸化物層１２３ｃの組成にあわせて、適宜選択すればよい。
なお、積層体１２３の形成を、基板温度を１００℃以上５００℃以下、好ましくは１７０℃以上３５０℃以下に加熱しながら行ってもよい。
本実施の形態では、スパッタリング法により酸化物層１２３ａ、酸化物半導体層１２３ｂ、酸化物層１２３ｃとなる第１の膜乃至第３の膜を形成する。まず、絶縁層１０２上に、酸化物層１２３ａとなる第１の膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を２０ｎｍの厚さで形成する。次に、第１の膜上に、酸化物半導体層１２３ｂとなる第２の膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を１５ｎｍの厚さで形成する。次に、酸化物半導体層１２３ｂ上に、酸化物層１２３ｃとなる第３の膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を５ｎｍの厚さで形成する。また、本実施の形態では、酸化物半導体層１２３ｂとして、ＣＡＡＣ−ＯＳを用いる。
第１の膜乃至第３の膜を形成した後、第３の膜上にレジストマスクを形成し、該レジストマスクを用いて、第１の膜乃至第３の膜を所望の形状にエッチングし、島状の積層体１２３を形成する。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
第１の膜乃至第３の膜のエッチングは、実施の形態１に示した酸化物半導体膜のエッチングと同様に行うことができる。なお、エッチング条件によっては、島状に加工した積層体１２３と重畳していない領域の、絶縁層１０２がエッチングされる場合がある。
エッチング処理終了後にレジストマスクを除去する。レジストマスクの除去後、基板１０１温度を１００℃以上５００℃以下、好ましくは１７０℃以上３５０℃以下として、積層体１２３に加熱処理を行っても良い。
（実施の形態３）
本実施の形態では、上記実施の形態に例示したトランジスタ１００、トランジスタ２００と異なる構成を有するトランジスタについて例示する。
＜３−１．半導体装置の構成例・バックゲート電極を有するトランジスタ＞
図６（Ａ）に、トランジスタ２５０の積層構成を説明する断面図を示す。トランジスタ２５０は、トランジスタ２００にバックゲート電極１１９を付加した構成を有する。具体的には、バックゲート電極１１９は、基板１０１上のチャネル形成領域と重畳する位置に、絶縁層１０２を介して形成される。
バックゲート電極１１９は、ゲート電極１０９とバックゲート電極１１９で積層体１２３のチャネル形成領域を挟むように配置される。バックゲート電極１１９は導電層で形成され、ゲート電極１０９と同様に機能させることができる。また、バックゲート電極１１９の電位を変化させることで、トランジスタ２５０のしきい値電圧を変化させることができる。なお、バックゲート電極の電位は、ゲート電極１０９と同電位としてもよく、接地電位ＧＮＤや、任意の電位としてもよい。
バックゲート電極１１９は、ゲート電極１０９、第１のソース電極１０４ａ、第１のドレイン電極１０４ｂなどと同様の材料及び方法により形成することができる。
また、バックゲート電極１１９を、遮光性を有する導電性材料を用いて形成すると、バックゲート電極１１９側からチャネル形成領域に向かって入射する光を遮ることができ、チャネル形成領域への光照射によるキャリア生成を防ぐことができる。すなわち、トランジスタ２５０の電気特性を良好なものとし、光照射によるトランジスタの電気特性の劣化を防ぐことができる（「光劣化」ともいう。）。トランジスタにバックゲート電極を設けることにより、信頼性の高い半導体装置を作製することができる。また、バックゲート電極１１９を積層体１２３よりも大きく形成することで、より確実に光劣化を防ぐことができる。また、基板１０１とバックゲート電極１１９の間に絶縁層を形成してもよい。
また、ゲート電極１０９とバックゲート電極１１９は導電層で形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。また、バックゲート電極を設けることで、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を低減することができる。
なお、バックゲート電極１１９上に絶縁層１０２を形成した後、絶縁層１０２の表面凹凸を軽減するため、絶縁層１０２の表面に平坦化処理を行ってもよい。平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理の他に、エッチング処理などを適用することも可能である。また、ＣＭＰ処理とエッチング処理を組み合わせて平坦化処理を行ってもよい。
また、トランジスタ１００にもバックゲート電極１１９を設けることができる。トランジスタ１００にバックゲート電極１１９を設ける構成については、上記トランジスタ２５０の説明中、トランジスタ２００をトランジスタ１００に読み換えて、また、積層体１２３を半導体層１０３に読み換えて説明することができる。
＜３−２．半導体装置の構成例・ボトムゲート型トランジスタ＞
図６（Ｂ）に、トランジスタ３００の積層構成を説明する断面図を示す。トランジスタ３００は、ゲート電極が半導体層よりも下層に形成されるボトムゲート型のトランジスタの一例である。
図６（Ｂ）に示すトランジスタ３００は、絶縁層１０２上に形成されている。また、絶縁層１０２は、基板１０１上に形成されている。また、トランジスタ３００は、半導体層１０３、第１のソース電極１０４ａ、第１のドレイン電極１０４ｂ、第２のソース電極１０５ａ、第２のドレイン電極１０５ｂ、分離層１０７、ゲート絶縁層１０８、およびゲート電極１０９を有する。また、図６（Ｂ）では、トランジスタ３００上に絶縁層１１０が形成されている。
より具体的には、絶縁層１０２上にゲート電極１０９が形成され、ゲート電極１０９上にゲート絶縁層１０８が形成されている。また、ゲート絶縁層１０８上に、ゲート電極１０９の一部と重畳して、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂが形成され、第２のソース電極１０５ａ上に第１のソース電極１０４ａが形成され、第２のドレイン電極１０５ｂ上に第１のドレイン電極１０４ｂが形成されている。
また、第２のソース電極１０５ａと第２のドレイン電極１０５ｂの間に分離層１０７が形成されている。また、第２のソース電極１０５ａと第２のドレイン電極１０５ｂの間に形成された分離層１０７の側面は、第２のソース電極１０５ａの側面と接し、第２のソース電極１０５ａと第２のドレイン電極１０５ｂの間に形成された分離層１０７の他の側面は、第２のドレイン電極１０５ｂの側面に接している。
半導体層１０３は、第１のソース電極１０４ａ、第１のドレイン電極１０４ｂ、第２のソース電極１０５ａ、第２のドレイン電極１０５ｂ、ゲート絶縁層１０８、および分離層１０７上に形成されている。なお、半導体層１０３に換えて、積層体１２３を用いることもできる。
また、第２のソース電極１０５ａの一部は、第１のソース電極１０４ａの端部を越えて、半導体層１０３に接して延伸している。また、第２のドレイン電極１０５ｂの一部は、第１のドレイン電極１０４ｂの端部を越えて、半導体層１０３に接して延伸している。
また、半導体層１０３を覆って絶縁層１１１が形成され、絶縁層１１１上に絶縁層１１０が形成されている。絶縁層１１１は、絶縁層１０２と同様の材料および方法により形成することができる。なお、半導体層１０３に酸化物半導体を用いる場合、絶縁層１１１に過剰酸素を有する絶縁層を用いることが好ましい。
ボトムゲート型のトランジスタにおいても、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの間に分離層１０７を設けることにより、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの意図しない電気的な短絡（ショート）を防ぐことができる。よって、チャネル長が５０ｎｍ以下、または、チャネル長を３０ｎｍ以下とした場合においても、良好な電気特性を有するトランジスタを実現することができる。よって、該トランジスタを用いた電気特性が良好な半導体装置を実現することができる。
また、分離層１０７を設けることにより、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの段差を低減し、第２のソース電極１０５ａおよび第２のドレイン電極１０５ｂの上層に形成する層の被覆性を向上することができる。トランジスタ３００においては、例えば、半導体層１０３の被覆性を良好なものとすることができる。分離層１０７を設けることにより、良好な電気特性を有するトランジスタを実現することができる。よって、該トランジスタを用いた電気特性が良好な半導体装置を実現することができる。
＜３−３．半導体装置の構成例・バックゲート電極を有するトランジスタ＞
トランジスタ３５０は、トランジスタ３００にバックゲート電極１１９を付加した構成を有する。具体的には、トランジスタ３５０は、絶縁層１１１を介してチャネル形成領域と重畳する位置に、バックゲート電極１１９を有する。
また、バックゲート電極１１９上に絶縁層１１０が形成されているが、バックゲート電極１１９を絶縁層１１０上に形成してもよい。なお、バックゲート電極１１９については既に説明しているため、ここでの詳細な説明は省略する。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、上記実施の形態に示したトランジスタを用いた半導体装置について例示する。
＜４−１．マイクロコンピュータ＞
〔４−１−１．マイクロコンピュータのブロック図〕
上記実施の形態に示したトランジスタは、さまざまな電子機器に搭載されるマイクロコンピュータ（以下、「ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）」とも言う。）に用いることができる。上記実施の形態に示したトランジスタを用いることが可能なＭＣＵの構成例について、図１０を用いて説明する。
図１０は、ＭＣＵ７００のブロック図である。ＭＣＵ７００は、ＣＰＵ７１０、バスブリッジ７１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）７１２、メモリインターフェイス７１３、コントローラ７２０、割り込みコントローラ７２１、Ｉ／Ｏインターフェイス（入出力インターフェイス）７２２、及びパワーゲートユニット７３０を有する。
ＭＣＵ７００は、更に、水晶発振回路７４１、タイマー回路７４５、Ｉ／Ｏインターフェイス７４６、Ｉ／Ｏポート７５０、コンパレータ７５１、Ｉ／Ｏインターフェイス７５２、バスライン７６１、バスライン７６２、バスライン７６３、及びデータバスライン７６４を有する。更に、ＭＣＵ７００は、外部装置との接続部として少なくとも接続端子７７０乃至接続端子７７６を有する。なお、各接続端子７７０乃至接続端子７７６は、１つの端子または複数の端子でなる端子群を表す。また、水晶振動子７４３を有する発振子７４２が、接続端子７７２、及び接続端子７７３を介してＭＣＵ７００に接続されている。
ＣＰＵ７１０はレジスタ７８５を有し、バスブリッジ７１１を介してバスライン７６１乃至バスライン７６３、及びデータバスライン７６４に接続されている。
ＲＡＭ７１２は、ＣＰＵ７１０のメインメモリとして機能する記憶装置であり、不揮発性のランダムアクセスメモリが用いられる。ＲＡＭ７１２は、ＣＰＵ７１０が実行する命令、命令の実行に必要なデータ、及びＣＰＵ７１０の処理によるデータを記憶する装置である。ＣＰＵ７１０の命令により、ＲＡＭ７１２へのデータの書き込み、読み出しが行われる。
ＭＣＵ７００では、低消費電力モードでは、ＲＡＭ７１２の電力供給が遮断される。そのため、ＲＡＭ７１２は電源が供給されていない状態でもデータを保持できる不揮発性のメモリで構成する。
メモリインターフェイス７１３は、外部記憶装置との入出力インターフェイスである。ＣＰＵ７１０の命令により、メモリインターフェイス７１３を介して、接続端子７７６に接続される外部記憶装置へのデータの書き込み及び読み出しが行われる。
クロック生成回路７１５は、ＣＰＵ７１０で使用されるクロック信号ＭＣＬＫ（以下、単に「ＭＣＬＫ」とも呼ぶ。）を生成する回路であり、ＲＣ発振器等を有する。ＭＣＬＫはコントローラ７２０及び割り込みコントローラ７２１にも出力される。
コントローラ７２０はＭＣＵ７００全体の制御処理を行う回路であり、例えば、バス及びメモリマップなどの制御、ＭＣＵ７００の電源制御、クロック生成回路７１５、水晶発振回路７４１の制御等を行う。
接続端子７７０は、外部の割り込み信号入力用の端子であり、接続端子７７０を介してマスク不可能な割り込み信号ＮＭＩがコントローラ７２０に入力される。コントローラ７２０にマスク不可能な割り込み信号ＮＭＩが入力されると、コントローラ７２０は直ちにＣＰＵ７１０にマスク不可能な割り込み信号ＮＭＩを出力し、ＣＰＵ７１０に割り込み処理を実行させる。
また、割り込み信号ＩＮＴが、接続端子７７０を介して割り込みコントローラ７２１に入力される。割り込みコントローラ７２１には、周辺回路（７４５、７５０、７５１）からの割り込み信号（Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ）も、バス（７６１乃至７６４）を経由せずに入力される。
割り込みコントローラ７２１は割り込み要求の優先順位を割り当てる機能を有する。割り込みコントローラ７２１は割り込み信号を検出すると、その割り込み要求が有効であるか否かを判定する。有効な割り込み要求であれば、コントローラ７２０に割り込み信号ＩＮＴを出力する。
また、割り込みコントローラ７２１はＩ／Ｏインターフェイス７２２を介して、バスライン７６１及びデータバスライン７６４に接続されている。
コントローラ７２０は、割り込み信号ＩＮＴが入力されると、ＣＰＵ７１０に割り込み信号ＩＮＴを出力し、ＣＰＵ７１０に割り込み処理を実行させる。
また、割り込み信号Ｔ０ＩＲＱが割り込みコントローラ７２１を介さず直接コントローラ７２０に入力される場合がある。コントローラ７２０は、割り込み信号Ｔ０ＩＲＱが入力されると、ＣＰＵ７１０にマスク不可能な割り込み信号ＮＭＩを出力し、ＣＰＵ７１０に割り込み処理を実行させる。
コントローラ７２０のレジスタ７８０は、コントローラ７２０内に設けられ、割り込みコントローラ７２１のレジスタ７８６は、Ｉ／Ｏインターフェイス７２２に設けられている。
続いて、ＭＣＵ７００が有する周辺回路を説明する。ＭＣＵ７００は、周辺回路として、タイマー回路７４５、Ｉ／Ｏポート７５０及びコンパレータ７５１を有する。これらの周辺回路は一例であり、ＭＣＵ７００が使用される電子機器に応じて、必要な回路を設けることができる。
タイマー回路７４５は、クロック生成回路７４０から出力されるクロック信号ＴＣＬＫ（以下、単に「ＴＣＬＫ」とも呼ぶ。）を用いて、時間を計測する機能を有する。また、クロック生成回路７１５は、決められた時間間隔で、割り込み信号Ｔ０ＩＲＱを、コントローラ７２０及び割り込みコントローラ７２１に出力する。タイマー回路７４５は、Ｉ／Ｏインターフェイス７４６を介して、バスライン７６１及びデータバスライン７６４に接続されている。
ＴＣＬＫはＭＣＬＫよりも低い周波数のクロック信号である。例えば、ＭＣＬＫの周波数を数ＭＨｚ程度（例えば、８ＭＨｚ）とし、ＭＣＬＫは、数十ｋＨｚ程度（例えば、３２ｋＨｚ）とする。クロック生成回路７４０は、ＭＣＵ７００に内蔵された水晶発振回路７４１と、接続端子７７２及び接続端子７７３に接続された発振子７４２を有する。発振子７４２の振動子として、水晶振動子７４３が用いられている。なお、ＣＲ発振器等でクロック生成回路７４０を構成することで、クロック生成回路７４０の全てのモジュールをＭＣＵ７００に内蔵することが可能である。
Ｉ／Ｏポート７５０は、接続端子７７４を介して接続された外部機器と情報の入出力を行うためのインターフェイスであり、デジタル信号の入出力インターフェイスである。Ｉ／Ｏポート７５０は、入力されたデジタル信号に応じて、割り込み信号Ｐ０ＩＲＱを割り込みコントローラ７２１に出力する。
接続端子７７５から入力されるアナログ信号を処理する周辺回路として、コンパレータ７５１が設けられている。コンパレータ７５１は、接続端子７７５から入力されるアナログ信号の電位（または電流）と基準信号の電位（または電流）との大小を比較し、値が０又は１のデジタル信号を発生する。さらに、コンパレータ７５１は、このデジタル信号の値が１のとき、割り込み信号Ｃ０ＩＲＱを発生する。割り込み信号Ｃ０ＩＲＱは割り込みコントローラ７２１に出力される。
Ｉ／Ｏポート７５０及びコンパレータ７５１は共通のＩ／Ｏインターフェイス７５２を介してバスライン７６１及びデータバスライン７６４に接続されている。ここでは、Ｉ／Ｏポート７５０、コンパレータ７５１各々のＩ／Ｏインターフェイスに共有できる回路があるため、１つのＩ／Ｏインターフェイス７５２で構成しているが、もちろんＩ／Ｏポート７５０、コンパレータ７５１のＩ／Ｏインターフェイスを別々に設けることもできる。
また、周辺回路のレジスタは、対応する入出力インターフェイスに設けられている。タイマー回路７４５のレジスタ７８７はＩ／Ｏインターフェイス７４６に設けられ、Ｉ／Ｏポート７５０のレジスタ７８３及びコンパレータ７５１のレジスタ７８４は、それぞれ、Ｉ／Ｏインターフェイス７５２に設けられている。
ＭＣＵ７００は内部回路への電力供給を遮断するためのパワーゲートユニット７３０を有する。パワーゲートユニット７３０により、動作に必要な回路のみに電力供給を行うことで、ＭＣＵ７００全体の消費電力を下げることができる。
図１０に示すように、ＭＣＵ７００内の破線で囲んだユニット７０１、ユニット７０２、ユニット７０３、ユニット７０４の回路は、パワーゲートユニット７３０を介して、接続端子７７１に接続されている。接続端子７７１は、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」とも呼ぶ。）供給用の電源端子である。
本実施の形態では、ユニット７０１は、タイマー回路７４５、及びＩ／Ｏインターフェイス７４６を含み、ユニット７０２は、Ｉ／Ｏポート７５０、コンパレータ７５１、及びＩ／Ｏインターフェイス７５２を含み、ユニット７０３は、割り込みコントローラ７２１、及びＩ／Ｏインターフェイス７２２を含み、ユニット７０４は、ＣＰＵ７１０、ＲＡＭ７１２、バスブリッジ７１１、及びメモリインターフェイス７１３を含む。
パワーゲートユニット７３０は、コントローラ７２０により制御される。パワーゲートユニット７３０は、ユニット７０１乃至７０４へのＶＤＤの供給を遮断するためのスイッチ回路７３１及びスイッチ回路７３２を有する。
スイッチ回路７３１、スイッチ回路７３２のオン／オフはコントローラ７２０により制御される。具体的には、コントローラ７２０は、ＣＰＵ７１０の要求によりパワーゲートユニット７３０が有するスイッチ回路の一部または全部をオフ状態とする信号を出力する（電力供給の停止）。また、コントローラ７２０は、マスク不可能な割り込み信号ＮＭＩ、またはタイマー回路７４５からの割り込み信号Ｔ０ＩＲＱをトリガーにして、パワーゲートユニット７３０が有するスイッチ回路をオン状態とする信号を出力する（電力供給の開始）。
なお、図１０では、パワーゲートユニット７３０に、２つのスイッチ回路（スイッチ回路７３１、スイッチ回路７３２）を設ける構成を示しているが、これに限定されず、電源遮断に必要な数のスイッチ回路を設ければよい。
また、本実施の形態では、ユニット７０１に対する電力供給を独立して制御できるようにスイッチ回路７３１を設け、ユニット７０２乃至７０４に対する電力供給を独立して制御できるようにスイッチ回路７３２を設けているが、このような電力供給経路に限定されるものではない。例えば、スイッチ回路７３２とは別のスイッチ回路を設けて、ＲＡＭ７１２の電力供給を独立して制御できるようにしてもよい。また、１つの回路に対して、複数のスイッチ回路を設けてもよい。
また、コントローラ７２０には、パワーゲートユニット７３０を介さず、常時、接続端子７７１からＶＤＤが供給される。また、ノイズの影響を少なくするため、クロック生成回路７１５の発振回路、水晶発振回路７４１には、それぞれ、ＶＤＤの電源回路と異なる外部の電源回路から電源電位が供給される。
表１に、各ブロックの役割をまとめた表を示す。
コントローラ７２０及びパワーゲートユニット７３０等を備えることにより、ＭＣＵ７００を３種類の動作モードで動作させることが可能である。第１の動作モードは、通常動作モードであり、ＭＣＵ７００の全ての回路がアクティブな状態である。ここでは、第１の動作モードを「Ａｃｔｉｖｅモード」と呼ぶ。
第２、及び第３の動作モードは低消費電力モードであり、一部の回路をアクティブにするモードである。第２の動作モードでは、コントローラ７２０、並びにタイマー回路７４５とその関連回路（水晶発振回路７４１、Ｉ／Ｏインターフェイス７４６）がアクティブである。第３の動作モードでは、コントローラ７２０のみがアクティブである。ここでは、第２の動作モードを「Ｎｏｆｆ１モード」と呼び、第３の動作モードを「Ｎｏｆｆ２モード」と呼ぶことにする。
以下、表２に、各動作モードとアクティブな回路との関係を示す。表２では、アクティブにする回路に「ＯＮ」と記載している。表２に示すように、Ｎｏｆｆ１モードでは、コントローラ７２０と周辺回路の一部（タイマー動作に必要な回路）が動作し、Ｎｏｆｆ２モードでは、コントローラ７２０のみが動作している。
なお、クロック生成回路７１５の発振器、及び水晶発振回路７４１は、動作モードに関わらず、電源が常時供給される。クロック生成回路７１５及び水晶発振回路７４１を非アクティブにするには、コントローラ７２０からまたは外部からイネーブル信号を入力し、クロック生成回路７１５及び水晶発振回路７４１の発振を停止させることにより行われる。
また、Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、パワーゲートユニット７３０により電力供給が遮断されるため、Ｉ／Ｏポート７５０、Ｉ／Ｏインターフェイス７５２は非Ａｃｔｉｖｅになるが、接続端子７７４に接続されている外部機器を正常に動作させるために、Ｉ／Ｏポート７５０、Ｉ／Ｏインターフェイス７５２の一部には電力が供給される。具体的には、Ｉ／Ｏポート７５０の出力バッファ、Ｉ／Ｏポート７５０用のレジスタ７８６である。Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、Ｉ／Ｏポート７５０での実質的な機能である、Ｉ／Ｏインターフェイス７５２及び外部機器とのデータの伝送機能、割り込み信号生成機能は停止している。また、Ｉ／Ｏインターフェイス７５２も同様に、通信機能は停止している。
なお、本明細書では、回路が非アクティブとは、電力の供給が遮断されて回路が停止している状態の他、Ａｃｔｉｖｅモード（通常動作モード）での主要な機能が停止している状態や、Ａｃｔｉｖｅモードよりも省電力で動作している状態を含む。
また、ＭＣＵ７００では、Ｎｏｆｆ１、Ｎｏｆｆ２モードから、Ａｃｔｉｖｅモードへの復帰を高速化するため、レジスタ７８４乃至レジスタ７８７は、電源遮断時にデータを退避させるバックアップ保持部を更に有する。別言すると、レジスタ７８４乃至レジスタ７８７は、揮発性のデータ保持部（単に、「揮発性記憶部」とも言う）と、不揮発性のデータ保持部（単に、「不揮発性記憶部」とも言う）を有する。Ａｃｔｉｖｅモード中、レジスタ７８４乃至レジスタ７８７は、揮発性記憶部にアクセスして、データの書き込み、読み出しが行われる。
なお、コントローラ７２０には常に電力が供給されているため、コントローラ７２０のレジスタ７８０には、不揮発性記憶部は設けられていない。また、上述したように、Ｎｏｆｆ１／Ｎｏｆｆ２モードでも、Ｉ／Ｏポート７５０には出力バッファを機能させるためレジスタ７８３を動作させている。よって、レジスタ７８３には常に電力が供給されているため、不揮発性記憶部が設けられていない。
また、揮発性記憶部は一つまたは複数の揮発性記憶素子を有し、不揮発性記憶部は一つまたは複数の不揮発性記憶素子を有する。なお、揮発性記憶素子は、不揮発性記憶素子よりもアクセス速度が速いものとする。
上記揮発性記憶素子を構成するトランジスタに用いる半導体材料は特に限定されないが、後述する不揮発性記憶素子を構成するトランジスタに用いる半導体材料とは、異なる禁制帯幅を持つ材料とすることが好ましい。このような半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。データの処理速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
不揮発性記憶素子は、揮発性記憶素子のデータに対応する電荷が保持されたノードと電気的に接続されており、電源が遮断されている間に揮発性記憶素子のデータを退避させるために用いる。よって、不揮発性記憶素子は、少なくとも電力が供給されていないときの上記揮発性記憶素子よりデータの保持時間が長いものとする。
ＡｃｔｉｖｅモードからＮｏｆｆ１、Ｎｏｆｆ２モードへ移行する際は、電源遮断に先立って、レジスタ７８４乃至７８７の揮発性記憶部のデータは不揮発性記憶部に書き込まれ、揮発性記憶部のデータを初期値にリセットし、電源が遮断される。
Ｎｏｆｆ１、またはＮｏｆｆ２モードからＡｃｔｉｖｅへ復帰する場合、レジスタ７８４乃至７８７に電力供給が再開されると、まず揮発性記憶部のデータが初期値にリセットされる。そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。
従って、低消費電力モードでも、ＭＣＵ７００の処理に必要なデータがレジスタ７８４乃至７８７で保持されているため、ＭＣＵ７００を低消費電力モードからＡｃｔｉｖｅモードへ直ちに復帰させることが可能になる。
〔４−１−２．レジスタの構成例〕
図１１に、レジスタ７８４乃至レジスタ７８７に用いることができる、１ビットのデータを保持可能な、揮発性記憶部と不揮発性記憶部を有する回路構成の一例をレジスタ１１９６として示す。
図１１に示すレジスタ１１９６は、揮発性記憶部であるフリップフロップ２４８と、不揮発性記憶部２３３と、セレクタ２４５を有する。
フリップフロップ２４８には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号Ｄが与えられる。フリップフロップ２４８は、入力されるデータ信号Ｄのデータをクロック信号ＣＬＫに従って保持し、データ信号Ｑとして、データ信号Ｄに対応して高電位Ｈ、または低電位Ｌを出力する機能を有する。
不揮発性記憶部２３３には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号Ｄが与えられる。
不揮発性記憶部２３３は、書き込み制御信号ＷＥに従って、入力されるデータ信号Ｄのデータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号Ｄとして出力する機能を有する。
セレクタ２４５は、読み出し制御信号ＲＤに従って、データ信号Ｄまたは不揮発性記憶部２３３から出力されるデータ信号を選択して、フリップフロップ２４８に入力する。
また図１１に示すように不揮発性記憶部２３３には、トランジスタ２４０及び容量素子２４１が設けられている。
トランジスタ２４０は、ｎチャネル型トランジスタである。トランジスタ２４０のソースまたはドレインの一方は、フリップフロップ２４８の出力端子に接続されている。トランジスタ２４０は、書き込み制御信号ＷＥに従ってフリップフロップ２４８から出力されるデータ信号の保持を制御する機能を有する。
トランジスタ２４０としては、オフ電流が極めて小さいトランジスタを用いることが好ましい。例えば、トランジスタ２４０として、チャネルが形成される半導体層に酸化物半導体を含むトランジスタを用いることができる。具体的には、例えば、上記実施の形態に開示したトランジスタを用いることができる。
容量素子２４１を構成する一対の電極の一方と、トランジスタ２４０のソースまたはドレインの他方は、ノードＭ１に接続されている。また、容量素子２４１を構成する一対の電極の他方には低電源電位ＶＳＳ（以下、単に「ＶＳＳ」とも呼ぶ。）が与えられる。容量素子２４１は、記憶するデータ信号Ｄのデータに基づく電荷をノードＭ１に保持する機能を有する。トランジスタ２４０としては、オフ電流が極めて小さいトランジスタを用いることが好ましい。トランジスタ２４０にオフ電流が極めて小さいトランジスタを用いることにより、電源電圧の供給が停止してもノードＭ１の電荷は保持され、データが保持される。また、トランジスタ２４０にオフ電流が極めて小さいトランジスタを用いることにより、容量素子２４１を小さく、または省略することができる。
トランジスタ２４４は、ｐチャネル型トランジスタである。トランジスタ２４４のソース及びドレインの一方にはＶＤＤが与えられる。また、トランジスタ２４４のゲートには読み出し制御信号ＲＤが入力される。
トランジスタ２４３は、ｎチャネル型トランジスタである。トランジスタ２４３のソース及びドレインの一方と、トランジスタ２４４のソース及びドレインの他方は、ノードＭ２に接続されている。また、トランジスタ２４３のゲートは、トランジスタ２４４のゲートに接続し、読み出し制御信号ＲＤが入力される。
トランジスタ２４２は、ｎチャネル型トランジスタである。トランジスタ２４２のソース及びドレインの一方は、トランジスタ２４３のソース及びドレインの他方に接続されており、ソース及びドレインの他方には、ＶＳＳが与えられる。なお、フリップフロップ２４８が出力する高電位Ｈはトランジスタ２４２をオン状態とする電位であり、フリップフロップ２４８が出力する低電位Ｌはトランジスタ２４２をオフ状態とする電位である。
インバータ２４６の入力端子は、ノードＭ２接続されている。また、インバータ２４６の出力端子は、セレクタ２４５の入力端子に接続される。
容量素子２４７を構成する電極の一方はノードＭ２接続され、他方にはＶＳＳが与えられる。容量素子２４７は、インバータ２４６に入力されるデータ信号のデータに基づく電荷を保持する機能を有する。
以上のような構成を有する図１１に示すレジスタ１１９６は、フリップフロップ２４８から不揮発性記憶部２３３へデータの退避を行う際は、書き込み制御信号ＷＥとしてトランジスタ２４０をオン状態とする信号を入力することにより、フリップフロップ２４８のデータ信号Ｑに対応した電荷が、ノードＭ１に与えられる。その後、書き込み制御信号ＷＥとしてトランジスタ２４０をオフ状態とする信号を入力することにより、ノードＭ１に与えられた電荷が保持される。また、読み出し制御信号ＲＤの電位としてＶＳＳが与えられている間は、トランジスタ２４３がオフ状態、トランジスタ２４４がオン状態となり、ノードＭ２の電位はＶＤＤになる。
不揮発性記憶部２３３からフリップフロップ２４８へデータの復帰を行う際は、読み出し制御信号ＲＤとしてＶＤＤを与える。すると、トランジスタ２４４がオフ状態、トランジスタ２４３がオン状態となり、ノードＭ１に保持された電荷に応じた電位がノードＭ２に与えられる。ノードＭ１にデータ信号Ｑの高電位Ｈに対応する電荷が保持されている場合、トランジスタ２４２はオン状態であり、ノードＭ２にＶＳＳが与えられ、インバータ２４６から出力されたＶＤＤが、セレクタ２４５を介してフリップフロップ２４８に入力される。また、ノードＭ１にデータ信号Ｑの低電位Ｌに対応する電荷が保持されている場合、トランジスタ２４２はオフ状態であり、読み出し制御信号ＲＤの電位としてＶＳＳが与えられていたときのノードＭ２の電位（ＶＤＤ）が保持されており、インバータ２４６から出力されたＶＳＳが、セレクタ２４５を介してフリップフロップ２４８に入力される。
上述のように、レジスタ１１９６に不揮発性記憶部２３３を設けることにより、ＣＰＵ２３０への電力供給が遮断される前に、フリップフロップ２４８から不揮発性記憶部２３３にデータを退避させることができ、ＣＰＵ２３０への電力供給が再開されたときに、不揮発性記憶部２３３からフリップフロップ２４８にデータを素早く復帰させることができる。
このようにデータの退避及び復帰を行うことによって、電源遮断が行われるたびにフリップフロップ２４８が初期化された状態からＣＰＵ２３０を起動し直す必要がなくなるので、電力供給の再開後ＣＰＵ２３０は速やかに測定に係る演算処理を開始することができる。
トランジスタ２４２は、情報の読み出し速度を向上させるという観点から、上述の揮発性記憶素子に用いたトランジスタと同様のトランジスタを用いることが好ましい。
なお、レジスタ１１９６では、トランジスタ２４２のソース及びドレインの他方と容量素子２４１の他方の電極ともにＶＳＳが供給されているが、トランジスタ２４２のソース及びドレインの他方と容量素子２４１の他方の電極は、同じ電位としても良いし、異なる電位としても良い。また、容量素子２４１は必ずしも設ける必要はなく、例えば、トランジスタ２４２の寄生容量が大きい場合は、当該寄生容量で容量素子２４１の代替とすることができる。
ノードＭ１は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。しかしながら、トランジスタ２４０のオンオフ動作により直接的にデータの書き換えを行うことができるので、高電圧を用いてフローティングゲート内への電荷の注入、及びフローティングゲートからの電荷の引き抜きが不要である。つまり、不揮発性記憶部２３３では、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧が不要である。よって、本実施の形態に記載の不揮発性記憶部２３３を用いることにより、データの退避の際に必要な消費電力の低減を図ることができる。
また同様の理由により、データの書き込み動作や消去動作に起因する動作速度の低下を抑制することができるので、不揮発性記憶部２３３の動作の高速化が実現される。また同様の理由により、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁層）の劣化という問題が存在しない。つまり、本実施の形態に記載の不揮発性記憶部２３３は、従来のフローティングゲート型トランジスタと異なり、原理的な書き込み回数の制限が存在しないことを意味する。以上により、不揮発性記憶部２３３は、レジスタなどの多くの書き換え回数や高速動作を要求される記憶装置としても十分に用いることができる。
なお、上記において不揮発性記憶部２３３は、図１１に示す構成に限られるものではない。例えば、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリなどを用いることができる。
また、揮発性記憶素子は、例えばバッファレジスタや、汎用レジスタなどのレジスタを構成することができる。また、揮発性記憶部にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などからなるキャッシュメモリを設けることもできる。これらのレジスタやキャッシュメモリは上記の不揮発性記憶部２３３にデータを退避させることができる。
〔４−１−３．ＭＣＵに適用可能な半導体装置の構成例〕
不揮発性記憶部を有するＭＣＵに適用可能な半導体装置の構成例について、図１２の断面図を用いて説明する。
図１２に示す半導体装置は、ｐ型の半導体基板４０１に形成された素子分離層４０３を有し、ゲート絶縁層４０７、ゲート電極４０９、ｎ型の不純物領域４１１ａ、ｎ型の不純物領域４１１ｂ、を有するｎ型のトランジスタ４５１を有し、トランジスタ４５１上に絶縁層４１５および絶縁層４１７が形成されている。
半導体基板４０１において、トランジスタ４５１は素子分離層４０３により他の半導体素子（図示せず）と分離されている。素子分離層４０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成することができる。
なお、トランジスタ４５１において、ゲート電極４０９の側面に側壁絶縁層（サイドウォール絶縁層）を設け、ｎ型の不純物領域４１１ａ、およびｎ型の不純物領域４１１ｂに不純物濃度が異なる領域を設けてもよい。
また、絶縁層４１５および絶縁層４１７の一部を選択的にエッチングした開口部には、コンタクトプラグ４１９ａおよびコンタクトプラグ４１９ｂが形成されている。絶縁層４１７、コンタクトプラグ４１９ａおよびコンタクトプラグ４１９ｂ上に、絶縁層４２１が設けられている。絶縁層４２１は、少なくとも一部がコンタクトプラグ４１９ａと重畳する溝部と、少なくとも一部がコンタクトプラグ４１９ｂと重畳する溝部を有する。
また、少なくとも一部がコンタクトプラグ４１９ａと重畳する溝部に配線４２３ａが形成され、少なくとも一部がコンタクトプラグ４１９ｂと重畳する溝部に配線４２３ｂが形成されている。配線４２３ａはコンタクトプラグ４１９ａに接続し、配線４２３ｂはコンタクトプラグ４１９ｂに接続されている。
また、絶縁層４２１、配線４２３ａおよび配線４２３ｂ上に、スパッタリング法またはＣＶＤ法等によって形成された絶縁層４２０が設けられている。また、絶縁層４２０上に絶縁層４２２が形成され、絶縁層４２２は、少なくとも一部が酸化物半導体層を含む積層体４０６と重畳する溝部と、少なくとも一部が第１のドレイン電極４１６ｂまたは第２のドレイン電極４２６ｂと重畳する溝部を有する。
絶縁層４２２が有する少なくとも一部が積層体４０６と重畳する溝部には、トランジスタ４５２のバックゲート電極として機能する電極４２４が形成されている。このような電極４２４を設けることにより、トランジスタ４５２のしきい値電圧の制御を行うことができる。
また、絶縁層４２２が有する少なくとも一部が第１のドレイン電極４１６ｂまたは第２のドレイン電極４２６ｂと重畳する溝部には、電極４６０が形成されている。
絶縁層４２２、電極４２４、および電極４６０上には、スパッタリング法またはＣＶＤ法等により形成された絶縁層４２５が設けられており、絶縁層４２５上には、トランジスタ４５２が設けられている。
トランジスタ４５２は、上記実施の形態で例示したトランジスタを適用することができる。
上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図１２で示す本実施の形態の半導体装置を、信頼性の高い半導体装置とすることができる。
なお、図１２では、トランジスタ４５２として、上記実施の形態に示したトランジスタ２００と同様の構造を有するトランジスタを用いる場合について例示している。
トランジスタ４５２は、絶縁層４２５上に形成された積層体４０６と、第１のソース電極４１６ａおよび第１のドレイン電極４１６ｂと、第１のソース電極４１６ａおよび第１のドレイン電極４１６ｂ上に形成された第２のソース電極４２６ａおよび第２のドレイン電極４２６ｂと、ゲート絶縁層４１２と、ゲート電極４０４を有する。また、トランジスタ４５２上に、トランジスタ４５２を覆う絶縁層４１８と、絶縁層４４５、および絶縁層４４６が設けられ、絶縁層４４６上に、第１のドレイン電極４１６ｂに接続する配線４４９と、第１のソース電極４１６ａに接続する配線４５６を有する。配線４４９は、トランジスタ４５２のドレイン電極とｎ型のトランジスタ４５１のゲート電極４０９とを電気的に接続するノードとして機能する。また、絶縁層４２５上の、第２のソース電極４２６ａおよび第２のドレイン電極４２６ｂと同じ層に、分離層４２７が形成されている。
また、本実施の形態においては、配線４４９が第１のドレイン電極４１６ｂに接続する構成について例示したが、これに限定されず、例えば、第２のドレイン電極４２６ｂに接続する構成としてもよい。また、配線４５６が第１のソース電極４１６ａに接続する構成について例示したが、これに限定されず、例えば、第２のソース電極４２６ａに接続する構成としてもよい。
第１のドレイン電極４１６ｂまたは第２のドレイン電極４２６ｂと電極４６０が、絶縁層４２５を介して重畳する部分が容量素子４５３として機能する。電極４６０には、例えばＶＳＳが供給される。
なお、容量素子４５３は必ずしも設ける必要はなく、例えば、ｎ型のトランジスタ４５１などの寄生容量が十分大きい場合、容量素子４５３を設けない構成としても良い。
トランジスタ４５２は、例えば、図１１に示したトランジスタ２４０に相当する。また、トランジスタ４５１は、例えば、図１１に示したトランジスタ２４２に相当する。また、容量素子４５３は、例えば、図１１に示した容量素子２４１に相当する。また、配線４４９は、例えば、図１１に示したノードＭ１に相当する。
トランジスタ４５１は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形成されるため、十分な高速動作が可能となる。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
本実施の形態に示すように、トランジスタ４５２には、極めてオフ電流の低いトランジスタを用いることが好ましい。本実施の形態では、極めてオフ電流の低いトランジスタとして、酸化物半導体を含むトランジスタを例示した。このような構成とすることによりノードＭ１の電位を長時間保持することが可能となる。
＜４−２．表示装置＞
上記実施の形態に示したトランジスタは、表示装置に用いることができる。また、上記実施の形態に示したトランジスタを用いて、トランジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。上記実施の形態に示したトランジスタを用いることが可能な表示装置の構成例について、図１３乃至図１６を用いて説明する。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。以下では、表示装置の一例として、液晶素子を用いた表示装置およびＥＬ素子を用いた表示装置について説明する。
〔４−２−１．液晶表示装置とＥＬ表示装置〕
図１３（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図１３（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路４００３、及び走査線駆動回路４００４が実装されている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図１３（Ｂ）及び図１３（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図１３（Ｂ）及び図１３（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路４００３が実装されている。図１３（Ｂ）及び図１３（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図１３（Ｂ）及び図１３（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）などを用いることができる。図１３（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図１３（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり、図１３（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣやＴＣＰなどが取り付けられたモジュール、ＴＣＰなどの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧによりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
図１４（Ａ）及び図１４（Ｂ）は、図１３（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図１４（Ａ）及び図１４（Ｂ）で示すように、半導体装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４０２０に形成された開口を介して配線４０１４と電気的に接続されている。
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極及びドレイン電極と同じ導電層で形成されている。
また、図１４（Ａ）では、電極４０１５と配線４０１４が、絶縁層４０２０に形成された一つの開口を介して接続しているが、図１４（Ｂ）では、絶縁層４０２０に形成された複数の開口を介して接続している。開口を複数形成することで、電極４０１５の表面に凹凸が形成されるため、後に形成される電極４０１５と異方性導電層４０１９の接触面積を増やすことができる。よって、ＦＰＣ４０１８と電極４０１５の接続を良好なものとすることができる。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図１４（Ａ）及び図１４（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図１４（Ａ）では、トランジスタ４０１０、トランジスタ４０１１上には絶縁層４０２０が設けられ、図１４（Ｂ）では、絶縁層４０２０の上にさらに平坦化層４０２１が設けられている。なお、絶縁層４０２３は下地層として機能する絶縁層であり、絶縁層４０２３上に分離層４０２２が形成されている。
本実施の形態では、トランジスタ４０１０、トランジスタ４０１１として、上記実施の形態で示したトランジスタを適用することができる。
上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図１４（Ａ）及び図１４（Ｂ）で示す本実施の形態の半導体装置を信頼性の高い半導体装置とすることができる。
なお、図１４（Ａ）では、トランジスタ４０１０、トランジスタ４０１１として、上記実施の形態に示したトランジスタ２００と同様の構造を有するトランジスタを用いる場合について例示している。また、図１４（Ｂ）では、トランジスタ４０１１として、上記実施の形態に示したトランジスタ２００と同様の構造を有するトランジスタを用いる場合について例示している。
また、図１４（Ｂ）では、絶縁層４０２３を介して、駆動回路用のトランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる位置に導電層４０１７を設ける構成例を示している。導電層４０１７はバックゲート電極として機能することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
図１４（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図１４（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８を介して重畳する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。酸化物半導体層を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体層を用いるトランジスタを有する液晶表示装置にブルー相の液晶材料を用いることはより効果的である。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。高純度の酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、半導体装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図１４（Ｂ）は、表示素子として発光素子を用いたＥＬ表示装置（「発光装置」ともいう）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１及び隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）等を形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
上記実施の形態で示したトランジスタを適用することで、表示機能を有する信頼性のよい半導体装置を提供することができる。また、上記実施の形態で示した配線構造を用いることで、配線の幅や厚さを増加させること無く配線抵抗を低減することができる。よって、高精細化や、大面積化が可能で、表示品質の良い表示機能を有する半導体装置を提供することができる。また、消費電力が低減された半導体装置を提供することができる。
〔４−２−２．画素回路の一例〕
図１５に、表示装置に適用可能な画素回路の一例を示す。図１５（Ａ）は、液晶表示装置に適用可能な画素回路の一例を示す回路図である。図１５（Ａ）に示す画素回路は、トランジスタ８５１と、キャパシタ８５２と、一対の電極間に液晶の充填された液晶素子８５３とを有する。
トランジスタ８５１では、ソースおよびドレインの一方が信号線８５５に電気的に接続され、ゲートが走査線８５４に電気的に接続されている。
キャパシタ８５２では、一方の電極がトランジスタ８５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子８５３では、一方の電極がトランジスタ８５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ８５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子８５３の他方の電極に与えられる共通電位は、異なる電位であってもよい。
図１５（Ｂ）は、ＥＬ表示装置に適用可能な画素回路の一例を示す回路図である。
図１５（Ｂ）に示す画素回路は、スイッチ素子８４３と、トランジスタ８４１と、キャパシタ８４２と、発光素子７１９と、を有する。
トランジスタ８４１のゲートはスイッチ素子８４３の一端およびキャパシタ８４２の一端と電気的に接続される。トランジスタ８４１のソースは発光素子７１９の一端と電気的に接続される。トランジスタ８４１のドレインはキャパシタ８４２の他端と電気的に接続され、高電源電位ＶＤＤが与えられる。また、スイッチ素子８４３の他端は信号線８４４と電気的に接続される。発光素子７１９の他端は低電源電位ＶＳＳ、接地電位ＧＮＤなどの、高電源電位ＶＤＤより小さい電位とする。
なお、接地電位ＧＮＤを高電源電位ＶＤＤまたは低電源電位ＶＳＳとして用いることもできる。例えば高電源電位ＶＤＤが接地電位ＧＮＤの場合には、低電源電位ＶＳＳは接地電位より低い電圧であり、低電源電位ＶＳＳが接地電位ＧＮＤの場合には、高電源電位ＶＤＤは接地電位ＧＮＤより高い電圧である。
なお、トランジスタ８４１は、上述した酸化物半導体層を含む積層体を用いたトランジスタを用いる。当該トランジスタは、安定した電気特性を有する。そのため、表示品位の高いＥＬ表示装置とすることができる。
スイッチ素子８４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子８４３として、上述した酸化物半導体層を含む積層体を用いたトランジスタを用いてもよい。スイッチ素子８４３として当該トランジスタを用いることで、トランジスタ８４１と同一工程によってスイッチ素子８４３を作製することができ、ＥＬ表示装置の生産性を高めることができる。
＜４−３．電子機器＞
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレイヤー、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医療機器、災、煙、漏電、ガス漏れなどを検知する検知装置、近接センサ、赤外線センサ、振動センサ、放射線センサ、人感センサなどの各種センサなどが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。電子機器の具体例を図１６に示す。
図１６（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、ＭＣＵ８１０１を有している。ＭＣＵ８１０１には、上記実施の形態に示したトランジスタを用いることができる。
図１６（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーには、上記実施の形態に示したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＭＣＵ８２０３等を有する。図１６（Ａ）において、ＭＣＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＭＣＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＭＣＵ８２０３が設けられていてもよい。ＭＣＵ８２０３に上記実施の形態に示したトランジスタを用いることで、エアコンディショナーを省電力化できる。
図１６（Ａ）において、電気冷凍冷蔵庫８３００には、上記実施の形態に示したトランジスタを用いたＭＣＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＭＣＵ８３０４等を有する。図１６（Ａ）では、ＭＣＵ８３０４が、筐体８３０１の内部に設けられている。ＭＣＵ８３０４に上記実施の形態に示したトランジスタを用いることで、電気冷凍冷蔵庫８３００を省電力化できる。
図１６（Ｂ）において、電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＭＣＵ等を有する処理装置９７０４によって制御される。上記実施の形態に示したトランジスタを用いたＭＣＵが含まれることで、電気自動車９７００を省電力化できる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
１０ 電子銃室
１２ 光学系
１４ 試料室
１６ 光学系
１８ カメラ
２０ 観察室
２２ フィルム室
２４ 電子
２８ 物質
３２ 蛍光板
１００ トランジスタ
１０１ 基板
１０２ 絶縁層
１０３ 半導体層
１０７ 分離層
１０８ ゲート絶縁層
１０９ ゲート電極
１１０ 絶縁層
１１１ 絶縁層
１１５ 導電層
１１９ バックゲート電極
１２３ 積層体
１４１ レジストマスク
１４３ 酸素イオンビーム
１４４ 酸素イオン
１４６ 電子ビーム
１９１ 部位
２００ トランジスタ
２３０ ＣＰＵ
２３３ 不揮発性記憶部
２４０ トランジスタ
２４１ 容量素子
２４２ トランジスタ
２４３ トランジスタ
２４４ トランジスタ
２４５ セレクタ
２４６ インバータ
２４７ 容量素子
２４８ フリップフロップ
２５０ トランジスタ
３００ トランジスタ
３５０ トランジスタ
３８２ Ｅｃ
３８６ Ｅｃ
３９０ トラップ準位
４０１ 半導体基板
４０３ 素子分離層
４０４ ゲート電極
４０６ 積層体
４０７ ゲート絶縁層
４０９ ゲート電極
４１２ ゲート絶縁層
４１５ 絶縁層
４１７ 絶縁層
４１８ 絶縁層
４２０ 絶縁層
４２１ 絶縁層
４２２ 絶縁層
４２４ 電極
４２５ 絶縁層
４２７ 分離層
４４５ 絶縁層
４４６ 絶縁層
４４９ 配線
４５１ トランジスタ
４５２ トランジスタ
４５３ 容量素子
４５６ 配線
４６０ 電極
７００ ＭＣＵ
７０１ ユニット
７０２ ユニット
７０３ ユニット
７０４ ユニット
７１０ ＣＰＵ
７１１ バスブリッジ
７１２ ＲＡＭ
７１３ メモリインターフェイス
７１５ クロック生成回路
７１９ 発光素子
７２０ コントローラ
７２１ コントローラ
７２２ Ｉ／Ｏインターフェイス
７３０ パワーゲートユニット
７３１ スイッチ回路
７３２ スイッチ回路
７４０ クロック生成回路
７４１ 水晶発振回路
７４２ 発振子
７４３ 水晶振動子
７４５ タイマー回路
７４６ Ｉ／Ｏインターフェイス
７５０ Ｉ／Ｏポート
７５１ コンパレータ
７５２ Ｉ／Ｏインターフェイス
７６１ バスライン
７６２ バスライン
７６３ バスライン
７６４ データバスライン
７７０ 接続端子
７７１ 接続端子
７７２ 接続端子
７７３ 接続端子
７７４ 接続端子
７７５ 接続端子
７７６ 接続端子
７８０ レジスタ
７８３ レジスタ
７８４ レジスタ
７８５ レジスタ
７８６ レジスタ
７８７ レジスタ
８４１ トランジスタ
８４２ キャパシタ
８４３ スイッチ素子
８４４ 信号線
８５１ トランジスタ
８５２ キャパシタ
８５３ 液晶素子
８５４ 走査線
８５５ 信号線
１１９６ レジスタ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１４ 配線
４０１５ 電極
４０１７ 導電層
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 絶縁層
４０２１ 平坦化層
４０２２ 分離層
４０２３ 絶縁層
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
８１００ 警報装置
８１０１ ＭＣＵ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＭＣＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＭＣＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置
１０４ａ ソース電極
１０４ｂ ドレイン電極
１０５ａ ソース電極
１０５ｂ ドレイン電極
１０６ａ ソース領域
１０６ｂ ドレイン領域
１２３ａ 酸化物層
１２３ｂ 酸化物半導体層
１２３ｃ 酸化物層
３８３ａ Ｅｃ
３８３ｂ Ｅｃ
３８３ｃ Ｅｃ
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ
４１１ａ 不純物領域
４１１ｂ 不純物領域
４１６ａ ソース電極
４１６ｂ ドレイン電極
４１９ａ コンタクトプラグ
４１９ｂ コンタクトプラグ
４２３ａ 配線
４２３ｂ 配線
４２６ａ ソース電極
４２６ｂ ドレイン電極

Claims (14)

  1. 酸化物半導体層と、
    前記酸化物半導体層と重畳するソース電極と、
    前記酸化物半導体層と重畳するドレイン電極と、
    前記ソース電極と前記ドレイン電極の間に形成された分離層と、
    前記酸化物半導体層と、前記分離層及びゲート絶縁層を介して重畳するゲート電極と、を有し、
    前記分離層の上面は、前記ソース電極の上面と概略一致し、
    前記分離層の上面は、前記ドレイン電極の上面と概略一致していることを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物半導体層は、ｃ軸配向した結晶部を有することを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記ソース電極の厚さは、５ｎｍ以上チャネル長Ｌの２倍以下であり、
    前記ドレイン電極の厚さは、５ｎｍ以上チャネル長Ｌの２倍以下であることを特徴とする半導体装置。
  4. 半導体層と、
    第１のソース電極と、
    第２のソース電極と、
    第１のドレイン電極と、
    第２のドレイン電極と、
    分離層と、
    ゲート絶縁層と、
    ゲート電極と、を有する半導体装置であって、
    前記第１のソース電極は、前記半導体層に接し、かつ前記半導体層上に配置され、
    前記第２のソース電極は、前記第１のソース電極上に配置され、
    前記第２のソース電極の端部は、前記第１のソース電極の端部を越えて、かつ前記半導体層に接し、
    前記第１のドレイン電極は、前記半導体層に接し、かつ前記半導体層上に配置され、
    前記第２のドレイン電極は、前記第１のドレイン電極上に配置され、
    前記第２のドレイン電極の端部は、前記第１のドレイン電極の端部を越えて、かつ前記半導体層に接し、
    前記ゲート電極は、前記ゲート絶縁層及び前記分離層を介して、前記半導体層上に配置され、
    前記分離層の第１の側面は、前記第２のソース電極の側面と接し、
    前記分離層の第２の側面は、前記第２のドレイン電極の側面と接していることを特徴とする半導体装置。
  5. 半導体層と、
    第１のソース電極と、
    第２のソース電極と、
    第１のドレイン電極と、
    第２のドレイン電極と、
    分離層と、
    ゲート絶縁層と、
    ゲート電極と、を有する半導体装置であって、
    前記第１のソース電極は、前記半導体層に接し、かつ前記半導体層上に配置され、
    前記第２のソース電極は、前記第１のソース電極上に配置され、
    前記第２のソース電極の端部は、前記第１のソース電極の端部を越えて、かつ前記半導体層に接し、
    前記第１のドレイン電極は、前記半導体層に接し、かつ前記半導体層上に配置され、
    前記第２のドレイン電極は、前記第１のドレイン電極上に配置され、
    前記第２のドレイン電極の端部は、前記第１のドレイン電極の端部を越えて、かつ前記半導体層に接し、
    前記ゲート電極は、前記ゲート絶縁層及び前記分離層を介して、前記半導体層上に配置され、
    前記分離層の第１の側面は、前記第２のソース電極の側面と接し、
    前記分離層の第２の側面は、前記第２のドレイン電極の側面と接し、
    前記分離層の上面は、前記第２のソース電極の上面と概略一致し、
    前記分離層の上面は、前記第２のドレイン電極の上面と概略一致していることを特徴とする半導体装置。
  6. 請求項４または請求項５において、
    前記第２のソース電極の厚さは、５ｎｍ以上チャネル長Ｌの２倍以下であり、
    前記第２のドレイン電極の厚さは、５ｎｍ以上チャネル長Ｌの２倍以下であることを特徴とする半導体装置。
  7. 請求項４乃至請求項６のいずれか一において、
    前記半導体層は、酸化物半導体層を有することを特徴とする半導体装置。
  8. 請求項７において、
    前記酸化物半導体層は、ｃ軸配向した結晶部を有することを特徴とする半導体装置。
  9. 請求項４乃至請求項６のいずれか一において、
    前記半導体層は、第１の酸化物半導体層と、第２の酸化物半導体層との積層構造を有することを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれか一において、
    前記分離層は、酸素を有し、絶縁性を示すことを特徴とする半導体装置。
  11. ゲート電極と、
    ゲート絶縁層と、
    酸化物半導体層と、
    ソース電極と、
    ドレイン電極と、
    分離層と、を有する半導体装置の作製方法であって、
    前記酸化物半導体層上に、前記ソース電極及び前記ドレイン電極として機能する導電層を形成し、
    前記導電層の一部に酸素を導入して、前記分離層として機能する領域を形成し、
    前記酸化物半導体層及び前記分離層上に、前記ゲート絶縁層を形成し、
    前記ゲート絶縁層上に、前記酸化物半導体層と重なるように前記ゲート電極を形成することを特徴とする半導体装置の作製方法。
  12. 請求項１１において、
    前記酸化物半導体層は、ｃ軸配向した結晶部を有することを特徴とする半導体装置の作製方法。
  13. 請求項１１または請求項１２において、
    前記酸化物半導体層は、第１の酸化物半導体層と、第２の酸化物半導体層との積層構造を有することを特徴とする半導体装置の作製方法。
  14. 請求項１１乃至請求項１３のいずれか一において、
    前記ソース電極の厚さは、５ｎｍ以上チャネル長Ｌの２倍以下であり、
    前記ドレイン電極の厚さは、５ｎｍ以上チャネル長Ｌの２倍以下であることを特徴とする半導体装置の作製方法。
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