CN103403849B - 半导体装置及其制造方法以及显示装置 - Google Patents

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Abstract

制造一种半导体装置,该半导体装置包括:半导体层;分别与该半导体层重叠的多个电极部;和配置在该多个电极部中的各个电极部彼此之间且与上述半导体层重叠的绝缘膜。该制造方法包括:形成一部分被绝缘膜覆盖的氧化物半导体层的工序;形成覆盖氧化物半导体层和绝缘膜的导电性材料层的工序;通过光刻和等离子体干式蚀刻从导电性材料层形成多个电极部,由此使氧化物半导体层的一部分从多个电极部和绝缘膜露出的工序;和通过除去从多个电极部和绝缘膜露出的氧化物半导体层的一部分而形成半导体层的工序。

Description

半导体装置及其制造方法以及显示装置
技术领域
本发明涉及半导体装置及其制造方法以及显示装置。
背景技术
近年来,液晶显示装置和有机EL显示装置等薄型的显示装置的开发得到急速推进。为了提高显示品质,这种薄型的显示装置大多具有有源矩阵基板,该有源矩阵基板上在多个像素中的每个像素配置有对该像素进行驱动的开关元件。
显示装置包括:上述有源矩阵基板;和与该基板相对配置且隔着框状的密封部件与该有源矩阵基板贴合的对置基板。显示装置中,在密封部件的内侧形成显示区域,而在该显示区域的周围外侧形成非显示区域。
在有源矩阵基板的作为显示区域的区域中,在多个像素中的每个像素形成有作为开关元件的例如TFT(薄膜晶体管)。上述TFT的半导体层通常由a-Si(非晶硅)等形成,但近年来人们也开始尝试使用IGZO(In-Ga-Zn-O)等氧化物半导体来代替上述a-Si形成上述半导体层。
这样的氧化物半导体通过离子性高的结合(键)而构成,在晶态与非晶态之间,电子的迁移率之差小。因而,即使在非晶态下也能够得到比较高的电子迁移率。
此处,专利文献1中公开了一种底栅型的TFT。如放大俯视图即图25所示,TFT100包括形成在基板上的栅极电极101、以隔着栅极绝缘膜覆盖栅极电极101的方式形成的半导体层102、与半导体层102的一端部重叠的源极电极103和与半导体层102的另一端部重叠的漏极电极104。上述栅极电极101、半导体层102、源极电极103和漏极电极104各自通过光刻和蚀刻而形成规定的形状。
不过,若光刻时因位置偏移导致源极电极103和漏极电极104形成为从半导体层102上伸出,则它们与半导体层102的重叠面积减小,因此TFT100的W长(沟道宽度)减小。
因此,为了即使源极电极103和漏极电极104存在些许位置偏移地形成也能够将W长维持固定,通常使半导体层102的W长方向(图25的上下方向)的宽度A大于源极电极103和漏极电极104的上述W长方向的宽度B。
即,半导体层102形成为比该源极电极103和漏极电极104的宽度大出(宽度A-宽度B)的大小,作为与源极电极103和漏极电极104重叠时的裕量。
现有技术文献
专利文献
专利文献1:日本特开2010-267955号公报
发明内容
发明要解决的技术问题
不过,在通过等离子体干式蚀刻来形成源极电极和漏极电极等电极部的情况下,由氧化物半导体构成的半导体层中从上述电极部露出的部分会因该等离子体的还原作用而改性从而具有导电性。
其结果,应当彼此电绝缘的多个上述电极部通过半导体层的改性部分而彼此导通,例如图25的箭头C所示,可能会在该改性部分产生漏电流。
本发明鉴于以上技术问题而完成,其目的在于,在通过氧化物半导体来形成半导体装置中的半导体层的同时,大幅抑制漏电极的发生。
解决技术问题的技术手段
为实现上述目的,本发明的半导体装置的制造方法,以制造以下这样的半导体装置的方法为对象,该半导体装置包括:半导体层;与该半导体层分别重叠的多个电极部;和配置在该多个电极部中的各个电极部彼此之间且与上述半导体层重叠的绝缘膜。
并且,该方法包括:形成一部分被上述绝缘膜覆盖的岛状的氧化物半导体层的第一工序;以覆盖上述氧化物半导体层和上述绝缘膜的方式形成导电性材料层的第二工序;通过光刻和等离子体干式蚀刻从上述导电性材料层形成上述多个电极部,由此使上述氧化物半导体层的一部分从该多个电极部和上述绝缘膜露出的第三工序;和通过除去从上述多个电极部和上述绝缘膜露出的上述氧化物半导体层而形成上述半导体层的第四工序。
发明的效果
因而,根据本发明,虽然使用氧化物半导体来形成半导体装置中的半导体层,但由于使该半导体层以不从电极部和绝缘膜露出的方式与该电极部和绝缘膜重叠,所以不具有因还原作用而从氧化物半导体层改性的导电性部分,能够大幅抑制漏电流的产生。
附图说明
图1是将本实施方式1的TFT放大表示的俯视图。
图2是图1的II-II线剖视图。
图3是图1的III-III线剖视图。
图4是表示形成在基板上的栅极电极的俯视图。
图5是图4的V-V线剖视图。
图6是图4的VI-VI线剖视图。
图7是表示形成在基板上的氧化物半导体层和沟道保护膜的俯视图。
图8是图7的VIII-VIII线剖视图。
图9是图7的IX-IX线剖视图。
图10是表示形成在基板上的规定形状的氧化物半导体层的俯视图。
图11是图10的XI-XI线剖视图。
图12是图10的XII-XII线剖视图。
图13是表示覆盖氧化物半导体层的一部分的源极电极和漏极电极的俯视图。
图14是图13的XIV-XIV线剖视图。
图15是图13的XV-XV线剖视图。
图16是表示本实施方式1的液晶显示装置的大致结构的剖视图。
图17是表示等离子体处理前后的氧化物半导体层的薄膜电阻值的图。
图18是表示实施例和比较例的TFT的特性的曲线图。
图19是将本实施方式2的TFT放大表示的俯视图。
图20是图19的XX-XX线剖视图。
图21是表示覆盖氧化物半导体层的一部分的源极电极和漏极电极的俯视图。
图22是将本实施方式3的TFT放大表示的俯视图。
图23是图22的XXIII-XXIII线剖视图。
图24是表示覆盖氧化物半导体层的一部分的源极电极和漏极电极的俯视图。
图25是将现有的底栅型TFT的结构放大表示的俯视图。
具体实施方式
以下基于附图对本发明的实施方式详细进行说明。另外,本发明并不限定于以下实施方式。
《发明的实施方式1》
图1~图18表示本发明的实施方式1。
图1是将本实施方式1的TFT10放大表示的俯视图。图2是图1的II-II线剖视图。图3是图1的III-III线剖视图。图16是表示本实施方式1的液晶显示装置1的简要结构的剖视图。
本实施方式中,作为半导体装置的一例,针对TFT(薄膜晶体管)10进行说明。另外,作为显示装置的一例,针对具有多个上述TFT的液晶显示装置1进行说明。
如图16所示,液晶显示装置1包括液晶显示面板11、配置在该液晶显示面板11的背面一侧的作为光源的背光源单元12和收容该液晶显示面板11和背光源单元12的壳体(未图示)。即,液晶显示装置1构成为,至少使背光源单元12的光有选择地透射而进行透射显示。
如图16所示,液晶显示面板11包括作为第一基板的TFT基板13和与TFT基板13相对配置的作为第二基板的对置基板14。在TFT基板13与对置基板14之间,通过密封部件16封入有液晶层15。
液晶显示面板11具有显示区域(图中省略)和设置于其周围的边框状的非显示区域(图中省略)。显示区域中形成有矩阵状配置的多个像素。此处,像素指的是用于控制显示的最小单位。
TFT基板13由有源矩阵基板构成。如图1~图3所示,TFT基板13具有作为透明基板的玻璃基板21。在玻璃基板21上,形成有彼此平行延伸的多个栅极配线22和与栅极配线22交叉延伸的多个源极配线23。
即,多个栅极配线22和多个源极配线23整体形成为格子状,在由栅极配线22和源极配线23包围成矩形形状的区域中,分别形成有像素。栅极配线22和源极配线23各自由单层膜或多层膜构成,其中,该单层膜例如由Al、Cu、Mo和Ti等中的一种形成,该多层膜例如由Al、Cu、Mo和Ti等中的多种形成。
各像素中,在栅极配线22和源极配线23的交叉部分附近分别设置有TFT10。TFT10包括:从源极配线23分支而形成的电极部即源极电极25;从栅极配线22分支而形成的栅极电极26;隔着栅极绝缘膜27与栅极电极26对置的半导体层28;和与源极电极25隔开规定的间隔配置的电极部即漏极电极29。
如图2和图3所示,栅极电极26和栅极配线22被栅极绝缘膜27覆盖。栅极绝缘膜27由单层膜或多层膜构成,该单层膜例如由SiNx(氮化硅)和SiO2等中的一种形成,该多层膜例如由SiNx(氮化硅)和SiO2等中的多种形成。在栅极绝缘膜27的表面上,上述半导体层28例如形成为矩形岛状。半导体层28例如由IGZO等氧化物半导体形成。
在半导体层28上,以分别与该半导体层28重叠的方式,形成上述源极电极25和漏极电极29。另外,在半导体层28的表面,作为绝缘膜的沟道保护膜30被配置在源极电极25和漏极电极29彼此之间,以与该半导体层28的一部分重叠的方式形成。沟道保护膜30例如由SiNx或SiO2等形成。
另外,源极电极25和漏极电极29也覆盖沟道保护膜30的一部分。然后,该沟道保护膜30、源极电极25和漏极电极29等,由作为保护膜的层间绝缘膜31覆盖。层间绝缘膜31例如由SiNx等形成。
各像素中,分别配置有与上述漏极电极29连接的像素电极(省略图示)。像素电极形成在上述层间绝缘膜31的表面,例如由ITO等透明导电性膜构成。另一方面,在对置基板14上形成有对上述多个像素电极共用设置的共用电极(省略图示)。共用电极也与像素电极同样地例如由ITO等透明导电性膜形成。
并且,如图1和图3所示,半导体层28的整体与上述源极电极25和漏极电极29以及沟道保护膜30重叠。即,如图1所示,半导体层28形成为不从源极电极25、漏极电极29和沟道保护膜30伸出。另外,半导体层28的一部分的侧面,构成与源极电极25、漏极电极29和沟道保护膜30的侧面的一部分对齐的一个平面。
-制造方法-
接着,对上述TFT10和液晶显示装置1的制造方法进行说明。
液晶显示装置1通过这样的方式制造,即,将形成多个TFT10等后制成的TFT基板13和形成有共用电极等的对置基板14隔着液晶层15和密封部件16贴合来制造液晶显示面板11,使背光源单元12与该液晶显示面板11对置配置来制造液晶显示装置1。
以下参照图4~图15对TFT10的制造方法进行详细说明。
图4表示形成在基板上的栅极电极26的俯视图。图5是图4的V-V线剖视图。图6是图4的VI-VI线剖视图。
首先,如图4~图6所示,在作为透明基板的整个玻璃基板21上,均匀地形成例如由Mo构成的导电性材料层(未图示),对其进行光刻工序和蚀刻工序,由此形成栅极配线22和栅极电极26。
导电性材料层并不限于Mo的单层,例如也可以是由Al、Cu、Mo和Ti等中的一种形成的单层膜或由Al、Cu、Mo和Ti等中的多种形成的多层膜。
接着,以覆盖上述栅极配线22和栅极电极26的方式,在玻璃基板21上例如通过CVD法形成350nm左右厚度的SiO2膜,由此形成栅极绝缘膜27。栅极绝缘膜27并不限于SiO2膜,也可以由单层膜或多层膜形成,该单层膜例如由SiNx(氮化硅)和SiO2等中的一种形成,该多层膜例如由SiNx(氮化硅)和SiO2等中的多种形成。
接着,如图7~图12所示,形成一部分被沟道保护膜30覆盖的氧化物半导体层32、33。此处,图7是表示形成在基板上的氧化物半导体层33和沟道保护膜30的俯视图。图8是图7的VIII-VIII线剖视图。图9是图7的IX-IX线剖视图。
此外,图10是表示形成在基板上的规定形状的氧化物半导体层32的俯视图。图11是图10的XI-XI线剖视图。图12是图10的XII-XII线剖视图。
在第一工序中,首先如图7~图9所示,在栅极绝缘膜27的整个表面,例如通过溅射法形成50nm左右厚度的由IGZO构成的氧化物半导体层33。接着,在氧化物半导体层33的表面,例如通过CVD法形成200nm左右厚度的由SiO2构成的绝缘材料层(省略图示)。之后,通过对上述绝缘材料层进行光刻工序和蚀刻工序,而形成规定形状的沟道保护膜30。沟道保护膜30例如形成为矩形形状,以与栅极电极26的中央部重叠的方式配置。
然后,如图10~图12所示,通过对氧化物半导体层33进行光刻工序和蚀刻工序,而形成岛状的氧化物半导体层32。氧化物半导体层32以跨越栅极电极26的方式形成为例如矩形形状,上述沟道保护膜30以覆盖该氧化物半导体层32的中央部的方式形成。即,此时氧化物半导体层32在沟道保护膜30的周围从该沟道保护膜30露出。
接着,在第二工序中,以覆盖氧化物半导体层32和沟道保护膜30的方式,形成导电性材料层(省略图示)。上述导电性材料层,例如通过由100nm左右厚度的Ti层构成的下层(省略图示)和由300nm左右厚度的Al层构成的上层(省略图示)层叠而形成。另外,上述导电性材料层各自也可以由单层膜或多层膜形成,其中,该单层膜例如由Al、Cu、Mo和Ti等中的一种形成,该多层膜例如由Al、Cu、Mo和Ti等中的多种形成。
之后,在第三工序中,如图13~图15所示,通过对上述导电性材料层进行光刻工序和等离子体干式蚀刻工序,从上述导电性材料层形成源极配线23、源极电极25和漏极电极29,由此,使上述氧化物半导体层32的一部分从源极电极25、漏极电极29和沟道保护膜30露出。
此处,图13是表示覆盖氧化物半导体层32的一部分的源极电极25和漏极电极29的俯视图。图14是图13的XIV-XIV线剖视图。图15是图13的XV-XV线剖视图。
并且,上述源极电极25和漏极电极29被形成为:在与源极电极25和漏极电极29彼此相对的方向正交的方向(即图13中的上下方向)上,氧化物半导体层32的宽度大于源极电极25和漏极电极29的宽度以及沟道保护膜30的宽度。
之所以使氧化物半导体层32的一部分从上述源极电极25、漏极电极29和沟道保护膜30露出,是为了将该氧化物半导体层32预先形成得较宽,作为氧化物半导体层32与源极电极25和漏极电极29的重叠裕量。这样,该氧化物半导体层32的露出部分在上述等离子体干式蚀刻工序中,因该等离子体处理的还原作用而变得具有导电性。
图17是表示等离子体处理前后的作为氧化物半导体的IGZO的薄膜电阻(sheetresistance)值的图。如图17所示,等离子体处理前的IGZO的薄膜电阻值为1×1010Ω/□以上,比较大,而在进行了B、CF4、Cl2和H2的各等离子体处理后,薄膜电阻值大幅降低为1×105Ω/□以下。
接着,在第四工序中,如图1~图3所示,除去从源极电极25、漏极电极29和沟道保护膜30露出的氧化物半导体层32,形成半导体层28。
氧化物半导体层32的一部分的除去,是通过使用草酸的湿式蚀刻来进行的。由此,半导体层28的侧面与源极电极25、漏极电极29和沟道保护膜30的侧面的一部分对齐而构成同一平面。
之后,以覆盖上述半导体层28、源极电极25、漏极电极29和沟道保护膜30的方式,通过CVD法形成250nm左右厚度的SiNx膜,由此形成作为保护膜的层间绝缘膜31。这样,就制成了TFT10。
实施方式1的效果
图18是表示实施例和比较例的TFT的特性的曲线图。比较例中表示的是不将氧化物半导体层32中的上述从源极电极25、漏极电极29和沟道保护膜30露出的部分除去而是将其保留的TFT的特性。而实施例中表示的是本实施方式1所说明的将上述氧化物半导体层32的露出部分除去后的TFT10的特性。
如图18所示,在比较例中,无论TFT导通或断开,均流通恒定的电流,可知源极电极与漏极电极之间产生了漏电流。而另一方面,在实施例中,可知在TFT10断开的状态下,电流变得非常小。
这样,根据本实施方式1,虽然使用电子迁移率等优秀的IGZO等氧化物半导体来形成底栅型TFT10中的半导体层28,但由于使该半导体层28以不从源极电极25、漏极电极29和沟道保护膜30露出的方式与该源极电极25、漏极电极29和沟道保护膜30重叠,所以半导体层28不会具有因还原作用而从氧化物半导体层32改性的导电性部分,能够大幅抑制漏电流的产生。
《发明的实施方式2》
图19~图21表示本发明的实施方式2。
图19是将本实施方式2的TFT10放大表示的俯视图。图20是图19的XX-XX线剖视图。图21是表示覆盖氧化物半导体层32的一部分的源极电极25和漏极电极29的俯视图。另外,以下各实施方式中,对与图1~图18相同的部分标注相同的标记,省略其详细说明。
上述实施方式1的TFT10中,源极电极25和漏极电极29在一条直线方向上被配置成一列,而本实施方式2的TFT10的不同之处在于,源极电极25形成为U形形状。
本实施方式的TFT10与上述实施方式1同样地,形成在液晶显示面板11所包括的TFT基板13上。如图19所示,本实施方式的栅极电极26由直线状延伸的栅极配线22的一部分构成。栅极电极26和栅极配线22由单层膜或多层膜构成,该单层膜例如由Al、Cu、Mo和Ti等中的一种形成,该多层膜例如由Al、Cu、Mo和Ti等中的多种形成。
在覆盖栅极配线22和栅极电极26的栅极绝缘膜27的表面上,半导体层28例如形成为矩形岛状。栅极绝缘膜27由单层膜或多层膜构成,该单层膜例如由SiNx和SiO2等中的一种形成,该多层膜例如由SiNx和SiO2等中的多种形成。
在半导体层28上,以分别与该半导体层28重叠的方式,形成上述源极电极25和漏极电极29。源极电极25从源极配线23分支,并且其前端部分形成为一分为二的U形形状。另一方面,漏极电极29形成为直线状,且被配置在源极电极25的U形形状部分的内侧。
在半导体层28的表面,作为绝缘膜的沟道保护膜30被配置在源极电极25和漏极电极29彼此之间,以与该半导体层28的一部分重叠的方式形成。沟道保护膜30例如由SiNx或SiO2等形成。
另外,源极电极25和漏极电极29也覆盖沟道保护膜30的一部分。然后,该沟道保护膜30、源极电极25和漏极电极29等,由作为保护膜的层间绝缘膜(省略图示)覆盖。层间绝缘膜例如由SiNx等形成。
并且,如图19和图20所示,半导体层28整体与上述源极电极25和漏极电极29以及沟道保护膜30重叠。即,如图19所示,半导体层28形成为不从源极电极25、漏极电极29和沟道保护膜30伸出。另外,半导体层28的一部分的侧面,构成与源极电极25、漏极电极29和沟道保护膜30的侧面的一部分对齐的一个平面。
-制造方法-
接着,对上述TFT10和液晶显示装置1的制造方法进行说明。
液晶显示装置1通过这样的方式制造,即,与上述实施方式1同样地,将形成多个TFT10等而制成的TFT基板13和形成有共用电极等的对置基板14隔着液晶层15和密封部件16贴合来制造液晶显示面板11,使背光源单元12与该液晶显示面板11对置配置来制造液晶显示装置1。
在制造TFT10的情况下,与上述实施方式1同样地,在作为透明基板的整个玻璃基板21上,均匀地形成例如由Mo构成的导电性材料层(未图示),对其进行光刻工序和蚀刻工序,由此形成栅极配线22和栅极电极26。
导电性材料层并不限于Mo的单层,例如也可以是由Al、Cu、Mo和Ti等中的一种形成的单层膜或由Al、Cu、Mo和Ti等中的多种形成的多层膜。
接着,以覆盖上述栅极配线22和栅极电极26的方式,在玻璃基板21上例如通过CVD法形成350nm左右厚度的SiO2膜,由此形成栅极绝缘膜27。栅极绝缘膜27并不限于SiO2膜,也可以由单层膜或多层膜形成,该单层膜例如由SiNx(氮化硅)和SiO2等中的一种构成,该多层膜例如由SiNx(氮化硅)和SiO2等中的多种构成。
接着,形成一部分被沟道保护膜30覆盖的规定形状的氧化物半导体层32。在第一工序中,首先在栅极绝缘膜27的整个表面,例如通过溅射法形成50nm左右厚度的由IGZO构成的氧化物半导体层(省略图示)。接着,在上述氧化物半导体层的表面,例如通过CVD法形成200nm左右厚度的由SiO2构成的绝缘材料层(省略图示)。之后,通过对上述绝缘材料层进行光刻工序和蚀刻工序,而形成规定形状的沟道保护膜30。沟道保护膜30例如形成为矩形形状,以与栅极电极26的中央部重叠的方式配置。
然后,如图21所示,通过对上述氧化物半导体层进行光刻工序和蚀刻工序,而形成岛状的氧化物半导体层32。氧化物半导体层32以跨越栅极电极26的方式形成为例如矩形形状,上述沟道保护膜30以覆盖该氧化物半导体层32的中央部的方式形成。即,此时氧化物半导体层32在沟道保护膜30的周围从该沟道保护膜30露出。
接着,在第二工序中,以覆盖氧化物半导体层32和沟道保护膜30的方式,形成导电性材料层(省略图示)。上述导电性材料层,例如通过由100nm左右厚度的Ti层构成的下层(省略图示)和由300nm左右厚度的Al层构成的上层(省略图示)层叠而形成。另外,上述导电性材料层也可以各自由单层膜或多层膜形成,该单层膜例如由Al、Cu、Mo和Ti等中的一种构成,该多层膜例如由Al、Cu、Mo和Ti等中的多种构成。
之后,在第三工序中,如图21所示,通过对上述导电性材料层进行光刻工序和等离子体干式蚀刻工序,从上述导电性材料层形成源极配线23、U形形状的源极电极25和漏极电极29,由此,使上述氧化物半导体层32的一部分从源极电极25、漏极电极29和沟道保护膜30露出。
之所以使氧化物半导体层32的一部分从上述源极电极25、漏极电极29和沟道保护膜30露出,是为了将该氧化物半导体层32预先形成得较宽,作为氧化物半导体层32与源极电极25和漏极电极29的重叠裕量。这样,该氧化物半导体层32的露出部分在上述等离子体干式蚀刻工序中,因该等离子体处理的还原作用而变得具有导电性。
接着,在第四工序中,如图19和图20所示,除去从U形形状的源极电极25、漏极电极29和沟道保护膜30露出的氧化物半导体层32,形成半导体层28。
氧化物半导体层32的一部分的除去,是通过使用草酸的湿式蚀刻而进行的。由此,半导体层28的侧面与U形形状的源极电极25、漏极电极29和沟道保护膜30的侧面的一部分对齐而构成同一平面。
之后,以覆盖上述半导体层28、源极电极25、漏极电极29和沟道保护膜30的方式,通过CVD法形成250nm左右厚度的SiNx膜,由此形成作为保护膜的层间绝缘膜31。这样,就制成了TFT10。
-实施方式2的效果-
因而,根据实施方式2,虽然使用电子迁移率等优秀的IGZO等氧化物半导体来形成源极电极25为U形形状的TFT10中的半导体层28,但由于使该半导体层28以不从源极电极25、漏极电极29和沟道保护膜30露出的方式与该源极电极25、漏极电极29和沟道保护膜30重叠,所以半导体层28不会具有因还原作用而从氧化物半导体层32改性的导电性部分,能够大幅抑制漏电流的产生。而且,由于源极电极25形成为U形形状,所以能够增大半导体层28的W长。
《发明的实施方式3》
图22~图24表示本发明的实施方式3。
图22是将本实施方式3的TFT10放大表示的俯视图。图23是图22的XXIII-XXIII线剖视图。图24是表示覆盖氧化物半导体层32的一部分的源极电极25和漏极电极29的俯视图。
上述实施方式1的TFT10是底栅型TFT,而本实施方式3的TFT10的不同之处在于,其是顶栅型TFT。
本实施方式的TFT10与上述实施方式1同样地,形成在液晶显示面板11所包括的TFT基板13上。如图22和图23所示,半导体层28在玻璃基板21的表面上例如形成为矩形岛状。在半导体层28的表面,以与半导体层28的一部分重叠的方式,形成有作为绝缘膜的沟道保护膜30。沟道保护膜30例如由SiNx或SiO2等形成。
在半导体层28上,以分别与该半导体层28重叠的方式,形成有源极电极25和漏极电极29。在该源极电极25和漏极电极29之间,配置有上述沟道保护膜30。
并且,如图22和图23所示,半导体层28整体与上述源极电极25和漏极电极29以及沟道保护膜30重叠。即,如图1所示,半导体层28形成为不从源极电极25、漏极电极29和沟道保护膜30伸出。另外,半导体层28的一部分的侧面,构成与源极电极25、漏极电极29和沟道保护膜30的侧面的一部分对齐的一个平面。
并且,以覆盖沟道保护膜30、源极电极25和漏极电极29的方式形成有栅极绝缘膜27。栅极绝缘膜27由单层膜或多层膜构成,该单层膜例如由SiNx和SiO2等中的一种形成,该多层膜例如由SiNx和SiO2等中的多种形成。
在栅极绝缘膜27的表面,形成有栅极电极26和栅极配线22。栅极电极26和栅极配线22由单层膜或多层膜构成,该单层膜例如由Al、Cu、Mo和Ti等中的一种形成,该多层膜例如由Al、Cu、Mo和Ti等中的多种形成。然后,该栅极电极26、沟道保护膜30、源极电极25和漏极电极29等,由作为保护膜的层间绝缘膜(省略图示)覆盖。层间绝缘膜例如由SiNx等形成。
-制造方法-
接着,对上述TFT10和液晶显示装置1的制造方法进行说明。
液晶显示装置1通过这样的方式制造,即,与上述实施方式1同样地,将形成多个TFT10等而制成的TFT基板13和形成有共用电极等的对置基板14隔着液晶层15和密封部件16贴合来制造液晶显示面板11,使背光源单元12与该液晶显示面板11对置配置来制造液晶显示装置1。
制造TFT10时,在第一工序中,形成一部分被沟道保护膜30覆盖的岛状的氧化物半导体层32。即,首先在作为透明基板的整个玻璃基板21上,例如通过溅射法形成50nm左右厚度的由IGZO构成的氧化物半导体层(省略图示)。接着,在上述氧化物半导体层的表面,例如通过CVD法形成200nm左右厚度的由SiO2构成的绝缘材料层(省略图示)。之后,通过对上述绝缘材料层进行光刻工序和蚀刻工序,而形成规定形状的沟道保护膜30。沟道保护膜30例如形成为矩形形状,被配置在供形成栅极配线22的区域的中央部。
然后,如图24所示,通过对上述氧化物半导体层进行光刻工序和蚀刻工序,而形成岛状的氧化物半导体层32。氧化物半导体层32例如形成为矩形形状,使得上述沟道保护膜30被配置在该氧化物半导体层32的中央部。即,此时氧化物半导体层32在沟道保护膜30的周围从该沟道保护膜30露出。
接着,在第二工序中,以覆盖氧化物半导体层32和沟道保护膜30的方式,形成导电性材料层(省略图示)。上述导电性材料层例如通过由100nm左右厚度的Ti层构成的下层(省略图示)和由300nm左右厚度的Al层构成的上层(省略图示)层叠而形成。另外,上述导电性材料层也可以各自由单层膜或多层膜而形成,该单层膜例如由Al、Cu、Mo和Ti等中的一种形成,该多层膜例如由Al、Cu、Mo和Ti等中的多种形成。
之后,在第三工序中,如图24所示,通过对上述导电性材料层进行光刻工序和等离子体干式蚀刻工序,从上述导电性材料层形成源极配线23、源极电极25和漏极电极29,由此,使上述氧化物半导体层32的一部分从源极电极25、漏极电极29和沟道保护膜30露出。
并且,上述源极电极25和漏极电极29被形成为:在与源极电极25和漏极电极29彼此相对的方向正交的方向(即图24中的上下方向)上,氧化物半导体层32的宽度大于源极电极25和漏极电极29的宽度以及沟道保护膜30的宽度。
之所以使氧化物半导体层32的一部分从上述源极电极25、漏极电极29和沟道保护膜30露出,是为了将该氧化物半导体层32预先形成得较宽,作为氧化物半导体层32与源极电极25和漏极电极29的重叠裕量。这样,该氧化物半导体层32的露出部分在上述等离子体干式蚀刻工序中,因该等离子体处理的还原作用而变得具有导电性。
接着,在第四工序中,如图22所示,除去从源极电极25、漏极电极29和沟道保护膜30露出的氧化物半导体层32,形成半导体层28。
氧化物半导体层32的一部分的除去,是通过例如使用草酸的湿式蚀刻而进行的。由此,半导体层28的侧面构成与源极电极25、漏极电极29和沟道保护膜30的侧面的一部分对齐的同一平面。
接着,以覆盖上述源极电极25、漏极电极29和沟道保护膜30的方式,在玻璃基板21上例如通过CVD法形成350nm左右厚度的SiO2膜,由此形成栅极绝缘膜27。栅极绝缘膜27并不限于SiO2膜,也可以由单层膜或多层膜形成,该单层膜例如由SiNx(氮化硅)和SiO2等中的一种构成,该多层膜例如由SiNx(氮化硅)和SiO2等中的多种构成。
接着,在栅极绝缘膜27的表面,均匀地形成例如由Mo构成的导电性材料层(未图示),对其进行光刻工序和蚀刻工序,由此如图22和图23所示形成栅极配线22和栅极电极26。栅极电极26以跨越半导体层28的方式形成。
导电性材料层并不限于Mo的单层,例如也可以是Al、Cu、Mo和Ti等中的一种所形成的单层膜或Al、Cu、Mo和Ti等中的多种所形成的多层膜。
之后,以覆盖上述半导体层28、源极电极25、漏极电极29和沟道保护膜30的方式,通过CVD法形成250nm左右厚度的SiNx膜,由此形成作为保护膜的层间绝缘膜(省略图示)。这样,就制成了TFT10。
实施方式3的效果
因而,根据实施方式3,虽然使用电子迁移率等优秀的IGZO等氧化物半导体来形成顶栅型TFT10中的半导体层28,但由于使该半导体层28以不从源极电极25、漏极电极29和沟道保护膜30露出的方式与该源极电极25、漏极电极29和沟道保护膜30重叠,所以半导体层28不会具有因还原作用而从氧化物半导体层32改性的导电性部分,能够大幅抑制漏电流的产生。
《其它实施方式》
上述实施方式中所说明的例子是,从均匀地形成在基板上的氧化物半导体层33形成规定形状的氧化物半导体层32,接着在形成源极电极25和漏极电极29等之后除去氧化物半导体层32的一部分。不过,本发明并不限定于此,可以在均匀地形成于基板上的氧化物半导体层33上形成源极电极25和漏极电极29等之后,以该源极电极25等为掩模而对氧化物半导体层33进行蚀刻除去,从而形成半导体层28。这样,能够从氧化物半导体层33直接形成半导体层28,所以能够大幅减小工序数。
另外,上述实施方式中作为半导体装置以TFT为例进行了说明,但本发明并不限定于此,同样也能够应用于具有由上述氧化物半导体构成的半导体层28的例如TFD(薄膜二极管)等其它半导体装置。
另外,上述实施方式中作为显示装置以液晶显示装置为例进行了说明,但本发明并不限定于此,同样能够应用于例如有机EL显示装置等其它显示装置。
此外,本发明并不限定于上述实施方式1~3,本发明还包括将该实施方式1~3适当组合而成的技术方案。
工业可利用性
如以上说明,本发明对于半导体装置及其制造方法以及显示装置是有用的。
附图标记说明
1液晶显示装置
10TFT
11液晶显示面板
13TFT基板
16密封部件
21玻璃基板
22栅极配线
23源极配线
25源极电极(电极部)
26栅极电极
27栅极绝缘膜
28半导体层
29漏极电极(电极部)
30沟道保护膜(绝缘膜)
31层间绝缘膜
32、33氧化物半导体层

Claims (4)

1.一种半导体装置的制造方法,其为制造半导体装置的方法,该半导体装置包括:半导体层;分别与该半导体层重叠的多个电极部;和配置在该多个电极部中的各个电极部彼此之间且与所述半导体层重叠的绝缘膜,该半导体装置的制造方法的特征在于,包括:
第一工序,形成一部分被所述绝缘膜覆盖的岛状的氧化物半导体层;
第二工序,以覆盖所述氧化物半导体层和所述绝缘膜的方式形成导电性材料层;
第三工序,通过光刻和等离子体干式蚀刻从所述导电性材料层形成所述多个电极部,由此使所述氧化物半导体层的一部分从该多个电极部和所述绝缘膜露出;和
第四工序,通过除去从所述多个电极部和所述绝缘膜露出的所述氧化物半导体层而形成所述半导体层。
2.如权利要求1所述的半导体装置的制造方法,其特征在于:
在所述第三工序中,将所述多个电极部形成为:在与所述多个电极部彼此相对的方向正交的方向上,所述氧化物半导体层的宽度大于所述电极部的宽度和所述绝缘膜的宽度。
3.如权利要求1所述的半导体装置的制造方法,其特征在于:
所述多个电极部是源极电极和漏极电极,
所述绝缘膜是沟道保护膜。
4.如权利要求1至3中任一项所述的半导体装置的制造方法,其特征在于:
所述氧化物半导体是IGZO。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014111818A (ja) * 2012-11-09 2014-06-19 Idemitsu Kosan Co Ltd スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
TWI602939B (zh) * 2013-01-15 2017-10-21 出光興產股份有限公司 Sputtering targets, oxide semiconductor films, and methods of making them
US9608122B2 (en) * 2013-03-27 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102407538B1 (ko) * 2013-11-26 2022-06-13 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조 방법
CN103700705B (zh) * 2013-12-09 2017-07-28 深圳市华星光电技术有限公司 一种igzo电晶体制造方法
US9529239B2 (en) 2013-12-31 2016-12-27 Shenzhen China Star Optoelectronics Technologies Co., Ltd. Manufacturing method and repairing method for display device as well as liquid crystal display panel
CN103995378B (zh) * 2013-12-31 2016-10-05 深圳市华星光电技术有限公司 制造显示装置的方法和修复方法以及液晶显示面板
CN103985639B (zh) * 2014-04-28 2015-06-03 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、显示基板、显示装置
CN203983289U (zh) * 2014-06-17 2014-12-03 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及显示装置
US10141453B2 (en) * 2014-12-25 2018-11-27 Sharp Kabushiki Kaisha Semiconductor device
KR20220159967A (ko) 2020-04-03 2022-12-05 닛뽕소다 가부시키가이샤 접착성 조성물

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101527284A (zh) * 2008-03-05 2009-09-09 株式会社半导体能源研究所 El显示装置的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
WO2010032640A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP5123141B2 (ja) * 2008-11-19 2013-01-16 株式会社東芝 表示装置
US8441007B2 (en) * 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5512144B2 (ja) * 2009-02-12 2014-06-04 富士フイルム株式会社 薄膜トランジスタ及びその製造方法
KR101604480B1 (ko) 2009-02-18 2016-03-17 엘지디스플레이 주식회사 산화물 반도체를 이용한 박막트랜지스터 어레이 기판의 제조방법
US8704216B2 (en) * 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI535023B (zh) 2009-04-16 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP2010272706A (ja) * 2009-05-21 2010-12-02 Videocon Global Ltd 薄膜トランジスタ、液晶表示装置及びこれらの製造方法
WO2011007677A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101527284A (zh) * 2008-03-05 2009-09-09 株式会社半导体能源研究所 El显示装置的制造方法

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