KR101555113B1 - 반도체 장치 및 그 제조방법 그리고 표시장치 - Google Patents

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Abstract

반도체층과, 반도체층에 각각 겹쳐지는 복수의 전극부와, 각 복수의 전극부끼리의 사이에 배치되어 반도체층에 겹쳐지는 절연막을 구비한 반도체 장치를 제조한다. 그 제조방법에는, 절연막에 의해 일부가 피복된 산화물 반도체층을 형성하는 공정과, 산화물 반도체층 및 절연막을 피복하는 도전성 재료층을 형성하는 공정과, 포토리소 그래피 및 플라즈마 드라이 에칭에 의해, 도전성 재료층으로부터 복수의 전극부를 형성하고, 복수의 전극부 및 절연막으로부터 산화물 반도체층의 일부를 노출시키는 공정과, 복수의 전극부 및 절연막으로부터 노출하는 산화물 반도체층의 일부를 제거함으로써, 반도체층을 형성하는 공정이 포함된다.

Description

반도체 장치 및 그 제조방법 그리고 표시장치{SEMICONDUCTOR DEVICE AND PROCESS OF PRODUCING SAME, AND DISPLAY DEVICE}
본 발명은, 반도체 장치 및 그 제조방법 그리고 표시장치에 관한 것이다.
최근, 액정표시장치 및 유기 EL 표시장치 등의 박형(薄型)의 표시장치에 대해, 개발이 급속하게 진행되고 있다. 이들 박형의 표시장치는, 표시품위를 높이기 위해, 복수의 화소마다 이 화소를 구동하기 위한 스위칭 소자가 배치된 액티브 매트릭스 기판을 구비하는 경우가 많다.
표시장치는, 상기 액티브 매트릭스 기판과, 이 기판에 대향하여 배치됨과 동시에 프레임상(狀)의 실링(sealing)부재를 개재하여 맞붙여진 대향기판을 구비하고 있다. 표시장치에는, 실링부재의 내측에 표시영역이 형성되는 한편, 이 표시영역의 주위 외측에 비표시 영역이 형성되어 있다.
액티브 매트릭스 기판의 표시영역으로 되는 영역에는, 복수의 화소마다 스위칭 소자로서 예를 들어 TFT(박막 트랜지스터)가 형성되어 있다. 상기 TFT의 반도체층은, 통상, a-Si(비정질 실리콘) 등에 의해 형성되었으나, 최근, 이 a-Si(amorphous silicon) 대신에 IGZO(In-Ga-Zn-O) 등의 산화물 반도체에 의해 상기 반도체층을 형성하는 것이 시도되고 있다.
이와 같은 산화물 반도체는, 이온성이 높은 결합으로 구성되어 있으며, 결정 및 비정질의 전자 이동도의 차가 작다. 따라서, 비정질 상태에서도 비교적 높은 전자 이동도를 얻을 수 있다.
여기서, 특허문헌 1에는, 보텀 게이트형의 TFT가 개시되어 있다. 확대 평면도인 도 25에 나타내듯이, TFT(100)는, 기판 상에 형성된 게이트 전극(101)과, 게이트 절연막을 개재하여 게이트 전극(101)을 피복하도록 형성된 반도체층(102)과, 반도체층(102)의 일단(一端)부에 겹쳐지는 소스 전극(103)과, 반도체층(102)의 타단(他端)부에 겹쳐지는 드레인 전극(104)을 구비한다. 상기 게이트 전극(101), 반도체층(102), 소스전극(103) 및 드레인 전극(104)은, 각각 포토리소 그래피(photolithography) 및 에칭(etching)에 의해 소정의 형상으로 형성된다.
그런데, 소스전극(103) 및 드레인 전극(104)은, 포토리소 그래피 시에 위치가 어긋나 반도체층(102) 상으로부터 어긋나게 형성되면, 이 반도체층(102)과 겹쳐지는 면적이 감소하므로, TFT(100)의 길이(W)가 작게 되어 버린다.
그래서, 소스전극(103) 및 드레인 전극(104)이 다소 위치가 어긋나 형성되었다 하더라도, 길이(W)를 일정하게 유지하기 위해, 통상, 반도체층(102)의 길이(W)방향(도 25에서 상하방향)의 폭(A)이, 소스전극(103) 및 드레인 전극(104)의 상기 길이(W)방향의 폭(B)보다 크게 되어 있다.
즉, 반도체층(102)은, 소스전극(103) 및 드레인 전극(104)과의 중첩 마진(superposition margin)으로서, (폭 A-폭 B)의 크기만큼, 이 소스전극(103) 및 드레인 전극(104)보다 폭넓게 형성된다.
일본 특허공개 2010-267955호 공보
그러나, 소스전극 및 드레인 전극 등의 전극부를 플라즈마 드라이 에칭에 의해 형성하는 경우에는, 산화물 반도체로 이루어진 반도체층 중 상기 전극부로부터 노출하는 부분이, 이 플라즈마의 환원작용에 의해 도전성(導電性)을 갖도록 변질되어 버린다.
그 결과, 서로 전기적으로 절연되어야 하는 복수의 상기 전극부가 반도체층의 변질부분을 개재하여 서로 도통(導通)하고, 예를 들어 도 25에 화살표(C)로 나타내듯이, 이 변질부분에 누설전류(leakage current)가 발생할 우려가 있다.
본 발명은, 이러한 점을 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 반도체 장치를 구성하는 반도체층을 산화물 반도체에 의해 형성하면서도, 누설전류의 발생을 대폭으로 억제하는 데 있다.
상기 목적을 달성하기 위해, 본 발명에 관한 반도체 장치의 제조방법은, 반도체층과, 이 반도체층에 각각 겹쳐지는 복수의 전극부와, 이 각 복수의 전극부끼리의 사이에 배치되어 상기 반도체층에 겹쳐지는 절연막을 구비한 반도체 장치를 제조하는 방법을 대상으로 한다.
그리고, 상기 절연막에 의해 일부가 피복된 섬형상의 산화물 반도체층을 형성하는 제 1 공정과, 상기 산화물 반도체층 및 상기 절연막을 피복하도록 도전성 재료층을 형성하는 제 2 공정과, 포토리소 그래피 및 플라즈마 드라이 에칭에 의해 상기 도전성 재료층으로부터 상기 복수의 전극부를 형성함으로써, 이 복수의 전극부 및 상기 절연막으로부터 상기 산화물 반도체층의 일부를 노출시키는 제 3 공정과, 상기 복수의 전극부 및 상기 절연막으로부터 노출하는 상기 산화물 반도체층을 제거함으로써, 상기 반도체층을 형성하는 제 4 공정을 갖는다.
본 발명에 의하면, 반도체 장치를 구성하는 반도체층을 산화물 반도체에 의해 형성하면서도, 이 반도체층을 전극부 및 절연막으로부터 노출하지 않도록 이 전극부 및 절연막에 겹쳤기 때문에, 환원작용에 의해 산화물 반도체층으로부터 변질된 도전성 부분을 갖지 않도록 하여, 누설전류의 발생을 대폭으로 억제할 수 있다.
도 1은, 제 1 실시형태의 TFT를 확대하여 나타내는 평면도이다.
도 2는, 도 1의 II-II선 단면도이다.
도 3은, 도 1의 III-III선 단면도이다.
도 4는, 기판 상에 형성된 게이트 전극을 나타내는 평면도이다.
도 5는, 도 4의 V-V선 단면도이다.
도 6은, 도 4의 VI-VI선 단면도이다.
도 7은, 기판 상에 형성된 산화물 반도체층 및 채널 보호막을 나타내는 평면도이다.
도 8은, 도 7의 VIII-VIII선 단면도이다.
도 9는, 도 7의 IX-IX선 단면도이다.
도 10은, 기판 상에 형성된 소정 형상의 산화물 반도체층을 나타내는 평면도이다.
도 11은, 도 10의 XI-XI선 단면도이다.
도 12는, 도 10의 XII-XII선 단면도이다.
도 13은, 산화물 반도체층의 일부를 피복하는 소스전극 및 드레인 전극을 나타내는 평면도이다.
도 14는, 도 13의 XIV-XIV선 단면도이다.
도 15는, 도 13의 XV-XV선 단면도이다.
도 16은, 제 1 실시형태의 액정표시장치의 개략 구성을 나타내는 단면도이다.
도 17은, 플라즈마 처리 전후의 산화물 반도체의 시트 저항값을 나타내는 그래프이다.
도 18은, 실시예 및 비교예의 TFT 특성을 나타내는 그래프이다.
도 19는, 제 2 실시형태의 TFT를 확대하여 나타내는 평면도이다.
도 20은, 도 19의 XX-XX선 단면도이다.
도 21은, 산화물 반도체층의 일부를 피복하는 소스전극 및 드레인 전극을 나타내는 평면도이다.
도 22는, 제 3 실시형태의 TFT를 확대하여 나타내는 평면도이다.
도 23은, 도 22의 XXIII-XXIII선 단면도이다.
도 24는, 산화물 반도체층의 일부를 피복하는 소스전극 및 드레인 전극을 나타내는 평면도이다.
도 25는, 종래의 보텀 게이트형 TFT의 구성을 확대하여 나타내는 평면도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 그리고, 본 발명은, 이하의 실시형태에 한정되는 것은 아니다.
≪제 1 실시형태≫
도 1∼도 18은, 본 발명의 제 1 실시형태를 나타낸다.
도 1은, 제 1 실시형태의 TFT(10)를 확대하여 나타내는 평면도이다. 도 2는, 도 1의 II-II선 단면도이다. 도 3은, 도 1의 III-III선 단면도이다. 도 16은, 제 1 실시형태의 액정표시장치(1)의 개략 구성을 나타내는 단면도이다.
본 실시형태에서는, 반도체 장치의 일례로서 TFT(박막 트랜지스터)(10)에 대해 설명한다. 또, 표시장치의 일례로서, 복수의 상기 TFT를 갖는 액정표시장치(1)에 대해 설명한다.
액정표시장치(1)는, 도 16에 나타내듯이, 액정표시패널(11)과, 이 액정표시패널(11)의 배면(背面)측에 배치된 광원인 백라이트 유닛(12)과, 이들을 수용하는 케이싱(도시 않음)을 구비한다. 즉, 액정표시장치(1)는, 적어도 백라이트 유닛(12)의 빛을 선택적으로 투과(透過)시켜 투과표시를 행하도록 구성된다.
액정표시패널(11)은, 도 16에 나타내듯이, 제 1 기판인 TFT 기판(13)과, TFT 기판(13)에 대향하여 배치된 제 2 기판인 대향기판(14)을 구비한다. TFT 기판(13)과 대향기판(14)과의 사이에는, 액정층(15)이 실링부재(16)에 의해 봉입(封入)된다.
액정표시패널(11)은, 표시영역(도시 생략)과, 그 주위에 형성된 프레임상(狀)의 비표시 영역(도시 생략)을 갖는다. 표시영역에는, 매트릭스형으로 배치된 복수의 화소가 형성된다. 여기서, 화소란, 표시를 제어하기 위한 최소단위이다.
TFT 기판(13)은, 액티브 매트릭스 기판에 의해 구성된다. TFT 기판(13)은 도 1∼도 3에 나타내듯이, 투명기판으로서 유리기판(21)을 구비한다. 유리기판(21) 상에는, 서로 병행하여 연장되는 복수의 게이트 배선(22)과, 게이트 배선(22)에 교차하여 연장되는 복수의 소스배선(23)이 형성된다.
즉, 복수의 게이트 배선(22) 및 복수의 소스배선(23)은, 전체적으로 격자상(格子狀)으로 형성되고, 게이트 배선(22) 및 소스배선(23)에 의해 직사각형으로 둘러싸인 영역에 화소가 각각 형성된다. 게이트 배선(22) 및 소스배선(23)은 각각, 예를 들어, Al, Cu, Mo, 및 Ti 등 중 1종으로 이루어진 단층 막 또는 복수 종으로 이루어진 복수층 막에 의해 구성된다.
각 화소에는, 게이트 배선(22) 및 소스배선(23)의 교차부분 근방에 TFT(10)가 각각 형성된다. TFT(10)는, 소스배선(23)으로부터 분기하여 형성된 전극부인 소스전극(25)과, 게이트 배선(22)으로부터 분기하여 형성된 게이트 전극(26)과, 게이트 전극(26)에 게이트 절연막(27)을 개재하여 대향하는 반도체층(28)과, 소스전극(25)과 소정의 간격으로 배치된 전극부인 드레인 전극(29)을 갖는다.
도 2 및 도 3에 나타내듯이, 게이트 전극(26) 및 게이트 배선(22)은, 게이트 절연막(27)에 의해 피복된다. 게이트 절연막(27)은, 예를 들어 SiNx (질화 실리콘) 및 SiO2 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 구성된다. 게이트 절연막(27)의 표면에는, 상기 반도체층(28)이 예를 들어 직사각형의 섬형상으로 형성된다. 반도체층(28)은, 예를 들어 IGZO 등의 산화물 반도체에 의해 형성된다.
반도체층(28) 상에는, 이 반도체층(28)에 각각 겹쳐지도록 상기 소스전극(25) 및 드레인 전극(29)이 형성된다. 또, 반도체층(28)의 표면에는, 절연막인 채널 보호막(30)이, 소스전극(25) 및 드레인 전극(29)끼리의 사이에 배치되어 이 반도체층(28)의 일부에 겹쳐지도록 형성된다. 채널 보호막(30)은, 예를 들어, SiNx 또는 SiO2 등에 의해 형성된다.
또, 소스전극(25) 및 드레인 전극(29)은, 채널 보호막(30)의 일부도 피복한다. 이렇게 하여, 이들 채널 보호막(30), 소스전극(25) 및 드레인 전극(29) 등은, 보호막인 층간 절연막(31)에 의해 피복된다. 층간 절연막(31)은, 예를 들어, SiNx 등에 의해 형성된다.
각 화소에는, 상기 드레인 전극(29)에 접속된 화소전극(도시 생략)이 각각 배치된다. 화소전극은, 상기 층간 절연막(31)의 표면에 형성되어, 예를 들어 ITO 등의 투명 도전성막에 의해 구성된다. 한편, 대향기판(14)에는, 상기 복수의 화소전극에 공통하여 형성된 공통전극(도시 생략)이 형성된다. 공통전극도, 화소전극과 마찬가지로 예를 들어 ITO 등의 투명 도전성막에 의해 형성된다.
그리고, 도 1 및 도 3에 나타내듯이, 반도체층(28)의 전체가, 상기 소스전극(25) 및 드레인 전극(29)과, 채널 보호막(30)에 겹쳐진다. 즉, 도 1에 나타내듯이, 반도체층(28)은, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 어긋나지 않도록 형성된다. 또, 반도체층(28)의 일부 측면은, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30) 측면의 일부와 동일 평면으로 구성된다.
-제조방법-
다음에, 상기 TFT(10) 및 액정표시장치(1)의 제조방법에 대해 설명한다.
액정표시장치(1)는, 복수의 TFT(10) 등을 형성하여 제조한 TFT 기판(13)과, 공통전극 등을 형성한 대향기판(14)을, 액정층(15) 및 실링부재(16)를 개재하여 맞붙임으로써 액정표시패널(11)을 제조하고, 이 액정표시패널(11)에 백라이트 유닛(12)을 대향 배치시킴으로써 제조한다.
이하에, 도 4∼도 15를 참조하여 TFT(10)의 제조방법에 대해 상세하게 설명한다.
도 4는, 기판 상에 형성된 게이트 전극(26)을 나타내는 평면도이다. 도 5는, 도 4의 V-V선 단면도이다. 도 6은, 도 4의 VI-VI선 단면도이다.
먼저, 도 4∼도 6에 나타내듯이, 투명기판인 유리기판(21) 전체에, 예를 들어 Mo로 이루어진 도전성 재료층(도시 않음)을 동일하게 형성하고, 이를 포토리소 그래피 공정 및 에칭공정을 행함으로써, 게이트 배선(22) 및 게이트 전극(26)을 형성한다.
도전성 재료층은, Mo의 단층에 한정되지 않고, 예를 들어 Al, Cu, Mo 및 Ti 등 중 1종으로 이루어진 단층 막 또는 복수층으로 이루어진 복수층 막이라도 된다.
계속해서, 상기 게이트 배선(22) 및 게이트 전극(26)을 피복하도록, 유리기판(21) 상에 예를 들어 SiO2막을 CVD법에 의해 350㎚ 정도의 두께로 성막함으로써, 게이트 절연막(27)을 형성한다. 게이트 절연막(27)은, SiO2막에 한정되지 않고, 예를 들어 SiNx(질화 실리콘) 및 SiO2 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 형성되어도 된다.
다음에, 도 7∼도 12에 나타내듯이, 채널 보호막(30)에 의해 일부가 피복된 산화물 반도체층(32, 33)을 형성한다. 여기서, 도 7은, 기판 상에 형성된 산화물 반도체층(33) 및 채널 보호막(30)을 나타내는 평면도이다. 도 8은, 도 7의 VIII-VIII선 단면도이다. 도 9는, 도 7의 IX-IX선 단면도이다.
또, 도 10은, 기판 상에 형성된 소정 형상의 산화물 반도체층(32)을 나타내는 평면도이다. 도 11은, 도 10의 XI-XI선 단면도이다. 도 12는, 도 10의 XII-XII선 단면도이다.
제 1 공정에서는, 먼저 도 7∼도 9에 나타내듯이, 게이트 절연막(27)의 표면 전체에 예를 들어 IGZO로 이루어진 산화물 반도체층(33)을, 스퍼터링(sputtering)법에 의해 50㎚ 정도의 두께로 형성한다. 계속해서, 산화물 반도체층(33)의 표면에, 예를 들어 SiO2로 이루어진 절연 재료층(도시 생략)을, CVD법에 의해 200㎚ 정도의 두께로 형성한다. 그 후, 상기 절연 재료층에 포토리소 그래피 공정 및 에칭공정을 행함으로써, 소정 형상의 채널 보호막(30)을 형성한다. 채널 보호막(30)은, 예를 들어 직사각형으로 형성하고, 게이트 전극(26) 중앙부에 겹쳐지도록 배치한다.
그 후, 도 10∼도 12에 나타내듯이, 산화물 반도체층(33)에 포토리소 그래피 공정 및 에칭 공정을 행함으로써, 섬형상의 산화물 반도체층(32)을 형성한다. 산화물 반도체층(32)은, 게이트 전극(26)을 걸치도록 예를 들어 직사각형으로 형성되고, 상기 채널 보호막(30)이, 이 산화물 반도체층(32) 중앙부를 피복하도록 형성된다. 즉, 이 때, 산화물 반도체층(32)은, 채널 보호막(30) 주위에서 이 채널 보호막(30)으로부터 노출한다.
다음에, 제 2 공정에서는, 산화물 반도체층(32) 및 채널 보호막(30)을 피복하도록, 도전성 재료층(도시 생략)을 형성한다. 상기 도전성 재료층은, 예를 들어 100㎚ 정도 두께의 Ti층으로 이루어진 하층(도시 생략)과, 300㎚ 정도 두께의 Al층으로 이루어진 상층(도시 생략)을 적층하여 형성한다. 그리고, 상기 도전성 재료층은, 각각, 예를 들어 Al, Cu, Mo 및 Ti 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 형성하여도 된다.
그 후, 제 3 공정에서는, 도 13∼도 15에 나타내듯이, 상기 도전성 재료층에 포토리소 그래피 공정 및 플라즈마 드라이 에칭 공정을 행함으로써, 상기 도전성 재료층으로부터 소스배선(23), 소스전극(25) 및 드레인 전극(29)을 형성함으로써, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 상기 산화물 반도체층(32)의 일부를 노출시킨다.
여기서, 도 13은, 산화물 반도체층(32)의 일부를 피복하는 소스전극(25) 및 드레인 전극(29)을 나타내는 평면도이다. 도 14는, 도 13의 XIV-XIV선 단면도이다. 도 15는, 도 13의 XV-XV선 단면도이다.
그리고, 소스전극(25)과 드레인 전극(29)이 대향하는 방향에 직교하는 방향(즉, 도 13의 상하방향)에서, 산화물 반도체층(32)의 폭이 소스전극(25) 및 드레인 전극(29)의 폭 및 채널 보호막(30)의 폭보다 커지도록, 상기 소스전극(25) 및 드레인 전극(29)을 형성한다.
산화물 반도체층(32)의 일부가 상기 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 노출하는 것은, 산화물 반도체층(32)과 소스전극(25) 및 드레인 전극(29)과의 중첩마진으로서, 이 산화물 반도체층(32)을 미리 폭넓게 형성하고 있기 때문이다. 그리고, 이 산화물 반도체층(32)의 노출부분은, 상기 플라즈마 드라이 에칭 공정에서 이 플라즈마 처리에 의한 환원작용에 의해 도전성을 갖게 된다.
도 17은, 플라즈마 처리 전후의 산화물 반도체인 IGZO의 시트 저항값을 나타내는 그래프이다. 도 17에 나타내듯이, 플라즈마 처리되기 전의 IGZO의 시트 저항값은, 1 × 1010 Ω/□ 이상으로 비교적 크게 되어 있으나, B, CF4, C12, 및 H2의 각 플라즈마 처리를 행한 후에는, 시트 저항값이 1 × 10 5 Ω/□ 이하로 되어 대폭으로 작아진다.
다음에, 제 4 공정에서는, 도 1∼도 3에 나타내듯이, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 노출하는 산화물 반도체층(32)을 제거함으로써, 반도체층(28)을 형성한다.
산화물 반도체층(32)의 일부 제거는, 예를 들어 옥살산(oxalic acid)을 이용한 ? 에칭에 의해 행한다. 이에 따라, 반도체층(28)의 측면은, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30) 측면의 일부와 동일 평면을 구성하도록 된다.
그 후, 상기 반도체층(28), 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)을 피복하도록, SiNx를 CVD법에 의해 250㎚ 정도의 두께로 성막함으로써, 보호막인 층간 절연막(31)을 형성한다. 이렇게 하여, TFT(10)을 제조한다.
-제 1 실시형태의 효과-
도 18은, 실시예 및 비교예의 TFT 특성을 나타내는 그래프이다. 비교예는, 산화물 반도체층(32)의 상기 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터의 노출부분을 제거하지 않고 그대로 남긴 TFT의 특성을 나타낸다. 한편, 실시예는, 제 1 실시형태에서 설명한 바와 같이, 상기 산화물 반도체층(32)의 노출부분을 제거한 TFT(10)의 특성을 나타낸다.
도 18에 나타내듯이, 비교예에서는 TFT의 온 및 오프에 상관없이 일정의 전류가 흐르며, 소스전극과 드레인 전극과의 사이에서 누설전류가 발생하는 것을 알 수 있다. 한편, 실시예에서는 TFT(10)의 오프 상태에서 전류가 매우 작게 되어 있는 것을 알 수 있다.
이와 같이, 제 1 실시형태에 의하면, 보텀 게이트형의 TFT(10)를 구성하는 반도체층(28)을 전자 이동도 등이 우수한 IGZO 등의 산화물 반도체에 의해 형성하면서도, 이 반도체층(28)을 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 노출하지 않도록, 이 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)에 겹치도록 하므로, 반도체층(28)이 환원작용에 의해 산화물 반도체층(32)으로부터 변질한 도전성 부분을 갖지 않도록 하여, 누설전류의 발생을 대폭으로 억제할 수 있다.
≪제 2 실시형태≫
도 19∼도 21은, 본 발명의 제 2 실시형태를 나타낸다.
도 19는, 제 2 실시형태의 TFT(10)를 확대하여 나타내는 평면도이다. 도 20은, 도 19의 XX-XX선 단면도이다. 도 21은, 산화물 반도체층(32)의 일부를 피복하는 소스전극(25) 및 드레인 전극(29)을 나타내는 평면도이다. 그리고, 이후의 각 실시형태에서는, 도 1∼도 18과 동일 부분에 대해서는 동일 부호를 사용하고, 그 상세한 설명을 생략한다.
상기 제 1 실시형태의 TFT(10)는, 소스전극(25)과 드레인 전극(29)이 어떤 직선방향에 일렬로 배치되어 있음에 반해, 제 2 실시형태의 TFT(10)는, 소스전극(25)이 U자형으로 형성되는 점에서 상이하다.
본 실시형태의 TFT(10)는, 상기 제 1 실시형태와 마찬가지로, 액정표시패널(11)을 구성하는 TFT 기판(13)에 형성된다. 도 19에 나타내듯이, 본 실시형태의 게이트 전극(26)은, 직선상으로 연장되는 게이트 배선(22)의 일부에 의해 구성된다. 게이트 전극(26) 및 게이트 배선(22)은, 예를 들어 Al, Cu, Mo 및 Ti 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 구성된다.
반도체층(28)은, 게이트 배선(22) 및 게이트 전극(26)을 피복하는 게이트 절연막(27) 표면에 예를 들어 직사각형의 섬형상으로 형성된다. 게이트 절연막(27)은, 예를 들어 SiNx 및 SiO2 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 구성된다.
반도체층(28) 상에는, 이 반도체층(28)에 각각 겹쳐지도록 상기 소스전극(25) 및 드레인 전극(29)이 형성된다. 소스전극(25)은, 소스배선(23)으로부터 분기함과 동시에 그 선단부분이 2개로 갈라진 U자형으로 형성된다. 한편, 드레인 전극(29)은, 직선상으로 형성됨과 동시에, 소스전극(25)의 U자형 부분 내측에 배치된다.
반도체층(28) 표면에는, 절연막인 채널 보호막(30)이, 소스전극(25) 및 드레인 전극(29)끼리의 사이에 배치되어 이 반도체층(28)의 일부에 겹쳐지도록 형성된다. 채널 보호막(30)은, 예를 들어 SiNx 또는 SiO2 등에 의해 형성된다.
또, 소스전극(25) 및 드레인 전극(29)은, 채널 보호막(30)의 일부도 피복한다. 이렇게 하여, 이들 채널 보호막(30), 소스전극(25) 및 드레인 전극(29) 등은, 보호막인 층간 절연막(도시 생략)에 의해 피복된다. 층간 절연막은, 예를 들어 SiNx 등에 의해 형성된다.
그리고, 도 19 및 도 20에 나타내듯이, 반도체층(28) 전체가, 상기 소스전극(25) 및 드레인 전극(29)과, 채널 보호막(30)에 겹쳐진다. 즉, 도 19에 나타내듯이, 반도체층(28)은, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 어긋나지 않도록 형성된다. 또, 반도체층(28)의 일부 측면은, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30) 측면의 일부와 동일 평면을 구성한다.
-제조방법-
다음에, 상기 TFT(10) 및 액정표시장치(1)의 제조방법에 대해 설명한다.
액정표시장치(1)는, 상기 제 1 실시형태와 마찬가지로, 복수의 TFT(10) 등을 형성하여 제조한 TFT 기판(13)과, 공통전극 등을 형성한 대향기판(14)을, 액정층(15) 및 실링부재(16)를 개재하여 맞붙임으로써 액정표시패널(11)을 제조하고, 이 액정표시패널(11)에 백라이트 유닛(12)을 대향 배치시킴으로써 제조한다.
TFT(10)를 제조하는 경우에는, 상기 제 1 실시형태와 마찬가지로, 투명기판인 유리기판(21) 전체에, 예를 들어 Mo로 이루어진 도전성 재료층(도시 않음)을 동일하게 형성하고, 이를 포토리소 그래피 공정 및 에칭공정을 행함으로써, 게이트 배선(22) 및 게이트 전극(26)을 형성한다.
도전성 재료층은, Mo의 단층에 한정되지 않고, 예를 들어 Al, Cu, Mo 및 Ti 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막이라도 된다.
계속해서, 상기 게이트 배선(22) 및 게이트 전극(26)을 피복하도록, 유리기판(21) 상에 예를 들어 SiO2막을 CVD법에 의해 350㎚ 정도의 두께로 성막함으로써, 게이트 절연막(27)을 형성한다. 게이트 절연막(27)은, SiO2막에 한정되지 않고, 예를 들어 SiNx(질화 실리콘) 및 SiO2 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 형성하여도 된다.
다음에, 채널 보호막(30)에 의해 일부가 피복된 소정 형상의 산화물 반도체층(32)을 형성한다. 제 1 공정에서는, 먼저, 게이트 절연막(27)의 표면 전체에 예를 들어 IGZO로 이루어진 산화물 반도체층(도시 생략)을, 스퍼터링법에 의해 50㎚ 정도의 두께로 형성한다. 계속해서, 상기 산화물 반도체층의 표면에, 예를 들어 SiO2로 이루어진 절연 재료층(도시 생략)을, CVD법에 의해 200㎚ 정도의 두께로 형성한다. 그 후, 상기 절연 재료층에 포토리소 그래피 공정 및 에칭 공정을 행함으로써, 소정 형상의 채널 보호막(30)을 형성한다. 채널 보호막(30)은, 예를 들어 직사각형으로 형성하고, 게이트 전극(26)의 중앙부에 겹쳐지도록 배치한다.
그 후, 도 21에 나타내듯이, 상기 산화물 반도체층에 포토리소 그래피 공정 및 에칭공정을 행함으로써, 섬형상의 산화물 반도체층(32)을 형성한다. 산화물 반도체층(32)은, 게이트 전극(26)을 걸치도록 예를 들어 직사각형으로 형성하고, 상기 채널 보호막(30)이, 이 산화물 반도체층(32)의 중앙부를 피복하도록 형성한다. 즉, 이 때, 산화물 반도체층(32)은, 채널 보호막(30)의 주위에서 이 채널 보호막(30)으로부터 노출한다.
다음에, 제 2 공정에서는, 산화물 반도체층(32) 및 채널 보호막(30)을 피복하도록, 도전성 재료층(도시 생략)을 형성한다. 상기 도전성 재료층은, 예를 들어 100㎚ 정도 두께의 Ti층으로 이루어진 하층(도시 생략)과, 300㎚ 정도 두께의 Al층으로 이루어진 상층(도시 생략)를 적층하여 형성한다. 그리고, 상기 도전성 재료층은, 각각, 예를 들어 Al, Cu, Mo 및 Ti 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 형성되어도 된다.
그 후, 제 3 공정에서는, 도 21에 나타내듯이, 상기 도전성 재료층에 포토리소 그래피 공정 및 플라즈마 드라이 에칭 공정을 행함으로써, 상기 도전성 재료층으로부터 소스배선(23), U자형의 소스전극(25) 및 드레인 전극(29)을 형성함으로써, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 상기 산화물 반도체층(32)의 일부를 노출시킨다.
산화물 반도체층(32)의 일부가 상기 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 노출하는 것은, 산화물 반도체층(32)과 소스전극(25) 및 드레인 전극(29)과의 중첩마진으로서, 이 산화물 반도체층(32)을 미리 폭넓게 형성하고 있기 때문이다. 그리고, 이 산화물 반도체층(32)의 노출부분은, 상기 플라즈마 드라이 에칭 공정에서 이 플라즈마 처리에 의한 환원작용에 의해 도전성을 갖게 된다.
다음에, 제 4 공정에서는, 도 19 및 도 20에 나타내듯이, U자형의 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 노출하는 산화물 반도체층(32)을 제거함으로써, 반도체층(28)을 형성한다.
산화물 반도체층(32)의 일부 제거는, 예를 들어 옥살산을 이용한 ? 에칭에 의해 행한다. 이에 따라, 반도체층(28)의 측면은, U자형의 소스전극(25), 드레인 전극(29) 및 채널 보호막(30) 측면의 일부와 동일 평면을 구성하도록 된다.
그 후, 상기 반도체층(28), 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)을 피복하도록, SiNx를 CVD법에 의해 250㎚ 정도의 두께로 성막함으로써, 보호막인 층간 절연막(31)을 형성한다. 이렇게 하여, TFT(10)를 제조한다.
-제 2 실시형태의 효과-
따라서, 이 제 2 실시형태에 의하면, 소스전극(25)이 U자형인 TFT(10)의 반도체층(28)을 전자 이동도 등이 우수한 IGZO 등의 산화물 반도체에 의해 형성하면서도, 이 반도체층(28)을 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 노출하지 않도록, 이 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)에 겹치도록 하므로, 반도체층(28)이 환원작용에 의해 산화물 반도체층(32)으로부터 변질한 도전성 부분을 갖지 않도록 하여, 누설전류의 발생을 대폭으로 억제할 수 있다. 게다가, 소스전극(25)을 U자형으로 형성하므로, 반도체층(28)의 길이(W)를 증대시킬 수 있다.
≪제 3 실시형태≫
도 22∼도 24는, 본 발명의 제 3 실시형태를 나타낸다.
도 22는, 제 3 실시형태의 TFT(10)를 확대하여 나타내는 평면도이다. 도 23은, 도 22의 XXIII-XXIII선 단면도이다. 도 24는, 산화물 반도체층(32)의 일부를 피복하는 소스전극(25) 및 드레인 전극(29)을 나타내는 평면도이다.
상기 제 1 실시형태의 TFT(10)는 보텀 게이트형인 데 반해, 제 3 실시형태의 TFT(10)는 탑 게이트형인 점에서 상이하다.
본 실시형태의 TFT(10)는, 상기 제 1 실시형태와 마찬가지로, 액정표시패널(11)을 구성하는 TFT 기판(13)에 형성된다. 도 22 및 도 23에 나타내듯이, 반도체층(28)은, 유리기판(21) 표면에 예를 들어 직사각형 섬형상으로 형성된다. 반도체층(28)의 표면에는, 절연막인 채널 보호막(30)이, 반도체층(28)의 일부에 겹쳐지도록 형성된다. 채널 보호막(30)은, 예를 들어 SiNx 또는 SiO2 등에 의해 형성된다.
반도체층(28) 상에는, 이 반도체층(28)에 각각 겹쳐지도록 소스전극(25) 및 드레인 전극(29)이 형성된다. 이 소스전극(25) 및 드레인 전극(29) 사이에 상기 채널 보호막(30)이 배치된다.
그리고, 도 22 및 도 23에 나타내듯이, 반도체층(28) 전체가, 상기 소스전극(25) 및 드레인 전극(29)과, 채널 보호막(30)에 겹쳐진다. 즉, 도 1에 나타내듯이, 반도체층(28)은, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 어긋나지 않도록 형성된다. 또, 반도체층(28)의 일부 측면은, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30) 측면의 일부와 동일 평면을 구성한다.
그리고, 채널 보호막(30), 소스전극(25) 및 드레인 전극(29)를 피복하도록, 게이트 절연막(27)이 형성된다. 게이트 절연막(27)은 예를 들어 SiNx 및 SiO2 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 구성된다.
게이트 절연막(27)의 표면에는, 게이트 전극(26) 및 게이트 배선(22)이 형성된다. 게이트 전극(26) 및 게이트 배선(22)은, 예를 들어, Al, Cu, Mo 및 Ti 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 구성된다. 이렇게 하여, 이들 게이트 전극(26), 채널 보호막(30), 소스전극(25) 및 드레인 전극(29) 등은, 보호막인 층간 절연막(도시 생략)에 의해 피복된다. 층간 절연막은, 예를 들어 SiNx 등에 의해 형성된다.
-제조방법-
다음에, 상기 TFT(10) 및 액정표시장치(1)의 제조방법에 대해 설명한다.
액정표시장치(1)는, 상기 제 1 실시형태와 마찬가지로, 복수의 TFT(10) 등을 형성하여 제조한 TFT 기판(13)과, 공통전극 등을 형성한 대향전극(14)을, 액정층(15) 및 실링부재(16)를 개재하여 맞붙임으로써 액정표시패널(11)을 제조하고, 이 액정표시패널(11)에 백라이트 유닛(12)을 대향 배치시킴으로써 제조한다.
TFT(10)를 제조하는 경우에는, 제 1 공정에서, 채널 보호막(30)에 의해 일부가 피복된 섬형상의 산화물 반도체층(32)을 형성한다. 즉, 투명기판인 유리기판(21)의 전체에, 예를 들어 IGZO로 이루어진 산화물 반도체층(도시 생략)을, 스퍼터링법에 의해 50㎚ 정도의 두께로 형성한다. 계속해서, 상기 산화물 반도체층의 표면에, 예를 들어 SiO2로 이루어진 절연 재료층(도시 생략)을, CVD법에 의해 200㎚ 정도의 두께로 형성한다. 그 후, 상기 절연 재료층에 포토리소 그래피 공정 및 에칭 공정을 행함으로써, 소정 형상의 채널 보호막(30)을 형성한다. 채널 보호막(30)은, 예를 들어 직사각형으로 형성하고, 게이트 배선(22)이 형성되는 영역의 중앙부에 배치된다.
그 후, 도 24에 나타내듯이, 상기 산화물 반도체층에 포토리소 그래피 공정 및 에칭 공정을 행함으로써, 섬형상의 산화물 반도체층(32)을 형성한다. 산화물 반도체층(32)은, 예를 들어 직사각형으로 형성하고, 상기 채널 보호막(30)이 이 산화물 반도체층(32) 중앙부에 배치되도록 형성한다. 즉, 이 때, 산화물 반도체층(32)은, 채널 보호막(30) 주위에서 이 채널 보호막(30)으로부터 노출한다.
다음에, 제 2 공정에서는, 산화물 반도체층(32) 및 채널 보호막(30)을 피복하도록, 도전성 재료층(도시 생략)을 형성한다. 상기 도전성 재료층은, 예를 들어 100㎚ 정도 두께의 Ti층으로 이루어진 하층(도시 생략)과, 300㎚ 정도 두께의 Al층으로 이루어진 상층(도시 생략)을 적층하여 형성한다. 그리고, 상기 도전성 재료층은, 각각, 예를 들어 Al, Cu, Mo 및 Ti 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 형성하여도 된다.
그 후, 제 3 공정에서는, 도 24에 나타내듯이, 상기 도전성 재료층에 포토리소 그래피 공정 및 플라즈마 드라이 에칭공정을 행함으로써, 상기 도전성 재료층으로부터 소스배선(23), 소스전극(25) 및 드레인 전극(29)을 형성함으로써, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 상기 산화물 반도체층(32)의 일부를 노출시킨다.
그리고, 소스전극(25)과 드레인 전극(29)이 대향하는 방향에 직교하는 방향(즉, 도 24에서 상하방향)에서, 산화물 반도체층(32)의 폭이 소스전극(25) 및 드레인 전극(29)의 폭 및 채널 보호막(30)의 폭보다 커지도록, 상기 소스전극(25) 및 드레인 전극(29)을 형성한다.
산화물 반도체층(32)의 일부가 상기 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 노출하는 것은, 산화물 반도체층(32)과 소스전극(25) 및 드레인 전극(29)과의 중첩 마진으로서, 이 산화물 반도체층(32)을 미리 폭넓게 형성하기 때문이다. 그리고, 이 산화물 반도체층(32)의 노출부분은, 상기 플라즈마 드라이 에칭 공정에서 이 플라즈마 처리에 의한 환원작용에 의해 도전성을 갖게 된다.
다음에, 제 4 공정에서는, 도 22에도 나타내듯이, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 노출하는 산화물 반도체층(32)을 제거함으로써, 반도체층(28)을 형성한다.
산화물 반도체층(32)의 일부 제거는, 예를 들어 옥살산을 이용한 ? 에칭에 의해 행한다. 이에 따라, 반도체층(28)의 측면은, 소스전극(25), 드레인 전극(29) 및 채널 보호막(30) 측면의 일부와 동일 평면을 구성하도록 된다.
계속해서, 상기 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)을 피복하도록, 유리기판(21) 상에 예를 들어 SiO2막을 CVD법에 의해 350㎚ 정도의 두께로 성막함으로써, 게이트 절연막(27)을 형성한다. 게이트 절연막(27)은, SiO2막에 한정되지 않고, 예를 들어 SiNx (질화 실리콘) 및 SiO2 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막에 의해 형성하여도 된다.
다음에, 게이트 절연막(27) 표면에, 예를 들어 Mo로 이루어진 도전성 재료층(도시 않음)을 동일하게 형성하고, 이를 포토리소 그래피 공정 및 에칭 공정을 행함으로써, 도 22 및 도 23에 나타내듯이, 게이트 배선(22) 및 게이트 전극(26)을 형성한다. 게이트 전극(26)은, 반도체층(28)을 걸치도록 형성한다.
도전성 재료층은, Mo의 단층에 한정되지 않으며, 예를 들어 Al, Cu, Mo 및 Ti 등 중 1종으로 이루어진 단층 막 또는 복수종으로 이루어진 복수층 막이라도 된다.
그 후, 상기 반도체층(28), 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)을 피복하도록, SiNx를 CVD법에 의해 250㎚ 정도의 두께로 성막함으로써, 보호막인 층간 절연막(도시 생략)을 형성한다. 이렇게 하여 TFT(10)을 제조한다.
-제 3 실시형태의 효과-
따라서, 이 제 3 실시형태에 의하면, 탑 게이트형의 TFT(10)를 구성하는 반도체층(28)을 전자 이동도 등이 우수한 IGZO 등의 산화물 반도체에 의해 형성하면서도, 이 반도체층(28)을 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)으로부터 노출하지 않도록 이 소스전극(25), 드레인 전극(29) 및 채널 보호막(30)에 겹치도록 하므로, 반도체층(28)이 환원작용에 의해 산화물 반도체층(32)으로부터 변질한 도전성 부분을 갖지 않도록 하여, 누설전류의 발생을 대폭으로 억제할 수 있다.
≪그 밖의 실시형태≫
상기 실시형태에서는, 기판 상에 동일하게 형성한 산화물 반도체층(33)으로부터 소정 형상의 산화물 반도체층(32)을 형성하고, 이어서, 소스전극(25) 및 드레인 전극(29) 등을 형성한 후에 산화물 반도체층(32)의 일부를 제거하는 예에 대해 설명하였다. 그러나, 본 발명은 이에 한정되지 않으며, 기판 상에 동일하게 형성한 산화물 반도체층(33) 상에 소스전극(25) 및 드레인 전극(29) 등을 형성한 후에, 이 소스전극(25) 등을 마스크로서 산화물 반도체층(33)을 에칭 제거함으로써, 반도체층(28)을 형성하도록 하여도 된다. 이와 같이 하면, 산화물 반도체층(33)으로부터 직접 반도체층(28)을 형성할 수 있으므로, 공정 수를 대폭으로 저감하는 것이 가능해진다.
또, 상기 실시형태에서는, 반도체 장치의 예로서 TFT에 대해 설명하였으나, 본 발명은 이에 한정되지 않고, 상기 산화물 반도체로 이루어진 반도체층(28)을 갖는 예를 들어 TFD(박막 다이오드) 등의 다른 반도체 장치에 대해서도 마찬가지로 적용할 수 있다.
또한, 상기 실시형태에서는, 표지장치의 예로서 액정표시장치에 대해 설명하였으나, 본 발명은 이에 한정되지 않고, 예를 들어 유기 EL 표시장치 등 다른 표시장치에 대해서도 마찬가지로 적용할 수 있다.
또, 본 발명은 상기 제 1∼제 3 실시형태에 한정되는 것은 아니고, 본 발명에는, 이들 제 1∼제 3 실시형태를 적절히 조합한 구성이 포함된다.
이상 설명한 바와 같이, 본 발명은, 반도체 장치 및 그 제조방법 그리고 표시장치에 대해 유용하다.
1 : 액정표시장치 10 : TFT
11 : 액정표시패널 13 : TFT 기판
16 : 실링부재 21 : 유리기판
22 : 게이트 배선 23 : 소스배선
25 : 소스전극(전극부) 26 : 게이트 전극
27 : 게이트 절연막 28 : 반도체층
29 : 드레인 전극(전극부) 30 : 채널 보호막(절연막)
31 : 층간 절연막 32, 33 : 산화물 반도체층

Claims (11)

  1. 반도체층과, 이 반도체층에 각각 겹쳐지는 복수의 전극부와, 이 각 복수의 전극부끼리의 사이에 배치되어 상기 반도체층에 겹쳐지는 절연막을 구비한 반도체 장치를 제조하는 방법에 있어서,
    상기 절연막에 의해 일부가 피복된 섬형상의 산화물 반도체층을 형성하는 제 1 공정과,
    상기 산화물 반도체층 및 상기 절연막을 피복하도록 도전성(導電性) 재료층을 형성하는 제 2 공정과,
    포토리소 그래피 및 플라즈마 드라이 에칭에 의해 상기 도전성 재료층으로부터 상기 복수의 전극부를 형성함으로써, 이 복수의 전극부 및 상기 절연막으로부터 상기 산화물 반도체층의 일부를 노출시키는 제 3 공정과,
    상기 복수의 전극부 및 상기 절연막으로부터 노출하는 상기 산화물 반도체층을 제거함으로써, 상기 반도체층을 형성하는 제 4 공정을 갖고,
    상기 제 3 공정에서는, 상기 복수의 전극부끼리가 대향하는 방향으로 직교하는 방향에서, 상기 산화물 반도체층의 폭이 상기 전극부의 폭 및 상기 절연막의 폭보다 커지도록, 상기 복수의 전극부를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 전극부는, 소스전극 및 드레인 전극이고,
    상기 절연막은, 채널 보호막인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항 또는 제3항에 있어서,
    상기 산화물 반도체는, IGZO인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
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