WO2021240789A1 - 半導体装置および電力機器 - Google Patents

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和也 小西
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三菱電機株式会社
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    • H02P27/08—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters with pulse width modulation

Definitions

  • the present disclosure relates to semiconductor devices and power devices, and in particular, to an insulated gate type bipolar transistor (IGBT) and a power conversion device using the IGBT.
  • IGBT insulated gate type bipolar transistor
  • IGBTs have been widely used for home appliances such as air conditioners and refrigerators, which are becoming smaller and more power-saving, railway inverters, and motor control for industrial robots.
  • electric power equipment for example, a power conversion device
  • it is required to reduce the turn-off loss of the IGBT.
  • Patent Document 1 discloses an IGBT in which a p + type p-collector layer and a p - type p -collector layer are formed on the back surface side of the IGBT.
  • Patent Document 2 a p + type p-collector layer and a p - type p - collector layer are formed on the back surface side of the IGBT, and an n-type source is provided on the region provided with the p-collector layer.
  • An IGBT without a layer is disclosed.
  • the hole injection amount is suppressed and the hole injection is low. It will be possible to reduce the turn-off loss without impairing the ohmic performance.
  • the inventors of the present disclosure in the IGBT collector layer disclosed in the prior art have been formed, p-type collector layer and p - the difference between the hole injection amount from the collector layer, the surface of the p collector layer during the turn-off Since many holes are unevenly accumulated on the side, the hole current density increases, which causes the hole current to concentrate, and the hole discharge to the emitter electrode at the hole current concentration part is delayed, resulting in an increase in turn-off loss. I found it. In particular, this phenomenon becomes more remarkable as the pitch of the pattern in which the p-collector layer and the p -collector layer are arranged becomes larger. The inventor of the present disclosure has found that the above is the case.
  • p - collector layer is highly concentrated, p collector layer and p - to reduce the difference in hole injection amount from the collector layer leads to an increase in turn-off loss. It is necessary to improve the concentration of hole current on the surface side where holes are discharged so that low hole injection and low turn-off loss can be satisfied at the same time.
  • the conventional technique has a problem that the concentration of the Hall current cannot be reduced and the density distribution of the Hall current cannot be made uniform.
  • the present disclosure has been made to solve the above problems, a p collector layer and the p-type collector layer on the back side low concentration p - depending on the structure of the collector layer and a collector layer, p A semiconductor device capable of improving the concentration of Hall current on the surface side above the collector layer and a power device using this semiconductor device are obtained.
  • the semiconductor device includes a first conductive type buffer layer, a front surface region on the front surface side of the buffer layer, and a back surface region on the back surface side of the buffer layer, and the front surface region is formed on the buffer layer.
  • the collector layer has an emitter contact layer and an emitter electrode formed on the emitter contact layer, and a back surface region is formed under a second conductive type collector layer formed under the buffer layer and under the collector layer.
  • the collector layer has a first collector layer formed alternately and a second collector layer having an impurity concentration lower than the impurity concentration of the first collector layer, and the surface region has a first collector electrode. 1
  • the first surface region located above the collector layer and the second surface region located above the second collector layer are included, and the second surface region has a structure different from that of the first surface region, and in the first surface region.
  • a hole discharge promoting structure is formed, which is a structure that promotes the discharge of holes from the upper part of the first collector layer.
  • the electric power device according to the present disclosure includes the semiconductor device according to the present disclosure.
  • the first collector layer which is a p collector layer and the second collector layer which is a p- collector layer having an impurity concentration lower than the impurity concentration of the first collector layer are composed of the second collector layer. Since the hole discharge promoting structure is formed according to the structure of the conductive type collector layer, the hole above the first collector layer is compared with the case where the structure of the first surface region is the same as the structure of the second surface region. Emissions are promoted. As a result, it is possible to reduce the delay in hole discharge due to the concentration of the hole current above the first collector layer, and reduce the turn-off loss at the concentrated portion of the hole current. Since the electric power device according to the present disclosure includes the semiconductor device according to the present disclosure, it is possible to improve the loss reduction.
  • FIG. It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is a top view which shows the layout pattern example of the collector layer and the hole emission promotion structure of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is a top view which shows the layout pattern example of the collector layer and the hole emission promotion structure of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is a top view which shows the layout pattern example of the collector layer and the hole emission promotion structure of the semiconductor device which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the structure of the semiconductor device which concerns on the modification of Embodiment 1.
  • FIG. 3 is a block diagram schematically showing a configuration of a power conversion system to which the power conversion device according to the fifth embodiment is applied.
  • Embodiment 1 In the following description, regarding the conductive type of impurities, the n-type is defined as “first conductive type” and the p-type is defined as “second conductive type”, but these conductive types may be interchanged with each other.
  • FIG. 1 is a cross-sectional perspective view showing a part of the semiconductor device 100 according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a part of the semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 is an IGBT.
  • the semiconductor device 100 has a first conductive type buffer layer 14, a front surface region 10a on the front surface side of the buffer layer 14, and a back surface region 10b on the back surface side of the buffer layer 14.
  • the surface region 10a is formed on the first conductive type drift layer 12 formed on the buffer layer 14, the second conductive type base layer 22 formed on the drift layer 12, and the base layer 22.
  • the first conductive type source layer 18 and the second conductive type contact layer 20 adjacent to each other are formed so as to penetrate the source layer 18, the contact layer 20 and the base layer 22 and reach the drift layer 12, and are spaced from each other. It has a plurality of trench gates 90 formed on the source layer 18 and the contact layer 20, an emitter contact layer 44 formed on the source layer 18 and the contact layer 20, and an emitter electrode 46 formed on the emitter contact layer 44.
  • the back surface region 10b has a second conductive type collector layer 11 formed under the buffer layer 14, and a collector electrode 40 formed under the collector layer 11.
  • the collector layer 11 has a first collector layer P1 formed alternately and a second collector layer P2 having an impurity concentration lower than the impurity concentration of the first collector layer P1.
  • the first conductive type buffer layer 14 is an n type buffer layer.
  • the first conductive type drift layer 12 is an n ⁇ type drift layer.
  • the second conductive type base layer 22 is a P type base layer.
  • the first conductive type source layer 18 is an n + type source layer.
  • the second conductive type contact layer 20 is a p + type contact layer.
  • the first collector layer P1 is a p-type p-collector layer
  • the second collector layer P2 is a p - type p - collector layer. ..
  • the n + type impurities are contained in a higher concentration than the n type, and the n type impurities are contained in a higher concentration than the n ⁇ type.
  • the p + type impurities are contained in a higher concentration than the p type, and the p type impurities are contained in a higher concentration than the p ⁇ type.
  • the x direction is the extending direction of the trench gate 90.
  • the z direction orthogonal to the x direction is the arrangement direction of the trench gates 90 orthogonal to the extension direction of the trench gate 90.
  • the y direction orthogonal to the x direction and the z direction is the stacking direction of the semiconductor device 100.
  • FIG. 2 is a cross-sectional view of the semiconductor device 100 in the yz direction perpendicular to the x direction, which is the stretching direction of the trench gate 90.
  • the positive direction in the y direction of FIG. 1 will be referred to as an upward direction and a front surface side direction, and the negative direction will be described as a downward direction and a back surface side direction.
  • the trench gate 90 is formed with a striped trench groove that penetrates the source layer 18 and the base layer 22 and reaches the drift layer 12. It is formed by forming an insulating film 26 on the inner wall surface and then embedding it with a conductor 28.
  • an interlayer insulating film 42 is formed on the contact layer 20 and the source layer 18.
  • the emitter contact layer 44 is formed in the opening provided in the interlayer insulating film 42 and comes into contact with the contact layer 20 and the source layer 18.
  • the emitter electrode 46 in contact with the emitter contact layer 44 is formed on the interlayer insulating film 42.
  • the interlayer insulating film 42, the emitter contact layer 44, and the emitter electrode 46 extend to the dotted line 46a in the negative direction in the x direction with the same structure.
  • the trench gate 90, the contact layer 20, and the source layer 18 In order to explain the structure, the part shown by the dotted line 46a is not shown. That is, the emitter contact layer 44 is in contact with the emitter electrode 46 above it, and the contact layer 20 and the source layer 18 are in contact with the emitter contact layer 44 below.
  • the surface region above the first collector layer P1 is compared with the second collector layer P2. Since many holes are unevenly accumulated in 10a, the hole current tends to be concentrated. Therefore, the hole discharge to the emitter electrode on the surface side is delayed due to the concentration of the hole current above the first collector layer P1, and the turn-off loss may increase.
  • the surface region 10a has a first surface region 1a located above the first collector layer P1 and a second surface region 1b located above the second collector layer P2.
  • the second surface region 1b has a structure different from that of the first surface region 1a in the surface region 10a.
  • the hole discharge is a structure in which the discharge of holes from the upper part of the first collector layer P1 is promoted as compared with the case where the structure of the first surface region 1a is the same as the structure of the second surface region 1b.
  • the facilitating structure 110 is formed.
  • the hole discharge promoting structure for promoting hole discharge in the present disclosure is a hole discharge promoting structure above the first collector layer P1 as compared with the case where the structure of the first surface region 1a is the same as the structure of the second surface region 1b. This means a structure that accelerates and reduces the delay in hole discharge due to the high density of hole current above the first collector layer P1.
  • a first conductive type first carrier storage layer 24a having a higher impurity concentration than the drift layer 12 is formed between the drift layer 12 and the base layer 22 in the second surface region 1b.
  • the structure is such that the first carrier storage layer 24a having a higher impurity concentration than the drift layer 12 is not formed between the drift layer 12 and the base layer 22 in the first surface region 1a.
  • the trench gate 90 in the first surface region 1a penetrates the source layer 18, the contact layer 20, and the base layer 22 and reaches the drift layer 12.
  • the trench gate 90 in the second surface region 1b penetrates the source layer 18, the contact layer 20, the base layer 22, and the first carrier storage layer 24a, and reaches the drift layer 12.
  • the carrier accumulation layer acts as a barrier for holes and has the effect of accumulating holes.
  • the hole emission promotion structure 110 in the semiconductor device 100 according to the first embodiment has a structure utilizing the hole barrier effect of the first carrier storage layer 24a.
  • the first carrier storage layer 24a is configured to suppress the discharge of holes in the second surface region 1b.
  • the first carrier storage layer 24a is not provided between the drift layer 12 and the base layer 22, and the discharge of holes is not suppressed. That is, the hole discharge promoting structure 110 formed in the first surface region 1a has a hole above the first collector layer P1 as compared with the case where the structure of the first surface region 1a is the same as the structure of the second surface region 1b.
  • the impurity concentration of the first collector layer P1 may be higher than that of the second collector layer P2, and is, for example, 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the impurity concentration of the second collector layer P2 may be lower than that of the first collector layer P1, and is, for example, 1 ⁇ 10 15 cm -3 or more and 5 ⁇ 10 17 cm -3 or less.
  • the pitch L0 of the pattern in which the first collector layer P1 and the second collector layer P2 are arranged which is the sum of the width L1 of the first collector layer P1 and the width L2 of the second collector layer P2, is, for example, 5 ⁇ m. That is all.
  • the concentration of the hole current above the first collector layer P1 which is the subject of the present disclosure the larger the pitch L0, the more likely the hole current is concentrated on the surface side on the first collector layer P1.
  • L0 it is preferably 20 ⁇ m or more.
  • L1 which is the ratio of the width L1 of the first collector layer P1 to the width L2 of the second collector layer P2, the larger L2 is with respect to L1, the more the hole injection amount can be suppressed and the turn-off loss can be reduced. It is desirable that L2 is larger than that of L2.
  • L1: L2 is 0.4: 0.6 or more, and preferably L1: L2 is 0.1: 0.9 or more.
  • FIGS. 3, 4, and 5 are plan views in the xz direction along the stretching direction of the trench gate 90 of the semiconductor device, and have a hole emission promoting structure corresponding to the collector layer and the collector layer in the semiconductor device according to the present disclosure.
  • An example of the layout pattern of is shown.
  • the x direction is the stretching direction of the trench gate 90 shown in FIG.
  • the z-direction is the arrangement direction of the trench gates 90 orthogonal to the extending direction of the trench gate 90.
  • FIG. 3A is a plan view in the xz direction at the position of the broken line AA shown in FIG. 2, and shows a layout pattern of the first collector layer P1 and the second collector layer P2 in the collector layer 11a.
  • FIG. 3B is a plan view in the xz direction at the position of the broken line BB shown in FIG. 2, and is a hole provided between the drift layer 12 and the base layer 22 corresponding to the layout of the collector layer 11a.
  • the layout pattern of the discharge promotion structure 110a is shown.
  • the first collector layer P1 and the second collector layer P2 are alternately formed in the z direction.
  • the pitch L0 of the pattern in which the first collector layer P1 and the second collector layer P2 are arranged in the collector layer 11a is the width L1 of the first collector layer P1 and the second collector layer P2 in the z direction shown in FIG. It is the length including the width L2 of.
  • the first carrier storage layer 24a is formed in the second surface region 1b above the second collector layer P2, whereas the hole discharge promotion structure 110a of the first collector layer P1 is formed. In the upper first surface region 1a, the first carrier storage layer 24a is not formed. That is, in the plane at the position BB shown in FIG. 3B, the first carrier storage layer 24a is located at the position corresponding to the second collector layer P2, and the drift layer 12 is located at the position corresponding to the first collector layer P1. Will be.
  • FIG. 4A is a plan view at the position of the broken line AA shown in FIG. 2, and shows a layout pattern of the first collector layer P1 and the second collector layer P2 in the collector layer 11b.
  • FIG. 4B is a plan view in the xz direction at the position of the broken line BB shown in FIG. 2, and is a hole provided between the drift layer 12 and the base layer 22 corresponding to the layout of the collector layer 11b.
  • the layout pattern of the discharge promotion structure 110b is shown.
  • the collector layer 11b is a pattern in which the first collector layer P1 and the second collector layer P2 are alternately formed in the x direction.
  • the pitch L0 of the pattern in which the first collector layer P1 and the second collector layer P2 are arranged in the collector layer 11b is the width L1 of the first collector layer P1 and the second collector layer P2 in the x direction shown in FIG. It is the length including the width L2 of.
  • the first carrier storage layer 24a is formed in the second surface region 1b above the second collector layer P2, whereas the hole discharge promotion structure 110b has a first collector layer P1.
  • the first carrier storage layer 24a is not formed. That is, on the plane at the position BB shown in FIG. 4B, the first carrier storage layer 24a is located at the position corresponding to the second collector layer P2, and the drift layer 12 is located at the position corresponding to the first collector layer P1. Will be.
  • FIG. 5A is a plan view at the position of the broken line AA shown in FIG. 2, and shows a layout pattern of the first collector layer P1 and the second collector layer P2 in the collector layer 11c.
  • FIG. 5B is a plan view in the xz direction at the position of the broken line BB shown in FIG. 2, and is a hole provided between the drift layer 12 and the base layer 22 corresponding to the layout of the collector layer 11c.
  • the discharge promotion structure 110c is shown.
  • the collector layer 11c has a first collector region 51a and a second collector region 51b formed alternately in the z direction.
  • the first collector region 51a is a region in which the first collector layer P1 and the second collector layer P2 are alternately formed in the x direction.
  • the second collector region 51b is a region in which the first collector layer P1 is not formed and only the second collector layer P2 is formed.
  • the pitch L0 of the pattern in which the first collector layer P1 and the second collector layer P2 are arranged is the width L1 of the first collector layer P1 in the first collector region 51a in the z direction shown in FIG. It is the total length of the width L2 of the second collector layer P2 in the second collector region 51b.
  • FIG. 5 (b) shows the first surface region 1a and the second surface region 1b in the plane at the BB position corresponding to FIG. 5 (a).
  • the first carrier storage layer 24a is formed in the second surface region 1b above the second collector layer P2, whereas the hole discharge promotion structure 110c of the first collector layer P1 is formed.
  • the first carrier storage layer 24a is not formed.
  • the first surface region 1a and the second surface region 1b alternate in the x direction at the position corresponding to the first collector region 51a.
  • the second surface region 1b is located at the position corresponding to the second collector region 51b. That is, above the first collector region 51a, the drift layer 12 and the first carrier storage layer 24a are alternately formed in the x direction. Above the second collector region 51b where only the second collector layer P2 is formed, only the first carrier storage layer 24a is formed.
  • a first conductive type semiconductor substrate is prepared.
  • an oxide film is formed as a mask on the upper surface of the semiconductor substrate, and a resist pattern is formed on the oxide film by a photoengraving method.
  • the oxide film is etched using the resist pattern as a mask.
  • the resist pattern is removed.
  • a mask is used to inject phosphorus (P) ions to form a first conductive type carrier storage layer.
  • the mask is removed, the mask is made again, and boron (B) ions are injected.
  • the injected phosphorus and boron are diffused by a drive.
  • the first conductive type first carrier storage layer 24a and the second conductive type base layer 22 are formed.
  • the impurity concentration of the first carrier storage layer 24a may be higher than that of the drift layer 12 and lower than that of the base layer 22. For example, 1 ⁇ 10 15 to 1 ⁇ 10 16 cm -3 .
  • the diffusion depth of the first carrier storage layer 24a is, for example, 1.0 to 3.0 ⁇ m.
  • the surface concentration of the second conductive type base layer 22 is, for example, 1 ⁇ 10 17 to 1 ⁇ 10 18 cm -3 , and the diffusion depth is, for example, 0.5 to 2.0 ⁇ m.
  • the first conductive type source layer 18 is formed on the second conductive type base layer 22.
  • the impurity concentration of the source layer 18 is, for example, 5 ⁇ 10 18 to 5 ⁇ 10 19 cm -3
  • the diffusion depth is, for example, 0.5 ⁇ m.
  • the trench gate 90 uses a mask made of an oxide film patterned so as to be connected to the gate electrode, and a trench is formed through the base layer 22 and the first carrier storage layer 24a by dry etching.
  • the trench has a depth of 4.0 to 8.0 ⁇ m and a width of 0.5 to 2.0 ⁇ m.
  • the oxide film mask is removed to form an insulating film 26 which is an oxide film covering the side wall of the trench.
  • the trench covered with the insulating film 26 is filled with a conductor 28 such as polysilicon.
  • an interlayer insulating film 42 made of an oxide film or the like for insulating the conductor 28 in the trench is formed.
  • the film thickness of the interlayer insulating film 42 is, for example, 0.5 to 3.0 ⁇ m.
  • the emitter contact layer 44 is formed by using a mask made of an oxide film.
  • the emitter electrode 46 is formed.
  • the material of the emitter electrode 46 is, for example, aluminum or aluminum silicon.
  • the film thickness of the emitter electrode 46 is, for example, 0.5 to 5.0 ⁇ m.
  • a gate electrode 50 insulated from the emitter electrode 46 is formed.
  • FIG. 6 shows the configuration of the semiconductor device 101 according to the first modification of the first embodiment, and is a cross-sectional view of the semiconductor device 101 in the yz direction perpendicular to the stretching direction of the trench gate 90.
  • the second surface region 1b located above the second collector layer P2 is above the first collector layer P1. It has a structure different from that of the first surface region 1a in which it is located.
  • a hole emission promoting structure 111 is formed in order to improve the concentration of the hole current in the first surface region 1a.
  • a first conductive type first carrier storage layer 24a having a higher impurity concentration than the drift layer 12 is formed between the drift layer 12 and the base layer 22 in the second surface region 1b.
  • a first conductive type second carrier storage layer 24b having an impurity concentration lower than that of the first carrier storage layer 24a and higher than that of the drift layer 12 is formed between the drift layer 12 and the base layer 22 in the first surface region 1a. It becomes a structure.
  • the first carrier storage layer 24a in the second surface region 1b Compared with the second carrier storage layer 24b in the first surface region 1a, the first carrier storage layer 24a in the second surface region 1b accumulates holes and suppresses the discharge of holes. That is, the hole emission promoting structure 111 formed in the first surface region 1a of the semiconductor device 101 has the same structure of the first surface region 1a as the structure of the second surface region 1b, similarly to the hole emission promoting structure 110. Compared with the case, the structure is such that the discharge of holes above the first collector layer P1 is promoted and the delay of hole discharge is improved.
  • FIG. 7 shows the configuration of the semiconductor device 102 according to the second modification of the first embodiment, and is a cross-sectional view of the semiconductor device 102 in the yz direction perpendicular to the stretching direction of the trench gate 90.
  • the second surface region 1b located above the second collector layer P2 is above the first collector layer P1. It has a structure different from that of the first surface region 1a in which it is located.
  • a hole emission promoting structure 112 is formed in order to improve the concentration of the hole current in the first surface region 1a.
  • a first conductive type first carrier storage layer 24a having a higher impurity concentration than the drift layer 12 is formed between the drift layer 12 and the base layer 22 in the second surface region 1b.
  • the structure is such that a deep base layer 22b having a depth deeper than that of the base layer 22 on the drift layer 12 in the second surface region 1b is formed on the drift layer 12 in the first surface region 1a.
  • the formation of the deep base layer 22b in the first surface region 1a promotes hole discharge.
  • the first carrier storage layer 24a in the second surface region 1b has the effect of accumulating holes and suppressing the discharge of holes. That is, the hole emission promoting structure 112 formed in the first surface region 1a of the semiconductor device 102 makes the structure of the first surface region 1a the same as the structure of the second surface region 1b, similarly to the hole emission promoting structure 110. Compared with the case, the structure is such that the discharge of holes above the first collector layer P1 is promoted and the delay of hole discharge is improved.
  • the hole emission promoting structure for improving the concentration of the hole current in the first surface region 1a drifts between the drift layer 12 and the base layer 22 in the second surface region 1b. While the first carrier storage layer 24a having a higher impurity concentration than the layer 12 is formed, the first carrier storage layer 24a is formed between the drift layer 12 and the base layer 22 in the first surface region 1a. It will be a structure that does not have. Therefore, as compared with the case where the structure of the first surface region 1a is the same as the structure of the second surface region 1b, the discharge of the hole above the first collector layer P1 is promoted. As a result, it is possible to reduce the delay of hole discharge due to the concentration of the hole current above the first collector layer P1 and reduce the turn-off loss at the concentrated portion of the hole current.
  • Embodiment 2 In the second embodiment, the same reference numerals are used for the same components as those in the first embodiment of the present disclosure, and the description of the same or corresponding portions will be omitted.
  • the semiconductor device 200 according to the second embodiment and the semiconductor device 201 according to a modification of the second embodiment will be described with reference to the drawings.
  • FIG. 8 shows the configuration of the semiconductor device 200 according to the second embodiment, and is a cross-sectional view of the semiconductor device 200 in the yz direction perpendicular to the stretching direction of the trench gate 90.
  • both the first surface region 1a and the second surface region 1b have a higher impurity concentration than the drift layer 12 between the drift layer 12 and the base layer 22.
  • a conductive type carrier storage layer 24 is formed.
  • the structure of the first surface region 1a is the same as the structure of the second surface region 1b, as compared with the case where the structure is from the upper part of the first collector layer P1.
  • a hole discharge promotion structure 210 which is a structure that promotes the discharge of holes, is formed.
  • the first trench pitch L3 which is the spacing between the trench gates 90 in the first surface region 1a
  • the second trench pitch L4 which is the spacing between the trench gates 90 in the second surface region 1b. It has a large structure.
  • the second trench pitch L4 above the second collector layer P2 is 1, the ratio of the second trench pitch L4 above the first collector layer P1 is 2 to 3.
  • the hole discharge promoting structure 210 promotes the discharge of holes above the first collector layer P1 and delays the hole discharge as compared with the case where the structure of the first surface region 1a is the same as the structure of the second surface region 1b. It will be a structure to improve.
  • FIG. 9 shows the configuration of the semiconductor device 201 according to the modified example of the second embodiment, and is a cross-sectional view of the semiconductor device 201 in the yz direction perpendicular to the stretching direction of the trench gate 90.
  • both the first collector layer P1 and the second collector layer P2 have a higher impurity concentration than the drift layer 12 between the upper drift layer 12 and the base layer 22.
  • the first conductive type carrier storage layer 24 is formed.
  • the hole discharge promoting structure 211 formed in the first surface region 1a of the semiconductor device 201 according to the modified example of the second embodiment has a first trench pitch which is an interval between trench gates 90 above the first collector layer P1.
  • the first trench pitch is formed larger than the second trench pitch, which is the distance between the trench gates 90 above the second collector layer P2, and the first trench pitch is in the direction from the first collector layer P1 to the second collector layer P2.
  • the structure becomes narrower in stages. That is, the relationship between the first trench pitch L5 and the first trench pitch L6, which are the first trench pitches on the first collector layer P1 side, and the second trench pitch L7 on the second collector layer P2 side is L5>L6> L7. become.
  • the hole discharge promotion structure 211 has the same structure as the hole discharge promotion structure 210, that is, the structure of the first surface region 1a is the structure of the second surface region 1b. Compared to the case where they are the same, the structure is such that the discharge of holes above the first collector layer P1 is promoted and the delay of hole discharge is improved. Further, since the density of the Hall current tends to decrease stepwise in the direction from the first collector layer P1 to the second collector layer P2, the density of the hole current tends to decrease stepwise in the direction from the first collector layer P1 to the second collector layer P2. 1 The non-uniformity of the hole current density distribution can be improved by the structure in which the trench pitch is gradually narrowed.
  • the hole discharge promotion structure 210 or the hole discharge promotion structure 211 provided in the first surface region 1a is provided above the first collector layer P1 as in the first embodiment. It is possible to reduce the delay of hole discharge due to the concentration of hall currents and reduce the turn-off loss at the concentrated part of hall currents.
  • Embodiment 3 the same reference numerals are used for the same components as those in the first embodiment of the present disclosure, and the description of the same or corresponding portions will be omitted.
  • the semiconductor device 300 according to the third embodiment will be described with reference to the drawings.
  • FIG. 10 shows the configuration of the semiconductor device 300 according to the third embodiment, and is a cross-sectional view of the semiconductor device 300 in the yz direction perpendicular to the stretching direction of the trench gate 90.
  • both the first surface region 1a and the second surface region 1b are impurities from the drift layer 12 between the drift layer 12 and the base layer 22.
  • a first conductive type carrier storage layer 24 having a high concentration is formed.
  • the structure of the first surface region 1a is the same as the structure of the second surface region 1b, as compared with the case where the structure is from the upper part of the first collector layer P1.
  • the hole discharge promotion structure 310 which is a structure that promotes the discharge of holes, is formed.
  • the hole discharge promoting structure 310 has a second conductive type bottom layer 95 formed on the bottom of the trench gate 90 above the first collector layer P1 and a second conductive type side wall layer 99 formed on the side wall of the trench gate 90.
  • the trench gate 90 in the second surface region 1b has a structure in which the second conductive type bottom layer and the second conductive type side wall layer are not formed.
  • the bottom layer 95 is connected to the base layer 22 between the trench gates 90 via the side wall layer 99, and is connected to the emitter electrode 46 via the base layer 22. Holes are also discharged to the emitter electrode 46 through the bottom layer 95 at the bottom of the trench gate 90 in the first surface region 1a.
  • the hole discharge promotion structure 310 increases the discharge paths of holes above the first collector layer P1 so that the structure of the first surface region 1a is the same as the structure of the second surface region 1b, as compared with the case where the first collector layer P1 It will be a structure that promotes the discharge of the hole above the hole and improves the delay of the hole discharge.
  • the hole emission promotion structure 310 provided in the first surface region 1a causes the hole due to the concentration of the hole current above the first collector layer P1 as in the first embodiment. It is possible to reduce the delay of discharge and reduce the turn-off loss at the concentrated portion of the hall current.
  • Embodiment 4 the same reference numerals are used for the same components as those in the first embodiment of the present disclosure, and the description of the same or corresponding portions will be omitted.
  • the semiconductor device 400 according to the fourth embodiment will be described with reference to the drawings.
  • FIG. 11 shows the configuration of the semiconductor device 400 according to the second embodiment, and is a cross-sectional view of the semiconductor device 400 in the yz direction perpendicular to the stretching direction of the trench gate 90.
  • both the first surface region 1a and the second surface region 1b are impurities from the drift layer 12 between the drift layer 12 and the base layer 22.
  • a first conductive type carrier storage layer 24 having a high concentration is formed.
  • the structure of the first surface region 1a is the same as the structure of the second surface region 1b, as compared with the case where the structure is from the upper part of the first collector layer P1.
  • the hole discharge promotion structure 410 which is a structure that promotes the discharge of holes, is formed.
  • the hole emission promoting structure 410 has a structure in which the number of emitter contact layers 44 in the first surface region 1a is larger than the number of emitter contact layers 44 in the second surface region 1b.
  • the hole discharge promoting structure 410 increases the number of emitter contact layers 44, which are hole discharge paths in the first surface region 1a, as compared with the second surface region 1b, and the structure of the first surface region 1a is changed to that of the second surface region 1b. Compared with the case where the structure is the same, the structure is such that the discharge of holes above the first collector layer P1 is promoted and the delay of hole discharge is improved.
  • the emitter contact layer 44 on the second collector layer P2 is not only arranged by thinning out in the arrangement direction of the trench gates 90 in the z direction, but also in the x direction perpendicular to the paper surface.
  • the trench gate 90 (not shown) may be thinned out in the extending direction.
  • the hole emission promoting structure 410 provided in the surface region 10a causes the hole emission due to the concentration of the hole current above the first collector layer P1 as in the first embodiment.
  • the delay can be reduced and the turn-off loss at the concentrated portion of the hall current can be reduced.
  • the semiconductor device according to any one of the above-described first to fourth embodiments is applied to a power conversion device which is a power device for high frequency applications.
  • the present disclosure is not limited to a specific power conversion device, the case where the present disclosure is applied to a three-phase inverter will be described below as the fifth embodiment.
  • the semiconductor device according to any one of the first to fourth embodiments is applied to the power conversion device as described above, the semiconductor device is provided with the hole emission promotion structure provided for the semiconductor device according to any one of the first to fourth embodiments. It is possible to reduce the delay of hole discharge due to the non-uniformity of the density distribution of the hole current in, and reduce the turn-off loss at the concentrated portion of the hole current.
  • FIG. 12 is a block diagram schematically showing the configuration of a power conversion system to which the power conversion device 2000 according to the fifth embodiment is applied.
  • the power conversion system has a power supply 1000, a power conversion device 2000, and a load 3000.
  • the power supply 1000 is a DC power supply, and supplies DC power to the power converter 2000.
  • the power supply 1000 can be configured with various things, for example, it can be configured with a DC system, a solar cell, a storage battery, or it can be configured with a rectifier circuit or an AC / DC converter connected to an AC system. May be good.
  • the power supply 1000 may be configured by a DC / DC converter that converts the DC power output from the DC system into a predetermined power.
  • the power conversion device 2000 is a three-phase inverter connected between the power supply 1000 and the load 3000, converts the DC power supplied from the power supply 1000 into AC power, and supplies the AC power to the load 3000. As shown in FIG. 12, the power conversion device 2000 converts the input DC power into AC power and outputs the main conversion circuit 2001, and drives the main conversion circuit 2001 to output a drive signal for driving each switching element. It has a circuit 2002 and a control circuit 2003 that outputs a control signal for controlling the drive circuit 2002 to the drive circuit 2002.
  • the load 3000 is a three-phase electric motor driven by AC power supplied from the power converter 2000.
  • the load 3000 is not limited to a specific application, and is an electric motor mounted on various electric devices, and is used as an electric motor for, for example, a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 2001 has a switching element and a freewheeling diode (not shown), and by switching the switching element, the DC power supplied from the power supply 1000 is converted into AC power and supplied to the load 3000. ..
  • the main conversion circuit 2001 according to the fifth embodiment is a two-level three-phase full bridge circuit, and has six switching elements and their respective switching elements. It may consist of six freewheeling diodes antiparalleled to.
  • the semiconductor device according to any one of the above-described embodiments 1 to 4 is applied to at least one of each switching element and each freewheeling diode of the main conversion circuit 2001.
  • the six switching elements are connected in series for each of the two switching elements to form an upper and lower arm, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit. Then, the output terminals of each upper and lower arm, that is, the three output terminals of the main conversion circuit 2001 are connected to the load 3000.
  • the drive circuit 2002 generates a drive signal for driving the switching element of the main conversion circuit 2001, and supplies the drive signal to the control electrode of the switching element of the main conversion circuit 2001. Specifically, according to the control signal from the control circuit 2003 described later, a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
  • the drive signal is a voltage signal (on signal) larger than the threshold voltage of the switching element, and when the switching element is kept off, the drive signal is a voltage smaller than the threshold voltage of the switching element. It is a signal (off signal).
  • the control circuit 2003 controls the switching element of the main conversion circuit 2001 so that the desired power is supplied to the load 3000.
  • the on-time which is the time when each switching element of the main conversion circuit 2001 should be in the on-state, is calculated based on the electric power to be supplied to the load 3000.
  • the main conversion circuit 2001 can be controlled by pulse width modulation (PWM) control that modulates the on-time of the switching element according to the voltage to be output.
  • PWM pulse width modulation
  • a control signal is output as a control command to the drive circuit 2002 so that an on signal is output to the switching element that should be turned on at each time point and an off signal is output to the switching element that should be turned off.
  • the drive circuit 2002 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element according to this control signal.
  • the semiconductor device according to any one of the first to fourth embodiments can be applied as the freewheeling diode of the main conversion circuit 2001.
  • the turn-off loss of the semiconductor device can be reduced by the configuration shown in the first to fourth embodiments. This makes it possible to improve the loss reduction of the power converter.
  • the present disclosure is not limited to this, and can be applied to various power conversion devices.
  • the power converter may be multi-level, such as 3 levels.
  • the present disclosure may be applied to a single-phase inverter.
  • the present disclosure can be applied to a DC / DC converter or an AC / DC converter.
  • the power conversion device to which the present disclosure is applied is not limited to the case where the load is an electric motor, for example, a discharge machine, a laser machine, an induction heating cooker, or a non-contact power supply system. It can also be used as a power supply device for power generation systems, and can also be used as a power conditioner for a photovoltaic power generation system, a power storage system, or the like.
  • the effects of the present disclosure may be further enhanced by appropriately combining the features of the semiconductor devices according to the above embodiments 1 to 4. It is possible to combine it with another known technique, and it is also possible to omit or change a part of the configuration without departing from the gist of the present disclosure.

Abstract

表面側のホール電流の集中を低減できる半導体装置を提供する。　本開示に係る半導体装置（１００）は、第１導電型のバッファ層（１４）と、バッファ層（１４）より表面側の表面領域（１０ａ）と、バッファ層（１４）より裏面側の裏面領域（１０ｂ）とを備え、裏面領域（１０ｂ）に形成された第２導電型のコレクタ層（１１）は、交互に形成された第１コレクタ層（Ｐ１）と、第１コレクタ層（Ｐ１）の不純物濃度より低濃度の第２コレクタ層（Ｐ２）とを有し、表面領域（１０ａ）は、第１コレクタ層（Ｐ１）の上方に位置する第１表面領域（１ａ）と第２コレクタ層（Ｐ２）の上方に位置する第２表面領域（１ｂ）を含み、第１表面領域（１ａ）において、第１表面領域（１ａ）の構造を第２表面領域（１ｂ）の構造と同一とする場合に比べ、第１コレクタ層（Ｐ１）の上部からのホールの排出が促進されるホール排出促進構造（１１０）が形成されている。

Description

半導体装置および電力機器
　本開示は、半導体装置および電力機器に関し、特に、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）およびこのＩＧＢＴを用いた電力変換装置に関するものである。
　近年、省電力化と小型化が進むエアコン及び冷蔵庫などの家電機器、鉄道のインバータ並びに産業用ロボットのモーター制御等に、ＩＧＢＴが幅広く用いられている。特に高周波用途向けの電力機器（例えば電力変換装置）を低損失化するために、ＩＧＢＴのターンオフ損失を低減することが求められている。
　ＩＧＢＴのターンオフ損失の低減には、裏面のｐコレクタ層の濃度を低くし、裏面側からのホール注入量を下げることが好適である。しかし、ｐコレクタ層の濃度を低く過ぎてしまうと裏面電極のオーミック性能を損ない、ターンオフ損失が大幅に増加してしまう。
このため、例えば、特許文献１には、ＩＧＢＴの裏面側に、ｐ＋型のｐコレクタ層とｐ－型のｐ－コレクタ層が形成されたＩＧＢＴが開示されている。
　また、特許文献２には、ＩＧＢＴの裏面側に、ｐ＋型のｐコレクタ層とｐ－型のｐ－コレクタ層を形成し、ｐコレクタ層が設けられた領域上には、ｎ型のソース層が設けられていないＩＧＢＴが開示されている。
　特許文献１と特許文献２に開示された裏面側にｐコレクタ層とｐコレクタ層より低濃度のｐ－コレクタ層を有するコレクタ層が形成されたＩＧＢＴにより、ホール注入量を抑制してホール低注入化し、オーミック性能を損なうことなくターンオフ損失を低減できるようになる。
特許第４５６６４７０号公報 特開２０１８－４９８６６号公報
　しかしながら、本開示の発明者は、先行文献に開示されたコレクタ層が形成されたＩＧＢＴにおいて、ｐコレクタ層とｐ－コレクタ層からのホール注入量の差により、ターンオフ時においてｐコレクタ層上の表面側にホールが偏って多く蓄積されるため、ホール電流の密度が高くなるホール電流の集中が発生し、ホール電流の集中部でのエミッタ電極へのホール排出が遅れるためターンオフ損失が増加する現象を見出した。特に、この現象はｐコレクタ層とｐ－コレクタ層とが配置されたパターンのピッチが大きくなるほど顕著であり、例えば耐圧１２００Ｖの品種ではピッチ２０μｍ以上で発生しやすく、影響が顕著に表れるのは５０μｍ以上であることを、本開示の発明者は見出した。
　一方、ｐ－コレクタ層を高濃度化させ、ｐコレクタ層とｐ－コレクタ層からのホール注入量の差を小さくすることは、ターンオフ損失の増加を招く。
　ホール低注入化と低ターンオフ損失化を同時に満たすことができるよう、ホールが排出される表面側でのホール電流の集中を改善する必要がある。従来の技術ではホール電流の集中を低減してホール電流の密度分布を均一化することができないという課題があった。
　本開示は、上記のような課題を解決するためになされたものであり、裏面側にｐコレクタ層とｐコレクタ層より低濃度なｐ－コレクタ層とを有するコレクタ層の構造に応じて、ｐコレクタ層の上方の表面側でのホール電流の集中を改善できる半導体装置と、この半導体装置を用いた電力機器とを得るものである。
　本開示に係る半導体装置は、第１導電型のバッファ層と、バッファ層より表面側の表面領域と、バッファ層より裏面側の裏面領域とを備え、表面領域は、バッファ層の上に形成された第１導電型のドリフト層と、ドリフト層の上に形成された第２導電型のベース層と、ベース層の上に形成され、互いに隣接する第１導電型のソース層および第２導電型のコンタクト層と、ソース層およびコンタクト層とベース層とを貫通してドリフト層に達するように形成され、互いに間隔をあけて延伸する複数のトレンチゲートと、ソース層およびコンタクト層の上に形成されたエミッタコンタクト層と、エミッタコンタクト層の上に形成されたエミッタ電極とを有し、裏面領域は、バッファ層の下に形成された第２導電型のコレクタ層と、コレクタ層の下に形成されたコレクタ電極とを有し、コレクタ層は、交互に形成された第１コレクタ層と、第１コレクタ層の不純物濃度より低い不純物濃度を有する第２コレクタ層とを有し、表面領域は、第１コレクタ層の上方に位置する第１表面領域と第２コレクタ層の上方に位置する第２表面領域を含み、第２表面領域は第１表面領域と異なる構造を有し、第１表面領域において、第１表面領域の構造を第２表面領域の構造と同一とする場合に比べ、第１コレクタ層の上部からのホールの排出が促進される構造であるホール排出促進構造が形成されている。
　本開示に係る電力機器は本開示に係る半導体装置を備える。
　本開示に係る半導体装置によれば、ｐコレクタ層である第１コレクタ層、および第１コレクタ層の不純物濃度より低い不純物濃度を有するｐ－コレクタ層である第２コレクタ層で構成された第２導電型のコレクタ層の構造に応じたホール排出促進構造が形成されるため、第１表面領域の構造を第２表面領域の構造と同一とする場合に比べ、第１コレクタ層の上方のホールの排出が促進される。これにより、第１コレクタ層の上方のホール電流の集中によるホール排出の遅れを低減し、ホール電流の集中部でのターンオフ損失を低減できる。
　本開示に係る電力機器は本開示に係る半導体装置を備えるので、低損失化を向上できる。
実施の形態１に係る半導体装置の構成を示す断面斜視図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置のコレクタ層およびホール排出促進構造のレイアウトパターン例を示す平面図である。 実施の形態１に係る半導体装置のコレクタ層およびホール排出促進構造のレイアウトパターン例を示す平面図である。 実施の形態１に係る半導体装置のコレクタ層およびホール排出促進構造のレイアウトパターン例を示す平面図である。 実施の形態１の変形例に係る半導体装置の構成を示す断面図である。 実施の形態１の変形例に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２の変形例に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 実施の形態５に係る電力変換装置が適用された電力変換システムの構成を概略的に示すブロック図である。
　以下、本開示に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
実施の形態１．
　以下の説明では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として定義するが、これらの導電型は互いに入れ替えられてもよい。
　図１は、実施の形態１に係る半導体装置１００の一部を示す断面斜視図である。図２は、実施の形態１に係る半導体装置１００の一部を示す断面図である。半導体装置１００はＩＧＢＴである。
　図１と図２に示すように、半導体装置１００は、第１導電型のバッファ層１４と、バッファ層１４より表面側の表面領域１０ａと、バッファ層より裏面側の裏面領域１０ｂと有する。
　表面領域１０ａは、バッファ層１４の上に形成された第１導電型のドリフト層１２と、ドリフト層１２上に形成された第２導電型のベース層２２と、ベース層２２上に形成され、互いに隣接する第１導電型のソース層１８および第２導電型のコンタクト層２０と、ソース層１８およびコンタクト層２０とベース層２２とを貫通してドリフト層１２に達するように形成され、互いに間隔をあけて延伸する複数のトレンチゲート９０と、ソース層１８およびコンタクト層２０上に形成されたエミッタコンタクト層４４と、エミッタコンタクト層４４上に形成されたエミッタ電極４６とを有する。
　裏面領域１０ｂは、バッファ層１４の下に形成された第２導電型のコレクタ層１１と、コレクタ層１１の下に形成されたコレクタ電極４０とを有する。
コレクタ層１１は、交互に形成された第１コレクタ層Ｐ１と、第１コレクタ層Ｐ１の不純物濃度より低い不純物濃度を有する第２コレクタ層Ｐ２とを有する。
　実施の形態１において、第１導電型のバッファ層１４は、ｎ型のバッファ層である。第１導電型のドリフト層１２はｎ－型のドリフト層である。第２導電型のベース層２２はＰ型のベース層である。第１導電型のソース層１８はｎ＋型のソース層である。第２導電型のコンタクト層２０はｐ＋型のコンタクト層である。
　バッファ層１４の下に形成された第２導電型のコレクタ層１１において、第１コレクタ層Ｐ１はｐ型のｐコレクタ層であり、第２コレクタ層Ｐ２はｐ－型のｐ－コレクタ層である。
　ｎ＋型の不純物はｎ型に比べて高濃度に含有し、ｎ型の不純物はｎ－型に比べて高濃度に含有している。
　ｐ＋型の不純物はｐ型に比べて高濃度に含有し、ｐ型の不純物はｐ－型に比べて高濃度に含有している。
　図１において、ｘ方向はトレンチゲート９０の延伸方向である。ｘ方向に直交するｚ方向はトレンチゲート９０の延伸方向に直交するトレンチゲート９０の配列方向である。ｘ方向およびｚ方向に直交するｙ方向は半導体装置１００の積層方向である。
図２は、トレンチゲート９０の延伸方向であるｘ方向に垂直するｙｚ方向の半導体装置１００の断面図である。
　また、以下の説明において、図１のｙ方向の正の方向を上方向、表面側方向とし、負の方向を下方向、裏面側方向として説明する。
　また、図１と図２に示すように、半導体装置１００において、トレンチゲート９０は、ソース層１８とベース層２２とを貫通してドリフト層１２に達するストライプ状のトレンチ溝が形成され、トレンチ溝内の壁面に絶縁膜２６を形成してから導電体２８で埋め込むことによって形成される。
　また、図１に示すように、半導体装置１００は、コンタクト層２０とソース層１８の上に層間絶縁膜４２が形成されている。
　エミッタコンタクト層４４は、層間絶縁膜４２に設けられた開口に形成され、コンタクト層２０及びソース層１８に接触する。
　エミッタコンタクト層４４に接触するエミッタ電極４６は層間絶縁膜４２の上に形成されている。
　なお、図１において、層間絶縁膜４２、エミッタコンタクト層４４およびエミッタ電極４６は点線４６ａまでｘ方向の負方向に同一構造で延伸するが、ここではトレンチゲート９０、コンタクト層２０およびソース層１８の構造を説明するために、点線４６ａで示す部分の図示を省略している。すなわち、エミッタコンタクト層４４は、その上にエミッタ電極４６が接触しており、下にコンタクト層２０及びソース層１８が接触している。
　上述したように、第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とを有するコレクタ層１１が形成された半導体装置１００において、第２コレクタ層Ｐ２に比べて、第１コレクタ層Ｐ１の上方の表面領域１０ａにホールが偏って多く蓄積されるためホール電流が集中しやすいことが生じる。このため、第１コレクタ層Ｐ１の上方においてホール電流の集中により表面側のエミッタ電極へのホール排出が遅れ、ターンオフ損失が増加することが発生する。
　図２に示すように、表面領域１０ａは、第１コレクタ層Ｐ１の上方に位置する第１表面領域１ａと第２コレクタ層Ｐ２の上方に位置する第２表面領域１ｂを有する。第１表面領域１ａにおけるホール電流の集中を改善するため、表面領域１０ａにおいて、第２表面領域１ｂは第１表面領域１ａと異なる構造を有する。
　実施の形態１において、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上部からのホールの排出が促進される構造であるホール排出促進構造１１０が形成されている。
　本開示におけるホールの排出を促進するホール排出促進構造とは、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上方のホールの排出を加速させ、第１コレクタ層Ｐ１の上方のホール電流の高密度によるホール排出の遅れを低減する構造を意味する。
　ホール排出促進構造１１０は、第２表面領域１ｂにおけるドリフト層１２とベース層２２との間に、ドリフト層１２より不純物濃度が高い第１導電型の第１キャリア蓄積層２４ａが形成されていることに対して、第１表面領域１ａにおけるドリフト層１２とベース層２２との間に、ドリフト層１２より不純物濃度が高い第１キャリア蓄積層２４ａが形成されていない構造である。
　第１表面領域１ａにおけるトレンチゲート９０は、ソース層１８およびコンタクト層２０とベース層２２とを貫通し、ドリフト層１２にまで達している。第２表面領域１ｂにおけるトレンチゲート９０は、ソース層１８およびコンタクト層２０と、ベース層２２と、第１キャリア蓄積層２４ａとを貫通し、ドリフト層１２にまで達している。
　通常、キャリア蓄積層はホールの障壁となり、ホールを蓄積する効果がある。実施の形態１に係る半導体装置１００におけるホール排出促進構造１１０は、第１キャリア蓄積層２４ａのホール障壁効果を利用した構造となる。
　第１キャリア蓄積層２４ａは、第２表面領域１ｂにおけるホールの排出を抑制する構成となる。これに対して、第１表面領域１ａにおいては、ドリフト層１２とベース層２２との間に第１キャリア蓄積層２４ａを設けず、ホールの排出を抑制しない構成となる。すなわち、第１表面領域１ａに形成されたホール排出促進構造１１０は、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上方のホールの排出を促進し、ホール排出の遅れを改善する構造となる。
　これにより、第１表面領域１ａにおけるホール電流の集中を改善でき、ホール電流の集中部でのホール排出の遅れによるターンオフ損失を低減できる。
　第１コレクタ層Ｐ１の不純物濃度は第２コレクタ層Ｐ２のより高濃度であればよく、たとえば、１×１０１６ｃｍ－３以上、１×１０１８ｃｍ－３以下である。第２コレクタ層Ｐ２の不純物濃度は第１コレクタ層Ｐ１のより低濃度であればよく、たとえば、１×１０１５ｃｍ－３以上、５×１０１７ｃｍ－３以下である。
　コレクタ層１１において、第１コレクタ層Ｐ１の幅Ｌ１と第２コレクタ層Ｐ２の幅Ｌ２を合わせた、第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とが配置されたパターンのピッチＬ０は、例えば５μｍ以上である。また、本開示の課題である第１コレクタ層Ｐ１の上方のホール電流の集中はピッチＬ０が大きければ大きいほど、第１コレクタ層Ｐ１上の表面側にホール電流の集中が発生しやすいため、ピッチＬ０について望ましくは２０μｍ以上である。
　第１コレクタ層Ｐ１の幅Ｌ１と第２コレクタ層Ｐ２の幅Ｌ２の比であるＬ１：Ｌ２については、Ｌ１に対してＬ２が大きいほどホール注入量を抑制でき、ターンオフ損失を低減できるため、Ｌ１に対してＬ２がより大きい関係が望ましい。例えばＬ１：Ｌ２は、０．４：０．６以上、望ましくはＬ１：Ｌ２は、０．１：０．９以上である。
　次に、図３、図４、図５を用いて、コレクタ層における第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とのパターンの構成例であるコレクタ層１１ａ、コレクタ層１１ｂ、コレクタ層１１ｃについて述べる。
　図３、図４、図５は、半導体装置のトレンチゲート９０の延伸方向に沿ったｘｚ方向の平面図であり、本開示に係る半導体装置おけるコレクタ層とコレクタ層に対応するホール排出促進構造とのレイアウトパターン例を示す。
　図３、図４、図５において、ｘ方向は図１に示すトレンチゲート９０の延伸方向である。ｚ方向はトレンチゲート９０の延伸方向に直交するトレンチゲート９０の配列方向である。
　図３（ａ）は、図２に示す破線Ａ－Ａの位置におけるｘｚ方向の平面図であり、コレクタ層１１ａにおける第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とのレイアウトのパターンを示す。図３（ｂ）は、図２に示す破線Ｂ－Ｂの位置におけるｘｚ方向の平面図であり、コレクタ層１１ａのレイアウトに対応してドリフト層１２とベース層２２との間に設けられたホール排出促進構造１１０ａのレイアウトのパターンを示す。
　図３（ａ）に示すように、コレクタ層１１ａにおいて、第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とがｚ方向において交互に形成されている。この場合、コレクタ層１１ａにおいて第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とが配置されたパターンのピッチＬ０は、図３に示すｚ方向における第１コレクタ層Ｐ１の幅Ｌ１と第２コレクタ層Ｐ２の幅Ｌ２を合わせた長さである。
　図３（ｂ）に示すホール排出促進構造１１０ａは、第２コレクタ層Ｐ２の上方の第２表面領域１ｂにおいて第１キャリア蓄積層２４ａが形成されていることに対して、第１コレクタ層Ｐ１の上方の第１表面領域１ａにおいては第１キャリア蓄積層２４ａが形成されていない構造となる。すなわち、図３（ｂ）に示すＢ－Ｂ位置の平面において、第２コレクタ層Ｐ２に対応する位置には第１キャリア蓄積層２４ａとなり、第１コレクタ層Ｐ１に対応する位置にはドリフト層１２となる。
　図４（ａ）は、図２に示す破線Ａ－Ａの位置における平面図であり、コレクタ層１１ｂにおける第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とのレイアウトのパターンを示す。図４（ｂ）は、図２に示す破線Ｂ－Ｂの位置におけるｘｚ方向の平面図であり、コレクタ層１１ｂのレイアウトに対応してドリフト層１２とベース層２２との間に設けられたホール排出促進構造１１０ｂのレイアウトのパターンを示す。
　図４（ａ）に示すように、コレクタ層１１ｂは、第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とがｘ方向における交互に形成されたパターンである。この場合、コレクタ層１１ｂにおいて第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とが配置されたパターンのピッチＬ０は、図４に示すｘ方向における第１コレクタ層Ｐ１の幅Ｌ１と第２コレクタ層Ｐ２の幅Ｌ２を合わせた長さである。
　図４（ｂ）に示すホール排出促進構造１１０ｂは、第２コレクタ層Ｐ２の上方の第２表面領域１ｂにおいて第１キャリア蓄積層２４ａが形成されていることに対して、第１コレクタ層Ｐ１の上方の第１表面領域１ａにおいては第１キャリア蓄積層２４ａが形成されていない構造となる。すなわち、図４（ｂ）に示すＢ－Ｂ位置の平面において、第２コレクタ層Ｐ２に対応する位置には第１キャリア蓄積層２４ａとなり、第１コレクタ層Ｐ１に対応する位置にはドリフト層１２となる。
　図５（ａ）は、図２に示す破線Ａ－Ａの位置における平面図であり、コレクタ層１１ｃにおける第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とのレイアウトパターンを示す。図５（ｂ）は、図２に示す破線Ｂ－Ｂの位置におけるｘｚ方向の平面図であり、コレクタ層１１ｃのレイアウトに対応してドリフト層１２とベース層２２との間に設けられたホール排出促進構造１１０ｃを示す。
　図５（ａ）に示すように、コレクタ層１１ｃは、ｚ方向において交互に形成された第１コレクタ領域５１ａと第２コレクタ領域５１ｂを有する。第１コレクタ領域５１ａは、第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とがｘ方向において交互に形成された領域である。第２コレクタ領域５１ｂは、第１コレクタ層Ｐ１が形成されておらず、第２コレクタ層Ｐ２のみが形成された領域である。
　コレクタ層１１ｃにおいて、第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とが配置されたパターンのピッチＬ０は、図５に示すｚ方向において、第１コレクタ領域５１ａにおける第１コレクタ層Ｐ１の幅Ｌ１と第２コレクタ領域５１ｂにおける第２コレクタ層Ｐ２の幅Ｌ２を合わせた長さである。
　図５（ｂ）は図５（ａ）に対応してＢ－Ｂ位置の平面における第１表面領域１ａと第２表面領域１ｂとを示す。
　図５（ｂ）に示すホール排出促進構造１１０ｃは、第２コレクタ層Ｐ２の上方の第２表面領域１ｂにおいて第１キャリア蓄積層２４ａが形成されていることに対して、第１コレクタ層Ｐ１の上方の第１表面領域１ａにおいては第１キャリア蓄積層２４ａが形成されていない構造となる。
　図５（ｂ）に示すＢ－Ｂ位置の平面において、第１コレクタ領域５１ａに対応する位置には第１表面領域１ａと第２表面領域１ｂとがｘ方向において交互となる。第２コレクタ領域５１ｂに対応する位置には第２表面領域１ｂとなる。
　すなわち、第１コレクタ領域５１ａの上方において、ドリフト層１２と第１キャリア蓄積層２４ａとがｘ方向において交互に形成されている。第２コレクタ層Ｐ２のみが形成された第２コレクタ領域５１ｂの上方において、第１キャリア蓄積層２４ａのみが形成されている。
　次に、実施の形態１に係る半導体装置１００の製造方法の一例について説明する。
　まず、第１導電型の半導体基板を準備する。
　次いで、半導体基板の上面に、マスクとして酸化膜を形成し、その酸化膜上に写真製版法によってレジストパターンを形成する。レジストパターンをマスクとして酸化膜をエッチングする。次いで、レジストパターンを除去する。
　次いで、マスクを用いて第１導電型のキャリア蓄積層を形成するためリン（Ｐ）イオンを注入する。
　次いで、マスクを除去し、再度、マスクを作製し、ボロン（Ｂ）イオンを注入する。
次いで、注入したリンとボロンをドライブによって拡散する。これにより、第１導電型の第１キャリア蓄積層２４ａと第２導電型のベース層２２が形成される。
　第１キャリア蓄積層２４ａの不純物濃度はドリフト層１２より高濃度で、ベース層２２より低濃度であればよい。たとえば、１×１０１５～１×１０１６ｃｍ－３である。第１キャリア蓄積層２４ａの拡散深さは例えば１．０～３．０μｍである。第２導電型のベース層２２の表面濃度は例えば１×１０１７～１×１０１８ｃｍ－３であり、拡散深さは例えば０．５～２．０μｍである。
　次に酸化膜からなるマスクを用いて、不純物としてヒ素（Ａｓ）イオンを注入し、注入したヒ素をドライブにより拡散する。これにより、第２導電型のベース層２２の上に、第１導電型のソース層１８が形成される。例えばソース層１８の不純物濃度は例えば５×１０１８～５×１０１９ｃｍ－３であり、拡散深さは例えば０．５μｍである。
　次にトレンチゲート９０を形成する。トレンチゲート９０はゲート電極に接続するようにパターニングされた酸化膜からなるマスクを用いて、ドライエッチングによりベース層２２と第１キャリア蓄積層２４ａを貫通してトレンチが形成される。例えば、トレンチの深さは４．０～８．０μｍ、幅は０．５～２．０μｍである。
　次に、酸化膜マスクを除去し、トレンチの側壁を覆う酸化膜である絶縁膜２６を形成する。続いて、絶縁膜２６で覆われたトレンチにポリシリコンなどの導電体２８を充填する。
　次いで、トレンチ内の導電体２８を絶縁するための酸化膜等からなる層間絶縁膜４２を形成する。層間絶縁膜４２の膜厚はたとえば０．５～３．０μｍである。
　次いで、酸化膜からなるマスクを用いて、エミッタコンタクト層４４を形成する。
　次いでエミッタ電極４６を形成する。エミッタ電極４６の材料は、たとえばアルミニウム又はアルミニウムシリコンである。エミッタ電極４６の膜厚はたとえば０．５～５．０μｍである。また、エミッタ電極４６と絶縁されたゲート電極５０を形成する。
　次いで、半導体基板の下面に、第２導電型の第２コレクタ層Ｐ２、第１導電型のバッファ層１４を形成するためＰイオン及びＢイオンを注入し、次いで、半導体基板１０の下面に酸化膜からなるマスクを用いて、第２コレクタ層Ｐ２に比べて高濃度の第２導電型の第１コレクタ層Ｐ１を第２コレクタ層Ｐ２と交互に形成するため、Ｂイオンを注入し、アニールにより第１コレクタ層Ｐ１、第２コレクタ層Ｐ２、バッファ層１４を形成する。
　次いで、第１コレクタ層Ｐ１と第２コレクタ層Ｐ２との下にコレクタ電極４０を形成する。コレクタ電極４０の材料と膜厚は必要に応じて設定することができる。
　次に、図６に示す実施の形態１の変形例に係る半導体装置１０１、および図７に示す実施の形態１の変形例に係る半導体装置１０２について述べる。
　図６は実施の形態１の変形例１に係る半導体装置１０１の構成を示し、トレンチゲート９０の延伸方向に垂直するｙｚ方向の半導体装置１０１の断面図である。
　図６に示すように、実施の形態１の変形例１に係る半導体装置１０１の表面領域１０ａにおいて、第２コレクタ層Ｐ２の上方に位置する第２表面領域１ｂは第１コレクタ層Ｐ１の上方に位置する第１表面領域１ａと異なる構造を有する。第１表面領域１ａにおけるホール電流の集中を改善するため、ホール排出促進構造１１１が形成されている。
　ホール排出促進構造１１１は、第２表面領域１ｂにおけるドリフト層１２とベース層２２との間に、ドリフト層１２より不純物濃度が高い第１導電型の第１キャリア蓄積層２４ａが形成されており、第１表面領域１ａにおけるドリフト層１２とベース層２２との間に、不純物濃度が第１キャリア蓄積層２４ａより低く、ドリフト層１２より高い第１導電型の第２キャリア蓄積層２４ｂが形成されている構造となる。
　第１表面領域１ａにおける第２キャリア蓄積層２４ｂに比べて、第２表面領域１ｂにおける第１キャリア蓄積層２４ａは、ホールを蓄積してホールの排出を抑制する。
　すなわち、半導体装置１０１の第１表面領域１ａに形成されたホール排出促進構造１１１は、ホール排出促進構造１１０と同様に、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上方のホールの排出を促進し、ホール排出の遅れを改善する構造となる。
　図７は実施の形態１の変形例２に係る半導体装置１０２の構成を示し、トレンチゲート９０の延伸方向に垂直するｙｚ方向の半導体装置１０２の断面図である。
　図７に示すように、実施の形態１の変形例２に係る半導体装置１０２の表面領域１０ａにおいて、第２コレクタ層Ｐ２の上方に位置する第２表面領域１ｂは第１コレクタ層Ｐ１の上方に位置する第１表面領域１ａと異なる構造を有する。第１表面領域１ａにおけるホール電流の集中を改善するため、ホール排出促進構造１１２が形成されている。ホール排出促進構造１１２は、第２表面領域１ｂにおけるドリフト層１２とベース層２２との間に、ドリフト層１２より不純物濃度が高い第１導電型の第１キャリア蓄積層２４ａが形成されており、第１表面領域１ａにおけるドリフト層１２の上に、第２表面領域１ｂにおけるドリフト層１２上のベース層２２よりも深さが深い深ベース層２２ｂが形成されている構造となる。
　第１導電型のベース層の深さが深くなると、ホールの排出効果が大きくなる。第１表面領域１ａに深ベース層２２ｂが形成されることにより、ホール排出を促進する。一方、第２表面領域１ｂにおける第１キャリア蓄積層２４ａは、ホールを蓄積してホールの排出を抑制する効果がある。
　すなわち、半導体装置１０２の第１表面領域１ａに形成されたホール排出促進構造１１２は、ホール排出促進構造１１０と同様に、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上方のホールの排出を促進し、ホール排出の遅れを改善する構造となる。
　実施の形態１に係る半導体装置によれば、第１表面領域１ａにおけるホール電流の集中を改善するホール排出促進構造は、第２表面領域１ｂにおけるドリフト層１２とベース層２２との間に、ドリフト層１２より不純物濃度が高い第１キャリア蓄積層２４ａが形成されていることに対して、第１表面領域１ａにおけるドリフト層１２とベース層２２との間には第１キャリア蓄積層２４ａが形成されていない構造となる。このため、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上方のホールの排出が促進される。これにより、第１コレクタ層Ｐ１の上方のホール電流の集中によるホール排出の遅れを低減し、ホール電流の集中部でのターンオフ損失を低減できる。
実施の形態２．
　実施の形態２では、本開示の実施の形態１と同一の構成要素には同一の符号を使用し、同一または対応する部分についての説明は省略する。以下、図面を参照して、実施の形態２に係る半導体装置２００および実施の形態２の変形例係る半導体装置２０１について説明する。
　図８は、実施の形態２に係る半導体装置２００の構成を示し、トレンチゲート９０の延伸方向に垂直するｙｚ方向の半導体装置２００の断面図である。
　図８に示すように、半導体装置２００の表面領域１０ａにおいて、第１表面領域１ａと第２表面領域１ｂとも、ドリフト層１２とベース層２２との間にドリフト層１２より不純物濃度が高い第１導電型のキャリア蓄積層２４が形成されている。
　実施の形態２に係る半導体装置２００では、第１表面領域１ａにおいて、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上部からのホールの排出が促進される構造であるホール排出促進構造２１０が形成されている。
　ホール排出促進構造２１０は、第１表面領域１ａにおけるトレンチゲート９０間の間隔である第１トレンチピッチＬ３が、第２表面領域１ｂにおけるトレンチゲートの９０間の間隔である第２トレンチピッチＬ４よりも大きく形成されている構造となる。
　例えば、第２コレクタ層Ｐ２の上方における第２トレンチピッチＬ４が１の場合、第１コレクタ層Ｐ１の上方における第２トレンチピッチＬ４は２から３という比率である。
　トレンチゲート間の間隔であるトレンチピッチを拡げることにより、ホールの排出経路が拡がり、ホールの排出が促進される。ホール排出促進構造２１０は、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上方のホールの排出を促進し、ホール排出の遅れを改善する構造となる。
　図９は、実施の形態２の変形例に係る半導体装置２０１の構成を示し、トレンチゲート９０の延伸方向に垂直するｙｚ方向の半導体装置２０１の断面図である。
　図９に示すように、半導体装置２０１の表面領域１０ａにおいて、第１コレクタ層Ｐ１と第２コレクタ層Ｐ２とも、上方のドリフト層１２とベース層２２との間にドリフト層１２より不純物濃度が高い第１導電型のキャリア蓄積層２４が形成されている。
　実施の形態２の変形例に係る半導体装置２０１の第１表面領域１ａに形成されたホール排出促進構造２１１は、第１コレクタ層Ｐ１の上方におけるトレンチゲート９０間の間隔である第１トレンチピッチが、第２コレクタ層Ｐ２の上方におけるトレンチゲート９０間の間隔である第２トレンチピッチよりも大きく形成されており、第１コレクタ層Ｐ１から第２コレクタ層Ｐ２に向かう方向に、第１トレンチピッチが段階的に狭くなる構造となる。
　すなわち、第１コレクタ層Ｐ１側の第１トレンチピッチである第１トレンチピッチＬ５、第１トレンチピッチＬ６と第２コレクタ層Ｐ２側の第２トレンチピッチＬ７とは、Ｌ５＞Ｌ６＞Ｌ７との関係になる。
　第１トレンチピッチが、第２トレンチピッチよりも大きく形成されるため、ホール排出促進構造２１１は、ホール排出促進構造２１０と同様に、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上方のホールの排出を促進し、ホール排出の遅れを改善する構造となる。
　さらに、ホール電流の密度は、第１コレクタ層Ｐ１から第２コレクタ層Ｐ２向かう方向において、段階的に減少する傾向となるため、第１コレクタ層Ｐ１から第２コレクタ層Ｐ２に向かう方向において、第１トレンチピッチが段階的に狭くなる構造により、ホール電流の密度分布の不均一性が改善できる。
　実施の形態２に係る半導体装置によれば、第１表面領域１ａに設けられたホール排出促進構造２１０、またはホール排出促進構造２１１により、実施の形態１と同様に、第１コレクタ層Ｐ１の上方のホール電流の集中によるホール排出の遅れを低減し、ホール電流の集中部でのターンオフ損失を低減できる。
実施の形態３．
　実施の形態３では、本開示の実施の形態１と同一の構成要素には同一の符号を使用し、同一または対応する部分についての説明は省略する。以下、図面を参照して、実施の形態３に係る半導体装置３００について説明する。
　図１０は、実施の形態３に係る半導体装置３００の構成を示し、トレンチゲート９０の延伸方向に垂直するｙｚ方向の半導体装置３００の断面図である。
　図１０に示すように、実施の形態３係る半導体装置３００の表面領域１０ａにおいて、第１表面領域１ａと第２表面領域１ｂとも、ドリフト層１２とベース層２２との間にドリフト層１２より不純物濃度が高い第１導電型のキャリア蓄積層２４が形成されている。
　実施の形態３に係る半導体装置３００では、第１表面領域１ａにおいて、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上部からのホールの排出が促進される構造であるホール排出促進構造３１０が形成されている。
　ホール排出促進構造３１０は、第１コレクタ層Ｐ１の上方におけるトレンチゲート９０の底部に第２導電型のボトム層９５およびトレンチゲート９０の側壁に第２導電型の側壁層９９が形成されていることに対して、第２表面領域１ｂにおけるトレンチゲート９０には第２導電型のボトム層および第２導電型の側壁層が形成されていない構造となる。
　ボトム層９５は側壁層９９に介してトレンチゲート９０の間のベース層２２に接続され、ベース層２２を介してエミッタ電極４６に接続している。第１表面領域１ａにおけるトレンチゲート９０の底部のボトム層９５を介してもエミッタ電極４６へホールが排出される。ホール排出促進構造３１０は、第１コレクタ層Ｐ１の上方のホールの排出経路を増やし、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上方のホールの排出を促進し、ホール排出の遅れを改善する構造となる。
　実施の形態３に係る半導体装置によれば、第１表面領域１ａに設けられたホール排出促進構造３１０により、実施の形態１と同様に、第１コレクタ層Ｐ１の上方のホール電流の集中によるホール排出の遅れを低減し、ホール電流の集中部でのターンオフ損失を低減できる。
実施の形態４．
　実施の形態４では、本開示の実施の形態１と同一の構成要素には同一の符号を使用し、同一または対応する部分についての説明は省略する。以下、図面を参照して、実施の形態４に係る半導体装置４００について説明する。
　図１１は、実施の形態２に係る半導体装置４００の構成を示し、トレンチゲート９０の延伸方向に垂直するｙｚ方向の半導体装置４００の断面図である。
　図１１に示すように、実施の形態４係る半導体装置４００の表面領域１０ａにおいて、第１表面領域１ａと第２表面領域１ｂとも、ドリフト層１２とベース層２２との間にドリフト層１２より不純物濃度が高い第１導電型のキャリア蓄積層２４が形成されている。
　実施の形態４に係る半導体装置４００では、第１表面領域１ａにおいて、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上部からのホールの排出が促進される構造であるホール排出促進構造４１０が形成されている。
　ホール排出促進構造４１０は、第１表面領域１ａにおけるエミッタコンタクト層４４の数は、第２表面領域１ｂにおけるエミッタコンタクト層４４の数よりも多く形成されている構造となる。
　エミッタコンタクト層４４を介してエミッタ電極４６へホールが排出される。エミッタコンタクト層４４の数が増えると、ホールの排出が促進される。
　ホール排出促進構造４１０は、第２表面領域１ｂに比べて第１表面領域１ａにおけるホールの排出経路であるエミッタコンタクト層４４の数を増やし、第１表面領域１ａの構造を第２表面領域１ｂの構造と同一とする場合に比べ、第１コレクタ層Ｐ１の上方のホールの排出を促進し、ホール排出の遅れを改善する構造となる。
　なお、第２コレクタ層Ｐ２の上のエミッタコンタクト層４４は、図１１に示すように、ｚ方向であるトレンチゲート９０の配列方向において間引いて配置されることだけで無く、紙面に垂直するｘ方向（図示せず）であるトレンチゲート９０の延伸方向に間引いて配置されてもよい。
　実施の形態４に係る半導体装置によれば、表面領域１０ａに設けられたホール排出促進構造４１０により、実施の形態１と同様に、第１コレクタ層Ｐ１の上方のホール電流の集中によるホール排出の遅れを低減し、ホール電流の集中部でのターンオフ損失を低減できる。
実施の形態５．
　実施の形態５は、上述した実施の形態１から４のいずれかに係る半導体装置を高周波用途向けの電力機器である電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに本開示を適用した場合について説明する。このように実施の形態１から４のいずれかに係る半導体装置を電力変換装置に適用した場合、実施の形態１から４のいずれかに係る半導体装置に設けられたホール排出促進構造により、半導体装置におけるホール電流の密度分布の不均一に起因するホール排出の遅れを低減し、ホール電流の集中部でのターンオフ損失を低減できる。
　図１２は、実施の形態５に係る電力変換装置２０００が適用された電力変換システムの構成を概略的に示すブロック図である。電力変換システムは、電源１０００、電力変換装置２０００、および負荷３０００を有している。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１０００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置２０００は、電源１０００と負荷３０００との間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷３０００に交流電力を供給する。電力変換装置２０００は、図１２に示すように、入力される直流電力を交流電力に変換して出力する主変換回路２００１と、主変換回路２００１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２００２と、駆動回路２００２を制御する制御信号を駆動回路２００２に出力する制御回路２００３とを有している。
負荷３０００は、電力変換装置２０００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３０００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
　以下、電力変換装置２０００の詳細を説明する。主変換回路２００１は、スイッチング素子および還流ダイオードを有しており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２００１の具体的な回路構成は種々のものがあるが、実施の形態５に係る主変換回路２００１は、２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成され得る。主変換回路２００１の各スイッチング素子と各還流ダイオードとの少なくともいずれかに、上述した実施の形態１から４のいずれかに係る半導体装置が適用されている。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２００１の３つの出力端子は、負荷３０００に接続される。
　駆動回路２００２は、主変換回路２００１のスイッチング素子を駆動する駆動信号を生成し、それを主変換回路２００１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２００３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より大きい電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より小さい電圧信号（オフ信号）である。
　制御回路２００３は、負荷３０００に所望の電力が供給されるよう主変換回路２００１のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２００１の各スイッチング素子がオン状態となるべき時間であるオン時間を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するパルス幅変調（ＰＷＭ：ｐｕｌｓｅ　ｗｉｄｔｈ　ｍｏｄｕｌａｔｉｏｎ）制御によって主変換回路２００１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２００２に制御指令として制御信号を出力する。駆動回路２００２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　実施の形態５に係る電力変換装置にでは、主変換回路２００１の還流ダイオードとして実施の形態１から４のいずれかに係る半導体装置を適用され得る。このように実施の形態１から４のいずれかに係る半導体装置を電力変換装置に適用した場合、実施の形態１から４で示した構成により半導体装置のターンオフ損失を低減できる。これにより電力変換装置の低損失化を向上できる。
　なお、実施の形態５では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。例えば、電力変換装置は３レベルのようなマルチレベルのものであってもよい。また単相負荷に電力を供給する場合には、単相のインバータに本開示が適用されてよい。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本開示を適用することも可能である。
　また、本開示を適用した電力変換装置は、負荷が電動機の場合のためのものに限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器、または非接触器給電システムのための電源装置に用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
　なお、以上の実施の形態１から４に係る半導体装置の特徴を適宜に組み合わせて、本開示の効果をさらに高めても良い。別の公知の技術と組み合わせることも可能であるし、本開示の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
１ａ　第１表面領域、１ｂ　第２表面領域、１０ａ　表面領域、１０ｂ裏面領域、１１、１１ａ、１１ｂ、１１ｃ　コレクタ層、１２　ドリフト層、１４　バッファ層、１８　ソース層、２０　コンタクト層、２２　ベース層、２２ｂ　深ベース層、２４　キャリア蓄積層、２４ａ　第１キャリア蓄積層、２４ｂ　第２キャリア蓄積層、２６　絶縁膜、２８　導電体、４２　層間絶縁膜、　４４　エミッタコンタクト層、４６　エミッタ電極、　５０　ゲート電極、５１ａ 第１コレクタ領域、５１ｂ 第２コレクタ領域、９０　トレンチゲート、　９５　ボトム層、　９９　側壁層、１００、１０１、１０２、２００、２０１、３００、４００　半導体装置、１１０、１１０ａ、１１０ｂ、１１０ｃ、１１１、１１２、２１０、２１１、３１０、４１０　ホール排出促進構造、１０００　電源、２０００　電力変換装置、２００１　主変換回路、２００２　駆動回路、２００３　制御回路、３０００　負荷

Claims (15)

  1. 　第１導電型のバッファ層と、
    前記バッファ層より表面側の表面領域と、
    　前記バッファ層より裏面側の裏面領域と、を備え、
    　前記表面領域は、
    前記バッファ層の上に形成された第１導電型のドリフト層と、
    　前記ドリフト層の上に形成された第２導電型のベース層と、
    　前記ベース層の上に形成され、互いに隣接する第１導電型のソース層および第２導電型のコンタクト層と、
    　前記ソース層および前記コンタクト層と前記ベース層とを貫通して前記ドリフト層に達するように形成され、互いに間隔をあけて延伸する複数のトレンチゲートと、
    　前記ソース層および前記コンタクト層の上に形成されたエミッタコンタクト層と、
    　前記エミッタコンタクト層の上に形成されたエミッタ電極と、を有し、
    　前記裏面領域は、
    　前記バッファ層の下に形成された第２導電型のコレクタ層と、
    前記コレクタ層の下に形成されたコレクタ電極と、を有し、
    　前記コレクタ層は、交互に形成された第１コレクタ層と、前記第１コレクタ層の不純物濃度より低い不純物濃度を有する第２コレクタ層とを有し、
    　前記表面領域は、前記第１コレクタ層の上方に位置する第１表面領域と前記第２コレクタ層の上方に位置する第２表面領域を含み、
    　前記第２表面領域は前記第１表面領域と異なる構造を有し、
    　前記第１表面領域において、前記第１表面領域の構造を前記第２表面領域の構造と同一とする場合に比べ、前記第１コレクタ層の上方のホールの排出が促進される構造であるホール排出促進構造が形成されていることを特徴とする半導体装置。
  2. 　前記ホール排出促進構造は、
    　前記第２表面領域における前記ドリフト層と前記ベース層との間に、前記ドリフト層より不純物濃度が高い第１キャリア蓄積層が形成されている構造に対して、
    　前記第１表面領域における前記ドリフト層と前記ベース層との間に、前記第１キャリア蓄積層が形成されていない構造を含むことを特徴とする請求項１に記載の半導体装置。
  3. 　前記ホール排出促進構造は、
    　前記第１表面領域における前記ドリフト層と前記ベース層との間に、不純物濃度が前記第１キャリア蓄積層より低く、前記ドリフト層より高い第１導電型の第２キャリア蓄積層が形成されている構造を含むことを特徴とする請求項２に記載の半導体装置。
  4. 　前記ホール排出促進構造は、
    　前記第１表面領域における前記ドリフト層の上に、前記第２表面領域における前記ドリフト層の上に形成された前記ベース層よりも深い深ベース層が形成されている構造を含むことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 　前記ドリフト層と前記ベース層との間に、前記ドリフト層より不純物濃度が高い第１導電型のキャリア蓄積層が形成されていることを特徴とする請求項１に記載の半導体装置。
  6. 　前記ホール排出促進構造は、
    　前記第１表面領域における前記トレンチゲートの間の間隔である第１トレンチピッチが、前記第２表面領域における前記トレンチゲートの間の間隔である第２トレンチピッチよりも大きく形成されている構造を含むことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 　前記第１トレンチピッチが、前記第１コレクタ層から前記第２コレクタ層に向かう方向において段階的に狭くなるように形成されることを特徴とする請求項６に記載の半導体装置。
  8. 　前記ホール排出促進構造は、
    　前記第１表面領域において、前記トレンチゲートの底部に第２導電型のボトム層および前記トレンチゲートの側壁に第２導電型の側壁層が形成されていることに対して、前記第２表面領域において、前記ボトム層および前記側壁層が形成されていない構造を含み、
    　前記ボトム層は前記側壁層に介して、前記トレンチゲートの間の前記ベース層に接続されていることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 　前記ホール排出促進構造は、
    　前記第１表面領域におけるエミッタコンタクトの数は、前記第２表面領域におけるエミッタコンタクトの数よりも多い構造を含むことを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
  10. 　前記第１コレクタ層と前記第２コレクタ層とは、前記トレンチゲートの延伸方向に直交する前記トレンチゲートの配列方向において交互に形成され、
    　前記コンタクト層における前記第１コレクタ層と前記第２コレクタ層とが配置されたパターンのピッチは、前記トレンチゲートの延伸方向に直交する方向における前記第１コレクタ層の幅と前記第２コレクタ層の幅とを合わせた長さであることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
  11. 　前記第１コレクタ層と前記第２コレクタ層とは、前記トレンチゲートの延伸方向において交互に形成され、
    　前記コンタクト層における前記第１コレクタ層と前記第２コレクタ層とが配置されたパターンのピッチは、前記トレンチゲートの延伸方向における前記第１コレクタ層の幅と前記第２コレクタ層の幅とを合わせた長さであることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
  12. 　前記コレクタ層は、前記トレンチゲートの延伸方向に直交する前記トレンチゲートの配列方向において交互に形成された第１コレクタ領域と第２コレクタ領域を有し、
    　前記第１コレクタ領域は、前記第１コレクタ層と前記第２コレクタ層とが前記トレンチゲートの延伸方向において交互に形成された領域であり、
    　前記第２コレクタ領域は、前記第１コレクタ層が形成されておらず、前記第２コレクタ層のみが形成された領域であり、
    　前記コンタクト層における前記第１コレクタ領域と前記第２コレクタ領域とが配置されたパターンのピッチは、前記トレンチゲートの配列方向において、前記第１コレクタ領域における前記第１コレクタ層の幅と、前記第２コレクタ領域における前記第２コレクタ層の幅とを合わせた長さであることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
  13. 　前記ピッチは２０μｍ以上であることを特徴とする請求項１０から１２のいずれか１項に記載の半導体装置。
  14. 　請求項１から１３のいずれか１項に記載の半導体装置を有する電力機器。
  15. 　前記電力機器は電力変換装置であり、
    　入力される電力を変換して出力する主変換回路と、
    　前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた、請求項１４に記載の電力機器。
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