CN109755246A

CN109755246A - 一种半导体器件及其制作方法

Info

Publication number: CN109755246A
Application number: CN201711071030.1A
Authority: CN
Inventors: 任惠; 王新鹏
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Zhongxin North Integrated Circuit Manufacturing Beijing Co ltd; Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2017-11-03
Filing date: 2017-11-03
Publication date: 2019-05-14
Anticipated expiration: 2037-11-03
Also published as: CN109755246B

Abstract

本发明提供一种半导体器件及其制作方法，所述方法包括：提供半导体衬底，在所述半导体衬底上由下至上依次形成垫氧化物层、牺牲多晶硅层以及至少一层硬掩膜叠层结构；蚀刻所述硬掩膜叠层结构和所述牺牲多晶硅层至露出所述垫氧化物层，以形成若干沟槽；执行氧化工艺，以在露出的所述牺牲多晶硅层的侧壁上形成氧化硅层；蚀刻露出的所述垫氧化物层和部分所述半导体衬底以形成若干浅沟槽，在所述浅沟槽中填充隔离材料，以形成若干浅沟槽隔离结构；去除所述至少一层硬掩膜叠层结构，以露出所述牺牲多晶硅层；去除所述牺牲多晶硅层；去除露出的所述氧化硅层以及所述垫氧化物层，以露出所述半导体衬底；在所述半导体衬底上依次形成隧穿氧化层和浮置栅极。

Description

一种半导体器件及其制作方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法。

背景技术

存储器用于存储大量数字信息，最近的调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器。

随机存储器，例如DRAM与SRAM(静态随机存储器)在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮置栅极概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。

闪存存储器即FLASH，其成为非易失性半导体存储技术的主流，在各种各样的FLASH器件中，嵌入式闪存是片上系统(SOC)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。在嵌入逻辑电路的闪存存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。

嵌入式闪存存储器面临着平衡闪存电路模块和逻辑电路模块不同要求的挑战。由于隧穿氧化层负载效应，即隧穿氧化层中间部分的厚度大于有源区(AA)顶部边角部分的厚度，在进行数据保持(Data retention)可靠性测试过程中形成了泄漏通道或薄弱点。造成隧穿氧化层负载效应是由于离子注入过程对隧穿氧化层造成了回刻蚀或损伤。此外，在形成浅沟槽隔离结构和浮置栅极时要求没有空洞的形成，而关键尺寸和填充的纵横比决定浅沟槽隔离结构氧化物和浮置栅极中空洞(void)的形成。较大的有源区(AA)的关键尺寸(CD)将引起浅沟槽隔离结构沉积时空洞的形成。通常采用自对准方法形成浮置栅极代替在有源区上形成氮化硅层，较小的有源区(AA)的关键尺寸(CD)将引起浮置栅极填充时空洞的形成。

因此，需要一种新的制作嵌入式闪存存储器的方法，以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供一种半导体器件的制作方法，包括：

提供半导体衬底，在所述半导体衬底上由下至上依次形成垫氧化物层、牺牲多晶硅层以及至少一层硬掩膜叠层结构；

蚀刻所述硬掩膜叠层结构和所述牺牲多晶硅层至露出所述垫氧化物层，以形成若干沟槽；

执行氧化工艺，以在露出的所述牺牲多晶硅层的侧壁上形成氧化硅层；

蚀刻露出的所述垫氧化物层和部分所述半导体衬底以形成若干浅沟槽，在所述浅沟槽中填充隔离材料，以形成若干浅沟槽隔离结构；

去除所述至少一层硬掩膜叠层结构，以露出所述牺牲多晶硅层；

去除所述牺牲多晶硅层；

去除露出的所述氧化硅层以及所述垫氧化物层，以露出所述半导体衬底；

在所述半导体衬底上依次形成隧穿氧化层和浮置栅极。

进一步，所述硬掩膜叠层结构包括依次层叠的氧化物层和氮化物层，去除所述至少一层硬掩膜叠层结构的步骤包括先去除氮化物层露出所述氧化物层，接着采用湿法刻蚀去除所述氧化物层。

进一步，在采用湿法刻蚀去除所述氧化物层的同时对露出的所述浅沟槽隔离结构进行回刻蚀，以减小露出的所述浅沟槽隔离结构的宽度。

进一步，在所述浅沟槽中填充隔离材料之前还包括在所述浅沟槽中形成衬垫层的步骤。

进一步，在去除所述牺牲多晶硅层之后并且去除所述氧化硅层和所述垫氧化物层之前还包括执行一次或多次离子注入的步骤。

进一步，所述浮置栅极的厚度范围为400埃至1000埃。

进一步，去除所述牺牲多晶硅层后，露出的所述浅沟槽隔离结构的形状为阶梯形。

进一步，所述浮置栅极的底部的关键尺寸小于顶部的关键尺寸。

进一步，所述浮置栅极的形状为碗状。

进一步，所述隧穿氧化层与所述浅沟槽隔离结构相接处的厚度大于中间部分的厚度。

本发明还提供了一种半导体器件，其包括：

半导体衬底，在所述半导体衬底中形成的若干浅沟槽隔离结构，以及在所述半导体衬底上形成的隧穿氧化层和浮置栅极；

其中所述浅沟槽隔离结构的顶表面与所述浮置栅极的顶表面平齐。

进一步，所述浅沟槽隔离结构高出所述半导体衬底表面的部分为阶梯形。

进一步，所述浮置栅极的形状为碗状。

进一步，所述浮置栅极的厚度范围为400埃至1000埃。

根据本发明的制造方法，通过先在半导体衬底上由下至上依次形成垫氧化物层、牺牲多晶硅层和至少一层硬掩膜叠层结构，然后蚀刻所述牺牲多晶硅层形成沟槽并执行氧化工艺，以在露出的所述牺牲多晶硅层的侧壁上形成氧化硅层，接下来依次去除所述牺牲多晶硅层以及露出的所述氧化硅层以及所述垫氧化物层以为隧穿氧化层和浮置栅极的沉积提供良好的工艺窗口，避免了隧穿氧化层的负载效应以及浮置栅极中空洞的形成，并通过去除所述至少一层硬掩膜叠层结构控制形成的浮置栅极的形貌，满足了器件对于耦合比的高要求，提高了器件的数据保持可靠性，进而提高了半导体器件的整体性能。

附图说明

通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。

附图中：

图1是根据本发明示例性实施例的一种半导体器件的制作方法的示意性流程图。

图2A-2N是根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

去除所述牺牲多晶硅层；

在所述半导体衬底上依次形成隧穿氧化层和浮置栅极。

其中，所述硬掩膜叠层结构包括依次层叠的氧化物层和氮化物层，去除所述至少一层硬掩膜叠层结构的步骤包括先去除氮化物层露出所述氧化物层，接着采用湿法刻蚀去除所述氧化物层；在采用湿法刻蚀去除所述氧化物层的同时对露出的所述浅沟槽隔离结构进行回刻蚀，以减小露出的所述浅沟槽隔离结构的宽度；在所述浅沟槽中填充隔离材料之前还包括在所述浅沟槽中形成衬垫层的步骤；在去除所述牺牲多晶硅层之后并且去除所述氧化硅层和所述垫氧化物层之前还包括执行一次或多次离子注入的步骤；所述浮置栅极的厚度范围为400埃至1000埃；去除所述牺牲多晶硅层后，露出的所述浅沟槽隔离结构的形状为阶梯形；所述浮置栅极的底部的关键尺寸小于顶部的关键尺寸；所述浮置栅极的形状为碗状；所述隧穿氧化层与所述浅沟槽隔离结构相接处的厚度大于中间部分的厚度。

下面参考图1和图2A-2N，其中图1其中示出了本发明示例性实施例的一种半导体器件的制作方法的示意性流程图。图2A-2G是根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。

本发明提供一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：

步骤S101：提供半导体衬底，在所述半导体衬底上由下至上依次形成垫氧化物层、牺牲多晶硅层以及至少一层硬掩膜叠层结构；

步骤S102：蚀刻所述硬掩膜叠层结构和所述牺牲多晶硅层至露出所述垫氧化物层，以形成若干沟槽；

步骤S103：执行氧化工艺，以在露出的所述牺牲多晶硅层的侧壁上形成氧化硅层；

步骤S104：蚀刻露出的所述垫氧化物层和部分所述半导体衬底以形成若干浅沟槽，在所述浅沟槽中填充隔离材料，以形成若干浅沟槽隔离结构；

步骤S105：去除所述至少一层硬掩膜叠层结构，以露出所述牺牲多晶硅层；

步骤S106：去除所述牺牲多晶硅层；

步骤S107：去除露出的所述氧化硅层以及所述垫氧化物层，以露出所述半导体衬底；

步骤S108：在所述半导体衬底上依次形成隧穿氧化层和浮置栅极。

下面，对本发明的半导体器件的制作方法的具体实施方式做详细的说明。

首先，执行步骤S101，如图2A所示，提供半导体衬底200，在所述半导体衬底200上由下至上依次形成垫氧化物层201、牺牲多晶硅层202以及至少一层硬掩膜叠层结构203。

示例性地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为一个实例，半导体衬底的构成材料选用单晶硅。

所述半导体衬底200包括三个区域，分别为：用于形成逻辑电路栅极结构的第一区域，即逻辑电路区域；用以形成高压晶体管栅极结构的第二区域，即高压电路区域；用以形成选择晶体管的栅极结构以及存储单元栅极结构的第三区域，即闪存单元区域。需要说明的是，逻辑电路区域和高压电路区域在真实布局里都是位于外围电路区。

示例性地，在所述半导体衬底200的表面上形成垫氧化物层201，所述垫氧化物层201可以包括如下的任何传统电介质：SiO₂、SiON、SiON₂以及包括钙钛矿型氧化物的其它类似氧化物。垫氧化物层201可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。作为一个实例，垫氧化物层201的材料可选用氧化硅，形成方式采用化学气相沉积法。

示例性地，在所述垫氧化物层201上形成牺牲多晶硅层202。牺牲多晶硅层202的形成方法可选用低压化学气相淀积(LPCVD)工艺或者炉管工艺(Furnace)。形成所述牺牲多晶硅层202的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。所述牺牲多晶硅层202的厚度为400埃至1000埃。

示例性地，在所述牺牲多晶硅层202上形成至少一层硬掩膜叠层结构203。所述硬掩膜叠层结构203包括依次层叠的氧化物层和氮化物层。作为一个实例，在所述牺牲多晶硅层202上形成有由第一氮化物层2031a和第一氧化物层2031b构成的第一硬掩膜叠层结构以及由第二氮化物层2032a和第二氧化物层2032b构成的第二硬掩膜叠层结构。氮化物层2031a和2031b的材料可选用氮化硅，可以使用化学气相沉积、物理气相沉积和原子层气相沉积等方法形成。氧化物层2031b和2032b可以包括如下的任何传统电介质：SiO₂、SiON、SiON₂、以及包括钙钛矿型氧化物的其它类似氧化物，可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。

接下来，参照图2B，执行步骤S102，蚀刻所述硬掩膜叠层结构203和所述牺牲多晶硅层202至露出所述垫氧化物层201，以形成若干沟槽。

示例性地，在所述硬掩膜叠层结构203上形成图案化的光刻胶层，以所述光刻胶层为掩膜，依次蚀刻所述硬掩膜叠层结构203、所述牺牲多晶硅层202，直至露出所述垫氧化物层201，以形成若干沟槽。

接下来，参照图2C，执行步骤S103，执行氧化工艺，以在露出的所述牺牲多晶硅层202的侧壁上形成氧化硅层202a。

示例性地，采用热氧化工艺使沟槽两侧露出的牺牲多晶硅层202表面发生氧化反应，以在所述牺牲多晶硅层202的侧壁上形成氧化硅层202a。所述氧化硅层202a形成于有源区(AA)的边角区域。

接下来，参照图2D和图2E，执行步骤S104，蚀刻露出的所述垫氧化物层201和部分所述半导体衬底200以形成若干浅沟槽，在所述浅沟槽中填充隔离材料，以形成若干浅沟槽隔离结构204。

示例性地，以所述硬掩膜叠层结构203为掩膜蚀刻露出的垫氧化物层201和部分半导体衬底200，形成浅沟槽，所述浅沟槽的底部位于半导体衬底中。之后，通过灰化的方法将光刻胶层去除。

示例性地，在所述浅沟槽中填充隔离材料，并对所述隔离材料层进行平坦化，停止于所述硬掩膜叠层结构的顶面上，以形成隔离有源区(AA)的浅沟槽隔离结构204。

示例性地，在所述浅沟槽中填充所述隔离材料的步骤之前，还包括在所述浅沟槽的底部和侧壁上形成衬垫层(未示出)的步骤。衬垫层可以为氧化物，例如氧化硅衬垫层等。

示例性地，隔离材料可选用氧化硅。作为一个实例，采用HDP-CVD(高密度等离子化学气相沉积)在浅沟槽内以及半导体衬底上形成氧化硅层，HDP-CVD工艺是在同一个反应腔室中同步地进行沉积与溅射反应，HDP-CVD工艺采用的反应气体包括SiH₄和O₂，以及溅射用的气体氢气和氦气。由于沉积和溅射工艺是同时进行的，通过调整SiH₄和O₂以及氢气和氦气的含量以使溅射沉积比为1:1。

接着，对半导体衬底上的隔离材料进行平坦化处理，使所述隔离材料层的表面与所述硬掩膜叠层结构203的表面平齐，平坦化的方法可以为化学机械研磨法(CMP)。

需要说明的是，上述形成浅沟槽隔离结构的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。

浅沟槽隔离结构204之间的宽度(也可称为关键尺寸CD)依赖于有源区(AA)的宽度。

接下来，参照图2F-2I所示，执行步骤S105，去除所述至少一层硬掩膜叠层结构203，以露出所述牺牲多晶硅层202。

参照图2F，去除第一氮化物层2031a。

示例性地，可以使用本领域技术人员熟知的任何适合的方法去除第一氮化物层2031a，包括但不限于湿法蚀刻或者干法蚀刻的方法。具体地，可以使用对氮化物层2031a具有高的蚀刻速率的湿法蚀刻方法，例如，使用热的磷酸溶液作为蚀刻剂，湿法去除所述氮化物层2031a。

接下来，参照图2G，采用湿法刻蚀去除第一氧化物层2031b，同时对露出的所述浅沟槽隔离结构204进行回刻蚀，以减小露出的所述浅沟槽隔离结构的宽度。

示例性地，可以采用湿法刻蚀去除第一氧化物层2031b。具体地，湿法蚀刻能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。由于浅沟槽隔离结构的构成材料也是氧化物，因此在去除第一氧化物层2031b的同时还对露出的所述浅沟槽隔离结构204进行了回刻蚀，以减小露出的所述浅沟槽隔离结构的宽度。

接下来，参照图2H，去除第二氮化物层2032a。

示例性地，可以使用本领域技术人员熟知的任何适合的方法去除第二氮化物层2032a，包括但不限于湿法蚀刻或者干法蚀刻的方法。具体地，可以使用对氮化物层2032a具有高的蚀刻速率的湿法蚀刻方法，例如，使用热的磷酸溶液作为蚀刻剂，湿法去除所述氮化物层2032a。

接下来，参照图2I，采用湿法刻蚀去除第二氧化物层2032b，同时对露出的所述浅沟槽隔离结构204进行回刻蚀，以减小露出的所述浅沟槽隔离结构的宽度。

示例性地，示例性地，可以采用湿法刻蚀去除第二氧化物层2032b。具体地，湿法蚀刻能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。由于浅沟槽隔离结构的构成材料也是氧化物，因此在去除第二氧化物层2032b的同时还对露出的所述浅沟槽隔离结构204进行了回刻蚀，以减小露出的所述浅沟槽隔离结构的宽度。

通过上述四步的蚀刻处理，所述浅沟槽隔离结构的顶部区域形成了阶梯状的结构。

参照图2J，执行步骤S106，去除所述牺牲多晶硅层202。

示例性地，采用湿法蚀刻的方法去除牺牲多晶硅层202，以避免对垫氧化物层201造成损伤，具体地，湿法刻蚀采用硝酸和氢氟酸的混合溶剂。

接下来，执行一次或多次离子注入工艺。

示例性地，执行离子注入工艺(IMP)，以在半导体衬底中形成阱区(Well)，并进行单元离子注入工艺。在执行离子注入工艺之后还包括灰化处理以及湿法清洗步骤，以去除执行离子注入工艺前形成的光刻胶层以及残余物。

参照图2K，执行步骤S107，去除露出的所述氧化硅层202a以及所述垫氧化物层201，以露出所述半导体衬底200。

示例性地，采用湿法刻蚀去除氧化硅层202a和垫氧化物层201，以避免对半导体衬底200和浅沟槽隔离结构204的表面造成损伤。湿法清洗能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution ofhydrofluoric acid(BHF))。

执行步骤S108，参照图2L-2N，在所述半导体衬底200上形成隧穿氧化层205和浮置栅极206。

上述步骤为隧穿氧化层205和浮置栅极206的沉积提供了良好的工艺窗口。

参照图2L，在所述半导体衬底200上形成隧穿氧化层205。

示例性地，隧穿氧化层205可以包括如下的任何传统电介质：SiO₂、SiON、SiON₂以及包括钙钛矿型氧化物的其它类似氧化物，可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。作为一个实例，隧穿氧化层205的材料可选用氧化硅，形成方式采用热氧化法。形成的隧穿氧化层205与所述浅沟槽隔离结构相接处的厚度大于中间部分的厚度，可以减小隧穿氧化层在有源区(AA)顶部边角处的负载效应。

接下来，参照图2M，在所述隧穿氧化层205上形成浮栅材料层206a。

示例性地，浮栅材料层206a的材料可选用多晶硅或者掺杂的多晶硅，例如磷掺杂的多晶硅。其形成方法可选用低压化学气相淀积(LPCVD)工艺或者炉管工艺(Furnace)。形成所述浮栅材料层206a的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

示例性地，经过上述步骤形成的浮栅材料层206a为槽形或阶梯形，其有利于避免在沉积浮栅材料层206a的过程中形成空洞(void)。

接下来，参照图2N，对浮栅材料层206a和隔离结构204进行平坦化处理，使浮栅材料层206a和隔离结构204达到目标高度，以形成浮置栅极206。

示例性地，平坦化的方法可以为化学机械研磨法(CMP)。

示例性地，浮置栅极206的厚度为400埃至1000埃，所述浮置栅极206的厚度小于或等于所述浮栅材料层206a的厚度。

示例性地，形成的浮置栅极206为碗状，其底部的关键尺寸(CD)小于顶部的关键尺寸(CD)，有利于提高耦合比(coupling ratio)，进而提高半导体器件的性能。

参照图2N，本发明还提供一种半导体器件，其包括：半导体衬底200，在所述半导体衬底200中形成的若干浅沟槽隔离结构204，以及在所述半导体衬底200上形成的隧穿氧化层205和浮置栅极206；其中所述浅沟槽隔离结构204的顶表面与所述浮置栅极206的顶表面平齐。

半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为一个实例，半导体衬底的构成材料选用单晶硅。

隧穿氧化层205可以包括如下的任何传统电介质：SiO₂、SiON、SiON₂以及包括钙钛矿型氧化物的其它类似氧化物。作为一个实例，隧穿氧化层205的材料可选用氧化硅。隧穿氧化层205与所述浅沟槽隔离结构相接处的厚度大于中间部分的厚度，可以减小隧穿氧化层在有源区(AA)顶部边角处的负载效应。

浮置栅极206的材料可选用多晶硅或者掺杂的多晶硅，例如磷掺杂的多晶硅。示例性地，浮置栅极206呈碗状，厚度为400埃至1000埃，其底部的关键尺寸(CD)小于顶部的关键尺寸(CD)，有利于提高耦合比(coupling ratio)，进而提高半导体器件的性能。

浅沟槽隔离结构204的材料可选用氧化硅。所述浅沟槽隔离结构204高出所述半导体衬底200表面的部分为阶梯形。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制作方法，其特征在于，包括以下步骤：

去除所述牺牲多晶硅层；

在所述半导体衬底上依次形成隧穿氧化层和浮置栅极。

2.根据权利要求1所述的制作方法，其特征在于，所述硬掩膜叠层结构包括依次层叠的氧化物层和氮化物层，去除所述至少一层硬掩膜叠层结构的步骤包括先去除氮化物层露出所述氧化物层，接着采用湿法刻蚀去除所述氧化物层。

3.根据权利要求2所述的制作方法，其特征在于，在采用湿法刻蚀去除所述氧化物层的同时对露出的所述浅沟槽隔离结构进行回刻蚀，以减小露出的所述浅沟槽隔离结构的宽度。

4.根据权利要求1所述的制作方法，其特征在于，在所述浅沟槽中填充隔离材料之前还包括在所述浅沟槽中形成衬垫层的步骤。

5.根据权利要求1所述的制作方法，其特征在于，在去除所述牺牲多晶硅层之后并且去除所述氧化硅层和所述垫氧化物层之前还包括执行一次或多次离子注入的步骤。

6.根据权利要求1所述的制作方法，其特征在于，所述浮置栅极的厚度范围为400埃至1000埃。

7.根据权利要求1所述的制作方法，其特征在于，去除所述牺牲多晶硅层后，露出的所述浅沟槽隔离结构的形状为阶梯形。

8.根据权利要求1所述的制作方法，其特征在于，所述浮置栅极的底部的关键尺寸小于顶部的关键尺寸。

9.根据权利要求1所述的制作方法，其特征在于，所述浮置栅极的形状为碗状。

10.根据权利要求1所述的制作方法，其特征在于，所述隧穿氧化层与所述浅沟槽隔离结构相接处的厚度大于中间部分的厚度。

11.一种半导体器件，其特征在于，包括：

12.根据权利要求11所述的半导体器件，其特征在于，所述浅沟槽隔离结构高出所述半导体衬底表面的部分为阶梯形。

13.根据权利要求11所述的半导体器件，其特征在于，所述浮置栅极的形状为碗状。

14.根据权利要求11所述的半导体器件，其特征在于，所述浮置栅极的底部的关键尺寸小于顶部的关键尺寸。

15.根据权利要求11所述的半导体器件，其特征在于，所述浮置栅极的厚度范围为400埃至1000埃。

16.根据权利要求11所述的半导体器件，其特征在于，所述隧穿氧化层与所述浅沟槽隔离结构相接处的厚度大于中间部分的厚度。