CN111987103A - 一种半导体器件的形成方法 - Google Patents
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Abstract
本发明实施例提供了一种半导体器件的形成方法。在本发明实施例中，通过采用多层材料堆叠形成的硬掩膜层，使得在光刻形成第一堆叠结构及第二堆叠结构的过程中，不同的堆叠结构上方的硬掩膜层的厚度差较小。并且在去除所述硬掩膜层后，第一堆叠结构和第二堆叠结构的高度基本相同，隔离层的上表面高于所述第一堆叠结构和第二堆叠结构的层间绝缘层的上表面。由此，能够提高半导体器件的数据保留能力和耐久性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的数据保留能力和耐久性还需要提高。
发明内容
有鉴于此，本发明实施例提供了一种半导体器件的形成方法，能够提高半导体器件的数据保留能力和耐久性。本发明实施例所述的半导体器件的形成方法包括：
提供半导体衬底，所述半导体衬底包括依次叠置的有源区基底、浮栅材料层、层间绝缘层、控制栅材料层以及硬掩膜层，其中，所述硬掩膜层包括依次叠置的第一材料层、第二材料层以及第三材料层；
刻蚀部分所述硬掩膜层，以形成具有间隔排列的图案的硬掩膜层；
以所述硬掩膜层为掩膜，依次刻蚀所述控制栅材料层、所述层间绝缘层以及所述浮栅材料层，以在所述半导体衬底的单元区形成相互分立的多个第一堆叠结构和多个第二堆叠结构，多个所述第一堆叠结构和多个所述第二堆叠结构之间形成多个第一凹槽；
形成填充所述第一凹槽的隔离层；
刻蚀所述硬掩膜层，以露出所述第一堆叠结构和所述第二堆叠结构中的控制栅材料层；
在所述控制栅材料层上形成金属硅化物层；
其中，在所述以所述硬掩膜层为掩膜，依次刻蚀所述控制栅材料层、所述层间绝缘层以及所述浮栅材料层的工艺过程中，对所述第三材料层的刻蚀速率大于对所述第二材料层的刻蚀速率。
进一步地，所述第一材料层、所述第二材料层以及所述第三材料层的厚度依次增大。
进一步地，所述第一材料层的材料为氧化硅；所述第二材料层的材料为氮化硅；所述第三材料层的材料为氧化硅。
进一步地，所述刻蚀所述硬掩膜层包括：
形成第一停止层，所述第一停止层覆盖所述第一堆叠结构、所述第二堆叠结构和所述隔离层；
形成覆盖所述第一停止层的第二停止层；
刻蚀去除所述单元区的所述第二停止层，以露出所述第一停止层；
采用湿法刻蚀去除所述单元区的所述第一停止层和所述硬掩膜层的第三材料层；
刻蚀所述单元区的硬掩膜层中的所述第二材料层，以露出所述第一材料层；
刻蚀所述单元区的硬掩膜层中的所述第一材料层，以露出所述第一堆叠结构和所述第二堆叠结构中的控制栅材料层。
进一步地，所述刻蚀去除所述单元区的所述第二停止层具体为，采用湿法刻蚀工艺刻蚀所述第二停止层具体为，所述湿法刻蚀工艺对所述第二停止层的刻蚀速率大于对所述第一停止层的刻蚀速率。
进一步地，所述第一停止层具体为采用高温氧化法形成的氧化硅，所述第二停止层为氮化硅。
进一步地，所述采用湿法刻蚀去除所述单元区的所述第一停止层和所述硬掩膜层的第三材料层具体为，所述湿法刻蚀工艺对所述第一停止层的刻蚀速率大于对所述隔离层的刻蚀速率，所述湿法刻蚀工艺对所述第一停止层的刻蚀速率大于对所述第二材料层的刻蚀速率。
进一步地，括外围区，在刻蚀部分所述硬掩膜层后，所述半导体器件的形成方法还包括：
在所述外围区形成多个分立的第三堆叠结构，其中，所述第三堆叠结构用于形成外围电路。
进一步地，所述第二堆叠结构和所述第三堆叠结构之间形成有第二凹槽，所述第二凹槽的表面形成有依次叠置的隔离层、第一停止层和第二停止层，所述半导体器件的形成方法还包括：
形成填充所述第二凹槽的介质层。
进一步地，所述第一堆叠结构的尺寸小于所述第二堆叠结构。
进一步地，所述形成填充所述第一凹槽的隔离层包括：
沉积隔离层，所述隔离层填充第一凹槽并覆盖所述第一堆叠结构和所述第二堆叠结构；
刻蚀所述隔离层以露出所述第一堆叠结构和所述第二堆叠结构的上表面。
进一步地，所述第一堆叠结构用于形成存储晶体管，所述第二堆叠结构用于形成选择晶体管。
在本发明实施例中，通过采用多层材料堆叠形成的硬掩膜层，使得在光刻形成第一堆叠结构及第二堆叠结构的过程中，不同的堆叠结构上方的硬掩膜层的厚度差较小。并且在去除所述硬掩膜层后，第一堆叠结构和第二堆叠结构的高度基本相同，隔离层的上表面高于所述第一堆叠结构和第二堆叠结构的层间绝缘层的上表面。能够提高半导体器件的数据保留能力和耐久性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是NAND存储器的电路示意图；
图2-图4是对比例的半导体器件的形成方法的各步骤形成结构的截面示意图；
图5-图6是对比例的半导体器件的形成方法的各步骤形成的结构的照片；
图7是本发明实施例的半导体器件的形成方法的流程图；
图8-图18是本发明实施例的半导体器件的形成方法的各步骤形成的结构的截面示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
快闪存储器(Flash Memory，FM)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。
根据结构的不同，闪存分为非门闪存(NOR Flash Memory，NOR)和与非门闪存(NAND Flash Memory，NAND)。相比非门闪存，NAND闪存能提供高的单元密度，可以达到高存储密度。
然而，现有的NAND闪存的数据保留能力(Data Retention Behavior，DRB)和耐久性(Endurance)较差。
图1是NAND存储器的电路示意图，如图1所示，在NAND的架构中，存储单元是以每64个存储晶体管进行串联来进行组织的。多个存储晶体管的栅极结构与字线(Word Line，WL)连接。每一串存储单元(32或64个)内，在存储单元的两端具有控制晶体管与源线(SourceLine，SL)和位线(Bit Line，BL)连接。每一个NAND存储单元串都有位线用来与其它串进行连接。
图2-图4是对比例的半导体器件的形成方法的各步骤形成结构的截面示意图。如图2-图4所示，在对比例中，半导体器件的形成方法包括如下步骤：
参考图2，在步骤S1中，提供半导体衬底10。所述半导体衬底10包括依次叠置的有源区基底101、浮栅102、栅介质层103、控制栅104和硬掩膜层105。浮栅102、栅介质层103、控制栅104和硬掩膜层105组成多个不同尺寸的第一堆叠结构20、第二堆叠结构30和第三堆叠结构40。所述第一堆叠结构20、第二堆叠结构30和第三堆叠结构40的表面覆盖有氧化层(图中未示出)用于保护述第一堆叠结构20、第二堆叠结构30和第三堆叠结构40。半导体衬底中包括单元区CELL和外围区PERI。
参考图2，在步骤S2中，形成填充多个所述第一堆叠结构20的间隙、并覆盖第一堆叠结构20、第二堆叠结构30和第三堆叠结构40的侧壁和上表面的隔离层50。
参考图2，在步骤S3中，形成覆盖所述隔离层50的停止层60。
参考图3，在步骤S4中，形成覆盖所述停止层60，并填充所述第二堆叠结构30和第三堆叠结构40之间的沟槽的介质层70。
在步骤S5中，刻蚀去除第一堆叠结构20上方的介质层70，露出第一堆叠结构20、第二堆叠结构30和第三堆叠结构40上方的停止层60。
在步骤S6中，湿法刻蚀去除部分停止层60，以露出单元区CELL和外围区PERI上方的隔离层50。
参考图4，在步骤S7中，采用全面干法刻蚀，去除第一堆叠结构20、第二堆叠结构30和第三堆叠结构40中的硬掩膜层15。
图5和图6是对比例的半导体器件的形成方法的各步骤形成结构的照片。如图5所示，半导体器件中包括单元区CELL和外围区PERI。所述单元区CELL中包括有第一堆叠结构20和第二堆叠结构30。其中，所述第一堆叠结构20作为NAND存储器的存储晶体管，所述第二堆叠结构30作为NAND存储器的选择晶体管。所述外围区PERI中包括第三堆叠结构40，所述第三堆叠结构40用于形成控制存储器读写的外围电路。这些外围电路可以包括适于形成于衬底上的各种电路器件，例如CMOS晶体管。第一堆叠结构20作为NAND存储器的存储晶体管，包括依次叠置的浮栅、栅介质层和控制栅。
由于第一堆叠结构20、第二堆叠结构30及第三堆叠结构40的作用不同，相应的第一堆叠结构20、第二堆叠结构30及第三堆叠结构40所承受的电压不同，因此，第一堆叠结构20、第二堆叠结构30及第三堆叠结构40的尺寸也会不同。具体地，在垂直于所述第一堆叠结构20的剖面上，如图5所示，第一堆叠结构20、第二堆叠结构30和第三堆叠结构40的宽度尺寸逐渐增大。然而，由于堆叠结构的宽度不同以及刻蚀的各向同性，使得在形成第一堆叠结构20、第二堆叠结构30和第三堆叠结构40的工艺过程中，在第三堆叠结构上方的硬掩膜的厚度比第一堆叠结构上方的硬掩膜的厚度大400-500埃。在后续工艺中，需要去除硬掩膜层，以在第一堆叠结构20、第二堆叠结构30及第三堆叠结构40上形成金属硅化物层，所述金属硅化物层作为金属接触层，能够减小第一堆叠结构20、第二堆叠结构30及第三堆叠结构40与后续形成的金属电极的接触电阻。对比例中采用干法刻蚀去除硬掩膜层，由于在第三堆叠结构40上方的硬掩膜的厚度比第一堆叠结构20上方的硬掩膜的厚度大400-500埃。在第一堆叠结构20上方的硬掩膜被完全去除后，第三堆叠结构上方还有400-500埃的硬掩膜，继续去除第三堆叠结构40上方的硬掩膜就会刻蚀第一堆叠结构20和第一堆叠结构20之间的隔离层，使得单元区的第一堆叠结构20之间的隔离层的上表面与栅介质层的上表面接近，甚至所述隔离层的上表面还会低于所述栅介质层的上表面第一堆叠结构20的高度低于所述第二堆叠结构30及第三堆叠结构40的高度。如图6所示，在形成金属硅化物层后，一些区域的金属硅化物层甚至会接触到栅介质层，第一堆叠结构上的金属硅化物层的厚度大于第三堆叠结构上的金属硅化物层。这会降低半导体器件的数据保留能力和耐久性。
有鉴于此，本发明实施例提供一种半导体器件的形成方法，能够提高半导体器件的数据保留能力和耐久性。图7是本发明实施例的半导体器件的形成方法的流程图。如图7所示，本发明实施例所述的方法包括如下步骤：
步骤S100、提供半导体衬底，所述半导体衬底包括依次叠置的有源区基底、浮栅材料层、层间绝缘层、控制栅材料层以及硬掩膜层。其中，所述硬掩膜层包括依次叠置的第一材料层、第二材料层以及第三材料层。
步骤S200、刻蚀部分所述硬掩膜层。以形成具有间隔排列的图案的硬掩膜层。
步骤S300、以所述硬掩膜层为掩膜，依次刻蚀所述控制栅材料层、所述层间绝缘层以及所述浮栅材料层。以在所述半导体衬底的单元区形成相互分立的多个第一堆叠结构和多个第二堆叠结构，多个所述第一堆叠结构和多个所述第二堆叠结构之间形成多个第一凹槽。
步骤S400、形成填充所述第一凹槽的隔离层。
步骤S500、刻蚀所述硬掩膜层。以露出所述第一堆叠结构和所述第二堆叠结构中的控制栅材料层。
步骤S600、在所述控制栅材料层上形成金属硅化物层。
其中，在所述以所述硬掩膜层为掩膜，依次刻蚀所述控制栅材料层、所述层间绝缘层以及所述浮栅材料层的工艺过程中，对所述第三材料层的刻蚀速率大于对所述第二材料层的刻蚀速率。
可选的，在步骤200后，所述半导体器件的形成方法还包括：
步骤S300a、在所述外围区形成多个分立的第三堆叠结构。其中，所述第三堆叠结构用于形成外围电路。
图8-图18是本发明实施例的半导体器件的形成方法的各步骤形成的结构的截面示意图。参考图8，在步骤S100中、提供半导体衬底1，所述半导体衬底1包括依次叠置的有源区基底11、浮栅材料层12、层间绝缘层13、控制栅材料层14以及硬掩膜层15，其中，所述硬掩膜层15包括依次叠置的第一材料层151、第二材料层152以及第三材料层153。
有源区基底11可为硅单晶、锗单晶或硅锗单晶。可替换地，有源区基底11还可为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构、化合物或合金。所述化合物包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟，所述合金包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或者它们的组合，所述SOI包括设置在绝缘层上的半导体层(例如硅层、锗硅层、碳硅层或锗层)，所述绝缘层保护设置在半导体层上的晶体管。在所述有源区基底11表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。此外，在有源区基底11和浮栅材料层12之间还可以包括有源区基底的停止层(图中未示出)，用于在刻蚀工艺中保护有源区基底11。
浮栅材料层12和控制栅材料层14可以采用多晶硅形成。因为浮栅材料层12和控制栅材料层14用于在后续工艺中形成浮栅和控制栅，浮栅和控制栅需要导电，因此多晶硅可以为掺杂的多晶硅。其中的掺杂元素可以为硼等P型杂质，也可以为磷等N型杂质。掺杂方式可以采用边沉积边掺杂的原位掺杂，也可以在沉积后采用离子注入掺杂。
层间绝缘层13可以为氧化物、氮化物或多层氧化物的堆叠。层间绝缘层13可以通过一道或多道工艺形成。在本实施例中，层间绝缘层可以是氧化物-氮化物-氧化物(ONO)层。
在本发明实施例中，所述硬掩膜层15采用多层结构，具体可以包括依次叠置的第一材料层151、第二材料层152以及第三材料层153。所述第一材料层151、所述第二材料层152以及所述第三材料层153的厚度依次增大。所述第三材料层153和第一材料层151的材料可以是氧化硅，所述第二材料层152的材料可以是氮化硅。在一种可选的实现方式中，第一材料层151、第二材料层152以及第三材料层153的厚度分别为50埃、400埃以及1000埃。
参考图9，在步骤S200中、刻蚀部分所述硬掩膜层15。以形成具有间隔排列的图案的硬掩膜层15a。
具体地，采用光刻工艺在所述硬掩膜层15的上方形成图案化的光刻胶层。可选地，所述图案化的光刻胶层包括间隔排列的矩形图案，所述矩形图案基本相互平行。以所述光刻胶层为掩膜刻蚀所述硬掩膜层15，将所述光刻胶层的图案转移到硬掩膜层15上形成新的硬掩膜层15a。具体可以采用湿法刻蚀或干法刻蚀的刻蚀工艺刻蚀所述硬掩膜层15。
参考图10，在步骤S300中，以所述硬掩膜层15a为掩膜，依次刻蚀所述控制栅材料层14、所述层间绝缘层13以及所述浮栅材料层12。以在所述半导体衬底的单元区CELL形成相互分立的多个第一堆叠结构2和多个第二堆叠结构3，多个所述第一堆叠结构2和多个所述第二堆叠结构3之间形成多个第一凹槽21。
进一步地，本步骤中的刻蚀工艺对所述控制栅材料层14、所述第三材料层153以及所述第二材料层152的刻蚀速率依次减小。即本步骤中的刻蚀工艺对材料为多晶硅的控制栅材料层14和材料为多晶硅的浮栅材料层12的刻蚀速率最大。材料为多晶硅的控制栅材料层14相对于材料为氧化硅的第三材料层153的刻蚀选择比小于材料为多晶硅的控制栅材料层14相对于第二材料层152。
其中，在所述以所述硬掩膜层为掩膜，依次刻蚀所述控制栅材料层、所述层间绝缘层以及所述浮栅材料层的工艺过程中，具体采用各向异性的干法刻蚀工艺。进一步地，可以采用氯气(Cl2)、含氟气体或含溴(Br)气体中的一种或多种混合的气体做为刻蚀气体。
在一种可选的实现方式中，采用氯气(Cl2)作为刻蚀气体的干法刻蚀，刻蚀材料为多晶硅的浮栅材料层12、所述层间绝缘层13以及控制栅材料层14。
所述第一堆叠结构2和第二堆叠结构3分别包括依次叠置的浮栅材料层12a、层间绝缘层13a、控制栅材料层14a和硬掩膜层15a。
所述半导体衬底包括单元区CELL，所述单元区CELL中的第一堆叠结构2和第二堆叠结构3用于形成存储晶体管以及选择晶体管。所述第一堆叠结构2中的浮栅材料层12a和控制栅材料层14a分别作为存储晶体管的浮栅和控制栅，之间由层间绝缘层13a形成电隔离。所述第一堆叠结构2用于作为存储单元存储数据。所述第二堆叠结构3的浮栅材料层12a和控制栅材料层14a之间的层间绝缘层13a具有图案，即所述层间绝缘层13a不能完全覆盖所述浮栅，使得选择晶体管的浮栅和控制栅之间形成电连接，共同作为该选择晶体管的栅极。
参考图10，在步骤S300a，在所述外围区PERI形成多个分立的第三堆叠结构4。其中，所述第三堆叠结构4用于形成外围电路。
可选地，步骤S300a可以与步骤S300同时进行。
具体地，刻蚀所述半导体衬底1的外围区PERI，以形成多个分立的第三堆叠结构4。所述第三堆叠结构4和所述第二堆叠结构3之间形成第二凹槽22。在外围区PERI上形成的第三堆叠结构4用于形成控制存储器读写的外围电路。这些外围电路可以包括适于形成于衬底上的各种电路器件，例如CMOS晶体管。
由于第一堆叠结构20、第二堆叠结构30及第三堆叠结构40的作用不同，相应的第一堆叠结构20、第二堆叠结构30及第三堆叠结构40所承受的电压不同，因此，第一堆叠结构2、第二堆叠结构3及第三堆叠结构4的尺寸也会不同。具体地，如图10所示的截面图中，所述第一堆叠结构2、第二堆叠结构3及第三堆叠结构4的宽度不同，所述第一堆叠结构2、第二堆叠结构3及第三堆叠结构4的宽度依次增大。
虽然采用各向异性的干法刻蚀，但由于受设备参数等其他因素影响，刻蚀过程中也会在横向方向对所述硬掩膜层刻蚀一定的尺寸。尺寸较小的第一堆叠结构的硬掩膜层15a与刻蚀气体的接触面包括硬掩膜层15a的上表面和侧表面，从三个方向刻蚀所述硬掩膜层15a，同时，第一堆叠结构2的宽度很小，从侧表面向内刻蚀去除的硬掩膜层15a的尺寸大于第一堆叠结构2的宽度，导致第一堆叠结构2的硬掩膜层15a被刻蚀的深度较大。而第二堆叠结构3及第三堆叠结构4的宽度较大，从侧表面向内刻蚀去除的硬掩膜的尺寸小于第二堆叠结构3和第三堆叠结构4的宽度，导致第二堆叠结构3及第三堆叠结构4的硬掩膜层15a被刻蚀的深度较小，第二堆叠结构3及第三堆叠结构4的硬掩膜层15a的截面形状可以是尺寸由下至上依次减小的类似梯形的不规则形状。第二堆叠结构3及第三堆叠结构4的硬掩膜层15a被刻蚀的深度较小。
在本发明实施例中，在刻蚀所述半导体衬底1的过程中，对第二材料层152a的刻蚀速率远小于对第三材料层153a的刻蚀速率。首先，硬掩膜层15a中的第三材料层153a被刻蚀。第三材料层153a全部被刻蚀后，会刻蚀第三材料层153a下方的第二材料层152a，所述第二材料层152a能够起到刻蚀停止层的作用。当刻蚀到第一堆叠结构2的硬掩膜层15a中的第二材料层152a时，第二堆叠结构3及第三堆叠结构4的硬掩膜层15a的第三材料层153a还有一定的厚度，由于对第二材料层152a的刻蚀速率远小于对第三材料层153a的刻蚀速率，所以在刻蚀到第一堆叠结构2的硬掩膜层15a中的第二材料层152a后，第一堆叠结构2、第二堆叠结构3及第三堆叠结构4的硬掩膜层15a的厚度差逐渐减小。
在一种可实现的工艺过程中，在刻蚀所述半导体衬底1后，第一堆叠结构2中的硬掩膜层15a中只包括第一材料层151a和第二材料层152a，第二堆叠结构3及第三堆叠结构4的硬掩膜层15a的厚度大于第一堆叠结构2中的硬掩膜层15a的厚度100-400埃。
本发明实施例的硬掩膜层采用多层的层叠结构，在刻蚀浮栅材料层12、层间绝缘层13和控制栅材料层14的过程中，对所述第三材料层153a的刻蚀速率大于对所述第二材料层152a的刻蚀速率，在第一堆叠结构上方的第三材料层153a全部被刻蚀后，同时刻蚀第一堆叠结构2中的第二材料层152a和第二堆叠结构3中的第三材料层153a，因此，与对比例的半导体器件的形成方法相比，本发明实施例的半导体器件的形成方法能够减小第一堆叠结构2、第二堆叠结构3及第三堆叠结构4中的硬掩膜15a的厚度差。
可选的，在形成所述第一堆叠结构2、第二堆叠结构3及第三堆叠结构4后，形成覆盖所述第一堆叠结构2、第二堆叠结构3及第三堆叠结构4的保护层(图中未示出)，用于保护所述第一堆叠结构2、第二堆叠结构3及第三堆叠结构4。
参考图11，在步骤S400中，形成填充所述第一凹槽21的隔离层5。
具体地，步骤S400可以包括如下步骤：
步骤S401、沉积隔离层5，所述隔离层5填充第一凹槽21并覆盖所述第一堆叠结构2和所述第二堆叠结构3。
具体地，所述隔离层5的材料可以是氮化硅、氧化硅、碳化硅或碳氧化硅等。可以采用本领域技术人员所知的任何技术形成所述隔离层5。优选采用化学气相沉积法(ChemicalVapor Deposition，CVD)，例如低温化学气相沉积(Low Temperature Chemical VaporDeposition，LTCVD)、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、快热化学气相沉积(Rapid Thermo Chemical Vapor Deposition，RTCVD)、原子层沉积(Atomics Layer Deposition，ALD)工艺、离子体增强化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)等。
在一种可选的实现方式中，采用PECVD工艺形成材料为氮化硅的隔离层5。
在另一种可选的实现方式中，采用PECVD工艺，采用四乙氧基硅烷(TEOS)作为反应气体，采用高纵深比工艺(High Aspect Ratio Process，HARP)形成材料为氧化硅的隔离层5。
进一步地，所述隔离层5在填充第一凹槽21的同时，还覆盖第二堆叠结构3和第三堆叠结构4之间的第二凹槽22的侧壁和底面。同时，还覆盖所述第三堆叠结构4的侧壁。
步骤S402、刻蚀所述隔离层5以露出所述第一堆叠结构2和所述第二堆叠结构3的上表面。
具体地，可以采用湿法刻蚀工艺回刻蚀所述隔离层5。
参考图12-图17，在步骤S500中，刻蚀所述硬掩膜层15a。以露出所述第一堆叠结构2和所述第二堆叠结构3中的控制栅材料层14a。
具体地，刻蚀所述硬掩膜层可以包括如下步骤：
步骤S501、形成第一停止层，所述第一停止层覆盖所述第一堆叠结构、所述第一堆叠结构和所述隔离层。
步骤S502、形成覆盖所述第一停止层的第二停止层。
步骤S503、刻蚀去除所述单元区的所述第二停止层，以露出所述第一停止层。
步骤S504、采用湿法刻蚀去除所述单元区的所述第一停止层和所述硬掩膜层的第三材料层。
步骤S505、刻蚀所述硬掩膜层中的所述第二材料层，以露出所述第一材料层。
步骤S506、刻蚀所述硬掩膜层中的所述第一材料层，以露出所述第一堆叠结构和所述第二堆叠结构中的控制栅材料层。
可选地，所述第二堆叠结构和所述第三堆叠结构之间形成有第二凹槽，所述第二凹槽的表面形成有依次叠置的隔离层、第一停止层和第二停止层，在步骤S502后，所述半导体器件的形成方法还包括：
步骤S502a、形成填充第二凹槽的介质层。
参考图12，在步骤S501中，形成第一停止层6，所述第一停止层6覆盖所述第一堆叠结构2、所述第二堆叠结构3和所述隔离层5。
具体地，所述第一停止层6可以是氧化硅，可以采用化学气相沉积等工艺形成所述第一停止层6。在一种可选的实现方式中，所述第一停止层6具体为采用高温氧化法形成的氧化硅。
进一步地，所述第一停止层6还覆盖所述第二凹槽22的底部和侧壁，以及覆盖所述第三堆叠结构4的顶部和侧壁。
参考图12，在步骤S502中，形成覆盖所述第一停止层6的第二停止层7。
具体地，所述第二停止层7的材料可以是氮化硅。可以采用化学气相沉积等工艺形成所述第二停止层7。
参考图13，在步骤S502a中，形成填充第二凹槽22的介质层8。
具体地，可以先沉积介质层8，所述介质层8的上表面高于所述第二停止层7的上表面。然后采用化学机械研磨工艺(Chemical Mechanical Polishing，CMP)减薄所述介质层8直至露出部分第二停止层7。最后，再采用湿法刻蚀的工艺去除在单元区CELL上方和外围区PERI上方的介质层8，最终形成填充第二凹槽22的介质层8。所述介质层8的上表面略低于部分所述第二停止层7的上表面。所述湿法刻蚀工艺的刻蚀溶液可以是稀氢氟酸(DHF)。
所述介质层8的材料可以是氧化硅、氮化硅、氮氧化硅、碳氧化硅或低K介质材料。在实施例中，所述介质层8的材料为氧化硅。由于刻蚀工艺对不同的材料的刻蚀速率不同，在湿法刻蚀所述介质层8的工艺过程中，材料为氮化硅的第二停止层7可以起到刻蚀停止层的作用。
所述介质层8用于保护第二沟槽的侧壁和底部的第一停止层6、第二停止层7以及隔离层5。使得第二堆叠结构3和第三堆叠结构4形成电隔离。
参考图14，在步骤S503中，刻蚀去除所述单元区CELL的所述第二停止层7，以露出所述第一停止层6。
具体地，采用湿法刻蚀工艺刻蚀材料为氮化硅的所述第二停止层7，所述湿法刻蚀工艺对第二停止层7的刻蚀速率大于对材料为氧化硅的第一停止层6的刻蚀速率。所述第一停止层6作为所述第二停止层7的刻蚀停止层。在刻蚀所述第二停止层7的过程中，介质层8也会部分被刻蚀，会在介质层8的表面形成一个凹面。
参考图15，在步骤S504中，采用湿法刻蚀去除所述单元区CELL的所述第一停止层6和所述硬掩膜层的第三材料层153a。
进一步地，同时去除所述外围区PERI的所述第一停止层6和硬掩膜层15a的第三材料层153a。
具体地，在第二堆叠结构3和第三堆叠结构4的硬掩膜层15a中还有一定厚度的第三材料层153a，由于所述第一停止层6和第三材料层153a的材料同为氧化硅，因此可以在同一刻蚀工序中同时去除所述第一停止层6和第三材料层153a。可以采用氢氟酸(HF)、缓冲氧化硅腐蚀液(BOE)或缓冲氢氟酸(BHF)作为刻蚀溶液刻蚀所述第一停止层6和第三材料层153a。同时，湿法刻蚀过程中，刻蚀溶液会接触到隔离层5和第一堆叠结构2中的第二材料层152a，也会刻蚀部分的隔离层5以及第一堆叠结构2中的第二材料层152a，但由于第二材料层152a的材料为氮化硅，刻蚀溶液对第二材料层152a的刻蚀速率小于对所述第一停止层6和第三材料层153a的刻蚀速率，因此，在刻蚀完成后，第一堆叠结构2与第二堆叠结构3的硬掩膜层15a的厚度基本相等，或第一堆叠结构2与第二堆叠结构3的厚度略小于所述硬掩膜层15a的厚度。所述隔离层5的材料为氮化硅，因此，在刻蚀过程中，隔离层5仅少部分被刻蚀，隔离层5的上表面基本与第一堆叠结构2的上表面的高度相同。在本实施例中，所述第一堆叠结构2的上表面和隔离层5的上表面低于第二堆叠结构3和第三堆叠结构4的上表面不超过300埃。
参考图16，在步骤S505中，刻蚀所述硬掩膜层15a中的所述第二材料层152a，以露出所述第一材料层151a。
可选地，在刻蚀单元区CELL的硬掩膜层15a中的所述第二材料层152a的同时，刻蚀所述外围区PERI的硬掩膜层15a中的所述第二材料层152a。
具体地，可以采用干法刻蚀或湿法刻蚀的工艺刻蚀所述硬掩膜层15a中的第二材料层152a。
参考图17，在步骤S506中，刻蚀单元区CELL的所述硬掩膜层中的所述第一材料层151a，以露出所述第一堆叠结构2和所述第二堆叠结构3中的控制栅材料层14a。
可选地，在刻蚀单元区CELL的硬掩膜层15a中的所述第一材料层151a的同时，刻蚀所述外围区PERI的硬掩膜层15a中的所述第一材料层151a，露出第三堆叠结构4中的控制栅材料层14a。
具体地，可以采用干法刻蚀或湿法刻蚀的工艺刻蚀所述硬掩膜层15a中的第一材料层151a。为确保控制栅材料层14a的上表面完全露出，可以采用过刻蚀(Over Etch，OE)工艺，刻蚀一部分控制栅材料层14a。
在刻蚀完成后，第一堆叠结构2、第二堆叠结构3和第三堆叠结构4的高度基本相等，所述隔离层5的上表面低于所述第一堆叠结构2、第二堆叠结构3和第三堆叠结构4的上表面，所述隔离层5的上表面高于所述层间绝缘层13a的上表面。
在一个可选的实现方式中，隔离层5的材料为氮化硅，第一材料层151a为氧化硅，第二材料层152a为氮化硅，第三材料层153a为氧化硅，第一停止层6为氧化硅，第二停止层7为氮化硅，介质层8为氧化硅。在形成介质层8后，如图14所示，先以材料为氧化硅的第一停止层6作为刻蚀停止层，采用湿法刻蚀工艺刻蚀材料为氮化硅的第二停止层7。然后，如图15所示，再采用湿法刻蚀工艺刻蚀材料同为氧化硅的第一停止层6和第三材料层153a，同时，单元区CELL中的材料为氮化硅的隔离层5和第二材料层152a被少量的刻蚀。然后，如图16所示，再采用湿法刻蚀或干法刻蚀的工艺刻蚀材料为氮化硅的第二材料层152a和材料为氮化硅的隔离层5，由于隔离层5的氮化硅采用PECVD的工艺形成，在刻蚀的过程中，隔离层5的刻蚀速率会大于对第二材料层152a的刻蚀速率，且第二材料层152a较薄，也会出现过刻蚀的情况，因此，在刻蚀去除第二材料层152a后，第一材料层151a的上表面高于隔离层5的上表面。然后，如图17所示，再采用湿法刻蚀或干法刻蚀的工艺刻蚀材料为氧化硅的第一材料层151a。
参考图18，在步骤S600中，在所述控制栅材料层14a上形成金属硅化物层9。
所述金属硅化物层9用于作为金属接触层，以降低所述第一堆叠结构2、第二堆叠结构3和第三堆叠结构4和后续形成的金属电极之间的接触电阻。
具体地，形成金属硅化物层9的方法可以包括如下步骤：
步骤S601，在所述控制栅材料层14a上方沉积金属。
步骤S602，对所述金属进行热退火形成金属硅化物层9。
步骤S603，去除多余的金属。
在后续工艺中，形成金属互连结构以及金属电极等结构，以形成完整的半导体器件。
应理解，在本发明实施例中，所述第一堆叠结构、第二堆叠结构以及第三堆叠结构的截面以矩形作为示例进行说明，实际半导体器件的形成过程中，所述第一堆叠结构、第二堆叠结构以及第三堆叠结构的截面可以形成梯形或不规则形状等不同的形状。所述隔离层、第一停止层、第二停止层及介质层等结构的上表面分别以直线或平滑的曲线为例进行说明，根据不同的形成工艺，也可以是波浪形或不规则形状等多种形状。
在本发明实施例中，通过采用多层材料堆叠形成的硬掩膜层，使得在光刻形成第一堆叠结构及第二堆叠结构的过程中，不同的堆叠结构上方的硬掩膜层的厚度差较小。并且在去除所述硬掩膜层后，第一堆叠结构和第二堆叠结构的高度基本相同，隔离层的上表面高于所述第一堆叠结构和第二堆叠结构的层间绝缘层的上表面。能够提高半导体器件的数据保留能力和耐久性。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种半导体器件的形成方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括依次叠置的有源区基底、浮栅材料层、层间绝缘层、控制栅材料层以及硬掩膜层，其中，所述硬掩膜层包括依次叠置的第一材料层、第二材料层以及第三材料层；
刻蚀部分所述硬掩膜层，以形成具有间隔排列的图案的硬掩膜层；
以所述硬掩膜层为掩膜，依次刻蚀所述控制栅材料层、所述层间绝缘层以及所述浮栅材料层，以在所述半导体衬底的单元区形成相互分立的多个第一堆叠结构和多个第二堆叠结构，多个所述第一堆叠结构和多个所述第二堆叠结构之间形成多个第一凹槽；
形成填充所述第一凹槽的隔离层；
刻蚀所述硬掩膜层，以露出所述第一堆叠结构和所述第二堆叠结构中的控制栅材料层；
在所述控制栅材料层上形成金属硅化物层；
其中，在所述以所述硬掩膜层为掩膜，依次刻蚀所述控制栅材料层、所述层间绝缘层以及所述浮栅材料层的工艺过程中，对所述第三材料层的刻蚀速率大于对所述第二材料层的刻蚀速率。
2.根据权利要求1所述的方法，其特征在于，所述第一材料层、所述第二材料层以及所述第三材料层的厚度依次增大。
3.根据权利要求1所述的方法，其特征在于，所述第一材料层的材料为氧化硅；所述第二材料层的材料为氮化硅；所述第三材料层的材料为氧化硅。
4.根据权利要求1所述的方法，其特征在于，所述刻蚀所述硬掩膜层包括：
形成第一停止层，所述第一停止层覆盖所述第一堆叠结构、所述第二堆叠结构和所述隔离层；
形成覆盖所述第一停止层的第二停止层；
刻蚀去除所述单元区的所述第二停止层，以露出所述第一停止层；
采用湿法刻蚀去除所述单元区的所述第一停止层和所述硬掩膜层的第三材料层；
刻蚀所述单元区的硬掩膜层中的所述第二材料层，以露出所述第一材料层；
刻蚀所述单元区的硬掩膜层中的所述第一材料层，以露出所述第一堆叠结构和所述第二堆叠结构中的控制栅材料层。
5.根据权利要求4所述的方法，其特征在于，所述刻蚀去除所述单元区的所述第二停止层具体为，采用湿法刻蚀工艺刻蚀所述第二停止层具体为，所述湿法刻蚀工艺对所述第二停止层的刻蚀速率大于对所述第一停止层的刻蚀速率。
6.根据权利要求5所述的方法，其特征在于，所述第一停止层具体为采用高温氧化法形成的氧化硅，所述第二停止层为氮化硅。
7.根据权利要求4所述的方法，其特征在于，所述采用湿法刻蚀去除所述单元区的所述第一停止层和所述硬掩膜层的第三材料层具体为，所述湿法刻蚀工艺对所述第一停止层的刻蚀速率大于对所述隔离层的刻蚀速率，所述湿法刻蚀工艺对所述第一停止层的刻蚀速率大于对所述第二材料层的刻蚀速率。
8.根据权利要求1所述的方法，其特征在于，所述半导体衬底包括外围区，在刻蚀部分所述硬掩膜层后，所述半导体器件的形成方法还包括：
在所述外围区形成多个分立的第三堆叠结构，其中，所述第三堆叠结构用于形成外围电路。
9.根据权利要求8所述的方法，其特征在于，所述第二堆叠结构和所述第三堆叠结构之间形成有第二凹槽，所述第二凹槽的表面形成有依次叠置的隔离层、第一停止层和第二停止层，所述半导体器件的形成方法还包括：
形成填充所述第二凹槽的介质层。
10.根据权利要求1所述的方法，其特征在于，所述第一堆叠结构的尺寸小于所述第二堆叠结构。
11.根据权利要求1所述的方法，其特征在于，所述形成填充所述第一凹槽的隔离层包括：
沉积隔离层，所述隔离层填充第一凹槽并覆盖所述第一堆叠结构和所述第二堆叠结构；
刻蚀所述隔离层以露出所述第一堆叠结构和所述第二堆叠结构的上表面。
12.根据权利要求1所述的方法，其特征在于，所述第一堆叠结构用于形成存储晶体管，所述第二堆叠结构用于形成选择晶体管。
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