CN111799165A - 一种半导体结构的制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 134
- 229920005591 polysilicon Polymers 0.000 claims abstract description 113
- 238000005530 etching Methods 0.000 claims abstract description 93
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 273
- 238000000034 method Methods 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- 239000007789 gas Substances 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- 239000011241 protective layer Substances 0.000 claims description 8
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 4
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 3
- 230000008569 process Effects 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 230000015654 memory Effects 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920000058 polyacrylate Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Abstract
本发明公开了一种半导体结构的制备方法，至少包括如下步骤：提供一衬底；形成栅极氧化层于所述衬底上；形成第一多晶硅层于所述栅极氧化层上；形成介质层于所述第一多晶硅层的表面和所述栅极氧化层上，所述介质层在所述第一多晶硅层的侧壁上形成栅栏结构；形成第二多晶硅层于所述介质层上；进行第一次刻蚀，所述第一次刻蚀移除部分所述第二多晶硅层，并以所述介质层为停止层；进行第二次刻蚀，所述第二次刻蚀移除位于所述第一多晶硅层的第一表面上的所述介质层。本发明可改善半导体器件的性能稳定。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的制备方法。
背景技术
目前，在制造一些快闪记忆体的过程中，例如在制作栅极结构时，通常会在多晶硅上的表面和侧壁生长介质层，在刻蚀多晶硅的过程中，由于介质层是生长在多晶硅层的周围，位于所述多晶硅层的侧壁上的介质层较高，相当于围栏一样，在刻蚀多晶硅时，很难将位于所述多晶硅层的侧壁上的介质层边角处的多晶硅完全清除，会有多晶硅的残留，会造成后续制作的半导体结构短路，从而导致测试失败以及影响器件性能等问题。
发明内容
鉴于上述现有技术的缺陷，本发明提出一种半导体结构的制备方法，通过将位于所述第一多晶硅层的侧壁上的介质层（即所述栅栏结构）进行消减或者完全消除，再进行裸露于外的所述第一多晶硅层的刻蚀，这样消除了所述第一多晶硅层的侧壁上的介质层的阻挡作用，能完全将裸露于外的所述第一多晶硅层完全刻蚀掉，不会有多余的多晶硅残留，保证后续半导体器件的性能稳定。
为实现上述目的及其他目的，本发明提供一种半导体结构的制备方法，至少包括如下步骤：
提供一衬底；
形成栅极氧化层于所述衬底上；
形成第一多晶硅层于所述栅极氧化层上；
形成介质层于所述第一多晶硅层的表面和所述栅极氧化层上，所述介质层在所述第一多晶硅层的侧壁上形成栅栏结构；
形成第二多晶硅层于所述介质层上；
形成图案化光阻层于所述第二多晶硅层上，所述图案化光阻层对位于所述第一多晶硅层；
进行第一次刻蚀，所述第一次刻蚀移除部分所述第二多晶硅层，并以所述介质层为停止层；
进行第二次刻蚀，所述第二次刻蚀移除位于所述第一多晶硅层的第一表面上的所述介质层，暴露出所述栅栏结构；
进行第三次刻蚀，所述第三次刻蚀移除所述栅栏结构；
其中，所述第三次刻蚀移除所述栅栏结构后，剩余的所述栅栏结构的厚度为200~300埃；
在所述第三次刻蚀中，使用高刻蚀选择比的等离子气体，所述等离子气体对所述介质层的刻蚀速度大于对所述第一多晶硅层的刻蚀速度；
所述等离子气体对所述介质层和所述第一多晶硅层的刻蚀选择比为（21~24）：1。
在一实施例中，所述等离子气体为四氟甲烷 、二氟甲烷和氩气。
在一实施例中，在形成第二多晶硅层于所述介质层上的步骤之后，还包括以下步骤：
形成硬质掩模层于所述第二多晶硅层上；
形成保护层于所述硬质掩模层上；
在所述保护层上形成所述图案化光阻层。
在一实施例中，所述硬质掩模层包括：
第三硬质掩模层；
第二硬质掩模层，形成于所述第三硬质掩模层上；
第一硬质掩模层，形成于所述第二硬质掩模层上。
在一实施例中，所述硬质掩模层的厚度为50~300纳米。
在一实施例中，所述硬质掩模层材料为氮化钛、氮化硅、二氧化硅或者氮化硅结合碳化硅材料。
在一实施例中，在所述第二次刻蚀移除位于所述第一多晶硅层的第一表面上的所述介质层的同时，移除部分所述第一多晶硅层。
在一实施例中，在移除部分所述第一多晶硅层的步骤中，移除部分所述第一多晶硅层的厚度为所述第一多晶硅层厚度的1/8~1/2。
在一实施例中，在进行第三次刻蚀之后，还包括进行第四次刻蚀，所述第四次刻蚀移除裸露于外的所述第一多晶硅层。
在一实施例中，在所述第四次刻蚀后，移除所述硬质掩膜层。
在一实施例中，所述介质层的组分为氮化硅和/或氧化硅。
在一实施例中，所述介质层的厚度为20 ~100纳米。
在一实施例中，所述第二多晶硅层的厚度50~250纳米。
在一实施例中，所述保护层为抗反射层，所述抗反射层的厚度150~ 650埃。
在一实施例中，所述第一多晶硅层的厚度为800~1000埃。
在本发明中，提供一种半导体结构的制备方法，利用该制备方法制备的半导体结构，例如为应用于快闪记忆体中的栅极结构，通过将位于所述第一多晶硅层的侧壁上的介质层进行消减或者完全消除，再进行裸露于外的所述第一多晶硅层的刻蚀，这样消除了所述第一多晶硅层的侧壁上的介质层（即所述栅栏结构）的阻挡作用，能完全将裸露于外的所述第一多晶硅层完全刻蚀掉，不会有多余的多晶硅残留，保证后续半导体器件的性能稳定。具体的，本发明在刻蚀工艺中采取了特殊的刻蚀方法，例如在刻蚀至所述介质层后停止向下刻蚀，也不采用现有常用的湿法刻蚀等工艺，而是在没有刻蚀选择比的情况下，进行干法刻蚀，将刻蚀裸露于外的所述第一多晶硅层的第一表面上的所述介质层刻蚀掉，再利用特殊的刻蚀选择比将所述栅栏结构进行消减或者消除，在此之后，再进行裸露于外的所述第一多晶硅层的刻蚀。本发明原理易懂，实用性强，能从根本上解决位于所述栅栏结构的边角处的多晶硅残留的问题。
附图说明
图1：本发明一实施例中所述用于快闪记忆体的半导体结构的制造方法的流程示意图；
图2：本发明一实施例中在进行所述第一刻蚀之前的半导体结构示意图；
图3：本发明一实施例中进行所述第一刻蚀后的半导体结构示意图；
图4：本发明一实施例中进行第二刻蚀后的半导体结构示意图；
图5：本发明一实施例中进行第三刻蚀后的半导体结构示意图；
图6：本发明一实施例中进行第四刻蚀后的半导体结构示意图；
图7：本发明一实施例中所述用于快闪记忆体的半导体结构的示意图；
图8：本发明一实施例中多个第一多晶硅层时，所述介电层的生长分布情况。
符号说明
101、衬底；102、栅极氧化层；103、第一多晶硅层；1031、第一表面；104、介质层；1041、栅栏结构；105、第二多晶硅层；106、硬质掩模层；1061、第一硬质掩模层；1062、第二硬质掩模层；1063、第三硬质掩模层；107、保护层；108、第一电极；109、第二电极；A、光刻胶。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
本发明通过将位于所述第一多晶硅层的侧壁上的介质层（即所述栅栏结构）进行消减或者完全消除，再对裸露于外的所述第一多晶硅层进行刻蚀，这样就消除了所述栅栏结构的阻挡作用，能完全将裸露于外的所述第一多晶硅层完全刻蚀掉，不会有多余的多晶硅残留，保证了后续半导体器件的性能稳定。
请参阅图1所示，本发明提供一种半导体结构的制备方法，其至少包括以下步骤：
S1、提供一衬底；
S2、形成栅极氧化层于所述衬底上；
S3、形成第一多晶硅层于所述栅极氧化层上；
S4、形成介质层于所述第一多晶硅层的表面和所述栅极氧化层上，所述介质层在所述第一多晶硅层的侧壁上形成栅栏结构；
S5、形成第二多晶硅层于所述介质层上；
S6、形成图案化光阻层于所述第二多晶硅层上，所述图案化光阻层对位于所述第一多晶硅层；
S7、进行第一次刻蚀，所述第一次刻蚀移除部分所述第二多晶硅层，并以所述介质层为停止层；
S8、进行第二次刻蚀，所述第二次刻蚀移除位于所述第一多晶硅层的第一表面上的所述介质层，暴露出所述栅栏结构；
S9、进行第三次刻蚀，所述第三次刻蚀移除所述栅栏结构。
请参阅图2所示，在步骤S1中，本发明首先提供一衬底101，所述衬底101中例如含有P型阱区和/或N型阱区，具体的，例如在所述衬底101中进行阱的注入，例如包括形成深N型阱层，所述深N型阱层位于所述阱区的下方。所述衬底101的材料例如为硅、锗、硅锗或碳化硅等，也例如是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还例如为其它的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。所述衬底101例如根据设计需求注入一定的掺杂粒子以改变电学参数，上述衬底例如是一P型或N型硅衬底。
请参阅图2所示，在步骤S2中，形成栅极氧化层102于所述衬底101上，所述栅极氧化层102例如为氧化硅，起绝缘作用。所述栅极氧化层102的厚度例如为20～50纳米，具体的，例如为20纳米，30纳米或者50纳米。形成所述栅极氧化层102的方法例如是采用原子层沉积法（ALD），在其它一些实施例中，还可以实施例如湿氧化、物理气相沉积法（PVD）、化学气相沉积法（CVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、溅射、电镀及其他合适的工艺和/或它们的组合。具体的，若采用化学气相沉积法（CVD），则例如采用常压化学气相淀积（APCVD）、低压化学气相淀积（LPCVD）或等离子增强化学气相淀积（PECVD）中的一种。当然，还例如采用热氧化工艺在所述衬底101上形成所述栅极氧化层102，其中，所述热氧化工艺的反应气体至少包含有氧化亚氮。
请参阅图2和图8所示，在步骤S3中，形成第一多晶硅层103于所述栅极氧化层102上，在一些实施例中，例如有多个所述第一多晶硅层103，多个所述第一多晶硅层103间隔排布在所述栅极氧化层102上。
请参阅图2和图8所示，在步骤S4中，形成介质层104于所述第一多晶硅层103的表面和所述栅极氧化层102上，所述介质层在所述第一多晶硅层103的侧壁上形成栅栏结构1041，该栅栏结构1041是工艺中必然要形成的，但这会对后续的刻蚀工艺产生影响，会使得所述栅栏结构1041边角的多晶硅刻蚀不完全，会有残留的多晶硅，导致后续半导体器件的性能受到影响。如图8所示，在一实施例中，所述介质层104形成于多个所述第一多晶硅层103的表面上和所述栅极氧化层102上，形成凹凸的城墙式结构。所述介质层104例如为氮化硅层和/或氧化硅层。所述介质层104的厚度例如为20~100纳米，具体的，例如为20纳米、30纳米、40纳米、50纳米、60纳米、70纳米、80纳米、90纳米或者100纳米，又或者为其它适用于本发明的厚度。所述介质层104还例如包括，在所述第一多晶硅层103的周围依次形成的氧化硅层和氮化硅层，其中氧化硅层例如为氮氧化硅或者二氧化硅。具体的，氧化硅层覆盖所述第一多晶硅层103的表面和侧壁以及所述间隔空隙，氮化硅层叠加形成在氧化硅层的表面。所述介质层104例如利用化学气相沉积工艺形成。所述第一多晶硅层103的厚度例如为800~1000埃，具体的，例如为800埃、900埃或者1000埃，或者为其它适用于本发明的厚度。
请参阅图2所示，在步骤S5中，形成第二多晶硅层105于所述介质层104上，该第二多晶硅层105也是多晶硅组分，但不同于所述第一多晶硅层103。所述第二多晶硅层105的厚度例如为50~250纳米，具体的，例如为50纳米、100纳米、150纳米、200纳米或这250纳米，又或者为其它适用于本发明的厚度。形成所述第二多晶硅层105的方法例如是采用原子层沉积法（ALD），在其它一些实施例中，还可以实施例如湿氧化、物理气相沉积法（PVD）、化学气相沉积法（CVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、溅射、电镀及其他合适的工艺和/或它们的组合。具体的，若采用化学气相沉积法（CVD），则例如采用常压化学气相淀积（APCVD）、低压化学气相淀积（LPCVD）或等离子增强化学气相淀积（PECVD）中的一种。
请参阅图2所示，在步骤S6中，形成图案化光阻层于所述第二多晶硅层105上，所述图案化光阻层对位于所述第一多晶硅层103，所述图案化光阻层例如与所要形成的栅极结构的图案相同。也例如，形成硬质掩模层106于所述第二多晶硅层105上，所述硬质掩模层106例如包括三层，例如为第一硬质掩模层1061、第二硬质掩模层1062和第三硬质掩模层1063，所述第二掩模层1062形成于所述第三掩模层1063上，所述第一掩模层1061形成于所述第二掩模层1062上。其中，所述硬质掩模层106材料例如为氮化钛、氮化硅、二氧化硅或者氮化硅结合碳化硅材料。其中，所述第一硬质掩模层1061材料例如为氧化硅，所述第二硬质掩模层1062材料例如为氮化硅结合碳化硅材料，所述第三硬质掩模层1063例如为氮化钛、氮化硅或者二氧化硅中的任意一种。所述硬质掩模层106的厚度例如为50~300纳米，具体的，例如为50纳米、100纳米、150纳米、200纳米、250纳米或者300纳米，或者为其它适用于本发明的厚度。
请参阅图2所示，在步骤S6中，还例如形成保护层107于所述硬质掩模层106上，所述保护层107例如为抗反射层，所述抗反射层的厚度例如为150~650埃，具体的，例如为150埃、200埃、250埃、300埃、350埃、400埃、450埃、500埃、550埃或者600埃，或者为其它适用于本发明的厚度。在所述保护层107上形成图案化光阻层，具体的，例如为在所述保护层103上涂布一层光刻胶A，在所述光刻胶A上形成例如与栅极结构相对应的图案，形成图案化光阻层，之后，进行步骤S9中的第一刻蚀。在一些实施例中，所述光刻胶A包括聚合物材料，例如基于丙烯酸聚合物的负性光刻胶。形成所述保护层107的方法例如也采用原子层沉积法（ALD），在其他一些实施例中，还可以实施例如湿氧化、物理气相沉积法（PVD）、化学气相沉积法（CVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、溅射、电镀及其他合适的工艺和/或它们的组合。
请参阅图2和图3所示，在步骤S7中，进行第一次刻蚀，所述第一次刻蚀移除部分所述第二多晶硅层105，并以所述介质层104为停止层。当进行所述第一次刻蚀至所述第二多晶硅层105时，所述图案化光阻层的图案已经被转移至所述硬质掩模层106上了，在一些实施例中，可通过将源气体CH2F2和/或CHF3与氮气、氩气和/或氦气一起使用来实施等离子蚀刻工艺，在其他实施例中，还可以将C4F6和/或C4F8的蚀刻化学物质与CF4等离子体源气体一起用于实施刻蚀工艺去除未被光刻胶覆盖的所述保护层107，形成与例如栅极结构相对应的图案后，去除光刻胶。所述第一刻蚀例如为干法刻蚀，例如采用由HBr、HeHBr、Cl2、O2、N2、NF3、Ar或HeO2和CF4组成的组中的一种或多种作为刻蚀气体，所述干法刻蚀中等离子体的方向垂直于所述衬底101。在所述第一次刻蚀中，例如进行多个刻蚀工艺去刻蚀所述硬质掩模层106和所述第二多晶硅层105。
请参阅图2至图4所示，在步骤S8中，进行第二次刻蚀，所述第二次刻蚀移除位于所述第一多晶硅层103的第一表面1031上的所述介质层104，暴露出所述栅栏结构1041，在进行所述第二次刻蚀时，例如采用干法刻蚀，但无刻蚀选择比，这时，裸露于外的所述第一多晶硅层103的第一表面1031上的所述介质层104，会被完全刻蚀，与此同时，所述裸露于外的所述第一多晶硅层103的第一表面1031也会被刻蚀掉一些，例如，在移除部分所述第一多晶硅层的步骤中，移除部分所述第一多晶硅层103的厚度为所述第一多晶硅层103厚度的1/8~1/2，这样会有利于后续刻蚀所述栅栏结构1041。
请参阅图2至图5所示，在步骤S9中，进行第三次刻蚀，刻蚀所述栅栏结构1041，所述第三次刻蚀移除所述栅栏结构1041，所述第三次刻蚀移除所述栅栏结构1041后，剩余的所述栅栏结构1041的厚度为200~300埃，该范围能够保证将位于所述栅栏结构1041边角的多余的多晶硅被完全刻蚀，不会有多晶硅的残留。在此步骤中例如采用干法刻蚀工艺，例如采用由HBr、HeHBr、Cl2、O2、N2、NF3、Ar或HeO2和CF4组成中的一种或多种气体作为刻蚀气体。具体的，在本实施例中，使用高刻蚀选择比的等离子气体，所述等离子气体对所述介质层104的刻蚀速度大于对所述第一多晶硅层103的刻蚀速度，所述等离子气体为四氟甲烷 、二氟甲烷和氩气。所述等离子气体对所述介质层104和所述第一多晶硅层103的刻蚀选择比例如为（21~24）：1，在这个范围内，能保证剩余的所述栅栏结构1041的厚度为200~300埃，从而保证位于栅栏结构1041边角的多晶硅被完全刻蚀掉。当所述介质层104组分为氧化硅时，所述刻蚀选择比例如为21：1，当所述介质层104组分为氮化硅时，所述刻蚀选择比例如为24：1，当所述介质层104为氧化硅和氮化硅组合时，刻蚀选择比例如为（21~24）：1。进行所述第三次刻蚀，例如能将所述栅栏结构1041完全刻蚀掉，或者只是将所述栅栏结构1041的高度消减，使处于所述栅栏结构1041边角处的多晶硅能被刻蚀掉。
请参阅图2至图6所示，在步骤S9之后，还进行第四次刻蚀，刻蚀裸露于外的所述第一多晶硅层103，所述第四次刻蚀移除裸露于外的所述第一多晶硅层103，此时，由于没有所述栅栏结构1041作为阻挡，例如采用干法刻蚀，将裸露于外的所述第一多晶硅层103全部刻蚀掉，采用本发明的步骤S1至S9，能消除所述栅栏结构的阻挡作用，能完全将裸露于外的所述第一多晶硅层103完全刻蚀掉，不会有多余的多晶硅残留，保证后续半导体器件的性能稳定。在进行所述第四次刻蚀后，还例如移除所述硬质掩模层，获得所述半导体结构。
请参阅图2至图7所示，在本发明中，利用上述步骤S1至S9步骤制得的半导体结构例如为应用于快闪记忆体中的栅极结构。所述栅极结构包括但不限于，衬底101，栅极氧化层102，第一电极108，介质层104和第二电极109。所述第一电极108和所述第二电极109的组分均为多晶硅，即所述制备方法中的所述第一多晶硅层103和所述第二多晶硅层105经过刻蚀得到。所述栅极氧化层102形成于所述衬底101上，所述第一多晶硅层103形成于所述栅极氧化层102上，所述介质层104形成于所述第一电极108上，所述第二电极109形成于所述介质层104上。所述介质层104的厚度例如为20~100纳米，具体的，例如为20纳米、30纳米、40纳米、50纳米、60纳米、70纳米、80纳米、90纳米或者100纳米，又或者为其它适用于本发明的厚度。所述介质层104的组分例如为氮化硅和/或氧化硅。所述控制电极109的厚度例如为50~250纳米，具体的，例如为50纳米、100纳米、150纳米、200纳米或这250纳米，又或者为其它适用于本发明的厚度。所述栅极结构具有两层多晶硅层。若干个所述栅极结构则形成栅极阵列，可应用于快闪记忆体(flash memory)中。
综上所述，在本发明中，提供一种半导体结构的制备方法，利用该制备方法制备的半导体结构，例如为应用于快闪记忆体中的栅极结构，通过将位于所述第一多晶硅层的侧壁上的介质层进行消减或者完全消除，再进行裸露于外的所述第一多晶硅层的刻蚀，这样消除了所述第一多晶硅层的侧壁上的介质层（即所述栅栏结构）的阻挡作用，能完全将裸露于外的所述第一多晶硅层完全刻蚀掉，不会有多余的多晶硅残留，保证后续半导体器件的性能稳定。具体的，本发明在刻蚀工艺中采取了特殊的刻蚀方法，例如在刻蚀至所述介质层后停止向下刻蚀，也不采用现有常用的湿法刻蚀等工艺，而是在没有刻蚀选择比的情况下，进行干法刻蚀，将裸露于外的所述第一多晶硅层的第一表面上的所述介质层刻蚀掉，再利用特殊的刻蚀选择比将所述栅栏结构进行消减或者消除，在此之后，再进行裸露于外的所述第一多晶硅层的刻蚀。本发明原理易懂，实用性强，能从根本上解决位于所述栅栏结构的边角处的多晶硅残留的问题。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，至少包括如下步骤：
提供一衬底；
形成栅极氧化层于所述衬底上；
形成第一多晶硅层于所述栅极氧化层上；
形成介质层于所述第一多晶硅层的表面和所述栅极氧化层上，所述介质层在所述第一多晶硅层的侧壁上形成栅栏结构；
形成第二多晶硅层于所述介质层上；
形成图案化光阻层于所述第二多晶硅层上，所述图案化光阻层对位于所述第一多晶硅层；
进行第一次刻蚀，所述第一次刻蚀移除部分所述第二多晶硅层，并以所述介质层为停止层；
进行第二次刻蚀，所述第二次刻蚀移除位于所述第一多晶硅层的第一表面上的所述介质层，暴露出所述栅栏结构；
进行第三次刻蚀，所述第三次刻蚀移除所述栅栏结构；
其中，所述第三次刻蚀移除所述栅栏结构后，剩余的所述栅栏结构的厚度为200~300埃；
在所述第三次刻蚀中，使用高刻蚀选择比的等离子气体，所述等离子气体对所述介质层的刻蚀速度大于对所述第一多晶硅层的刻蚀速度；
所述等离子气体对所述介质层和所述第一多晶硅层的刻蚀选择比为（21~24）：1。
2.根据权利要求1所述的制备方法，其特征在于，所述等离子气体为四氟甲烷 、二氟甲烷和氩气。
3.根据权利要求1所述的制备方法，其特征在于，在形成第二多晶硅层于所述介质层上的步骤之后，还包括以下步骤：
形成硬质掩模层于所述第二多晶硅层上；
形成保护层于所述硬质掩模层上；
在所述保护层上形成所述图案化光阻层。
4.根据权利要求3所述的制备方法，其特征在于，所述硬质掩模层包括：
第三硬质掩模层；
第二硬质掩模层，形成于所述第三硬质掩模层上；
第一硬质掩模层，形成于所述第二硬质掩模层上。
5.根据权利要求1所述的制备方法，其特征在于，在所述第二次刻蚀移除位于所述第一多晶硅层的第一表面上的所述介质层的同时，移除部分所述第一多晶硅层。
6.根据权利要求5所述的制备方法，其特征在于，在移除部分所述第一多晶硅层的步骤中，移除部分所述第一多晶硅层的厚度为所述第一多晶硅层厚度的1/8~1/2。
7.根据权利要求1所述的制备方法，其特征在于，在进行第三次刻蚀之后，还包括进行第四次刻蚀，所述第四次刻蚀移除裸露于外的所述第一多晶硅层。
8.根据权利要求7所述的制备方法，其特征在于，在所述第四次刻蚀后，移除所述硬质掩膜层。
9.根据权利要求1所述的制备方法，其特征在于，所述介质层的组分为氮化硅和/或氧化硅。
10.根据权利要求1所述的制备方法，其特征在于，所述第一多晶硅层的厚度为800~1000埃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010937769.1A CN111799165B (zh) | 2020-09-09 | 2020-09-09 | 一种半导体结构的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010937769.1A CN111799165B (zh) | 2020-09-09 | 2020-09-09 | 一种半导体结构的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111799165A true CN111799165A (zh) | 2020-10-20 |
| CN111799165B CN111799165B (zh) | 2020-12-04 |
Family
ID=72834149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010937769.1A Active CN111799165B (zh) | 2020-09-09 | 2020-09-09 | 一种半导体结构的制备方法 |
Country Status (1)
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|---|---|
| CN (1) | CN111799165B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050127428A1 (en) * | 2003-12-10 | 2005-06-16 | Nima Mokhlesi | Pillar cell flash memory technology |
| CN103887160A (zh) * | 2014-03-20 | 2014-06-25 | 上海华力微电子有限公司 | 控制栅极刻蚀方法 |
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| CN110600380A (zh) * | 2019-08-29 | 2019-12-20 | 长江存储科技有限责任公司 | 一种半浮栅晶体管的制备方法 |
-
2020
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