CN110854195A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 88
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 238000002955 isolation Methods 0.000 claims abstract description 71
- 230000008569 process Effects 0.000 claims description 43
- 229920002120 photoresistant polymer Polymers 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910052582 BN Inorganic materials 0.000 claims description 4
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 4
- 230000009286 beneficial effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000004380 ashing Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910052729 chemical element Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种半导体结构及其形成方法，方法包括：形成基底，包括衬底以及凸出衬底的多个鳍部，衬底包括第一区域，第二区域以及位于第一区域和第二区域之间的隔离区域，位于第一区域衬底上的鳍部为第一鳍部，位于第二区域衬底上的鳍部为第二鳍部，位于隔离区域的鳍部为第三鳍部；形成横跨鳍部的多个分立的栅极结构，以第一区域为中心生长区且以相邻的隔离区域为边缘生长区，在栅极结构两侧的第一鳍部中形成第一外延层；以第二区域为中心生长区且以相邻隔离区域为边缘生长区，在栅极结构两侧的第二鳍部中形成第二外延层；去除部分厚度的所述第三鳍部，形成伪鳍部。本发明实施例所提供的半导体结构及其形成方法有利于提升半导体结构的稳定性。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
外延(Epitaxy,简称Epi)工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料，外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/S或SiC/Si等)；同样实现外延生长也有很多方法，包括分子束外延(MBE)，超高真空化学气相沉积(UHV/CVD)，常压及减压外延(ATM&RP Epi)等。
但是，现有技术形成的半导体器件稳定性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提升半导体器件的稳定性。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
形成基底，所述基底包括衬底以及凸出于所述衬底的多个鳍部，所述衬底包括第一区域，第二区域以及位于所述第一区域和第二区域之间的隔离区域，所述第一区域和第二区域用于分别形成不同沟道类型的晶体管；位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部，位于所述隔离区域衬底上的鳍部为第三鳍部；
形成横跨所述鳍部的多个分立的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
以所述第一区域为中心生长区且以相邻的隔离区域为边缘生长区，在所述栅极结构两侧的第一鳍部中以及第三鳍部中形成第一外延层；
去除靠近所述第二区域的第三鳍部中的第一外延层，形成开口；
以所述第二区域为中心生长区且以相邻隔离区域为边缘生长区，在所述栅极结构两侧的第二鳍部中以及所述开口中形成第二外延层；
去除部分厚度的所述第三鳍部，形成伪鳍部。
相应的，本发明还提供一种半导体结构，包括：
基底，所述基底包括衬底以及凸出于所述衬底的多个鳍部，所述衬底包括相邻的第一区域，第二区域以及位于第一区域和第二区域之间的隔离区域，所述第一区域和第二区域用于分别形成不同沟道类型的晶体管；位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部，位于所述隔离区域交界处衬底上的鳍部为伪鳍部；
横跨所述鳍部的多个分立的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
第一外延层，位于所述栅极结构两侧的第一鳍部内，所述第一外延层通过以所述第一区域为中心生长区且以相邻的隔离区域为边缘生长区形成的；
第二外延层，位于所述栅极结构两侧的第二鳍部内，所述第二外延层通过以所述第二区域为中心生长区且以相邻的隔离区域为边缘生长区形成的。
与现有技术相比，本发明实施例所提供的技术方案具有以下优点：
本发明实施例在第一区域衬底上形成第一鳍部，在第二区域衬底上形成第二鳍部时，同时在所述第一区域和第二区域交界处衬底上形成第三鳍部；当以所述第一区域为中心生长区且以相邻的隔离区域为边缘生长区，在所述栅极结构两侧的第一鳍部中形成第一外延层时，与所述第一鳍部相邻的所述第三鳍部中也形成第一外延层，以使位于中心生长区的所述第一鳍部中第一外延层的形状相近且尺寸均匀；同理，当以所述第二区域为中心生长区且以相邻隔离区域为边缘生长区，在所述栅极结构两侧的第二鳍部中形成第二外延层时，与所述第二鳍部相邻的所述第三鳍部中也形成第二外延层，以使所述第二鳍部中的第一外延层的形状相近且尺寸均匀。与仅在第一鳍部和第二鳍部中形成第一外延层和第二外延层的方案相比，本发明实施例所提供的半导体结构及其形成方法能够提高第一外延层和第二外延层的均匀性，从而提高半导体器件的稳定性。
附图说明
图1至图4是一种半导体结构的形成方法各步骤对应的结构示意图；
图5至图14是本发明实施例一半导体结构的形成方法中各步骤对应的结构示意图；
图15至图20是本发明实施例另一半导体结构的形成方法中各步骤对应的结构示意图；
图21是本发明实施例半导体结构的结构示意图。
具体实施方式
由背景技术可知，目前半导体器件的稳定性能仍有待提高。现结合一种半导体结构的形成方法分析其原因在于：
参考图1至图4，示出了一种半导体结构的形成方法各步骤对应的结构示意图。
参考图1，形成基底(未标示)，所述基底包括衬底10以及位于所述衬底10上多个分立的鳍部(未标示)，去除两端初始鳍部。
如图2所示，在鳍部(未标示)露出的衬底10上形成隔离结构17，所述隔离结构17覆盖所述鳍部的部分侧壁，且所述隔离结构17的顶部低于所述鳍部的顶部；形成横跨所述鳍部的栅极结构(未标示)。
结合图3和图4，刻蚀鳍部，在刻蚀后的鳍部顶部形成凹槽，在所述凹槽内生长源漏外延层15，所述源漏外延层15起到为晶体管的沟道区提供压应力作用，从而提高载流子迁移率。
然而，源漏外延层15的形状难以控制，易造成源漏外延层15生长不均匀，即中间鳍部的源漏外延层15的体积大于边缘鳍部的源漏外延层15的体积，从而导致器件的稳定性能不佳。
为了解决上述技术问题，本发明实施例在第一区域衬底上形成第一鳍部，在第二区域衬底上形成第二鳍部时，同时在所述第一区域和第二区域交界处衬底上形成第三鳍部；当以所述第一区域为中心生长区且以相邻的隔离区域为边缘生长区，在所述栅极结构两侧的第一鳍部中形成第一外延层时，与所述第一鳍部相邻的所述第三鳍部中也形成第一外延层，以使位于中心生长区的所述第一鳍部中的第一外延层的形状相近且尺寸均匀；同理，当以所述第二区域为中心生长区且以相邻隔离区域为边缘生长区，在所述栅极结构两侧的第二鳍部中形成第二外延层时，与所述第二鳍部相邻的所述第三鳍部中也形成第二外延层，以使所述第二鳍部中的第一外延层的形状相近且尺寸均匀。与仅在第一鳍部和第二鳍部中形成第一外延层和第二外延层的方案相比，本发明实施例所提供的半导体结构及其形成方法能够提高第一外延层和第二外延层的均匀性，从而提高半导体器件的稳定性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图5，提供基底(未标示)，所述基底包括衬底100以及凸出于所述衬底100的多个分立的鳍部(未标示)，所述衬底100包括第一区域Ⅰ，第二区域Ⅱ以及位于所述第一区域Ⅰ和所述第二区域Ⅱ之间的隔离区域，所述第一区域Ⅰ和所述第二区域Ⅱ用于分别形成不同沟道类型的晶体管；位于所述第一区域Ⅰ衬底100上的鳍部为第一鳍部101，位于所述第二区域Ⅱ衬底100上的鳍部为第二鳍部102，位于所述隔离区域衬底100上的鳍部为第三鳍部103。
所述鳍部的数量为多个，所述多个鳍部间隔排布，且相邻鳍部之间平行设置。具体的，如图5所示，本实施例中，所述第一区域Ⅰ和所述第二区域Ⅱ衬底100上分别形成有2个平行设置的所述第一鳍部101和所述第二鳍部102。需要说明的是，附图5以2个第一鳍部101或第二鳍部102为例进行说明，但所述第一鳍部101和所述第二鳍部102的数量不仅限于2个，还可以为1个或者多个。
所述第三鳍部103位于所述第一鳍部101和所述第二鳍部102之间，在后续在所述第一鳍部101中形成所述第一外延层151(如图9所示)的步骤中，所述第三鳍部103用于充当所述第一鳍部101的边缘鳍部，通过以所述第一区域Ⅰ为中心生长区且以相邻的隔离区域为边缘生长区，在所述栅极结构两侧的所述第一鳍部101中以及所述第三鳍部103中形成第一外延层。
在后续形成所述第二外延层152(如图13所示)的步骤中，所述第三鳍部103还用于充当所述第二鳍部102的边缘鳍部，通过以所述第二区域Ⅱ为中心生长区且以相邻的隔离区域为边缘生长区，在所述栅极结构两侧的第二鳍部102中以及所述第三鳍部103中形成所述第二外延层152。如此，使得所述第一外延层151和所述第二外延层152的形状更加均匀，从而提高了半导体器件的稳定性。
本实施例中，所述隔离区域衬底上所述第三鳍部103的数量为1个，所述第三鳍部103既充当所述第一鳍部101的边缘鳍部，又充当所述第二鳍部102的边缘鳍部。需要说明的是，附图5以1个第三鳍部103为例进行说明，但所述第三鳍部103的数量不仅限于1个，所述第三鳍部103的数量为至少1个。
所述衬底100用于为后续形成半导体结构提供工艺平台。本实施例中，所述衬底100为硅衬底。
本实施例中，所述鳍部的材料与所述衬底100的材料相同，所述鳍部的材料为硅。
本实施例中，为了更好的适应特征尺寸的减小，提高所述鳍部的形貌质量，通过多重图形化工艺形成所述衬底100和所述鳍部。具体地，所述多重图形化工艺为自对准双重图形化(Self-Aligned Double Patterned，SADP)工艺。
需要说明的是，为了简化形成所述鳍部和衬底100的工艺步骤，所述衬底100和所述鳍部能够同时形成。具体地，形成所述鳍部和衬底100的步骤包括：提供初始基底；通过光刻和刻蚀工艺，图形化所述初始基底，图形化后的剩余初始基底作为所述衬底100，位于所述衬底100上的多个等间距排布的凸起作为所述鳍部。
结合参考图6，形成横跨所述鳍部的多个分立的栅极结构(未标示)，所述栅极结构覆盖所述鳍部的部分顶部表面和部分侧壁表面。
在本实施例中，所述栅极结构为伪栅结构，形成所述伪栅结构后，还包括：在所述栅极结构的侧壁上形成侧墙(未标示)。
在本实施例中，所述第一区域Ⅰ用来形成PMOS晶体管，所述第二区域Ⅱ用来形成NMOS管。
在其他实施例中，所述第一区域Ⅰ用于形成NMOS晶体管；所述第二区域Ⅱ用于形成PMOS晶体管。
需要说明的是，本实施例在形成所述衬底100和所述鳍部(未标示)后，形成栅极结构的步骤之前，所述形成方法还包括：在所述鳍部露出的衬底100上形成隔离结构202，所述隔离结构202覆盖所述鳍部的部分侧壁，且所述隔离结构202的顶部低于所述鳍部的顶部。
所述隔离结构202用于对相邻器件起到隔离作用。本实施例中，所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构202的材料还可以为氮化硅或氮氧化硅。
参考图7至图9，以所述第一区域Ⅰ为中心生长区且以相邻的隔离区域为边缘生长区，在所述栅极结构两侧的第一鳍部101中以及第三鳍部103中形成第一外延层151。
具体的，参考图7，在所述第二鳍部102上形成第一掩膜结构200，所述第一掩膜结构200覆盖所述第二鳍部102。
需要说明的是，本实施例中，所述第一掩膜结构200还覆盖远离所述第一鳍部102的所述第三鳍部103。
本实施例中，所述第一掩膜结构200包括：第一硬掩膜层201以及位于所述第一硬掩膜层201上的第一光刻胶层205。
所述第一硬掩膜层201的作用包括：所述第一硬掩膜层201对所述第二鳍部102的侧壁起到保护的作用，避免后续形成所述第一外延层151时，在所述第二鳍部102的侧壁上进行外延生长工艺；所述第一硬掩膜层201还覆盖所述第三鳍部103，从而能避免在所述第三鳍部103的侧壁上进行外延生长工艺。
所述第一硬掩膜层201的材料可以为氮化硅、氧化硅、氮化硼或氮氧化硅。所述第一硬掩膜层201的材料与所述鳍部的材料不同，所述第一硬掩膜层201的材料与所述隔离结构202的材料也不相同。本实施例中，所述第一硬掩膜层201的材料为氮化硅。
形成所述第一硬掩膜层201的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
需要说明的是，所述第一硬掩膜层201的厚度不宜过小，也不宜过大。如果所述第一硬掩膜层201的厚度过小，则容易降低所述第一硬掩膜层201对鳍部的保护效果；由于所述第一鳍部101和所述第二鳍部102之间形成有所述第三鳍部103，沿垂直于所述鳍部延伸方向，所述第一鳍部101和所述第三鳍部103的间距较小，所述第二鳍部102和所述第三鳍部103的间距也较小，如果所述第一硬掩膜层201的厚度过大，则占据较大体积空间，不仅会影响所述第一硬掩膜层201在相邻鳍部之间的形成质量，还容易影响后续所述第一外延层151和所述第二外延层152的体积，影响器件的稳定性能。为此，本实施例中，所述第一硬掩膜层201的厚度在5纳米-30纳米的范围内。
本实施例，还在形成有所述第一硬掩膜层201的第二鳍部102上形成第一光刻胶层205，所述第一光刻胶层205覆盖所述第二鳍部102上的第一硬掩膜层201，所述第一光刻胶层205还覆盖远离所述第一鳍部101的所述第三鳍部103上的第一硬掩膜层。
所述第一光刻胶层205的作用为遮挡第二区域Ⅱ且露出第一区域Ⅰ，且在后续刻蚀形成第一凹槽107(如图8所示)和开口108(如图8所示)的过程中起到掩膜的作用。
参考图8，以所述第一掩膜结构200为掩膜，刻蚀部分厚度的所述第一鳍部101和与所述第三鳍部103，在所述第一鳍部101中形成第一凹槽107且在所述第三鳍部中形成开口108。
所述第一凹槽107和所述开口108用于为后续形成第一外延层151(如图9所示)提供空间位置。
本实施例中，所述第一凹槽107和开口108均为西格玛形。
本实施例中所述第一鳍部101和所述第三鳍部103的材料均为硅，形成西格玛形第一凹槽107和开口108的工艺为干法刻蚀工艺，具体地，刻蚀气体为CF4。在其他实施例中，也可以是其他与硅构成化学元素反应，生成挥发性气体的气体，比如氟基气体或氯基气体。
刻蚀的过程以第一掩膜结构200中的第一光刻胶层205为掩摸。
在形成所述开口108和所述第一凹槽107的步骤之后，去除所述第一光刻胶层205。具体地，采用湿法去胶或灰化工艺去除所述第一光刻胶层205。
此外，形成所述第一凹槽107和开口108后，所述形成方法还包括：对所述第一凹槽107和开口108进行清洗工艺。所述清洗工艺用于去除所述第一凹槽107和开口108表面的杂质，为后续在所述第一凹槽107和开口108内形成第一外延层151提供良好的界面态。
参考图9，在所述第一凹槽107中和所述开口108中形成第一外延层151。所述第一外延层151用作第一区域Ⅰ的源漏掺杂层。
通过外延工艺，在所述第一凹槽107中和所述开口108中形成第一外延层151。在外延工艺中，以所述第一区域Ⅰ为中心生长区且以相邻的隔离区域为边缘生长区，因此，位于中心生长区的所述第一鳍部101中的第一外延层151的形状相近且尺寸均匀，提高了半导体器件的稳定性。
具体的，在形成所述第一外延层151的步骤中，在所述第一硬掩膜层201露出的开口108和所述第一凹槽107中形成第一外延层151。
本实施例中，所述第一区域Ⅰ用于形成PMOS晶体管，所述第一外延层151的材料为SiGe或者SiGeB。
形成第一外延层之后，刻蚀所述第二鳍部102表面和远离所述第一区域Ⅰ的所述第三鳍部103表面的第一硬掩膜层201，露出所述第二鳍部102的顶部及侧壁以及远离所述第一区域Ⅰ的所述第三鳍部103的顶部及侧壁。结合参考图10至图12，去除靠近所述第二区域Ⅱ的所述第三鳍部103中的所述第一外延层151，形成开口108；
如图10和图11所示，在所述第一外延层151上形成第二掩膜结构300，所述第二掩膜结构300覆盖所述第一鳍部101。
本实施例中，采用干法刻蚀工艺刻蚀所述第二鳍部102表面和远离所述第一区域Ⅰ的所述第三鳍部103表面的第一硬掩膜层201。
需要说明的是，本实施例中，所述第二掩膜结构300还覆盖远离所述第二鳍部102的所述第三鳍部103。
具体地，所述第二掩膜结构300包括：第二硬掩膜层301以及位于所述第二硬掩膜层301上的第二光刻胶层206。
如图10所示，所述第二硬掩膜层301的作用包括：所述第二硬掩膜层301对所述第一外延层151起到保护的作用，避免后续形成所述第二外延层152时，在所述第一外延层151的侧壁上进行外延生长工艺；所述第二硬掩膜层301还覆盖所述第三鳍部103，从而能避免在所述第三鳍部103中的所述第一外延层151上进行外延生长工艺。
所述第二硬掩膜层301的材料可以为氮化硅、氧化硅、氮化硼或氮氧化硅。所述第二硬掩膜层301的材料与所述鳍部的材料不同，所述第二硬掩膜层301的材料与所述隔离结构202的材料也不相同。本实施例中，所述第二硬掩膜层301的材料为氮化硅。
形成所述第二硬掩膜层301的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
需要说明的是，所述第二硬掩膜层301的厚度不宜过小，也不宜过大。如果所述第二硬掩膜层301的厚度过小，则容易降低所述第二硬掩膜层301对所述第一外延层151的保护效果；沿垂直于所述鳍部延伸方向，由于所述第一鳍部101和所述第三鳍部103中形成有所述第一外延层151，所述第一鳍部101和所述第三鳍部103的间距较小，如果所述第二硬掩膜层301的厚度过大，则占据较大体积空间，不仅会影响所述第二硬掩膜层301在相邻第一外延层151之间的形成质量，还容易影响后续所述所述第二外延层152的体积，影响器件的稳定性能。为此，本实施例中，所述第二硬掩膜层301的厚度在5纳米-30纳米的范围内。
如图11所示，在刻蚀靠近所述第二区域Ⅱ的第三鳍部103中的第一外延层151以及部分厚度的所述第二鳍部102之前，还在形成有所述第二硬掩膜层301的第二鳍部102上形成第二光刻胶层206，所述第二光刻胶层206覆盖所述第二鳍部102上的第二硬掩膜层301，所述第二光刻胶层206还覆盖远离所述第一鳍部101的所述第三鳍部103。
如图12所示，去除靠近所述第二区域Ⅱ的第三鳍部103中的第一外延层151，形成开口108。
需要说明的是，本实施例在第三鳍部103中形成开口108的过程中，还以所述第二掩膜结构300为掩膜，刻蚀部分厚度的所述第二鳍部102，形成第二凹槽109。从而可以减少工艺步骤，提高工艺效率。
本实施例中，所述开口108和所述第二凹槽109为西格玛形。
具体地，实施例中，采用干法刻蚀工艺形成所述开口108和第二凹槽109。
在形成所述开口108和所述第二凹槽109的步骤之后，去除所述第二光刻胶层206。具体的，采用湿法去胶或灰化工艺去除所述第二光刻胶层206。
此外，形成所述第二凹槽109和开口108后，所述形成方法还包括：对所述第二凹槽109和开孔108进行清洗工艺。所述清洗工艺用于去除所述第二凹槽109和开口108表面的杂质，为后续在所述第二凹槽109和开口108内形成第二外延层152提供良好的界面态。
如图13所示，以所述第二区域Ⅱ为中心生长区且以相邻隔离区域为边缘生长区，在所述栅极结构两侧的第二鳍部102中以及所述开口108中形成第二外延层152。所述第二外延层152用作第二区域Ⅱ的源漏掺杂层。
在形成所述第二外延层152的步骤中，在所述第二硬掩膜层206露出的开口108和所述第二凹槽109中形成所述第二外延层152。
具体地，本实施例中，在所述第二凹槽109和所述开口108内形成第二外延层152的工艺为硅外延生长工艺。在所述第二凹槽109和所述开口108内形成所述第二外延层152的步骤包括：以所述第二区域Ⅱ为中心生长区，以所述隔离区域为边缘生长区，在所述第二凹槽109内形成第二外延层152，在所述开口108内形成第二外延层152。因此，位于中心生长区的所述第二鳍部102中的第二外延层152的形状相近且尺寸均匀，提高了半导体器件的稳定性。
本实施例中，所述第二区域Ⅱ用于形成NMOS晶体管，所述第二外延层152的材料为SiP或者SiC。
在其他实施例中，也可以是所述第一区域Ⅰ用于形成NMOS晶体管，所述第一外延层151的材料为SiP或者SiC；所述第二区域Ⅱ用于形成PMOS晶体管，所述第二外延层152的材料为SiGe或者SiGeB。
参考图14，去除部分厚度的所述第三鳍部103，形成伪鳍部。
在所述第二凹槽109和所述开口108内形成所述第二外延层152后，还包括：去除所述第一区域Ⅰ表面以及远离所述第二区域Ⅱ的所述第三鳍部103上的第二硬掩膜层301，露出所述第一外延层151的表面。
在所述隔离结构202上形成第三光刻胶层207，所述第三光刻胶层207还覆盖所述第一外延层151和所述第二外延层152，且所述第三光刻胶层207的顶部高于所述第一外延层151和所述第二外延层152的顶部。
刻蚀位于所述隔离区域的部分厚度的所述第三鳍部103，形成伪鳍部。
具体的，去除位于所述隔离结构202上的部分第三鳍部103，形成伪鳍部。
形成伪鳍部后，还包括去除所述第三光刻胶层207。具体地，采用湿法去胶或灰化工艺去除所述第三光刻胶层207。
本实施例中，采用干法刻蚀工艺去除所述第一区域Ⅰ表面以及远离所述第二区域Ⅱ的所述第三鳍部103上的第二硬掩膜层301。
本实施例半导体结构的形成方法，在去除所述第三光刻胶层207后，还去除所述伪栅结构，形成金属栅结构；形成与源漏掺杂层和金属栅结构相连的接触孔插塞等步骤，在此不再赘述。
图15至图20是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：
参考图15至图17，在所述第二鳍部402上形成第一掩膜结构700的步骤中，所述第一掩膜结构700仅覆盖第二区域Ⅱ。相应地，在以第一掩膜结构700为掩膜形成所述第一外延层451的步骤中，在所述第二区域Ⅱ远离所述第一区域Ⅰ的第三鳍部403中也形成第一外延层451。
结合参考图15和16，以所述第一掩膜结构700为掩膜，刻蚀部分厚度的所述第一鳍部401和与所述第二区域Ⅱ相邻的第三鳍部403，在所述第一鳍部401中形成第一凹槽407且在所述第三鳍部中形成开口408；在所述第一凹槽407中和所述开口408中形成第一外延层451。所述第一掩膜结构700包括：第一硬掩膜层701以及位于所述第一硬掩膜层701上的第一光刻胶层705；在形成所述开口408和所述第一凹槽407的步骤之后，去除所述第一光刻胶层705。
参考图17，在形成所述第一外延层451的步骤中，在所述第一硬掩膜层701露出的开口408和所述第一凹槽407中形成第一外延层451。关于所述第一掩膜结构700的描述请参考前一实施例，在此不再赘述。
参考图18和19，在所述第一外延层451上形成第二掩膜结构600的步骤中，所述第二掩膜结构600仅覆盖第一区域Ⅰ；在去除靠近所述第二区域Ⅱ的第三鳍部403中的第一外延层451形成开口408的步骤中，还去除远离所述第二区域Ⅱ的第三鳍部403中的第一外延层451，形成开口408。如图19所示，形成第二外延层452的步骤中，在远离所述第二区域Ⅱ的第三鳍部403中也形成第二外延层452。
所述第二掩膜结构600包括：第二硬掩膜层601以及位于所述第二硬掩膜层601上的第二光刻胶层706；在形成所述开口408和所述第二凹槽409的步骤之后，去除所述第二光刻胶层706；在形成所述第二外延层452的步骤中，在所述第二硬掩膜层601露出的开口408和所述第二凹槽409中形成所述第二外延层452。关于所述第二掩膜结构600的描述请参考前一实施例，在此不再赘述。
参考图20，在所述第二凹槽409和所述开口408内形成所述第二外延层452后，还包括：去除所述第一区域Ⅰ表面的第二硬掩膜层601，露出所述第一外延层451的表面。
在所述隔离结构702上形成第三光刻胶层707，所述第三光刻胶层707还覆盖所述第一外延层451和所述第二外延层452，且所述第三光刻胶层707的顶部高于所述第一外延层451和所述第二外延层452的顶部。
刻蚀位于所述隔离区域的部分厚度的所述第三鳍部803，形成伪鳍部。
具体的，去除位于所述隔离结构702上的部分第三鳍部803，形成伪鳍部。
形成伪鳍部后，还包括去除所述第三光刻胶层707。具体地，采用湿法去胶或灰化工艺去除所述第三光刻胶层707。
相应的，本发明还提供一种半导体结构。图21示出了本发明半导体结构一实施例的结构示意图，所述半导体结构包括：基底，所述基底包括衬底800以及凸出于所述衬底的多个鳍部(未示出)，所述衬底800包括相邻的第一区域Ⅰ，第二区域Ⅱ以及位于第一区域Ⅰ和第二区域Ⅱ之间的隔离区域，所述第一区域Ⅰ和第二区域Ⅱ用于分别形成不同沟道类型的晶体管；位于所述第一区域Ⅰ衬底800上的鳍部为第一鳍部801，位于所述第二区域Ⅱ衬底800上的鳍部为第二鳍部802，位于所述隔离区域交界处衬底800上的鳍部为伪鳍部803；横跨所述鳍部的多个分立的栅极结构(未示出)，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；第一外延层851，位于所述栅极结构两侧的第一鳍部801内，所述第一外延层851通过以所述第一区域Ⅰ为中心生长区且以相邻的隔离区域为边缘生长区形成的；第二外延层852，位于所述栅极结构两侧的第二鳍部802内，所述第二外延层852通过以所述第二区域Ⅱ为中心生长区且以相邻的隔离区域为边缘生长区形成的。
本发明实施例所提供的半导体结构，所述第一外延层851是通过以所述第一区域为中心生长区且以相邻的隔离区域为边缘生长区形成的，以第一区域Ⅰ作为中心生长区在外延生长的过程中，可以使所述第一鳍部801中的第一外延层851的形状相近且尺寸均匀；同理，所述第二外延层852通过以所述第二区域Ⅱ为中心生长区且以相邻的隔离区域为边缘生长区形成的，以第二区域Ⅱ作为中心生长区在外延生长的过程中，可以使所述第二鳍部802中的第一外延层851的形状相近且尺寸均匀。与仅在第一鳍部801和第二鳍部802中形成第一外延层851和第二外延层852的方案相比，本发明实施例所提供的半导体结构能够提高第一外延层851和第二外延层852的尺寸均匀性，从而提高半导体器件的稳定性。
本实施例中，所述第一区域Ⅰ为PMOS晶体管，所述第一外延层851的材料为SiGe或者SiGeB；所述第二区域Ⅱ用于形成NMOS晶体管，所述第二外延层852的材料为SiP或者SiC。
在另一实施例中，所述第一区域Ⅰ用于形成NMOS晶体管，所述第一外延层851的材料为SiP或者SiC；所述第二区域Ⅱ用于形成PMOS晶体管，所述第二外延层852的材料为SiGe或者SiGeB。
本实施例中，所述隔离区域内所述伪鳍部803的数量为1个。需要说明的是，附图21以1个伪鳍部803为例进行说明，但所述伪鳍部803的数量不仅限于1个，所述伪鳍部803的数量为至少1个。
本实施例中，所述第一区域Ⅰ内的第一鳍部801的数量为2个，所述第二区域Ⅱ内的第二鳍部802的数量为2个。需要说明的是，附图21以2个第一鳍部801或第二鳍部802为例进行说明，但所述第一鳍部801和所述第二鳍部802的数量不仅限于2个，还可以为1个或者多个。
本实施例中，所述半导体结构还包括：隔离结构902，位于所述鳍部露出的衬底上，所述隔离结构902覆盖所述鳍部的部分侧壁，所述隔离结构902的顶部低于所述鳍部的顶部且高于所述伪鳍部的顶部。所述隔离结构902用于对相邻器件进行隔离。关于所述隔离结构902的描述请参考前一实施例，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底以及凸出于所述衬底的多个鳍部，所述衬底包括第一区域，第二区域以及位于所述第一区域和第二区域之间的隔离区域，所述第一区域和第二区域用于分别形成不同沟道类型的晶体管；位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部，位于所述隔离区域衬底上的鳍部为第三鳍部；
形成横跨所述鳍部的多个分立的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
以所述第一区域为中心生长区且以相邻的隔离区域为边缘生长区，在所述栅极结构两侧的第一鳍部中以及第三鳍部中形成第一外延层；
去除靠近所述第二区域的第三鳍部中的第一外延层，形成开口；
以所述第二区域为中心生长区且以相邻隔离区域为边缘生长区，在所述栅极结构两侧的第二鳍部中以及所述开口中形成第二外延层；
去除部分厚度的所述第三鳍部，形成伪鳍部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法在所述栅极结构两侧的第一鳍部中以及第三鳍部中形成第一外延层的步骤之前，还包括：在所述第二鳍部上形成第一掩膜结构，所述第一掩膜结构覆盖所述第二鳍部；
以所述第一掩膜结构为掩膜，刻蚀部分厚度的所述第一鳍部与所述第三鳍部，在所述第一鳍部中形成第一凹槽且在所述第三鳍部中形成开口；
所述在所述栅极结构两侧的第一鳍部中以及第三鳍部中形成第一外延层的步骤包括：在所述第一凹槽中和所述开口中形成第一外延层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述形成方法在所述栅极结构两侧的第二鳍部中以及开口中形成第二外延层的步骤之前，还包括：在所述第一外延层上形成第二掩膜结构，所述第二掩膜结构覆盖所述第一鳍部；
所述去除靠近所述第二区域的第三鳍部中的第一外延层，形成开口的步骤包括：以所述第二掩膜结构为掩摸，通过刻蚀工艺去除靠近所述第二区域的第三鳍部中的第一外延层，在所述第三鳍部中形成所述开口；
在所述栅极结构两侧的第二鳍部中以及所述开口中形成第二外延层的步骤包括：以所述第二掩膜结构为掩膜，刻蚀部分厚度的所述第二鳍部，形成第二凹槽；
在所述第二凹槽和所述开口中形成第二外延层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第二鳍部上形成第一掩膜结构的步骤中，所述第一掩膜结构还覆盖远离所述第一鳍部的所述第三鳍部。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述第一外延层上形成第二掩膜结构的步骤中，所述第二掩膜结构还覆盖远离所述第二鳍部的所述第三鳍部。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一掩膜结构包括：第一硬掩膜层以及位于所述第一硬掩膜层上的第一光刻胶层；
在形成开口和第一凹槽的步骤之后，去除所述第一光刻胶层；
在形成第一外延层的步骤中，在所述第一硬掩膜层露出的开口和第一凹槽中形成第一外延层；
所述第二掩膜结构包括：第二硬掩膜层以及位于所述第二硬掩膜层上的第二光刻胶层；在形成开口和第二凹槽的步骤之后，去除所述第二光刻胶层；在形成第二外延层的步骤中，在所述第二硬掩膜层露出的开口和第二凹槽中形成第二外延层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层的厚度在5纳米-30纳米的范围内；所述第二硬掩膜层的厚度在5纳米-30纳米的范围内。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层的材料为氮化硅、氧化硅、氮化硼或氮氧化硅；所述第二硬掩膜层的材料为氮化硅、氧化硅、氮化硼或氮氧化硅。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法在形成所述鳍部后，还包括：在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述鳍部的顶部；
去除部分厚度的所述第三鳍部，形成伪鳍部的步骤包括：去除位于隔离结构上的部分第三鳍部，形成伪鳍部。
10.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第二鳍部上形成第一掩膜结构的步骤中，所述第一掩膜结构仅覆盖第二区域；
形成第一外延层的步骤中，在所述第二区域远离所述第一区域的第三鳍部中也形成第一外延层。
11.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述第一外延层上形成第二掩膜结构的步骤中，所述第二掩膜结构仅覆盖第一区域；
去除靠近所述第二区域的第三鳍部中的第一外延层形成开口的步骤中，还去除远离所述第二区域的第三鳍部中的第一外延层，形成开口；
形成第二外延层的步骤中，在远离所述第二区域的第三鳍部中也形成第二外延层。
12.如权利要求1-11任一项所述的半导体结构的形成方法，其特征在于，所述衬底为硅衬底。
13.如权利要求1-11任一项所述的半导体结构的形成方法，其特征在于，所述第一区域用于形成PMOS晶体管，所述第一外延层的材料为SiGe或者SiGeB；所述第二区域用于形成NMOS晶体管，所述第二外延层的材料为SiP或者SiC；
或者，
所述第一区域用于形成NMOS晶体管，所述第一外延层的材料为SiP或者SiC；所述第二区域用于形成PMOS晶体管，所述第二外延层的材料为SiGe或者SiGeB。
14.如权利要求1-11任一项所述的半导体结构的形成方法，其特征在于，所述隔离区域内的第三鳍部的数量为至少1个。
15.如权利要求1-11任一项所述的半导体结构的形成方法，其特征在于，所述第一鳍部的数量为至少1个，所述第二鳍部的数量为至少1个。
16.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及凸出于所述衬底的多个鳍部，所述衬底包括相邻的第一区域，第二区域以及位于第一区域和第二区域之间的隔离区域，所述第一区域和第二区域用于分别形成不同沟道类型的晶体管；位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部，位于所述隔离区域交界处衬底上的鳍部为伪鳍部；
横跨所述鳍部的多个分立的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
第一外延层，位于所述栅极结构两侧的第一鳍部内，所述第一外延层通过以所述第一区域为中心生长区且以相邻的隔离区域为边缘生长区形成的；
第二外延层，位于所述栅极结构两侧的第二鳍部内，所述第二外延层通过以所述第二区域为中心生长区且以相邻的隔离区域为边缘生长区形成的。
17.如权利要求16所述的半导体结构，其特征在于，所述第一区域为PMOS晶体管，所述第一外延层的材料为SiGe或者SiGeB；所述第二区域用于形成NMOS晶体管，所述第二外延层的材料为SiP或者SiC；
或者，
所述第一区域用于形成NMOS晶体管，所述第一外延层的材料为SiP或者SiC；所述第二区域用于形成PMOS晶体管，所述第二外延层的材料为SiGe或者SiGeB。
18.如权利要求16所述的半导体结构，其特征在于，所述隔离区域内所述伪鳍部的数量为至少1个。
19.如权利要求16所述的半导体结构，其特征在于，所述第一区域内的第一鳍部的数量为至少1个，所述第二区域内的第二鳍部的数量为至少1个。
20.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁，所述隔离结构的顶部低于所述鳍部的顶部且高于所述伪鳍部的顶部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810952889.1A CN110854195B (zh) | 2018-08-21 | 2018-08-21 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201810952889.1A CN110854195B (zh) | 2018-08-21 | 2018-08-21 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
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| CN110854195A true CN110854195A (zh) | 2020-02-28 |
| CN110854195B CN110854195B (zh) | 2023-09-12 |
Family
ID=69595234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810952889.1A Active CN110854195B (zh) | 2018-08-21 | 2018-08-21 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110854195B (zh) |
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- 2018-08-21 CN CN201810952889.1A patent/CN110854195B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN110854195B (zh) | 2023-09-12 |
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| US10276693B1 (en) | Semiconductor device and manufacturing method thereof |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |