CN116417516A - 沟槽型dmos器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种沟槽型DMOS器件及其制备方法，该沟槽型DMOS器件包括有设置于栅绝缘层内表面的扩展栅层，该扩展栅层包括第二导电类型的第一扩展栅区、第一导电类型的第二扩展栅区和第三扩展栅区，改善了沟槽型DMOS器件的耐压与比导通电阻的矛盾关系，使得沟槽型DMOS器件不仅具有高的耐压，还具有低的比导通电阻。并且该沟槽型DMOS器件为纵向耐压结构，减小了器件面积，从而减小了器件的导通电阻，同时，源极区和漏极区均可以从正面引出，可以兼容CMOS。

Description

沟槽型DMOS器件及其制备方法
技术领域
本申请涉及半导体功率器件技术领域，特别是涉及一种沟槽型DMOS器件及其制备方法。
背景技术
在BCD工艺开发中，涉及Bipolar/CMOS/DMOS等多项器件共同开发，其中最关键的器件是NLDMOS。在一般工艺制程中常用RESURF技术来降低LDMOS漂移区的表面电场，提高LDMOS的耐压性能，但在达到耐压要求的情况下需要进一步增加漂移区长度才能实现。更为严重的是，器件的导通电阻Rdson与耐压BV的关系可以表示为：Rdson∝BV2.5，即，增加漂移区尺寸会使得导通电阻增大，从而导致功耗急剧增加，且器件开关速度也随之降低。VMODS为纵向耐压，由此相对于LDMOS的横向耐压改为了纵向耐压，从而可以缩小整个器件的尺寸，降低导通电阻，虽能改善器件耐压和导通电阻的矛盾关系，但是仍无法进一步改善器件耐压和导通电阻的矛盾关系。此外，VDMOS都是背面引出，无法兼容CMOS工艺，因此很少用于BCD开发中。
发明内容
基于此，提供一种可以兼容CMOS工艺的沟槽型DMOS器件及其制备方法。
第一方面，提供了一种沟槽型DMOS器件，包括：第一导电类型的漂移区和设于所述漂移区内的主沟槽；第一导电类型的漏极区和第一导电类型的源极区，设于所述漂移区的上表层且在所述主沟槽的不同侧；第二导电类型的基区，设于所述漂移区内并接触及包围所述源极区；沟槽扩展栅，包括覆盖于所述主沟槽的底壁和侧壁的栅绝缘层、覆盖于所述栅绝缘层的表面的扩展栅层、以及覆盖所述扩展栅层并填满所述主沟槽的绝缘介质区；所述扩展栅层包括第二导电类型的第一扩展栅区、第一导电类型的第二扩展栅区和第一导电类型的第三扩展栅区；所述第二扩展栅区设于所述主沟槽的靠近所述源极区的侧壁的所述栅绝缘层的表面，所述第三扩展栅区设于所述主沟槽的靠近所述漏极区的侧壁的所述栅绝缘层的表面，所述第一扩展栅区设于所述主沟槽的底壁的所述栅绝缘层的表面并沿所述栅绝缘层的表面延伸邻接至所述第二扩展栅区和所述第三扩展栅区，所述第一扩展栅区与所述第二扩展栅区的交界面与所述基区的下边界位于同一水平面或低于所述下边界。
在其中一个实施例中，沟槽型DMOS器件还包括次级沟槽，所述次级沟槽位于所述漂移区内且与所述主沟槽连通，所述次级沟槽中也设有第二扩展栅区，以及与所述第二扩展栅区相接的第二导电类型的第四扩展栅区。
在其中一个实施例中，沟槽型DMOS器件还包括：漏电极，所述漏电极与所述漏极区和所述第三扩展栅区均电连接；源电极，所述源电极与所述源极区电连接；栅电极，所述栅电极与所述第二扩展栅区和所述第四扩展栅区均电连接。
在其中一个实施例中，沟槽型DMOS器件还包括：第二导电类型的基区引出区，位于所述第二导电类型的基区上表层，所述基区引出区电连接至所述源电极，所述基区引出区和所述源极区沿所述漂移区上表面的第一方向相接，所述第一方向与第二方向为不同的方向，所述第二方向为所述源极区和所述漏极区的连线方向。
在其中一个实施例中，所述主沟槽沿所述漂移区上表面的第二方向的宽度范围为4000至10000埃，和/或，所述次级沟槽沿所述漂移区的上表面的第一方向的宽度范围为3000至5000埃，和/或，所述主沟槽沿第三方向的深度范围为16000至40000埃，所述第三方向为垂直于所述漂移区的上表面的方向。
在其中一个实施例中，所述第二扩展栅区沿第三方向的长度范围为3000至5000埃，和/或，所述第三扩展栅区沿所述第三方向的长度范围为2000至6000埃，所述第三方向为垂直于所述漂移区的上表面的方向。
在其中一个实施例中，所述扩展栅层的厚度范围为1000至3000埃。。
在其中一个实施例中，所述第一扩展栅区为第二导电类型的多晶硅，所述第二扩展栅区和第三扩展栅区均为第一导电类型的多晶硅。
第二方面提供了一种沟槽型DMOS器件的制备方法，包括：提供开设有主沟槽的漂移区，所述漂移区为第一导电类型；于所述主沟槽的底壁和侧壁上形成栅绝缘层；于所述栅绝缘层的表面形成第二导电类型的第一扩展栅区；于所述第一扩展栅区的表面形成绝缘介质区并填满所述主沟槽，所述绝缘介质区与所述主沟槽的侧壁间的所述栅绝缘层的上表面和所述第一扩展栅区的上表面均通过所述主沟槽的槽口露出，所述绝缘介质区的两侧均露出所述第一扩展栅区；于所述第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区，所述第二扩展栅区和第三扩展栅区分别位于所述绝缘介质区的不同侧，且均与所述绝缘介质区接触，所述第二扩展栅区和第三扩展栅区均为第一导电类型；于靠近所述第二扩展栅区的漂移区的上表层形成第二导电类型的基区，所述基区的下边界与所述第二扩展栅区的下边界位于同一水平面，或所述基区的下边界高于所述第二扩展栅区的下边界；于所述基区的上表层形成第一导电类型的源极区；于靠近所述第三扩展栅区的漂移区的上表层形成第一导电类型的漏极区。
在其中一个实施例中，所述于所述栅绝缘层的表面形成第二导电类型的第一扩展栅区，包括：于所述栅绝缘层的表面形成第二导电类型的多晶硅作为所述第一扩展栅区。
在其中一个实施例中，所述于所述第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区，所述第二扩展栅区和第三扩展栅区分别位于所述绝缘介质区的不同侧，且均与所述绝缘介质区接触，所述第二扩展栅区和第三扩展栅区均为第一导电类型，包括：于所述主沟槽的槽口露出的所述第一扩展栅区的上表层注入第一导电类型的离子，位于所述绝缘介质区一侧形成所述第二扩展栅区，位于所述绝缘介质区的另一侧形成所述第三扩展栅区。
在其中一个实施例中，所述第二扩展栅区和第三扩展栅区伸入所述主沟槽中的深度范围均为3000至5000埃。
在其中一个实施例中，所述提供开设有主沟槽的漂移区，所述漂移区为第一导电类型，包括：所述漂移区还开设有与所述主沟槽连通的次级沟槽，
所述于所述主沟槽的底壁和侧壁上形成栅绝缘层；于所述栅绝缘层的表面形成第二导电类型的第一扩展栅区，包括：所述次级沟槽的底壁和侧壁也形成所述栅绝缘层，于所述主沟槽的所述栅绝缘层的表面形成第一扩展栅区的同时，所述第一扩展栅区还覆盖所述次级沟槽中的所述栅绝缘层并填满所述次级沟槽。
在其中一个实施例中，所述于所述第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区，所述第二扩展栅区和第三扩展栅区分别位于所述绝缘介质区的不同侧，且均与所述绝缘介质区接触，所述第二扩展栅区和第三扩展栅区均为第一导电类型，包括：同时也对所述次级沟槽中的部分所述第一扩展栅区的上表层注入第一导电类型的离子以形成第四扩展栅区，且所述第四扩展栅区与所述第二扩展栅区相接。
上述沟槽型DMOS器件包括有设置于栅绝缘层内表面的扩展栅层，该扩展栅层包括第二导电类型的第一扩展栅区、第一导电类型的第二扩展栅区和第三扩展栅区，能够显著改善沟槽型DMOS器件的耐压与比导通电阻的矛盾关系，使得沟槽型DMOS器件不仅具有高的耐压，还具有低的比导通电阻。
上述沟槽型DMOS器件为纵向耐压结构，减小了器件面积，从而减小了器件的导通电阻，同时，源极区和漏极区均可以从正面引出，可以兼容CMOS。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A为一实施例中提供的沟槽型VDMOS器件的截面结构示意图；
图1B为一实施例中提供的沟槽型VDMOS器件的俯视结构示意图；
图2A为另一实施例中提供的沟槽型VDMOS器件的截面结构示意图；
图2B为另一实施例中提供的沟槽型VDMOS器件的俯视结构示意图；
图3为一实施例中提供的沟槽型VDMOS器件的制备方法的流程示意图；
图4A为一实施例中提供的沟槽型VDMOS器件的制备方法中步骤于主沟槽的底壁和侧壁上形成栅绝缘层所得结构的截面结构示意图；
图4B为一实施例中提供的沟槽型VDMOS器件的制备方法中步骤于主沟槽的底壁和侧壁上形成栅绝缘层所得结构的俯视结构示意图；
图5A为一实施例中提供的沟槽型VDMOS器件的制备方法中步骤于栅绝缘层的表面形成第二导电类型的第一扩展栅区所得结构的截面结构示意图；
图5B为一实施例中提供的沟槽型VDMOS器件的制备方法中步骤于栅绝缘层的表面形成第二导电类型的第一扩展栅区所得结构的俯视结构示意图；
图6为一实施例中提供的沟槽型VDMOS器件的制备方法中步骤于第一扩展栅区的表面形成绝缘介质区并填满主沟槽所得结构的截面结构示意图；
图7A为一实施例中提供的沟槽型VDMOS器件的制备方法中步骤于第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区所得结构的截面结构示意图；
图7B为一实施例中提供的沟槽型VDMOS器件的制备方法中步骤于第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区所得结构的俯视结构示意图；
图8为一实施例中提供的沟槽型VDMOS器件的制备方法中步骤于靠近第二扩展栅区的漂移区的上表层形成第二导电类型的基区所得结构的截面结构示意图；
图9为另一实施例中提供的沟槽型VDMOS器件的制备方法的流程示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
一般地，VDMOS(Vertical Double diffusion Metal Oxide Semiconductor，垂直型双扩散金属氧化物半导体)的漏极区都是从背面引出，无法兼容CMOS工艺，因此很少用于BCD开发中。有鉴于此，本申请提供了一种沟槽型DMOS器件，该沟槽型DMOS器件既可以利用漂移区为纵向的优势达到极小Rdson(导通电阻)的器件性能，又由于其漏极区从正面引出，能兼容CMOS工艺制程，进一步缩小电路面积。
请参阅图1A至图1B，图1A示出了本申请实施例提供的一种沟槽型DMOS器件的截面结构示意图，图1B示出了本申请实施例提供的一种沟槽型DMOS器件的俯视结构示意图。如图1A至1B所示，沟槽型DMOS器件包括第一导电类型的漂移区110、第一导电类型的漏极区120、第一导电类型的源极区130、第二导电类型的基区140以及沟槽扩展栅150。其中，沟槽扩展栅150包括栅极绝缘层152，扩展栅层154以及绝缘介质区156。扩展栅层154包括第二导电类型的第一扩展栅区154a、第一导电类型的第二扩展栅区154b以及第一导电类型的第三扩展栅区154c。
其中，继续参阅图1B，漂移区开设有主沟槽158，漏极区120和源极区130设于漂移区110的上表层，且漏极区120和源极区130设于主沟槽158的不同侧，基区140设于漂移区110内接触并包围源极区130。栅极绝缘层152覆盖于主沟槽158的底壁和侧壁，扩展栅层154覆盖于栅绝缘层的表面，绝缘介质区156覆盖扩展栅层154并填满主沟槽158。具体的，第二扩展栅区154b设于主沟槽158的靠近源极区130的侧壁的栅绝缘层的表面，第三扩展栅区154c设于主沟槽158的靠近漏极区120的侧壁的栅绝缘层的表面，第一扩展栅区154a设于主沟槽158的底壁的栅绝缘层的表面并沿栅极绝缘层152的表面延伸邻接至第二扩展栅区154b和第三扩展栅区154c，第一扩展栅区154a与第二扩展栅区154b的交界面与基区140的下边界位于同一水平面或第一扩展栅区154a与第二扩展栅区154b的交界面低于基区140的下边界，以使基区140和第二扩展栅区154b在主沟槽158的深度方向(第三方向)至少有部分交叠，第二扩展栅区154b使基区140反型形成沟道。应说明的是，第一导电类型的第二扩展栅区154b、第二导电类型的第一扩展栅区154a以及第一导电类型的第三扩展栅区154c构成了JFP(Junction Field plate，结型场板)结构，其中，第一导电类型的第二扩展栅区154b还同时作为沟槽型DMOS器件的栅极结构。可以理解的是，第一导电类型和第二导电类型为不同的导电类型。可选的，第一导电类型为N型，第二导电类型为P型。可选的，第一导电类型为P型，第二导电类型为N型。
在一个实施例中，栅绝缘层152是栅氧层。栅绝缘层152也可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物，或者，栅绝缘层152可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电介质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。在一个实施例中，栅绝缘层152厚度范围为200至600埃。可选的，栅绝缘层152厚度为400埃。
在一个实施例中，绝缘介质层156的材料可以为二氧化硅。
在一个实施例中，主沟槽158沿漂移区110上表面的第二方向x的宽度范围为4000至10000埃。可选的，主沟槽158沿漂移区110上表面的第二方向x的宽度为6000埃。其中，第二方向x为源极区130和漏极区120的连线的方向，且第二方向x与漂移区110上表面平行。在一个实施例中，主沟槽158沿第三方向的深度范围为16000至40000埃。可选的，主沟槽158沿第三方向的深度为20000埃。其中，第三方向为垂直于漂移区110的上表面的方向。在一个实施例中，扩展栅层154的厚度范围为1000至3000埃。可选的，扩展栅层154的厚度为2000埃。在一个实施例中，第二扩展栅区154b沿第三方向的长度范围为3000至5000埃。可选的，第二扩展栅区154b沿第三方向的长度为4000埃。在一个实施例中，第三扩展栅区154c沿第三方向的长度范围为2000至6000埃。可选的，第三扩展栅区154c沿第三方向的长度为4000埃。在一个实施例中，第二扩展栅区154b和第三扩展栅区154c沿第三方向的长度相等。在一个实施例中，第一扩展栅区154a可以为第二导电类型的多晶硅，第二扩展栅区154b和第三扩展栅区154c为第一导电类型的多晶硅。
在一个实施例中，沿漂移区110上表面的第一方向指的是沿漂移区110上表面所在水平面内的第一方向，沿漂移区110上表面的第二方向x指的是沿漂移区110上表面所在水平面内的第二方向x，且在漂移区110上表面所在水平面内，所述第二方向为所述源极区和所述漏极区的连线方向，所述第一方向与第二方向为不同的方向。
上述实施例提供的沟槽型DMOS器件带有JFP结构，在沟槽型DMOS器件正向导通时，在漂移区形成电荷积累层从而降低导通电阻，由于导通电阻由漂移区中电荷积累决定，电荷积累的强度取决于栅极上所加电压的大小以及与扩展栅层的厚度，而与漂移区掺杂浓度无关，这样就打破了常规功率MOSFET导通电阻依赖于漂移区掺杂浓度的定律。同时，由于绝大部分电流由电荷积累层通过，而仅有很少一部分电流流经漂移区电阻，因此器件的温度分布更加均匀，器件工作更加稳定。另外，JFP结构在沟槽型DMOS器件处于关断状态时能够辅助调节漂移区中的电场分布，从而对提高沟槽型DMOS器件耐压起到一定作用。能够显著改善沟槽型DMOS器件的耐压与比导通电阻的矛盾关系。
上述实施例提供的沟槽型DMOS器件为纵向耐压结构，减小了器件面积，从而减小了器件的导通电阻，同时，沟槽型DMOS器件的漏极区和源极区均设置于器件的同一个表面，沟槽型DMOS器件的源极区和漏极区均可以从正面引出，可以兼容CMOS。
请参阅图1B，其示出了本申请实施例提供的一种沟槽型DMOS器件的俯视结构示意图。如图1B所示，沟槽型DMOS器件还可以包括次级沟槽160。具体的，次级沟槽160位于漂移区内且与主沟槽158连通，次级沟槽160中也设有第二扩展栅区154b，以及与第二扩展栅区154b相接的第二导电类型的第四扩展栅区154d。其中，设于次级沟槽160的第二扩展栅区154b与设于主沟槽158的第二扩展栅区154b相连接。在漂移区中开设次级沟槽160可以用于收容部分结型场板。应说明的，第二扩展栅区154b、第四扩展栅区154d、第一扩展栅区154a以及第三扩展栅区154c构成JFP结构。
在一个实施例中，设于次级沟槽160的第二扩展栅区154b沿第三方向的长度大于第四扩展栅区154d沿第三方向的长度。在一个实施例中，次级沟槽160也设有第一扩展栅区154a，第一扩展栅区154a与设于次级沟槽160的第二扩展栅区154b和第四扩展栅区154d接触，且与设于主沟槽158的第一扩展栅区160连接。在一个实施例中，设于第四扩展栅区154d的掺杂浓度大于第一扩展栅区154a的掺杂浓度。在一个实施例中，次级沟槽160沿漂移区上表面的第一方向y的宽度范围为3000至5000埃。可选的，次级沟槽160沿漂移区上表面的第一方向y的宽度为4000埃。
在一个实施例中，在漂移区110的上表层，主沟槽158和次级沟槽160组成“日”字型结构或梳状型结构。“日”字型结构包括矩形框部和一字部，主沟槽158作为“日”字形结构的一字部，次级沟槽160作为“日”字形结构的矩形框部。梳状型结构包括梳齿部和连接所述梳齿部的梳柄部，主沟槽158作为梳状型结构的梳齿部，次级沟槽160作为梳状结构的梳柄部。
请参考图2A至图2B，沟槽型DMOS器件还可以包括漏电极D、源电极S以及栅电极G。其中，漏电极D与漏极区120和第三扩展栅区154c均电连接，源电极S与源极区130电连接，栅电极G与第二扩展栅区154b和第四扩展栅区154d均电连接。应说明的是，图2A中所示的栅电极G仅为指示，表示此处添加栅电压，栅电极G的实际外接引出方式为图2B中所示的方式。在一个实施例中，栅电极G与设置于次级沟槽160中的第二扩展栅区154b以及与设置于次级沟槽160中的第四扩展栅区154d均接触，以实现栅电极G与第二扩展栅区154b和第四扩展栅区154d均电连接。一般而言为了提高利用率，主沟槽158中第二扩展栅区154b在第二方向x上的尺寸较小，在打孔(在覆盖于第二扩展栅区154b的介质层上开设栅极通孔)引出栅极的情况下，由于打孔对尺寸有要求，因此通过开设次级沟槽160，并在次级沟槽160上设置第二扩展栅区154b和第四扩展栅区154d，可以有效解决打孔和利用率的矛盾关系。在一个实施例中，第二扩展栅区154b为N型，第四扩展栅区154d为P型。本实施例提供的沟槽型DMOS器件可以保证NDMOS是N型栅极区的同时，第一扩展栅区154a的电位也与栅极电位相同，保证了JFP结构的功效。在一个实施例中，栅电极与0电位连接。
请继续参阅图2A和图2B，沟槽型DMOS器件还可以包括第二导电类型的基区引出区202。应说明的是，图2A中基区引出区202的设置位置仅为指示，基区引出区202的实际设置位置为图2B中所示的基区引出区202的设置位置。其中，基区引出区202位于基区140上表层，基区引出区202电连接至源电极S，基区引出区202和源极区130沿漂移区110上表面的第一方向y相接。可以理解的，第一方向y与第二方向x为不同方向。在一个实施例中，基区引出区202的掺杂浓度大于基区140的掺杂浓度。本实施例通过将源极区130和基区引出区202短接在一起，实现JFP结构resurf(降低表面电场)功能。
请参考图3，其示出了本申请实施例提供的一种沟槽型DMOS器件的制备方法的流程示意图，如图3所示，沟槽型DMOS器件的制备方法可以包括步骤S302至步骤S312。
S302，提供开设有主沟槽的漂移区，漂移区为第一导电类型。
图4A为开设有主沟槽的漂移区的截面结构示意图，图4B为开设有主沟槽的漂移区的俯视结构示意图。在一个实施例中，漂移区110设置于第二导电类型的衬底上表层，主沟槽158沿第二方向的宽度范围可以为4000至10000埃，主沟槽158沿第三方向的深度范围可以为16000至40000埃，主沟槽158的底壁为圆弧型。在一个实施例中，漂移区110开设有至少一个主沟槽158。
在一个实施例中，提供开设有主沟槽的漂移区的步骤之前包括：在漂移区上刻蚀形成主沟槽。在一个实施例中，在漂移区上刻蚀形成主沟槽的步骤之前，包括：提供一第二导电类型的衬底，在衬底的上表层形成漂移区。衬底包括半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在漂移区上刻蚀形成主沟槽的步骤可以包括：于漂移区表面形成掩膜层，对掩膜层进行图形化处理以得到图形化掩膜层，图形化掩膜层内具有开口，开口暴露出漂移区并定义出主沟槽的形状及位置，基于图形化掩膜层对漂移区进行刻蚀，以于漂移区内形成主沟槽。在一个实施例中，掩膜层为硬掩膜层。在一个实施例中，硬掩膜层为氧化层/SiN/氧化层膜层结构。
S304，于主沟槽的底壁和侧壁上形成栅绝缘层。
请继续参考图4A至图4B，主沟槽158的底壁和侧壁上形成有栅绝缘层152。在一个实施例中，栅绝缘层152的厚度范围可以为200至600埃。可选的，栅绝缘层152的厚度可以为400埃。在一个实施例中，栅绝缘层152可以为栅氧层。栅绝缘层152也可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物，或者，栅绝缘层152可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电介质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
S306，于栅绝缘层的表面形成第二导电类型的第一扩展栅区。
请参考图5A至图5B，栅绝缘层152的表面形成有第一扩展栅区154a。应说明的是，第二导电类型为与第一导电类型不同的导电类型。在一个实施例中，第一扩展栅区154a的厚度范围可以为1000至3000埃。可选的，第一扩展栅区154a的厚度可以为2000埃。
在一个实施例中，于栅绝缘层的表面形成第二导电类型的第一扩展栅区的步骤可以包括：于栅极绝缘层的表面形成第二导电类型的多晶硅作为第一扩展栅区。应说明的是，于栅绝缘层的表面形成第二导电类型的第一扩展栅区后，主沟槽的中间留下凹陷。在一个实施例中，于栅绝缘层的表面形成第二导电类型的第一扩展栅区包括：利用炉管沉积一层第二导电类型的多晶硅，以形成第二导电类型的第一扩展栅区。
S308，于第一扩展栅区的表面形成绝缘介质区并填满主沟槽，绝缘介质区与主沟槽的侧壁间的栅绝缘层的上表面和第一扩展栅区的上表面均通过主沟槽的槽口露出，绝缘介质区的两侧均露出第一扩展栅区。
请参考图6，第一扩展栅区154a的表面形成有绝缘介质区156并填满主沟槽，绝缘介质区156与主沟槽的侧壁间的栅绝缘层152的上表面和第一扩展栅区154a的上表面均通过主沟槽的槽口露出，绝缘介质区156的两侧均露出第一扩展栅区154a。在一个实施例中，绝缘介质区156的材料可以包括二氧化硅。
在一个实施例中，于第一扩展栅区的表面形成绝缘介质区的步骤包括：利用HDP(高密度等离子体)工艺将主沟槽的凹陷填满。可以理解的是，HDP工艺同时具有沉积和刻蚀的能力所以具有良好的沟槽填充能力。
在一个实施例中，于第一扩展区的表面形成绝缘介质区并填满主沟槽的步骤之后，还包括：对绝缘介质区进行刻蚀，将绝缘介质区刻蚀至漂移区的表面。对绝缘介质区进行刻蚀，将绝缘介质区刻蚀至漂移区的表面的步骤之后，还包括：对第一扩展栅区进行刻蚀，将第一扩展栅区的刻蚀至漂移区的表面，以使绝缘介质区和主沟槽的侧壁之间的栅绝缘层的上表面和第一扩展栅区的上表面均通过主沟槽的槽口露出，绝缘介质区两侧均有第一扩展栅区露出。
S310，于第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区，第二扩展栅区和第三扩展栅区分别位于绝缘介质区的不同侧，且均与绝缘介质区接触，第二扩展栅区和第三扩展栅区均为第一导电类型。
请参考图7A至图7B，形成的第二扩展栅区154b和第三扩展栅区154c分别位于绝缘介质区156的不同侧，且均与绝缘介质区156接触。应说明的是，第二扩展栅区154b和第三扩展栅区154c均为第一导电类型。在一个实施例中，第二扩展栅区154b和第三扩展栅区154c深入主沟槽中的深度相同。在一个实施例中，第二扩展栅区154b和第三扩展栅区154c深入主沟槽中的深度范围均为3000至5000埃。可选的，第二扩展栅区154b和第三扩展栅区154c深入主沟槽中的深度均为4000埃。
在一个实施例中，于第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区的步骤可以包括：于主沟槽的槽口露出的第一扩展栅区的上表层注入第一导电类型的离子，位于所述绝缘介质区一侧形成第二扩展栅区，位于绝缘介质区的另一侧形成第三扩展栅区。
S312，于靠近第二扩展栅区的漂移区的上表层形成第二导电类型的基区，基区的下边界与第二扩展栅区的下边界位于同一水平面，或基区的下边界高于第二扩展栅区的下边界。
请参考图8，靠近第二扩展栅区154b的漂移区110的上表层形成有基区140。应说明的是，基区140的下边界与第二扩展栅区154b的下边界位于同一水平面，或基区140的下边界高于第二扩展栅区154b的下边界。
在一个实施例中，于靠近第二扩展栅区的漂移区的上表层形成第二导电类型的基区的步骤包括：通过光刻和离子注入第二导电类型的离子，以于靠近第二扩展栅区的漂移区的上表层形成第二导电类型的基区。
S314，于基区的上表层形成第一导电类型的源极区。
请参考图1A和图1B，基区140的上表层形成有源极区130。
在一个实施例中，于基区的上表层形成第一导电类型的源极区的步骤可以包括：通过光刻和离子注入第一导电类型的离子，以形成源极区。
S316，于靠近第三扩展栅区的漂移区的上表层形成第一导电类型的漏极区。
请继续参考图1A和图1B，靠近第三扩展栅区154c的漂移区110的上表层形成有漏极区120。
在一个实施例中，于靠近第三扩展栅区的漂移区的上表层形成第一导电类型的漏极区的步骤可以包括：通过光刻和离子注入第一导电类型的离子，以形成漏极区。在一个实施例中，源极区和漏极区同时形成。
在一个实施例中，沟槽型DMOS器件的制备方法还可以包括，于基区的上表层形成第二导电类型的基区引出区，基区引出区和源极区沿漂移区上表面的第一方向相接。在一个实施例中，于漂移区的上表层形成第二导电类型的基区引出区的步骤包括：通过光刻和离子注入第二导电类型的离子，以形成基区引出区。
在一个实施例中，沟槽型DMOS器件的制备方法还可以包括，形成源电极，源电极与源极区和基区引出区均电连接。在一个实施例中，沟槽型DMOS器件的制备方法还可以包括，形成漏电极，漏电极与漏极区以及第三扩展栅区均电连接。
本申请实施例提供的沟槽型VDMOS器件的制备方法版图(layout)相对简单，且制备方法也相对简单，生产成本降低，并且通过本申请实施例的沟槽型DMOS器件的制备方法制备的沟槽型DMOS器件既可以利用漂移区为纵向的优势达到极小Rdson(导通电阻)的器件性能，又由于其漏极区从正面引出，能兼容CMOS工艺制程，进一步缩小电路面积。
请参考图9，其示出了本申请实施例提供的沟槽型VDMOS器件的制备方法，如图9所示，沟槽型VDMOS器件的制备方法可以包括步骤S902至步骤S912。
S902，提供开设有主沟槽和与主沟槽连通的次级沟槽的漂移区。
请继续参考图4B，漂移区110开设有主沟槽158和与主沟槽158连接的次级沟槽160。在一个实施例中，主沟槽158沿第二方向的宽度大于次级沟槽160沿第一方向的宽度。
S904，于主沟槽的底壁和侧壁以及次级沟槽的底壁和侧壁形成栅绝缘层。
请继续参考图4B，主沟槽158的底壁和侧壁以及次级沟槽160的底壁和侧壁形成有栅绝缘层152。对于形成的栅绝缘层152的描述详见上文实施例，在此不再赘述。在一个实施例中，同时在主沟槽的底壁和侧壁，以及次级沟槽的底壁和侧壁形成栅绝缘层。
S906，于栅绝缘层的表面形成第二导电类型的第一扩展栅区，第一扩展栅区覆盖主沟槽中的栅绝缘层，且第一扩展栅区还覆盖次级沟槽中的栅绝缘层并填满次级沟槽。
请参考图5B，栅绝缘层152的表面形成有第二导电类型的第一扩展栅区154a，应说明的是，第一扩展栅区154a覆盖主沟槽中的栅绝缘层152，且主沟槽未被第一扩展栅区154a填满，主沟槽的中间留下凹槽，同时，第一扩展栅区154a覆盖次级沟槽中的栅绝缘层152并填满次级沟槽。
S908，于第一扩展栅区的表面形成绝缘介质区并填满主沟槽，绝缘介质区与主沟槽的侧壁间的栅绝缘层的上表面和第一扩展栅区的上表面均通过主沟槽的槽口露出，绝缘介质区的两侧均露出第一扩展栅区。
请参考图6，第一扩展栅区154a的表面形成有绝缘介质区156并填满主沟槽。应说明的是，绝缘介质区156与主沟槽的侧壁间的栅绝缘层152的上表面和第一扩展栅区154a的上表面均通过主沟槽的槽口露出，使得绝缘介质区156的两侧均露出第一扩展栅区154a。栅极绝缘层152填满主沟槽中间留下的凹陷。
S910，于第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区，并对次级沟槽中的部分第一扩展栅区的上表层注入第一导电离子以形成第四扩展栅区，且第四扩展栅区与第二扩展栅区相接。
请参考图7B，第一扩展栅区154a的上表层形成有第二扩展栅区154b、第三扩展栅区154c以及第四扩展栅区154d。
在一个实施例中，于第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区的同时对次级沟槽中的部分第一扩展栅区的上表层注入第一导电离子以形成第四扩展栅区。在一个实施例中，在第一扩展栅区的上表层注入第一导电离子以形成第二扩展栅区、第三扩展栅区以及第四扩展栅区。
S912，于靠近第二扩展栅区的漂移区的上表层形成第二导电类型的基区。
S914，于基区的上表层形成第一导电类型的源极区。
S916，于靠近第三扩展栅区的漂移区的上表层形成第一导电类型的漏极区。
对于步骤S912至步骤S916的描述详见上文实施例，在此不再赘述。
在一个实施例中，对次级沟槽中的部分第一扩展栅区的上表层注入第一导电类型的离子以形成第四扩展栅区的步骤之后还可以包括步骤：形成栅电极，栅电极分别与第二扩展栅区和第四扩展栅区相接。
应该理解的是，虽然图3和图9的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3和图9中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (14)

1.一种沟槽型DMOS器件，其特征在于，包括：
第一导电类型的漂移区和设于所述漂移区内的主沟槽；
第一导电类型的漏极区和第一导电类型的源极区，设于所述漂移区的上表层且在所述主沟槽的不同侧；
第二导电类型的基区，设于所述漂移区内并接触及包围所述源极区；
沟槽扩展栅，包括覆盖于所述主沟槽的底壁和侧壁的栅绝缘层、覆盖于所述栅绝缘层的表面的扩展栅层、以及覆盖所述扩展栅层并填满所述主沟槽的绝缘介质区；所述扩展栅层包括第二导电类型的第一扩展栅区、第一导电类型的第二扩展栅区和第一导电类型的第三扩展栅区；所述第二扩展栅区设于所述主沟槽的靠近所述源极区的侧壁的所述栅绝缘层的表面，所述第三扩展栅区设于所述主沟槽的靠近所述漏极区的侧壁的所述栅绝缘层的表面，所述第一扩展栅区设于所述主沟槽的底壁的所述栅绝缘层的表面并沿所述栅绝缘层的表面延伸邻接至所述第二扩展栅区和所述第三扩展栅区，所述第一扩展栅区与所述第二扩展栅区的交界面与所述基区的下边界位于同一水平面或低于所述下边界。
2.根据权利要求1所述的沟槽型DMOS器件，其特征在于，还包括次级沟槽，所述次级沟槽位于所述漂移区内且与所述主沟槽连通，所述次级沟槽中也设有第二扩展栅区，以及与所述第二扩展栅区相接的第二导电类型的第四扩展栅区。
3.根据权利要求2所述的沟槽型DMOS器件，其特征在于，还包括：
漏电极，所述漏电极与所述漏极区和所述第三扩展栅区均电连接；
源电极，所述源电极与所述源极区电连接；
栅电极，所述栅电极与所述第二扩展栅区和所述第四扩展栅区均电连接。
4.根据权利要求3所述的沟槽型DMOS器件，其特征在于，还包括：
第二导电类型的基区引出区，位于所述第二导电类型的基区上表层，所述基区引出区电连接至所述源电极，所述基区引出区和所述源极区沿所述漂移区上表面的第一方向相接，所述第一方向与第二方向为不同的方向，所述第二方向为所述源极区和所述漏极区的连线方向。
5.根据权利要求2所述沟槽型DMOS器件，其特征在于，所述主沟槽沿所述漂移区上表面的第二方向的宽度范围为4000至10000埃，和/或，
所述次级沟槽沿所述漂移区的上表面的第一方向的宽度范围为3000至5000埃，和/或，
所述主沟槽沿第三方向的深度范围为16000至40000埃，所述第三方向为垂直于所述漂移区的上表面的方向。
6.根据权利要求1所述沟槽型DMOS器件，其特征在于，所述第二扩展栅区沿第三方向的长度范围为3000至5000埃，和/或，
所述第三扩展栅区沿所述第三方向的长度范围为2000至6000埃，所述第三方向为垂直于所述漂移区的上表面的方向。
7.根据权利要求1所述的沟槽型DMOS器件，其特征在于，所述扩展栅层的厚度范围为1000至3000埃。
8.根据权利要求1所述的沟槽型DMOS器件，其特征在于，所述第一扩展栅区为第二导电类型的多晶硅，所述第二扩展栅区和第三扩展栅区均为第一导电类型的多晶硅。
9.一种沟槽型DMOS器件的制备方法，其特征在于，包括：
提供开设有主沟槽的漂移区，所述漂移区为第一导电类型；
于所述主沟槽的底壁和侧壁上形成栅绝缘层；
于所述栅绝缘层的表面形成第二导电类型的第一扩展栅区；
于所述第一扩展栅区的表面形成绝缘介质区并填满所述主沟槽，所述绝缘介质区与所述主沟槽的侧壁间的所述栅绝缘层的上表面和所述第一扩展栅区的上表面均通过所述主沟槽的槽口露出，所述绝缘介质区的两侧均露出所述第一扩展栅区；
于所述第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区，所述第二扩展栅区和第三扩展栅区分别位于所述绝缘介质区的不同侧，且均与所述绝缘介质区接触，所述第二扩展栅区和第三扩展栅区均为第一导电类型；
于靠近所述第二扩展栅区的漂移区的上表层形成第二导电类型的基区，所述基区的下边界与所述第二扩展栅区的下边界位于同一水平面，或所述基区的下边界高于所述第二扩展栅区的下边界；
于所述基区的上表层形成第一导电类型的源极区；
于靠近所述第三扩展栅区的漂移区的上表层形成第一导电类型的漏极区。
10.根据权利要求9所述的沟槽型DMOS器件的制备方法，其特征在于，所述于所述栅绝缘层的表面形成第二导电类型的第一扩展栅区，包括：
于所述栅绝缘层的表面形成第二导电类型的多晶硅作为所述第一扩展栅区。
11.根据权利要求9所述的沟槽型DMOS器件的制备方法，其特征在于，所述于所述第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区，所述第二扩展栅区和第三扩展栅区分别位于所述绝缘介质区的不同侧，且均与所述绝缘介质区接触，所述第二扩展栅区和第三扩展栅区均为第一导电类型，包括：
于所述主沟槽的槽口露出的所述第一扩展栅区的上表层注入第一导电类型的离子，位于所述绝缘介质区一侧形成所述第二扩展栅区，位于所述绝缘介质区的另一侧形成所述第三扩展栅区。
12.根据权利要求9或11所述的沟槽型DMOS器件的制备方法，其特征在于，所述第二扩展栅区和第三扩展栅区伸入所述主沟槽中的深度范围均为3000至5000埃。
13.根据权利要求9或11所述的沟槽DMOS器件的制备方法，其特征在于，所述提供开设有主沟槽的漂移区，所述漂移区为第一导电类型，包括：所述漂移区还开设有与所述主沟槽连通的次级沟槽，
所述于所述主沟槽的底壁和侧壁上形成栅绝缘层；于所述栅绝缘层的表面形成第二导电类型的第一扩展栅区，包括：所述次级沟槽的底壁和侧壁也形成所述栅绝缘层，于所述主沟槽的所述栅绝缘层的表面形成第一扩展栅区的同时，所述第一扩展栅区还覆盖所述次级沟槽中的所述栅绝缘层并填满所述次级沟槽。
14.根据权利要求13所述的沟槽型DMOS器件的制备方法，其特征在于，所述于所述第一扩展栅区的上表层形成第二扩展栅区以及第三扩展栅区，所述第二扩展栅区和第三扩展栅区分别位于所述绝缘介质区的不同侧，且均与所述绝缘介质区接触，所述第二扩展栅区和第三扩展栅区均为第一导电类型，包括：
同时也对所述次级沟槽中的部分所述第一扩展栅区的上表层注入第一导电类型的离子以形成第四扩展栅区，且所述第四扩展栅区与所述第二扩展栅区相接。
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