KR0181742B1 - 감소된 게이트 및 확산 용량을 가지는 페르미 문턱 계면효과 트랜지스터 - Google Patents

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앤드류 씨. 바이날
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Abstract

낮은 게이트 및 확산 용량을 가지는 개선된 페르미 FET구조는 게이트 아래 기판내 예정된 깊이에 있는 채널내로 전도 캐리어가 흐르게 한다. 이때 반도체의 표면에서 반전층이 발생되는 것을 필요로 하지 않는다.
낮은 용량 페르미 FET는 예정된 깊이를 가지고 그리고 기판 전도형과 반대인 전도형 그리고 소오스 및 드레인 확산 동일한 전도형을 가지는 페르미 터브를 사용하여 수행하는 것이 바람직하다.

Description

[발명의 명칭]
감소된 게이트 및 확산 용량을 가지는 페르미 문턱 계면효과 트랜지스터
[발명의 분야]
본 발명은 계면효과 트랜지스터(FET)소자에 관한 것으로서, 특히 감소된 게이트 및 확산 용량을 가지는 고속 계면효과 트랜지스터에 관한 것이다.
[발명의 배경]
직접화된 FET 회로가 본래 높은 임피던스(impedence), 고밀도, 저전력소자이기 때문에 계면효과 트랜지스터(FET ; 이하 FET 라 칭함)는 고집적회로(VLSI) 및 초고집적회로(ULSI) 응용을 위한 뛰어난 능동소자가 되었다. 많은 연구 및 개발활동은 FET의 속도와 밀도를 개선하고 그리고 FET의 전력소비를 낮추는데 촛점이 모아졌다. 본 발명자 알버트 더블유. 바이날(Albert W. Vinal)에 부여된 미국 특허 제 4,984,043 및 제 4,990,974 호 Fermi Threshold Field Effect Transistor에는 고속 FET를 제공하도록 절연층 두께, 채널 길이, 드레인 전압, 기판 도핑(doping) 및 온도와 무관한 문턱전압(MOS)FET를 기술해 놓았다. 그러나 공지된 MOS 소자와 비교할 때 페르미문턱 FET의 거대한 개선에 불구하고도, 페르미 FET 구조의 용량을 낮추는 것이 지속적으로 필요하다. 독일 공개공보 DE 31 38 747 호에는 소오스 영역(2)과 드레인 영역(3) 사이에 드레인 영역과 같은 전도형을 가지는 공핍영역(1), 소오스 영역(2)과 드레인 영역(3) 사이에 드레인 영역과 같은 전도형을 가지고 기판과 공통, 평탄 P-N 접합(13)을 형성하는 부가적인 반도체 영역(11 및 12)을 가지는 공핍형 계면효과 트랜지스터(depletion-mode FET)를 기술해 놓았다.
[발명의 요약]
따라서 본 발명의 목적은 개선된 페르미 문턱 FET를 제공하는 것이다.
본 발명의 다른 목적은 감소된 게이트 및 확산용량을 가지는 페르미 문턱 FET를 제공하는 것이다.
본 발명에 따라, 이들 목적들은 캐리어 전도를 유지하기 위하여 반도체의 표면에서 발생되어야하는 반전층(inversion layer)이 필요없이 게이트 아래 표면내 예정된 깊이에 있는 채널내로 전도 캐리어가 흐르게 할 수 있는 페르미-FET 구조를 제공함으로서 제공된다. 따라서 채널 전하의 평균깊이는 게이트 용량을 계산하기 위해 기판 유전율의 포함을 필요로한다. 이에 의해 게이트 용량은 감소된다.
저용량 페르미 FET는 기판전도형과 반대전도형을 가지고 드레인 및 소오스 확산과 동일한 전도형을 가지며 그리고 미리 예정된 깊이를 가지는 페르미 터프(Tub) 영역을 사용하여 바람직하게 실현된다. 페르미 터브는 기판 표면으로부터 예정된 깊이로 아래쪽으로 연장되며, 드레인 및 소오스 확산은 터브 경계(bhoundary) 내에서 페르미 터브내에 형성된다.
바람직한 페르미 터브 깊이는 페르미 채널 깊이 Yf와 공핍(depletion) 깊이 Yo의 합이다.
따라서 예정된 깊이 Tf및 폭 Z를 가지는 페르미 채널영역은 소오스와 드레인 확산 사이에 연장된다.
페르미 채널의 전도도는 게이트 전극에 인가된 전압에 의해 제어된다. 이에의해 게이트 용량은 페르미 채널의 깊이와 채널내 캐리어 분포에 의해 주로 결정되며 그리고 게이트 절연층 두께에는 비교적 무관하다. 확산용량은 페르미터브의 깊이와 기판내 공핍깊이의 Yo의 합과 확산깊이 사이의 차이에 역으로 의존한다. 이에의해 저용량 페르미 FET가 제공된다.
[도면의 간단한 설명]
제1도는 8볼트(V)의 항복전압을 유지하기 위해 채널길이의 함수로서 기판 도핑을 도표적으로 도시한 도면.
제2도는 제1도에 도시된 도핑농도와 대응하는 채널길이의 함수로서 0볼트 드레인 전압에서 공핍영역용량을 도표적으로 도시한 도면.
제3도는 공지된 매몰된 n-채널 MOS FET의 단면도.
제4도는 페르미 FET의 단면도.
제5도는 본 발명에 따른 고속 페르미 FET의 단면도.
제6도 내지 제10도는 증가되는 게이트 전압을 가지는 제5도의 고속 페르미 FET 내 채널전도의 단면도.
제11도는 페르미 채널 깊이의 함수로서 과도 캐리어 주입의 프로파일을 도표적으로 도시한 도면.
제12a도 및 제12b도는 동일한 크기의 고속 페르미 FET 소자와 P-채널 MOSFET에 대한 드레인 전류도표를 도시한 도면.
제13a 및 제13b도는 P-채널 고속 페르미 FET 및 P-채널 MOSFET 각각에 대한 게이트 용량을 도표적으로 도시한 도면.
제14도는 산화층 두께의 함수로서 페르미 게이트 용량에 대한 MOS 비를 나타낸 도면.
제15도는 N-채널 고속 페르미 FET에 대한 전기장 도식을 도시한 도면.
제16도는 폴리 불순물 농도의 함수로서 페르미 채널 깊이를 도식적으로 도시한 도표.
제17도는 폴리 불순물 농도 대 페르미 터브 깊이를 도식적으로 도시한 도표.
제18도는 폴리 불순물 농도 대 문턱전압을 도식적으로 도시한 도표.
제19도는 폴리 불순물 농도 대 델타 평탄 전압을 도식적으로 도시한 도표.
제20도는 페르미 터브에 의해 제공된 확산을 감싸는 공핍영역의 단면도.
제21a도 내지 제21b도는 페르미 FET 트랜지스터와 종래의 MOSFET에 대한 측정된 소오스 바디 효과와 측정된 기판 바디 효과를 설명한 도면.
제22도는 종래의 MOS 소자에 대한 전기장 도식을 도시한 도면.
제23도 및 제24도는 기판전압 대 문턱전압을 도시한 도표.
[발명의 상세한 설명]
본 발명은 본 발명의 바람직한 실시예가 도시된 첨부도면을 참조하여 보다 충분히 기술될 것이다. 그러나 본 발명은 많은 다른 형태로 실시될 수 있으며 그리고 여기에서 설명된 실시예로 제한되는 것으로서 파악되면 안된다. 실시예는 차라리 상세한 설명을 완벽히 하고 그리고 본 기술분야의 기술자에게 본 발명의 범위를 충분히 전달하도록 제공되었다. 같은 요소는 같은 번호를 참조하였다.
게이트 및 확산 용량이 MOSFET와 선행기술의 페르미 FET 소자 설계로부터 달성할 수 있는 대응하는 값보다 실제적으로 낮은 개선된 페르미 FET 구조가 설명된다.
새로운 페르미 FET 구조는 게이트 아래 기판내 미리 예정된 깊이의 채널내로 전도 캐리어를 흐르게 할 수 있다고 설명된다. 이 새로운 구조는 종래의 페르미 FET 와 MOSFET 구조를 통한 실험과 이론의 결과로서 탄생되었다. 페르미 FET 구조는 상세한 설명이 여기에서 참조로 활용된 미국 특허 제 4,990,974 호 및 4,984,043 호에 나타나 있다.
게이트 산화층 아래 기판내 실질적 깊이에서 채널 영역내로 전도 캐리어를 흐르게 하기 위하여 특정한 전기적 및 물리적 조건이 준수되어야 한다는 것이 발견되었다. 반대로 종래의 MOSFET 소자는 캐리어전도를 유지하기 위하여 반도체의 표면에서 반전층이 발생되어야 하는 것을 필요로 한다.
반전층의 두께는 전형적으로 200Å 또는 그보다 작다.
이러한 환경하에서, 게이트 용량은 본래 게이트 용량 깊이로 나뉘어진 게이트 절연층의 유전율이다.
달리 말하면, 채널 전하는 표면에 너무 밀접하여 기판의 유전 특성 효과는 게이트 용량에 영향을 주는데 있어서 중요하지 않다. 게이트 용량은 전도 캐리어가 게이트 아래 채널 영역내로만 제한된다면 낮아질 수 있다. 이때 채널 전하의 평균 깊이는 게이트 용량을 계산하기 위해 기판 유전 상수의 포함을 필요로 한다. 일반적으로 페르미 게이트 용량은 아래식으로 표현된다.
계수 Yf는 페르미 채널이라고 불리는 전도채널의 깊이이며, es는 기판의 유전율이고, β는 표면아래 페르미 채널내로 흐르는 전하의 평균깊이를 결정하는 계수이다. β는 소오스로부터 채널로 주입된 캐리어의 깊이종속 프로파일에 의존한다.
고속 페르미 FET인 경우, β2 이다. Tox는 게이트 산화층의 두께이고, ei는 게이트 산화층의 유전율이다.
제 (1) 식에 따라, 게이트 용량은 단순히 페르미 채널의 깊이 Yf와 β로 규정된 소오스 주입 프로파일을 제어함으로서 2의 계수로 줄어든다. 특히 고속 페르미 게이트 용량은 아래식인 경우 값의 1/2이다.
이러한 조건에 있어서, 페르미 채널 깊이 Yf는
전형적으로 β = 2 에 대해 Yf6Tox이다.
반도체 표면 아래 실질적 거리에서 전도 캐리어를 흐르게 하는 조건은 명확하지 않다. 실험에 의해서 뒷받침되는 중요한 이론들이 필요조건들을 구하기 위해 필요하였다.
준수되어야만 하는 두가지 중요한 조건이 있다.
1. 과도캐리어 전도가 발생되면 과도캐리어 자체에 의해 발생되는 전기장외에는 채널 영역에는 수직 전기장 요소가 존재하지 않는다.
2. 주입장벽 전위는 장벽이 상부에서 낮아지기 전 페르미 채널의 하부에서 O 으로 감소되어야만 한다.
3. 깊이의 함수로서 소오스 확산내 불순물 농도는 채널내로 유기된 캐리어 주입 출구를 위한 적당한 깊이 프로파일을 유지시키기 위해 규정된 비에서 감소되어야만 한다.
동적인(dynamic) 게이트 용량은 0 보다 큰 드레인 전압을 가지는 실제 트랜지스터 구조를 사용하여 측정되어질 수만 있다. 게이트 면적은 소오스와 드레인 사이의 면적으로 규정된다. MOS 게이트 용량을 측정하는 보통의 기술은 기생표유전하(parasitic stray charge) 및 주입 프로파일의 부족으로 인하여 고속 페르미 FET 소자내 실제 동적인 게이트 용량을 규명하는데 실패하였다. 실제 트랜지스터로부터 측정된 게이트 용량은 생산품을 검사하는 수단이며 그리고 공정제어측정으로서 사용된다.
디지탈회로의 속도는 확산 공핍 용량에 직접적으로 의존한다. 낮은 확산공핍 용량은 짧은 채널(short channel) MOSFET 소자와 조화되지 않는다. 공핍용량은 근본적으로 기판유전율과 드레인 또는 소오스를 감싸는 총 공핍 깊이의 비이다. 확산 공핍 용량의 구성요소로서 면적 및 주변등 두가지 구성요소가 있다. 면적 용량은 확산의 하부에서 발생한다. 주변 용량은 측벽(sidewall) 용량으로서 공지되어 있다. 측벽용량은 채널스톱(channel stop) 영역을 제공하기 위해 확산 인접한 곳에서 증가된 기판 도핑 때문에 MOS 소자내 면적용량보다 우세할 수 있다. 고속 페르미 FET는 채널스톱의 필요성을 피한다.
측벽용량은 다음과 같이 정의된다.
면적용량은 다음과 같이 정의된다.
Z = 채널 폭
Xd= 확산의 깊이
Ld= 확산의 길이
고속 페르미 FET 소자의 경우
이다. es는 반도체 재료의 유전율이고 그리고 Yn + Yp는 드레인 또는 소오스 확산을 감싸는 총 공핍 깊이이며, Ytub는 페르미터브의 깊이이다. Yo+ Yp는 측벽공핍깊이이고 그리고 Xd는 확산 깊이이다.
MOS 공핍 깊이는 기판 도핑 농도 Ns에 역으로 의존한다. MOS 소자에 있어서, 예컨대 펀치 드로우(punch-through)라 불리는 기본적인 저압 항복 조건이 존재한다. 펀치 드로우를 방지하기 위해 MOSFET에 필요한 기판 도핑 농도는 채널 길이 및 항복 전압의 함수로서 다음과 같이 주어진다.
확산 용량은 다음과 같이 표현된다.
제1도는 8볼트의 항복전압을 유지하기 위한 채널길이의 함수로서의 기판도핑도표이다.
제2도는 제1도에 도시된 도핑농도에 대응하는 채널길이의 함수로서, 0 볼트 드레인전압에서 공핍면적용량(F/㎠)의 도표이다.
펀치-드로우 작용을 대처하기 위해 채널길이가 짧아짐에 따라 기판 도핑은 급속히 증가되는 것을 필요로 한다는 것은 명백하다. 짧은 채널 MOS 소자(0.8μ 또는 그보다 작은 경우)에 있어서, 0.5 × 10-7F/㎠의 확산용량 또는 그보다 큰 용량이 전형적이다. 이 확산용량 값은 새로운 고속페르미 FET 에 의해 약 3의 계수로 감소된다. 펀치-드로우는 고속페르미 FET를 구성하는데 사용된 독특한 페르미 터브 방법에 의해 제거된다. 펀치-드로우가 제거되면 확산 깊이내 변화의 내성이 있다. 짧은 채널 고속 페르미 FET소자에 있어서, 1 E 16의 기판도핑 농도가 전형적이다. 새로운 고속 페르미 FET 설계는 짧은 채널 FET 소자의 몇몇 근본적 문제 특성을 동시에 해결하면서 낮은 게이트 용량을 획득하기 위한 해를 제공한다.
1. 펀치-드로우를 제거한다.
2. 산화층 두께에 대한 문턱전압의존을 사실상 제거하였다.
3. 면적 및 측벽 공핍 용량을 극적으로 낮추었다.
4. 페르미 터브 설계는 P-채널 소자의 제조를 크게 단순화시킨다.
5. 단위 게이트 전압당 채널 전하의 감소를 불구하고도 주어진 게이트 전압에 대해 포화전류를 상승시킨다.
6. P 및 N 채널 소자는 동일한 설계 기준을 사용한다.
7. 5볼트 전압원의 지속
8. 매몰된 채널소자가 공통적으로 겪는 드레인 유도장벽 전하를 제거한다.
9. 폴리 게이트와 기판 콘택 사이의 평탄-밴드(flat-band) 전압차이에 의한 문턱전압 오프셋(off-set)을 제거한다.
10. 핫 일렉트론(hot electron) 문제를 크게 억제한다.
11. 채널스톱의 필요성을 제거한다.
12. 문턱전압의 독특한 제어를 허용한다.
13. 지극히 낮은 바디 효과를 제공한다.
[토론]
디지탈 집적회로의 동작 속도는 회로연결에 관련된 기생용량 효과외에도 6개의 트랜지스터 기초 변수에 의존한다.
논리회로 지연시간은 궁극적으로 집적회로의 속도를 제어한다. 논리셀의 연결에서 지연시간은 단일식으로 종합될 수 있다.
논리지연시간과 궁극적으로 장치속도를 지배하는 6개의 기초적인 트랜지스터 변수가 있다.
1. 스퀘어 채널포화전류 I*satn
이 항은 채널의 폭이 채널길이와 같은 최대 게이트 전전압이 인가된 N-채널 트랜지스터내로 흐르는 드레인 전류를 규정한다.
2. 채널 길이 Lo: 전도채널이 유효길이이다.
3. 확산공핍용량 Cd *, (패럿(F)/㎠)
4. 게이트용량 Cg *(F/㎠)
5. 확산길이 Ld
6. N-채널 포화전류에 대한 P-채널 포화전류의 비 η
제7식을 참조하면, 지연시간의 계수는 채널길이 Lo의 제곱에 의존한다. 계수는 또한 CMOS 회로 배치에 있어서, N-채널소자의 스퀘어 채널 포화전류에 역으로 의존하는 것을 보여준다. 계수 ETA(이타), η는 또한 계수의 일부분이다. 이 요소는 P-채널 포화전류에 대한 N-채널 포화전류의 비를 규정한다. 식7의 변수 Ø는 여기에서 참조로 활용되는 미국특허 제 5,030,853(링 세그먼트 버퍼)의 상세한 설명에서 유도되었다. 괄호항 내에 세 용량항이 있는데, 이는 확산 용량 Cd *, 게이트 용량 Cg *및 연결용량 Cc *이다. 계수 α, β 및 γ는 예컨대 팬인(fan-in) 및 팬아우트(fan-out)의 원인이 되는 논리 연결내에서 다양한 논리 함수에 책임이 있다.
논리 연결에서 지연시간을 감소시키기 위한 유용한 몇몇 방법이 있다. 보편적인 접근법은 채널길이를 감소시키거나 또는 드레인 포화 전류를 증가시키는 시도이다. 짧은 채널길이 소자를 달성하기 위해 트랜지스터 크기를 축소하는 것은 불행히도 게이트 및 공핍 용량을 증가시키는 극적인 효과를 가지게 된다. 제2도를 보라. 공핍용량은 짧은 채널 소자에서 펀치-드로우를 방지하기 위한 기판 도핑농도증가의 결과로서 증가한다. 게이트 용량은 게이트 산화층 Tox두께의 축소의 결과로서 증가한다.
예컨대 갈륨-비소(GaAs) 기술로 구동전류능력을 증가시켜 지연을 감소시키려고 시도하였다. 불행히도 채널의 소오스 단부에서 GaAs 채널 이동도는 채널길이가 0.8 마이크론보다 작게되면 실리콘값에 접근한다. CMOS와 비교할 때 속도를 획득하기 위한 N-채널 기술에 의한 엄청난량의 DC 전력증가는 고속 실리콘소자 관점에서 비현실적으로 된다.
집적회로 기술의 속도를 증가시키기 위한 두번째 및 보다 실제적인 접근방법은 부하용량 항 Cd *, Cg *및 Cc *를 최소화 시키는 것이다. 모든 용량 항은 F/㎠이다.
만일 이들 용량항 모두가 0이라면 회로지연시간은 채널의 길이 Lo 또는 포화전류 I* satn과는 무관하게 0이 될 것이다. 확산용량을 낮추는 핵심은 펀치-드로우 작용을 명확히 이해하고 제거하는 것이다. 고속 페르미 FET 설계는 페르미 채널 영역을 규정하고 그리고 확산을 감싸는 페르미 터브기술을 사용하여 펀치-드로우 현상과 드레인 유도 장벽 감소를 제거한다. 이 독특한 소자 형상은 2.5 또는 그 이상의 인수 정도로 게이트 및 확산 용량을 감소시킨다.
고속 페르미 FET가 어떻게 게이트 및 확산용량을 감소시키는가의 상세한 설명은 고속 페르미 FET 설계단원에서 토의된다.
전도 또는 상호연결 용량 Cc *는 필드 산화막 두께를 증가시킴으로서 낮아질 수 있다. 대부분의 디지탈 회로 기술에 있어서, 상호 연결 용량은 총 부하용량의 약 10%를 나타내도록 처리될 수 있다. 즉, 만일 게이트 및 확산용량이 함께 제거된다면, 장치의 속도는 10 또는 그 이상의 인수로 증가될 수 있을 것이다.
고속 디지탈 장치의 핵심은 전압 회전율(slew rate), 스퀘어 채널 전류의 비 그리고 부하 용량을 최대화하는 반면 전력을 최소화하는 것이다. 용량 부하(주로 게이트 및 공핍)을 최소화하는 반면 구동전류 증가시키거나 또는 유지하는 것은 최소 전류 소비로 고속 작동속도를 달성하는 유일한 방법이다. 게이트 용량을 감소시키는 반면 동일한 구동전류를 유지시키는 것은 유효유동 캐리어 밀도와 깊숙히 관련되어 있다는 개념은 채널내 캐리어의 개별적인 이동도와 관련 된다. FET 드레인 전류는 게이트 전압 및 게이트 용량, 또는 전하의 곱에 관계되기 때문에, 고속 페르미 FET 기술은 단위 전류당 채널내를 흐르는 실제적으로 적은 총 전하로 동일하거나 또는 나은 전류능력을 달성한다.
[고속 페르미 FET 설계]
참조된 특허에 기술된 기본 페르미 FET 구조에 중요한 부가가 있다. 이 부가는 본 발명에 따라 게이트 및 공핍 용량을 감소시킨다. 이 기본 변화는 제3도 및 제4도의 선행기술구조와 제5도의 새로운 구조를 비교함으로서 이해할 수 있다.
제3도는 기본 선행 기술인 매몰된 P-채널 MOS 소자를 설명하는 것이다. 이 선행 구조에는 두가지 중요한 문제점이 있다. 첫째 펀치-드로우 작용에 의한 전압항복이 발생한다. 둘째, 드레인 전압이 인가되면 채널을 온(ON)으로 전환시키는 경향이 있는 드레 유도 장벽저하현상이 발생한다. 이들 두 문제점은 매몰된 채널 아래 기판 공핍 영역 내에 차지하고 있는 확산-게이트 유도 전하의 결과이다. MOS 소자와 같은 이 매몰된 채널 구조는 이들 효과를 최소화하기 위해 무겁게 도핑된 기판영역을 필요로 한다. 그러나 결과는 확산 용량을 극적으로 증가시키는 것이었다. 얕게 매몰된 채널 구조에 대한 동기는 주어진 게이트 전압에 대해 포화전류를 증가시키기 위한 시도였다.
제4도는 선행 기술 페르미 FET 구조를 설명한다. 이 구조 설계는 채널의 깊이 Yo가 드레인 및 소오스 확산의 깊이와 같을때 드레인 유도 장벽저하 및 펀치-드로우를 피한다. 이 형상에 있어서, 기판 도핑은 높게 도핑될 필요가 없으므로, 따라서 드레인 확산 용량은 낮추어질 수 있다. 그러나 이 구조에 대한 게이트 용량은 페르미 채널의 깊이에도 불구하고 MOS 소자보다 약간 작다.
전도되는 동안 채널 영역내 전하의 분포를 제어하기 위해 필요한 조건들은 첫번째 페르미 FET 소자가 특허 되었을때 공지되지 않았었다. 제5도의 구조는 본 발명의 고속 페르미 FET 구조를 나타내는 것이다. 기본적인 물리적 차이점은 도면내 표시된 페르미 터브영역의 포함이다. 페르미 터브는 드레인 및 소오스 확산과 동일한 전도형을 가지며 그리고 페르미 채널깊이 Yf및 공핍깊이 Yo의 두 요소의 합과 동일한 깊이를 가진다. 이들 깊이들은 특정한 설계 기준을 가지며 차후 토의될 것이다.
이 새로운 설계로서, 페르미 채널 Yf는 채널 깊이 전체에 걸친 훌륭한 농도 프로파일로 캐리어 흐름을 유지할 수 있는 능력이 있다. 이 캐리어 농도 프로파일은 제5도의 구조 설계에 의해서만 달성될 수 있다. 이 구조는 또한 낮은 게이트 용량을 달성하기 위해 필요한 모든 임계 설계 기준을 만족시킨다. 제5도를 참조하면, 확산의 깊이 Xd는 페르미 채널 Yf의 깊이와 동일하거나 커야만 하며 합 Yf+ Yo를 초과해서는 안된다.
기판 공핍 깊이는 제5도 내에 Yp로 표시되어 있다.
페르미 채널 Yf는 게이트 전압이 문턱전압보다 적을 때 전도 캐리어가 없다. 이 경우 게이트 용량은 충분히 낮으며 그리고 다음 값을 가진다.
단위 면적당 확산 용량은 또한 다음값을 가지며 낮다.
[게이트 전압 대 채널 전도]
제6도 내지 제10도는 게이트 전압을 증가시킴에 따라 채널 전도를 유도시키는 과정을 나타낸다. 모든 도면은 N-채널 특성을 나타낸다. P-채널 소자는 모든 N 전도형 물질을 P형으로 그리고 모든 P형 전도물을 N형으로 변화시킴으로서 동일한 형태로 구성된다. 제6도는 다수 캐리어가 완전히 비워져 있는 페르미 채널을 나타낸다. 제7도 내지 제9도는 하부위로부터 중성화되는 채널내 이온화된 도너(donor)를 나타내는 것으로서, 페르미 채널의 하부에서 최초로 채널전도가 시작되게 한다.
큰 게이트 전압에서 과도 캐리어들은 소오스로부터 주입되고 제10도에 도시된 바와같이 독특한 분포를 가진다.
[소오스로부터 페르미 채널로 주입되는 프로파일]
FET의 채널 영역내를 흐르는 캐리어는 게이트 전압이 인가되면 소오스로부터 채널내로 주입된다. 채널의 깊이 프로파일내 과도 캐리어 분포는 주입 작용에 의해 규정된다. 다수 캐리어 주입(또는 흡수)은 채널과 면하고 있는 소오스 확산의 표면과 게이트 전극 사이 전기장의 결과로 인한 것이다. 소오스로부터 채널의 단부내로 주입된 캐리어는 채널의 표면 영역으로만 제한되어서는 안된다. 대신에 주입은 페르미 채널의 깊이 방향내에 균일하게 분포되어야 한다. 소오스 확산의 도핑 프로파일은 균일하지 않고 차라리 불순물 농도는 표면에서 약 2E19가 되어야 하며 페르미 채널의 상부와 하부사이에서 적어도 1.0 진수(decade)로 깊이방향으로 감소되어야 한다. 이 기울기는 페르미 채널을 통한 과도 캐리어 주입의 유용한 분포를 달성하기 위해 필요하며, 이에 따라 게이트 용량을 현저히 낮추도록 허용한다. 이상적으로 과도 캐리어 전하 집단의 중심은 페르미 채널의 중간 깊이에 위치하는 것이 바람직하다. 전하 중심이 페르미 채널의 중간 깊이에 있을때 고속 페르미 FET 게이트 용량은 다음과 같이 된다.
페르미 채널 깊이의 함수로서 과도캐리어 주입의 전형적인 프로파일은 제11도에 도시되어 있다.
확산의 상부에서 도펀트(dopant)의 농도는 2E19이고 채널의 하부에서는 5E17이다. 이 돌기(cusp) 분포에 대한 전하 평균 위치는 거의 페르미 채널의 중간깊이이다.
[드레인 전류]
단위 전류당 채널전하의 실질적 감소에 불구하고도 고속 페르미 소자에 의해 MOS의 값에서 감소되지 않는다는 것을 증명하기 위한 중요한 이론적, 실험적 작업이 수행되었다. 그 이유는 전도 캐리어의 이동도가 총전하 감소에 비례해 증가하는 것이다. 달리말하면, 캐리어 농도는 캐리어 이동도가 증가하는 것과 대응하여 감소된다.
고속 페르미 FET 채널 에너지 1/2cgVg2는 주파수 f에서 전환 전력 1/2 CgVg2f와 함께 게이트 용량의 감소에 비례해 감소된다.
제12a도와 제12b도는 동일한 크기의 P-채널 MOSFET와 고속 페르미 FET 소자에 대한 드레인 전류 도표로서, FET 크기는 L = Z = 0.8μ, 그리고 165Å의 동일한 산화막 두께이다. MOSFET의 기판 농도는 1 E17/㎤이고 고속 페르미 FET의 기판농도는 1E16/㎤이다. 고속 페르미 FET는 게이트 및 공핍 용량이 각각 MOS 값의 47% 및 30% 임에도 불구하고도 주어진 게이트 및 드레인 전압에서 MOS 소자보다 많은 전류를 전도시킨다는 것을 주목해야 한다. 결과는 고속 페르미 FET 소자로 구성된 논리회로의 토글(toggle) 속도는 MOSFET로 실현된 동일한 회로보다 동일한 작동전력에서 약 2.5배 정도 크다.
[게이트 용량 측정]
MOS 용량 측정에 관한 문헌에는 많은 양의 정보가 있다. 실제 트랜지스터 구조를 사용하여 게이트 용량 측정을 설명하는 정보는 아직까지 발견되지 않았다. 아마도 그 이유는 약 200Å 또는 그보다 작은 영역내로 채널전하가 표면에 너무 밀접하기 때문에 MOS 커패시터로 알 수 있었다는 것이었다. 주입 프로파일이 깊은 주입깊이에 대해 수정되어야 하기 때문에 이 추론은 고속 페르미 FET 소자에 대해서는 타당치 않다. MOS 커패시터 기술은 고속 페르미 FET 소자의 게이트 용량을 밝히지 못할 것이다. MOS 소자에 있어서 반전층 아래 이온화된 영역내로의 주입은 소오스 확산과 그리고 확산과 면하고 있는 이온화된 영역사이의 장벽높이 때문에 중요하지 않다. 그러나 반전작용에 의해 장벽이 낮추어지는 표면 가까이에 주입이 일어난다.
고속 페르미 FET에 대한 게이트 용량 측정은 실제 트랜지스터 구조를 사용하여 이루어진다. 차동적인(differential) 용량 측정이 콘택패드(contactpad)를 통해 도입되는 용량을 제거하기 위해 이루어져야만 한다. 이 기술은 단순하고 그리고 제조공정을 감시하는데 사용된다. 게이트 면적은 채널폭 Zc 및 채널길이 Lc의 곱으로 정의된다.
소오스 주입 프로파일은 주로 채널내의 전하분포 및 그에 따른 게이트 용량을 결정하기 때문에 용량 측정을 위해 트랜지스터 구조가 필요로 된다. 채널의 소오스 단부에서 깊이의 함수로서 캐리어의 주입 프로파일은 주행시간(transit time) 동안 소오스와 드레인 사이의 간격내에서 근본적으로 변하지 않고 남는다. 그 원인은 캐리어 자체에 의해 발생되는 수직 전기장외에는 페르미 채널을 가로지르는 수직전기장 요소가 없기 때문이다. 기판-터브 접합을 가로지르는 페르미터브 공핍으로부터 생긴 수직 전기장 요소는 페르미 채널의 하부 모서리에서는 0이고 페르미 채널이 전하적중성상태이면(charge neutral) 채널의 깊이 전체를 통해 0으로 남는다.
제13a도는 P-채널 고속 페르미 FET에 대한 게이트 용량의 도표이고 제13b도는 P-채널 MOS 소자에 대한 유사한 도표이다.
문턱전압(threshold) 아래의 크기를 가지는 게이트 전압에 대한 제13a도를 참조하면, 페르미 채널 영역내에 전하 반전이 발생한다.
도표에서 게이트 용량은
이고 δ는 반전깊이이다.
문턱전압 근처의 게이트 전압에 대해 게이트 용량은 충분히 낮다.
문턱전압 이상의 게이트 전압에 대해 게이트 용량은 다음과 같다.
β값은 깊이 방향으로 소오스 확산내 농도 기울기에 의존한다.
전형적으로, β값은 2.0이다.
제13b도는 MOS 트랜지스터에 대해 측정된 동적인(dynamic)게이트 용량의 도표이다. 반전과 축적(accumulation) 용량사이에 실질적으로 아무런 차이가 없다. 기판내에서 게이트 아래 이온화 영역의 깊이는 MOS 구조를 위한 최소 용량값을 결정한다. 그러나 반전이 발생하면 용량은 통상적인 값 ei/Tox(면적)으로 갑자기 상승한다.
실제 트랜지스터를 사용하는 모든 용량 측정에 있어서, 드레인 전압은 기생전하의 제거를 보장하고 그리고 주입된 전하를 수송하기 위해 인가된다.
제14도는 산화층 두께의 함수로서 1200Å의 페르미 채널깊이가 주어진 페르미 게이트 용량 대 MOS의 비를 도시한 도표이다.
[고속 페르미 FET 분석]
기판 콘택과 폴리(poly)게이트 사이의 평탄-밴드(flat-band)전압을 바로잡기 위한 채널 및 터브 이식(implant)을 위한 조건이 설명된다. 게이트 및 확산 용량은 페르미 터브 영역의 도우즈(doze) 및 깊이를 제어함으로써 감소된다. 제15도는 N-채널 고속 페르미 FET에 대한 전기장 그림을 도시한 것으로서, 이는 문턱전압 조건에서 게이트 아래 터브, 채널 및 기판의 상호 공핍을 설명한다.
횡좌표를 넘어가는 제15도내 전기장요소는 폴리게이트 콘택과 기판콘택 사이의 차이의 효과를 최소화하기 위해 터브이식 깊이 내에 포함되는 페르미 채널 Yf를 설명한다. 이 채널 깊이는 캐리어 전도가 발생하는 영역을 규정한다. 이 페르미 채널 영역은 상당한 깊이를 가지며, 그 결과 전도전하무리의 중심은 정확한 확산-채널 주입프로파일이 주어진 표면아래 상당한 깊이에 있게 된다. 이들 요소들은 게이트 용량의 실질적인 감소를 설명한다.
선행기술 페르미 FET의 문턱전압은 폴리게이트 및 기판콘택전위사이의 차이가 0이면 페르미 전위의 2배가 된다.
그러나 실제로 폴리게이트내 도우펀트 농도는 정류콘택 문제를 제거하기 위해 높을 필요가 없다. 따라서 이들 콘택 전위에 의한 평탄-밴드 전압의 차이는
이고, Np = 폴리게이트내 도우펀트 농도, Ns= 기판내 도우펀트 농도이다.
이 델타 평탄-밴드 전압은 전형적으로 200 밀리볼트이다.
제15도를 참조하면 횡좌표위 삼각형 영역내 전위는
이다. 이 전위 Ø를 델타 평탄-밴드 전압 △fb를 동일하게 놓으면 페르미 채널의 깊이를 위한 정의가 나온다.
α = Nc/Ns
Nc= 페르미터브내 반(contra) 도핑의 농도
Ns= 입방 센티미터(㎤) 당 기판 도우펀트 농도.
게이트 아래 페르미 터브의 총 깊이는 Ytub= Yf+ Yo이며, Yo는 기판과의 접촉에 의한 터브내 공핍깊이이다.
따라서 페르미 터브의 깊이는 Yf와 Yo의 합이다.
선행기술 페르미 FET 특허는 기판 내 공핍영역의 깊이 Yp는 다음과 같다는 것을 알려준다.
주어진 이들 조건에서, 문턱전압에서 게이트 산화층 바로 아래 채널의 표면에서의 전기장 E(o)와 전위 Øs를 계산하는 것은 중요하다. 제15도로 부터 전기장은
이다. E = - 전위의 기울기 때문에 거리의 Y의 함수로서 전위를 계산하고 그리고 특히 Y = 0인 표면에서 전위를 계산한다.
표면에서 식(21)을 계산하면
가 된다. Yp, Yf 및 Yo에 대한 정의를 사용하여 다음과 같은 식을 구할 수 있다.
항을 모으고 단순화시키면
가 된다. 이때
그러므로 페르미터브 이식 깊이를 Yo+ Yf합과 같게 만드는 것은 폴리게이트와 기판 콘택 사이에서 발달된 델타 평탄-밴드 전압만큼 표면전위를 정확히 감소시킨다. 이것은 문턱전압이 페르미 전위 2배가 되게 한다. 달리 설명하면, 터브 깊이 필요조건의 일부로서 깊이 Yf를 포함하면 델타 평탄-밴드 전압 오프-셋(off-set)는 게이트 및 기판 콘택 전위치아로 인해 제거된다. 고속 페르미 FET 문턱전압의 유일한 다른 수정은 평탄-밴드보상으로 인한 문턱에서의 산화막 전위의 량만큼 페르미값 2배 이하로 문턱전압을 감소시키는 것이다.
주 : 산화막 장(field)의 방향은 전도 캐리어가 산화막-실리콘 계면으로부터 떨어지게 만든다. 이 효과는 게이트 용량의 감소를 강화시킨다. 산화막 전위는 다음식으로 표현되어질 수 있다.
주 : 이 산화막 전압항은 MOSFET 소자에서 기판 이온화에 의해 반대의 전도형을 가지며 비교적 낮은 값을 가진다. 고속 페르미 FET를 위한 문턱전압의 표현은 다음과 같다.
이때 ;
Np= 계산된 폴리실리콘 도우펀트
Npo= 웨이퍼를 구성하는데 사용된 폴리 실리콘 도우펀트
Ns= 기판 도우펀트 농도
[설계 공식 요약]
다음 식들은 고속 페르미 FET 소자를 설계하는데 사용된다.
터브 이식 깊이 Ytub식 (18)
페르미 채널 깊이 Yf식 (16)
델타 평탄-밴드 전압 식 (14)
문턱전압 식 (26)
산화층 전압 식 (25)
페르미 채널 깊이는 증가형(enhancement) 소자로서 사용된 고속 페르미 FET에 대해 최대값을 가진다.
페르미 터브 측벽에 대한 예정된 확산 공간 Yo는 다음과 같이 정의된다.
제16도는 실제 폴리게이트와 기판 콘택 전위 사이의 차이로부터 발생되는 평탄-밴드 전압 조건을 부분적으로 보상하기 위한 페르미 터브 이식 깊이를 보상하는데 사용된 폴리 도우펀트 농도의 함수로서 페리미 채널 깊이를 도시한 것이다. 제17도는 동일한 조건에 대한 페르미 터브 깊이의 도표이다. 제18도는 동일한 기준에 대한 문턱전압의 도표이다. 모든 경우에 있어서 기판 도우펀트는 평방센티미터(㎤)당 1E16이고 α = 1이다.
가장 훌륭한 설계 순서는 첫번째로 바람직한 문턱전압을 선택하는 것이다. 이 선택은 선택된 문턱 전압에 대응하는 횡좌표 값, 폴리 도우펀트 보상을 규정한다.
예를 들면 0.75 볼트의 문턱전압은 3300Å의 페르미 터브깊이를 규정하는데 사용되는 폴리도우펀트 값에 대한 1E18의 보상값을 필요로 한다. 이 문턱전압에 대한 페르미 채널 깊이는 1245Å이다.
제19도는 주어진 횡측값에 대해 유효한 델타 평탄-밴드 전압의 도표이다. 제16도 내지 제19도를 통한 모든 도면에 있어서, 칩을 제조하는데 사용된 폴리 도우펀트는 6E19이다.
[확산 공핍 용량]
고속 스위칭을 달성하기 위하여 MOS값으로 부터 낮추어져야만하는 두 확산 공핍 용량이 있다. 이들은 면적 및 측벽 용량이다. 제20도는 페르미 터브 기술로 제공된, 확산을 감싸는 공핍영역을 나타내고 있다.
확산 면적 용량은 확산의 하부에서 발생하며, 모든 실제적인 의도에 있어서 다음 값을 가진다.
확산 측벽 용량은 다음 값을 가진다.
이때,
Ytub= 주입된 페르미 터브의 깊이
Xd= 확산 깊이
Z = 확산 폭
Ld= 확산의 길이
총 측벽 공핍 깊이 Yo+ Yp는 높은 용량 채널 스톱기술의 필요성을 감소시키거나 또는 제거하기에 충분히 깊다.
채널 스톱은 필드 산화막 영역이 확산단부로부터 깊숙히 증가함에 따라 확산 경계를 넘어가는 표면 반전 또는 전류 누설을 방지하기 위해 MOSFET 소자에 일반적으로 사용된다.
고속 페르미 소자에서 공핍깊이는 필드 산화막이 공핍깊이의 경계 Yo+ Yp내 최종값으로 도달하기에 충분히 깊다.
표면 반전은 아래와 같을 때 일어난다.
표면 반전은 금속 전압이 300℃에서 접지전위 넘어 11볼트일때 일어난다.
이때 FOX(Fox) = 8000Å
ei= 3.45E-13 F/㎝
Na = 1E16 ㎝-3
Ni = 1.5E10 ㎝-3
[바디 효과(body effect)]
문턱전압 및 기판 및/또는 소오스 전압에 대한 문턱전압의 종속성에 대한 이해는 특히 고속회로에서 회로 동작의 적당한 모의 실험(simulation)에 필수적인 것이다.
감마(γ)라 불리는 문턱전압항과 이 항이 어떻게 바디효과를 관련되는가를 이해하고 상술하는 것에 관한 기술적인 범위내에 몇몇 혼동이 있을 수 있다. 예컨대 γ는 바디효과에 직접적으로 비례하는 것으로 여겨진다.
바디효과의 값은 보통 측정된 결과를 만족시키기 위하여 소오스 식이 필요로하는 것보다는 다르게 특정화된다.
γ종속 개념과 관련된 다른 문제점이 있다. 소오스 전압에 대한 바디효과는 기판 전압 바디 효과와는 같지 않다. 이 불일치는 실험적으로 측정될 수 있다.
예컨대 제21a도와 제21c도는 다르게 단계적으로 인가된 기판전압(0-5V) (21a도) 또는 소오스 전압(21c도)에서에서 MOS 소자의 게이트 전압에 대한 드레인 전류 턴온을 도시한 것이다. 기판전압에 대한 바디효과는 소오스 전압 바디효과 d(Vt- Vs)/dVs보다 작다는 것을 이해할 수 있을 것이다.
눈에 보이는 차이는 약 1.5 계수이다. 동일한 현상이 페르미 FET 소자에서 발생한다. 그러나 페르미 FET의 두 바디효과값은 MOS 소자에 대해 측정된 바디효과값 보다 약 1/5 배정도이다. 제21a도 내지 제21d는 두 소자의 기판 및 소오스 전압 P-채널 바디효과를 비교한 것이다. 소자의 구조는 비슷하였다. 낮은 바디효과가 측정가능하며 그리고 이는 페르미 소자에 대한 독특한 요소이며 그리고 채널의 짧아짐에 따라 보다 현저해 진다. 가장 중요한 것은 인가된 소오스 전압에 의한 낮은 바디 효과이다.
[MOS 바디 효과 해석]
정의에 의해, 기판전압에 의한 바디효과는 기판전압에 대한 문턱전압이 부분적인 도함수이지 기판전압에 대한 산화막 전위의 부분적인 도함수가 아니다. 기판전압은 기판전위와 산화막 전위 둘다에 영향을 미친다.
용어 r는 바디 효과식을 단순화시키는 알맞은 수단일 뿐이다.
관례에 따라 r는 다음과 같이 표현된다.
이때
Tox= 게이트 산화막의 두께
Ns = 기판도우핑
es= 실리콘 유전율
ei= 절연체 유전율
지금부터 MOS 소자에 대한 바디효과를 유도하겠다. 고속 페르미 FET에 대한 유도는 매우 복잡하며 그리고 본 발명의 목적을 위해 제공될 필요성이 없다. 따라서 결과만 제공될 것이다. 제22도는 게이트 산화막 아래 조건에서 MOS 소자에 대한 전기장의 그림을 나타낸 도표이다. 산화층 아래 기판 내 공핍 영역의 깊이는 Yp이다.
기판 전압항에 관련된 인수 K는 N-채널 소자의 경우 공핍 전하는 반전층, 의사(pseudo) N-형 영역으로부터 발생되고 P-기판 영역에서 끝나게 하는 원인이다. 보는 바와 같이 K는 상수가 아니다. 표면 전장 Es = qNsYp/es는 다음과 같이 주어진다.
산화층 계면에서 발산정리를 사용하여 산화층 전위에 대한 식을 구할 수 있다.
또는 r의 항으로 나타내면
표면 전위 Øs= qNsYp 2/(2es) - Vsub는 다음값을 가진다.
따라서 표면전위는 기판전압에 대해 독립적이지 아니하며 그 결과 바디효과는 dVox/dVsub가 아니다.
MOS 문턱전압에 대한 식을 다음과 같이 적을 수 있다.
이때 Vfb는 총 평탄-밴드 전압의 값이다.
기판 전압에 관련해서 식(36)의 부분적인 미분을 취하면 MOSFET 바디효과 공식을 구할 수 있다.
바디효과는 음이 아니기 때문에 변수 K를 계산하기 위해 0 기판전압에 대한 식(37)로부터 전형적인 표준식을 만들 수 있다.
제23도는 기판전압의 함수로서 문턱전압(식36)을 도시한 것이고 제24도는 150Å 게이트 산화층에 Ns= 1e17, 2e17 및 3e17 인 경우 기판전압 (식37)에 의한 바디효과를 도시한 것이다.
반대로, 고속 페르미 FET 소자에 대한 바디효과는 전형적으로 0.05 V/V 또는 그보다 작다. 고속 페르미 FET 기판 바디효과에 대한 식은 아래와 같이 주어진다.
문턱전압은
이고, 이때
그리고 이때 고속 페르미 채널깊이 Yf는
이다. 고속 페르미 FET 설계에서 인수 β 1이다. 특허 제 4,990,974 호 및 제 4,984043 호는 θ ≤ 1을 필요로 한다.
고속 페르미 FET 바디효과는 기판 전압에 대해 식 41 및 42의 부분적인 미분을 취하고 합함으로서 구해질 수 있다.
[요약]
고속 페르미 FET는 기판 전도형과 반대 전도형을 그리고 드레인 및 소오스 확산과 같은 전도형을 가지는 미리 예정된 깊이의 페르미 터브영역을 포함한다. 페르미 터브는 기판 표면으로 부터 예정된 깊이로 연장되며, 그리고 드레인 및 소오스 확산은 터브 경계내 페르미 터브내에 주입된다. 바람직한 페르미 터브 깊이는 페르미 채널깊이 Yf및 공핍 깊이 Yo의 합이다. 예정된 깊이 Yf및 폭 Z를 가지는 페르미 채널 영역은 소오스 및 드레인 확산사이에 연장된다. 페르미 채널의 전도는 게이트 전극에 인가된 전압으로 제어된다. 게이트 용량은 주로 페르미 채널의 깊이와 채널 내 캐리어 분포로 결정되며 비교적 게이트 산화층의 두께와는 무관하다. 확산용량은 기판내 공핍 영역 Yo와 페르미 터브의 깊이의 합과 확산 깊이 Xd사이의 차이에 역으로 의존한다. 확산깊이는 페르미 채널과 동일한 깊이인 것이 바람직하다. 깊은 형상에 있어서, 확산깊이는 페르미 터브의 깊이 Ytub보다 반드시 작아야 한다. 페르미 터브 영역에 대한 도우펀트 농도는 페르미 채널의 깊이가 MOSFET 내 반전층의 깊이보다 3배정도 크게 되도록 선택되는 것이 바람직하다.
페르미 채널의 깊이는 다음과 같이 정의된다.
α = NfTub/Ns
Ns= 기판 도우펀트 농도
Np= 폴리 도우펀트 보상 농도
NfTub= 페르미 터브 내 도우펀트 농도
페르미 터브의 예정된 깊이는
이때
페르미 터브 측벽에 대한 예정된 확산 공간 Yo는 다음과 같이 정의된다.
페르미 채널의 하부와 페르미 터브의 하부 사이의 간격은 상기와 같이 Yo로 규정된다. 소오스 및 드레인 확산의 도우펀트 농도 깊이 프로파일은 표면값에서부터 감소되어야 하며 페르미 채널의 하부에서 적어도 10 지수보다 작은 값이 되는 것이 바람직하다. N-채널 고속 페르미 FET는 N-폴리게이트 도우핑을 필요로 한다. 두 경우에 있어서 폴리도우핑 농도는 5E19 또는 이보다 큰 것이 바람직하다. 고속 페르미 FET는 단위 볼트당 0.05볼트보다 작은 기판 바디효과 수를 가지는 것이 바람직하다.
도면과 상세한 설명에서, 전형적인 바람직한 본 발명의 실시예가 상술되어 있다. 비록 특정한 용어가 사용되었다해도, 이들은 상세한 표현을 하는데만 사용되었지, 제한의 목적은 아니다.
본 발명의 범위는 다음 특허청구범위에 제시된다.

Claims (13)

  1. 제1표면을 갖는 제1전도형의 반도체 기판; 제1표면에서 기판 내에 있는 제2전도형의 터브 영역; 제1표면에서 터브 영역내에 있는 제2전도형이 이격된 소오스 및 드레인 영역; 제1표면에서 기판위에 있는, 이격된 소오스 및 드레인 영역 사이의 게이트 절연층; 및 소오스 및 드레인 영역과 게이트 절연층을 각각 전기적으로 접촉시키기 위한 소오스, 드레인 및 게이트 콘택을 포함하는 감소된 게이트 및 확산 용량을 가지는 페르미문턱 계면효과 트랜지스터(FET)에 있어서, 페르미문턱 계면효과 트랜지스터는 제1표면에서 상기 터브 영역내에 있는 이격된 소오스 및 드레인 영역사이의 제2전도형의 채널을 추가로 포함하되, 채널은 상기 제1표면에서 제1예정된 깊이까지 연장되며, 터브 영역은 상기 채널에서 제2예정된 깊이까지 연장되고, 소오스 영역은 제1표면에서 제3예정된 깊이까지 연장되며, 또한 제3예정된 깊이는 제1예정된 깊이보다는 크고 제1 및 제2예정된 깊이의 합보다는 작은 것이 특징은 감소된 게이트 및 확산 용량을 가지는 페르미문턱 계면효과 트랜지스터.
  2. 제1항에 있어서, 소오스는 제1표면에서 제3예정된 깊이까지 감소되는 도우핑 농도로 제2전도형으로 도우핑되는 것이 특징인 계면효과 트랜지스터.
  3. 제2항에 있어서, 감소하는 도우핑 농도는 도우펀트 무리의 도우핑 중심을 한정하며, 도우펀트 무리의 도우핑 중심은 상기 제1예정된 깊이의 1/2 깊이에 위치하는 것이 특징인 계면효과 트랜지스터.
  4. 제1항에 있어서, 제1 및 제2예정된 깊이중 최소 하나는 제1예정된 깊이에서 제1표면에 대해 수직인 0 정전기장을 발생시키도록 선택되는 것이 특징인 계면효과 트랜지스터.
  5. 제1항에 있어서, 상기 제1 및 제2예정된 깊이중 최소 하나는 게이트 콘택에 계면효과트랜지스터의 문턱전압을 인가하면 제1예정된 깊이로부터 상기 제1표면으로 제1표면에 수직인 0 정전기장을 발생시키도록 추가로 선택되는 것이 특징인 계면효과 트랜지스터.
  6. 제1항에 있어서, 제2예정된 깊이는 반도체 기판의 페르미 전위보다 2배인 계면효과 트랜지스터의 문턱 전압을 발생시키도록 선택되는 것이 특징인 계면효과 트랜지스터.
  7. 제1항에 있어서, 제1 및 제2예정된 깊이 중 최소 하나는 계면효과 트랜지스터의 문턱전압을 넘어서는 전압을 게이트 콘택에 인가하면 제1예정된 깊이에서 제1표면까지 연장되는 채널 영역내에서 제2전도형의 캐리어가 소오스영역에서 드레인 영역으로 흐르게 하도록 선택되는 것이 특징인 계면효과 트랜지스터.
  8. 제1항에 있어서, 제1 및 제2예정된 깊이중 최소 하나는 채널내에 반전층을 만들지 않고 채널 영역내에서 소오스 영역으로부터 드레인 영역으로 및 제1표면 바로 아래로 제2전도형의 캐리어가 흐르게 하도록 선택되는 것이 특징인 계면효과 트랜지스터.
  9. 제1항에 있어서, 제1 및 제2예정된 깊이중 최소 하나는 게이트 콘택을 계면효과 트랜지스터의 문턱전압아래에서 문턱전압으로 바이어싱 시키면 제1게이트 용량을 발생시키고, 게이트 콘택을 문턱전압 이상에서 상기 문턱전압으로 바이어싱 시키면 제2게이트 용량을 발생시키도록 선택되는 것이 특징인 계면효과 트랜지스터.
  10. 제1항에 있어서, 기판을 전기적으로 접촉시키기 위한 기판 콘택을 추가로 포함하고, 게이트 콘택은 제1전도형의 다결정실리콘층 및 게이트 절연층 반대편인 다결정 실리콘상의 게이트 전극을 포함하되, 제1 및 제2예정된 깊이중 최소 하나는 게이트 절연층에 인접한 제1표면에 기판콘택과 기판사이의 전압 및 다결정 실리콘층과 게이트 전극 사이의 전압의 합과 동일하고 극성인 반대인 전압을 발생시키도록 선택되는 것이 특징인 계면효과 트랜지스터.
  11. 제1항에 있어서, 기판을 전기적으로 접촉시키기 위한 기판 콘택을 추가로 포함하고, 제1 및 제2예정된 깊이중 최소 하나는 기판콘택에 인가된 전압이 1 볼트 변할 때 계면효과 트랜지스터의 문턱전압을 1/20 볼트 보다 작게 변경시키도록 선택되는 것이 특징인 계면효과 트랜지스터.
  12. 제1항에 있어서, 상기 기판은 도우핑밀도 Ns로 도우핑되고, 절대온도 T에서의 진성 캐리어 농도 Ni 및 유전율 es를 가지고, 계면효과 트랜지스터는 상기 기판을 전기적으로 접촉시키기 위한 기판 콘택을 추가로 포함하고, 채널은 제1표면에서 제1예정된 깊이 Yf까지 연장되고, 터브 영역은 채널에서 제2예정된 깊이 Yo까지 연장되고, 터브영역은 Ns의 α배인 도우핑 밀도로 도우핑되며; 게이트 콘택은 도우핑 밀도 Np로 도우핑된 제1전도형의 다결정 실리콘층을 포함하고, 제1예정된 깊이 Yf는
    와 동일하며 이때 q는 1.6 × 10-19쿨롱이고 그리고 K는 1.38 × 10-23주울 / 캘빈(J/K)인 것이 특징인 계면효과 트랜지스터.
  13. 제12항에 있어서, 제2예정된 깊이 Yo는
    와 동일하며, 이때 Øs는 2Øf+ KT/q Ln α와 동일하고, Φf는 반도체 기판의 페르미 전위인 것이 특징인 계면효과 트랜지스터.
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