JP2017175152A - 半導体装置の作製方法 - Google Patents

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Abstract

【課題】酸化物半導体を用いた絶縁ゲート型トランジスタに関し、短チャネル効果を極力
抑えることのできる構成を提供する。
【解決手段】絶縁ゲート型トランジスタのチャネル領域を形成する酸化物半導体層に、脱
水または脱水素化の工程及び酸素を添加する工程を施してキャリア濃度が１×１０１２／
ｃｍ３未満となる真性又は実質的に真性な半導体を使用し、酸化物半導体層に形成される
チャネルの長さが０．２μｍ以上３．０μｍ以下であって、酸化物半導体層の厚さが１５
ｎｍ以上３０ｎｍ以下で、かつゲート絶縁層の厚さが２０ｎｍ以上５０ｎｍ以下もしくは
、酸化物半導体層の厚さが１５ｎｍ以上１００ｎｍ以下で、かつゲート絶縁層の厚さが１
０ｎｍ以上２０ｎｍ以下とすることで短チャネル効果を抑え、上記チャネル長の範囲でし
きい値の変動量を０．５Ｖ未満とすることができる。
【選択図】図１

Description

酸化物半導体を用いる絶縁ゲート型トランジスタに関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数ｎｍ以上数百ｎｍ以下程
度）を用いて絶縁ゲート型トランジスタを構成する技術が注目されている。絶縁ゲート型
トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示
装置のスイッチング素子として開発が急がれている。金属酸化物は多様に存在し、様々な
用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイな
どで必要とされる透明電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化スズ、酸化インジウム、酸化亜鉛などがあり、このよ
うな半導体特性を示す金属酸化物をチャネル形成領域とする絶縁ゲート型トランジスタが
既に知られている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体を用いた素子は、比較的電界効果移動度が高いため、表示装置の画素のスイ
ッチング用途だけでなく、駆動回路にも適用できる。また、記憶素子や撮像素子など従来
バルクトランジスタが用いられていたデバイスにも適用可能である。
いずれの用途においても高精細化または高集積化の点から素子を小さくすることが望まれ
ているが、その限界は材料の特性や物理的な加工技術だけでなく、例えば短チャネル効果
の様に構造との複合要因で起こる問題を考慮する必要がある。
本発明の一態様は、電気特性が良好で、短チャネル効果を極力抑えることが可能な絶縁ゲ
ート型トランジスタを提供することを目的とする。
本発明の一態様は、絶縁ゲート型トランジスタのチャネル領域を形成する酸化物半導体層
に、脱水または脱水素化の工程及び酸素を添加する工程を施した高純度化酸化物半導体を
用いることに関する。
また、本発明の一態様における酸化物半導体は、電子供与体（ドナー）となる不純物を極
力除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネ
ルギーギャップが大きい。具体的には、酸化物半導体のエネルギーギャップは２ｅＶ以上
、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上とする。
すなわち、本発明の一態様は、酸化物半導体に含まれる水素が、二次イオン質量分析法（
ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）におけ
る最低値で５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ま
しくは５×１０１７／ｃｍ３以下、または１×１０１６／ｃｍ３以下として、酸化物半導
体に含まれる水素若しくはＯＨ基を除去し、キャリア濃度を１×１０１２／ｃｍ３未満、
好ましくは１×１０１１／ｃｍ３未満、より好ましくはシリコンの真性キャリア濃度１．
４５×１０１０／ｃｍ３と同等、もしくはそれ以下とした酸化物半導体でチャネル領域が
形成される絶縁ゲート型トランジスタである。通常、用いられるシリコンあるいはガリウ
ムヒ素においては、ドナーやアクセプタの濃度を十分に低くしても、このような極めて低
いキャリア濃度を達成することはできない。なぜならば、シリコンやガリウムヒ素のエネ
ルギーギャップは１ｅＶ強であり、その程度のエネルギーギャップであれば、室温付近で
は熱励起によってキャリアが生じてしまうからである。また、炭化珪素や窒化ガリウム等
のワイドバンドギャップ半導体においては、熱励起によるキャリアは極めて少なくなるも
のの、これらの半導体材料においては、結晶欠陥、化学量論比の局所的なずれ等がキャリ
アの発生源となるため、欠陥がほとんどない理想的な結晶でないかぎり、このような極め
て低いキャリア濃度を達成することはできない。すなわち、本発明で用いる酸化物半導体
のキャリア濃度は、上記のように２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましく
は３ｅＶ以上のエネルギーギャップであることと、結晶欠陥等によってキャリアが発生し
ないという、酸化物半導体に特有の物性を有しているがために初めてなしえるものである
。本発明者らの知見によれば、多くの酸化物半導体、特に、亜鉛を含む酸化物半導体にお
いては、水素や酸素、窒素等の少数の例外を除いて不純物はドナーやアクセプタとならず
、また、水素もそのイオン化率はかなり低い。これらの酸化物半導体においては、酸素欠
陥（酸素欠損）がキャリアの源泉となることがわかっているが、これは適切な熱処理によ
って除去できる。すなわち、本発明では、酸化物半導体中の水素濃度を上記のような水準
とすること、および、その後に酸素雰囲気での加熱処理により酸素欠陥（酸素欠損）を埋
めることにより、上記のような極めてキャリア濃度の低い、真性または実質的に真性な半
導体を得ることができる。
このように高純度化された酸化物半導体を、絶縁ゲート型トランジスタのチャネル形成領
域に用いることで、電気特性がノーマリーオフを呈し、ドレイン電圧が１Ｖから１０Ｖの
範囲のいずれかの電圧において、オフ電流（ゲートソース間の電圧を０Ｖ以下としたとき
のソースドレイン間に流れる電流）が、１×１０−１３Ａ以下、またはオフ電流密度（オ
フ電流を絶縁ゲート型トランジスタのチャネル幅で除した数値）は、１００ａＡ／μｍ（
ａＡ：アトアンペア、ａ（アト）は１０−１８倍）以下、好ましくは１０ａＡ／μｍ以下
、更に好ましくは１ａＡ／μｍ以下とできる。
上記の様に非常に低いオフ電流特性が得られる一方で、キャリア濃度の非常に低い真性又
は実質的に真性な半導体をチャネル形成領域に用いているがために空乏層が広がりやすく
、短チャネル効果が起きやすい構成となっている。特に、上記で指摘したように、本発明
で扱う酸化物半導体は、極端に低いキャリア濃度を有するがために、これまでの常識では
短チャネル効果など考えられなかったような十分に大きなチャネル長の絶縁ゲート型トラ
ンジスタでも短チャネル効果が生じるが、そのことに関する研究はこれまで十分になされ
てこなかった。本発明者らは、その点を鑑みて検討を進めた結果、そのような短チャネル
効果の抑制には酸化物半導体層の厚さおよびゲート絶縁層の厚さを最適化することが有効
であることを見いだした。本発明においては、チャネル長が０．２μｍ以上３．０μｍ以
下の絶縁ゲート型トランジスタにおいて、短チャネル効果によって生じるしきい値電圧変
動量（ΔＶｔｈ）の最大値を０．５Ｖ未満、好ましくは０．２５Ｖ以下、さらに好ましく
は０．１Ｖ以下に抑制することができる。
本明細書で開示する本発明の一態様は、ゲート電極層と、ゲート電極層と重なるゲート絶
縁層と、ゲート電極層とゲート絶縁層を介して重なる酸化物半導体層と、酸化物半導体層
の一部と重なるソース電極層及びドレイン電極層と、酸化物半導体層と接する酸化物絶縁
層と、を有し、酸化物半導体層のキャリア濃度が１×１０１２／ｃｍ３未満であり、酸化
物半導体層に形成されるチャネルの長さが０．２μｍ以上３．０μｍ以下であり、酸化物
半導体層の厚さが１５ｎｍ以上３０ｎｍ以下であり、ゲート絶縁層の厚さが２０ｎｍ以上
５０ｎｍ以下であることを特徴とする絶縁ゲート型トランジスタである。
また、本明細書で開示する本発明の他の一態様は、ゲート電極層と、ゲート電極層と重な
るゲート絶縁層と、ゲート電極層とゲート絶縁膜を介して重なる酸化物半導体層と、酸化
物半導体層の一部と重なるソース電極層及びドレイン電極層と、酸化物半導体層と接する
酸化物絶縁層と、を有し、酸化物半導体層のキャリア濃度が１×１０１２／ｃｍ３未満で
あり、酸化物半導体層に形成されるチャネルの長さが０．２μｍ以上３．０μｍ以下であ
り、酸化物半導体層の厚さが１５ｎｍ以上１００ｎｍ以下であり、ゲート絶縁層の厚さが
１０ｎｍ以上２０ｎｍ以下であることを特徴とする絶縁ゲート型トランジスタである。
本発明の目的は、上記のような構成をとることより、しきい値電圧変動量（ΔＶｔｈ）の
最大値を０．５Ｖ未満、好ましくはΔＶｔｈ＝０．２５Ｖ以下とすることであり、更に好
ましくはΔＶｔｈ＝０．１Ｖ以下とすることである。ΔＶｔｈ＝０．２５Ｖ以下とするに
は、ゲート絶縁層の膜厚が１０ｎｍ以上２０ｎｍ以下とし、かつ酸化物半導体層の膜厚が
１５ｎｍ以上５０ｎｍ以下、またはゲート絶縁層の膜厚が２０ｎｍ以上５０ｎｍ以下とし
、かつ酸化物半導体の膜厚が１５ｎｍ以下とすることが好ましい。また、ΔＶｔｈ＝０．
１Ｖ以下とするには、ゲート絶縁層の膜厚が１０ｎｍ以上２０ｎｍ以下とし、かつ酸化物
半導体層の膜厚が１５ｎｍ以下とすることが好ましい。
上記構成において、絶縁ゲート型トランジスタのゲート電極層は、アルミニウム、銅、モ
リブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウムから選ば
れた金属元素を主成分とする膜、合金膜または、それらを二層以上の積層した積層膜を用
いることができる。
また、ソース電極層及びドレイン電極層は、上記ゲート電極層に用いることのできる金属
元素の他に、アルミニウム、銅などの金属層上方もしくは下方の一方または双方にクロム
、タンタル、チタン、モリブデン、タングステンなどの高融点金属層を積層させた構成と
しても良い。また、アルミニウムを用いる場合には、純粋なアルミニウム以外に、シリコ
ン、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、イットリウムな
どアルミニウム膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されている
アルミニウム材料を用いても良い。
また、ゲート絶縁層には酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの単層膜または積層膜を用
いることができる。
また、上記構成において、絶縁ゲート型トランジスタは、酸化物半導体層上に酸化物絶縁
層を有し、該酸化物絶縁層には無機絶縁膜、代表的には酸化シリコン膜、窒化酸化シリコ
ン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いてもよい。
なお、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一つまたは複数
の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及
びＣｏなどがある。
上記構成で絶縁ゲート型トランジスタを作製することで、真性又は実質的に真性な半導体
をチャネル形成領域に用いた場合においても短チャネル効果を極力抑えることが可能とな
り、上記のチャネル長の範囲において、しきい値電圧の変動量の最大値は０．５Ｖ未満に
抑えることができる。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
本発明の一形態によれば、真性又は実質的に真性な高純度化酸化物半導体層を用いた絶縁
ゲート型トランジスタにおいて、適切な酸化物半導体層の膜厚及びゲート絶縁層の膜厚を
選択することでチャネル長が短い構造においても、短チャネル効果を抑えることができる
。
本発明の一態様のトランジスタを説明する断面図。 本発明の一態様のトランジスタの作製工程を説明する断面図。 酸化物半導体を用いた絶縁ゲート型トランジスタのＶＧ−ＩＤ特性。 酸化物半導体を用いた絶縁ゲート型トランジスタの写真。 酸化物半導体を用いた絶縁ゲート型トランジスタのＶＧ−ＩＤ特性（温度特性）。 酸化物半導体を用いた逆スタガ型の絶縁ゲート型トランジスタの縦断面図。 図６に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 図６に示すＢ−Ｂ’断面におけるエネルギーバンド図（模式図）であって、（Ａ）ゲート（Ｇ１）に正の電位（ＶＧ＞０）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（ＶＧ＜０）が印加された状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 科学計算に用いた絶縁ゲート型トランジスタの構成モデル。 科学計算によるしきい値電圧の計算結果。 電子機器について説明する図。 電子機器について説明する図。 電子機器について説明する図。 本発明の一態様のトランジスタを説明する断面図。 本発明の一態様のトランジスタのＶＧ−ＩＤ特性。 本発明の一態様のトランジスタのしきい値電圧と科学計算結果を比較した図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、本発明の一態様である絶縁ゲート型トランジスタの構造及び作製方法
について説明する。
本実施の形態では、逆スタガ型の絶縁ゲート型トランジスタを一例として、その構造を図
１に示す。なお、構造は逆スタガ型に限らず、他のボトムコンタクト型やトップゲート型
などを用いても良い。
図１に示す絶縁ゲート型トランジスタは、基板４００上にゲート電極層４２１、ゲート絶
縁層４０２、酸化物半導体層４０４、ソース電極層４４５ａとドレイン電極層４４５ｂ、
酸化物絶縁層４２７及び保護膜となる絶縁層４２８が設けられている。
また、図１に示すＬは、酸化物半導体層４０４に形成されるチャネル領域におけるチャネ
ル長を示しており、ソース電極層４４５ａとドレイン電極層４４５ｂとの間の距離で定義
される。一般的にこの距離が短くなると、ソース領域及びドレイン領域の空乏層がチャネ
ル領域に及ぶ割合が高くなり、ゲート電圧による電流制御が困難となる所謂短チャネル効
果が発生しやすくなる。特に本発明の一態様である絶縁ゲート型トランジスタは、キャリ
ア濃度の非常に低い真性又は実質的に真性な半導体である酸化物半導体層をチャネル形成
領域に用いているため、空乏層が広がりやすく、短チャネル効果が起きやすい構成となっ
ている。
短チャネル効果が発生すると、しきい値電圧が変動し、更にサブスレッショルドスイング
値及びオフ電流の増大、ソースドレイン間の耐圧低下などトランジスタの特性が著しく悪
化する。短チャネル効果の抑制には、チャネル形成層である酸化物半導体層を薄膜化して
ドレイン電界による空乏層の広がりを抑えると共に、ゲート絶縁層を薄膜化してゲート電
界を強くすることにより相対的にドレイン電界の影響を小さくさせることが有効である。
従って、本発明の一態様におけるキャリア濃度の非常に低い真性又は実質的に真性な半導
体である酸化物半導体層をチャネル形成領域に用いる場合、ある範囲のチャネル長に対し
ては酸化物半導体層とゲート絶縁層に短チャネル効果を抑制する好適な膜厚範囲がある。
下記の説明に示す酸化物半導体層及びゲート絶縁層膜厚は、チャネル長が０．２μｍ以上
３．０μｍ以下の絶縁ゲート型トランジスタについて、その範囲内におけるしきい値電圧
変動量の最大値が０．５Ｖ未満に抑制できる範囲を示すものである。
ゲート電極層４２１は、アルミニウム、銅、モリブデン、チタン、クロム、タンタル、タ
ングステン、ネオジム、スカンジウムなどの金属材料、またはこれらの金属材料を主成分
とする合金材料、またはこれらの金属材料を成分とする窒化物を用いて、単層又は積層で
形成することができる。好ましくはアルミニウムや銅などの低抵抗金属材料での形成が有
効であるが、耐熱性や腐食性の問題から高融点金属材料と組み合わせて用いると良い。高
融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジ
ム、スカンジウム等を用いることができる。
また、ソース電極層４４５ａ及びドレイン電極層４４５ｂ（これと同じ層で形成される配
線層を含む）は、上記ゲート電極層に用いることのできる金属元素の他に、アルミニウム
、銅などの金属層上方もしくは下方の一方または双方にクロム、タンタル、チタン、モリ
ブデン、タングステンなどの高融点金属層を積層させた構成としても良い。また、シリコ
ン、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、イットリウムな
どアルミニウム膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されている
アルミニウム材料を用いることで耐熱性を向上させることが可能となる。
また、ソース電極層４４５ａ及びドレイン電極層４４５ｂ（これと同じ層で形成される配
線層を含む）は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸
化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジ
ウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜
鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコ
ンを含ませたものを用いることができる。
ゲート絶縁層４０２はＣＶＤ法やスパッタ法などで形成する酸化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タン
タルなどの単層膜または積層膜を用いることができる。膜厚は、１０ｎｍ以上２０ｎｍ以
下もしくは２０ｎｍ以上５０ｎｍ以下とし、後述する酸化物半導体層の膜厚例と選択的に
組み合わせる。
酸化物半導体層４０４に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ
−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−
Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材
料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化
物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、
Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇ
ａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用い
ることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）
を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺ
ｎ以外の元素を含んでいてもよい。
酸化物半導体層４０４はスパッタ法を用いて形成する。ゲート絶縁層４０２の膜厚が１０
ｎｍ以上２０ｎｍ以下であれば、酸化物半導体層４０４の膜厚は、１５ｎｍ以上１００ｎ
ｍ以下が好ましく、ゲート絶縁層４０２の膜厚が２０ｎｍ以上５０ｎｍ以下であれば、酸
化物半導体層４０４の膜厚は、１５ｎｍ以上３０ｎｍ以下が好ましい。これらの組み合わ
せで構成することにより短チャネル効果を極力抑えることができる。
成膜後、酸化物半導体層４０４に、電気炉やＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置等で脱水化または脱水素化処理を施す。脱水化または脱水素化処理は、不
活性ガス雰囲気下において４００℃以上７５０℃以下で行う。なお、基板としてガラス等
を用いる場合には、その歪み点以下の温度で行う必要がある。例えば、電気炉を用いて４
５０℃で１時間の加熱を行えば良い。また、ＲＴＡ装置を用いれば、短時間に脱水化また
は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
酸化物半導体層４０４、ソース電極層４４５ａ及びドレイン電極層４４５ｂ上には、チャ
ネル保護層として機能する酸化物絶縁層４２７を有する。酸化物絶縁層４２７には無機絶
縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸
化アルミニウム膜、または酸化窒化アルミニウムなどを用いる。
更に保護膜として絶縁層４２８を設けると良い。絶縁層４２８には、窒化シリコン膜、窒
化酸化シリコン膜、または窒化アルミニウムを用いると良い。
また、図示はしていないが、酸化物絶縁層４２７上または絶縁層４２８上に導電体膜をチ
ャネル形成領域と重なるように設け、バックゲート電極層を形成しても良い。バックゲー
ト電極層は特定の電位（例えば、接地電位）に固定しておくと、しきい値の変動を抑制す
る上で効果的である。
次に図１に示す酸化物半導体層を用いた絶縁ゲート型トランジスタの作製方法を図２を用
いて説明する。
まず、絶縁表面を有する基板４００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりレジストマスクを形成し、導電膜を選択的にエッチングしてゲート電極層４２
１を形成する。
なお、レジストマスクはインクジェット法で形成してもよい。インクジェット法ではフォ
トマスクを使用しないため、製造コストを低減することができる。
ゲート電極層４２１を形成する導電膜としては、アルミニウム、銅、モリブデン、チタン
、クロム、タンタル、タングステン、ネオジム、スカンジウムから選ばれた元素、または
上記元素を主成分とする金属材料か、上記元素あるいは前記金属材料を組み合わせた合金
膜、上記元素、前記金属材料および前記合金膜の積層膜等が挙げられる。
基板４００としては、後の加熱処理の温度が高い場合には、歪点が７３０℃以上のガラス
基板を用いると良い。例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、
バリウムホウケイ酸ガラスなどのガラス材料を用いることができる。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラス基板などを用いることができる。
また、図示しないが下地膜となる絶縁層を基板４００とゲート電極層４２１の間に設けて
もよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリ
コン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一
つ又は複数の膜による積層構造により形成することができる。
該絶縁層を形成する方法の一例として、酸化シリコン層をスパッタ法形成する例を説明す
る。例えば、ターゲットに石英（好ましくは合成石英）を用い、基板温度１０８℃、基板
とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１
．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：
１）雰囲気下でＲＦスパッタ法により酸化シリコン膜を成膜する。膜厚は１００ｎｍとす
る。これらの条件は、実施する者が適宜、変更してもよい。なお、石英（好ましくは合成
石英）に代えてシリコンをターゲットとして用いることもできる。なお、スパッタガスと
して酸素又は、酸素及びアルゴンの混合ガスを用い、ＲＦスパッタ法にて行う。
これらの場合において、処理室内の残留水分を除去しつつ絶縁層を成膜することが好まし
い。絶縁層に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたもの
であってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（
Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜し絶縁層に含
まれる不純物（特に水素）の濃度を低減することができる。
絶縁層を成膜する際に用いるスパッタガスは水素、水、水酸基または水素化物などの不純
物が数ｐｐｍから数ｐｐｂ程度の濃度まで除去された高純度ガスを用いることが好ましい
。
スパッタ法には、上記で説明したように、スパッタ用電源に高周波電源を用いるＲＦスパ
ッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッ
タ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は
主に金属導電膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時にスパッタして成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。これらのスパッタ法は、実施する者が
適宜選択すればよい。
また、絶縁層は積層構造でもよく、例えば、基板側から窒化シリコン層、窒化酸化シリコ
ン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁層と、上記酸
化物絶縁層との積層構造としてもよい。
例えば、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンター
ゲットを用いて、酸化シリコン層と基板との間に窒化シリコン層を成膜する。この場合に
おいても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を
成膜することが好ましい。
窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
なお、このように絶縁層として窒化シリコン層と酸化シリコン層とを積層する場合、窒化
シリコン層と酸化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて
成膜することができる。先に窒素を含むスパッタガスを導入して、処理室内に装着された
シリコンターゲットを用いて窒化シリコン層を形成し、次にスパッタガスを酸素を含むス
パッタガスに切り替えて同じシリコンターゲットを用いて酸化シリコン層を成膜する。か
くすると窒化シリコン層と酸化シリコン層とを大気に曝露せずに連続して形成することが
できるため、窒化シリコン層表面に水素や水分などの不純物が吸着することを防止するこ
とができる。
次いで、ゲート電極層４２１上にゲート絶縁層４０２を形成する。
ここで、後に形成する酸化物半導体層は、不純物を除去することにより真性又は実質的に
真性な酸化物半導体（高純度化された酸化物半導体）であり、界面準位、界面電荷に対し
て極めて敏感であるため、ゲート絶縁層との界面が重要となる。そのため高純度化された
酸化物半導体に接するゲート絶縁層は、高品質化が要求される。
例えば、マイクロ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐
圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品
質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとす
ることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるも
のであれば、スパッタ法やプラズマＣＶＤ法など他の成膜方法を適用することができる。
また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質さ
れる絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であるこ
とは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるもの
であれば良い。
例えば、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生
成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対
して、本発明は、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定な絶縁ゲート
型トランジスタを得ることを可能としている。
本実施の形態において、ゲート絶縁層４０２の形成は、マイクロ波（２．４５ＧＨｚ）を
用いた高密度プラズマＣＶＤ装置により行う。ここで、高密度プラズマＣＶＤ装置とは、
１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋ
Ｗ以上６ｋＷ以下のマイクロ波電力を印加してプラズマを発生させる。
チャンバーには材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希
ガスを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させて基板上に絶縁
層を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素
（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面にプラズマ処理を行ってもよい。少なくとも
亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面に行われるプラズマ処理は、絶縁
層の成膜より後に行う。上記プロセス順序を経た絶縁層は、膜厚が薄く、例えば１００ｎ
ｍ未満であっても信頼性を確保することができる絶縁層である。
ゲート絶縁層４０２の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜
酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャン
バーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用い
ることができるが、中でも安価であるアルゴンを用いることが好ましい。
また、高密度プラズマＣＶＤ装置で成膜される絶縁層は、段差被覆性や膜厚の制御性に優
れている。
高密度プラズマＣＶＤ装置で形成された絶縁層は、従来の平行平板型のプラズマＣＶＤ装
置で得られる絶縁層とは膜質が大きく異なっている。例えば、同じエッチャントを用いて
比較した場合、高密度プラズマＣＶＤ装置で形成された絶縁層のエッチング速度は、平行
平板型のプラズマ装置で形成された絶縁層のエッチング速度より１０％以上または２０％
以上遅い。つまり、高密度プラズマＣＶＤ装置で得られる絶縁層は緻密な膜であると言え
る。
本実施の形態では、ゲート絶縁層４０２として高密度プラズマＣＶＤ装置による膜厚１０
ｎｍ以上５０ｎｍ以下の酸化窒化シリコン膜（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞
０）を用いる。
その他の方法として、プラズマＣＶＤ法又はスパッタ法等を用いて、酸化シリコン層、窒
化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化ハ
フニウム、又は酸化タンタルを単層で又は積層して形成することもできる。なお、ゲート
絶縁層４０２中に水素が多量に含まれないようにするためには、スパッタ法でゲート絶縁
層４０２を成膜することも好ましい。スパッタ法により酸化シリコン膜を成膜する場合に
は、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとし
て酸素又は、酸素及びアルゴンの混合ガスを用いて行う。また、前述した絶縁層（下地膜
）の形成方法と同様の手法を用い、処理室内の残留水分を除去しつつ成膜することが好ま
しい。
ゲート絶縁層４０２は、酸化シリコン層と窒化シリコン層を積層した構造とすることもで
きる。例えば、第１のゲート絶縁層として酸化シリコン層（ＳｉＯｘ（ｘ＞０））を形成
し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパッタ法により窒化シリコン層
（ＳｉＮｙ（ｙ＞０））を積層して、両者の総厚で膜厚１０ｎｍ以上５０ｎｍ以下となる
ゲート絶縁層としてもよい。
次いで、ゲート絶縁層４０２上に、膜厚１０ｎｍ以上１００ｎｍ以下の酸化物半導体膜を
形成する（図２（Ａ）参照）。
ここで、ゲート絶縁層及び酸化物半導体膜の膜厚は、前述した様にチャネル長Ｌが０．２
μｍ以上３．０μｍ以下で、その範囲内においてしきい値電圧変動量の最大値が０．５Ｖ
未満に抑制できる組み合わせに従う。
酸化物半導体膜は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることが
できる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元
素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏな
どがある。
本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを
用いてスパッタ法により成膜する。また、スパッタガスには、希ガス（代表的にはアルゴ
ン）、酸素、又は希ガス（代表的にはアルゴン）及び酸素混合ガスを用いることができる
。
また、該スパッタガスは水素、水、水酸基または水素化物などの不純物が数ｐｐｍから数
ｐｐｂ程度の濃度まで除去された高純度ガスを用いることが好ましい。
上記スパッタ法に用いる成膜用ターゲットには、例えば、組成比として、Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物を用いる。また、Ｉｎ２Ｏ３
：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物を用いてもよい。
また、成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１０
０％以下である。充填率の高い成膜用ターゲットを用いることにより、成膜した酸化物半
導体膜は緻密な膜とすることができる。
減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及
び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして絶縁層上に酸
化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプ
を用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーシ
ョンポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、
例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を
含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不
純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を１１０ｍｍ、
圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃ
ｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ
）電源を用いると、パーティクル（成膜時に発生する粉状物質、ゴミともいう）が軽減で
き、膜厚分布も均一となるために好ましい。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、形成面の付着物を除去しても良い。ここで、逆スパッ
タとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを
、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをい
う。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、
アルゴン等）下において加熱処理（４００℃以上基板の歪み点未満）を行い、ゲート絶縁
層内に含まれる水素及び水などの不純物を除去してもよい。
次いで、酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層に
加工する。すなわち、酸化物半導体膜上にレジストを塗布し、これを公知のフォトリソグ
ラフィ法にて加工して、レジストマスクを形成する。レジストマスクをインクジェット法
で形成してもよい。インクジェット法では、製造コストを低減できる（図２（Ｂ）参照）
。
次に酸化物半導体層４０４に、第１の加熱処理を行う。第１の加熱処理の温度は、４００
℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱
処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５
０℃において１時間の加熱処理を行う。この第１の加熱処理によって酸化物半導体層４０
４の脱水化または脱水素化を行うことができる。加熱処理温度からの降温時に雰囲気を酸
素に切り替えても良い。降温時に、酸素雰囲気に切り替えると、酸化物半導体中の酸素欠
損部に酸素が補充される。酸素欠損はキャリアを生成するのであるが、それが消滅するこ
とでキャリアが著しく減少し、本発明の特徴である極めてキャリア濃度の低い酸化物半導
体を得ることができる。
なお、本明細書では、窒素、または希ガス等の不活性気体雰囲気下での加熱処理を脱水化
または脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処理によってＨ２とし
て脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ、ＯＨなどを脱離す
ることを含めて脱水化または脱水素化と便宜上呼ぶこととする。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、第１の加熱処理として、６５０℃以上７００℃以下の高温に加熱した不活性ガス
中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性
ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が
可能となる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
等、処理時の雰囲気に、水、水素などが含まれないことが好ましい。そのため、加熱処理
装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９
９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度
を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素を用いる場
合も同様の純度であることが好ましい。
酸化物半導体層４０４は、第１の加熱処理の条件、または酸化物半導体層の材料によって
は結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体層となる場合もある。また、非晶質の酸化物半導体層の中に微結晶部（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。ただし、その後の工程で酸化物半導体層が水
に触れないようにすることが望ましい。
なお、酸化物半導体層に対する脱水化、脱水素化の加熱処理は、酸化物半導体層成膜後、
酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極層及び
ドレイン電極層上に酸化物絶縁層を形成した後、のいずれで行っても良い。
上記条件で脱水化または脱水素化を十分に行った酸化物半導体層は、昇温脱離ガス分析法
（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で４５
０℃まで昇温しても、そのスペクトルには、水分の脱離を示す２つのピークのうち、少な
くとも２５０〜３００℃付近に現れる１つのピークが検出されない。
島状酸化物半導体層４０４を形成した後、ゲート絶縁層４０２、及び酸化物半導体層４０
４上に導電膜を形成する。
導電膜としては、アルミニウム、銅、モリブデン、チタン、クロム、タンタル、タングス
テン、ネオジム、スカンジウムから選ばれた金属元素、または上記元素を主成分とする合
金か、上記元素を組み合わせた合金等を用いる。また、アルミニウム、銅などの金属層上
方もしくは下方の一方または双方にクロム、タンタル、チタン、モリブデン、タングステ
ンなどの高融点金属層を積層させた構成としても良い。また、アルミニウムを使用する場
合はシリコン、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、イッ
トリウムなどアルミニウム膜に生ずるヒロックやウィスカーの発生を防止する元素が添加
されているアルミニウム材料を用いることで耐熱性を向上させることが可能となる。
また、導電性の金属酸化物で導電膜を形成しても良い。導電性の金属酸化物としては酸化
インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウ
ム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛
合金（Ｉｎ２Ｏ３―ＺｎＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコン
を含ませたものを用いることができる。
次いで、第３のフォトリソグラフィ工程によりレジストマスクを形成し、導電膜を選択的
にエッチングしてソース電極層４４５ａ、ドレイン電極層４４５ｂを形成した後、レジス
トマスクを除去する（図２（Ｃ）参照）。
また、ソース電極層４４５ａ、ドレイン電極層４４５ｂを形成するためのレジストマスク
をインクジェット法で形成してもよい。インクジェット法ではフォトマスクを使用しない
ため、製造コストを低減することができる。
次いで、酸化物半導体層４０４、ソース電極層４４５ａ及びドレイン電極層４４５ｂ上に
酸化物絶縁層４２７を形成する（図２（Ｄ）参照）。酸化物絶縁層４２７としては、酸化
シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜
などを用いる。本実施の形態では、スパッタ法を用いて酸化シリコン膜の酸化物絶縁層４
２７を形成する。
酸化物絶縁層４２７は、少なくとも１ｎｍ以上の膜厚とし、酸化物絶縁層４２７に水、水
素等の不純物を混入させない方法を適宜用いて形成することができる。本実施の形態では
、酸化物絶縁層４２７として酸化シリコン膜をスパッタ法を用いて成膜する。成膜時の基
板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。ここ
で、成膜時に水、水素等の不純物を混入させない方法として、成膜前に減圧下で１５０℃
以上３５０℃以下の温度で２分間以上１０分間以下のプリベークを行い、表面に付着して
いた水分等を揮発させた後、大気に触れることなく酸化物絶縁層４２７を形成することが
望ましい。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰
囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素混合雰囲気下にお
いて行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコン
ターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素、及び希
ガス雰囲気下でスパッタ法により酸化シリコンを形成することができる。酸化物半導体層
に接して形成する酸化物絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含まず
、これらが外部から侵入することをブロックする無機絶縁膜を用いる。
次いで、不活性ガス雰囲気下、例えば、窒素ガス雰囲気下で第２の加熱処理（好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰
囲気下で２５０℃、１時間の第２の加熱処理を行う。または、高温短時間のＲＴＡ処理を
行っても良い。第２の加熱処理を行うと、酸化物絶縁層４２７と酸化物半導体層４０４の
一部が接した状態で加熱される。なお、第２の加熱処理を行うと、第１の加熱処理（脱水
もしくは脱水素化）で低抵抗化された酸化物半導体層４０４が酸素過剰な状態となり、高
抵抗化（ｉ型化）することができる。
本実施の形態では、酸化シリコン膜成膜後に第２の加熱処理を行ったが、加熱処理のタイ
ミングは酸化シリコン膜成膜以降であれば問題なく、酸化シリコン膜成膜直後に限定され
るものではない。なお、加熱処理は、このタイミングに限らず、フォトリソグラフィ工程
や成膜工程の前後などで複数回行っても良い。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１０
０℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くり
かえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行っ
てもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
次いで、酸化物絶縁層４２７上に保護絶縁層である絶縁層４２８を形成する（図２（Ｅ）
参照）。絶縁層４２８としては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アル
ミニウム膜などを用いる。本実施の形態では、スパッタ法を用いて窒化シリコン膜を絶縁
層４２８として形成する。
上記のように酸化物半導体膜を成膜する際に、雰囲気中の残留水分の除去及び加熱処理に
よる膜中の水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減
することができる。加えて、酸素を有する雰囲気でのアニール処理や酸化物絶縁層に接触
させた状態でのアニール処理により、酸素欠損に酸素を補充することができる。それによ
りキャリア濃度が１×１０１２／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、よ
り好ましくはシリコンの真性キャリア濃度１．４５×１０１０／ｃｍ３以下の真性又は実
質的に真性な酸化物半導体を用いた絶縁ゲート型トランジスタを提供することができる。
そして、このような真性又は実質的に真性な酸化物半導体においても、絶縁ゲート型トラ
ンジスタのチャネル長、酸化物半導体層の膜厚及びゲート絶縁層の膜厚を好適に制御する
ことで短チャネル効果を極力抑制することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態２）
本発明の一形態は、酸化物半導体中でキャリアの供与体（ドナー又はアクセプタ）となり
得る不純物を極めて少ないレベルにまで除去することで、真性又は実質的に真性な半導体
であって、当該酸化物半導体を絶縁ゲート型トランジスタに適用するものである。本実施
の形態では、評価用素子（ＴＥＧとも呼ぶ）でのオフ電流の測定値及びバンド図を用いて
、当該絶縁ゲート型トランジスタが真性又は実質的に真性な半導体を有していることを説
明する。
図３にＬ／Ｗ＝３μｍ／５０μｍの絶縁ゲート型トランジスタを２００個並列に接続し、
Ｌ／Ｗ＝３μｍ／１００００μｍの絶縁ゲート型トランジスタの初期特性を示す。また、
上面図を図４（Ａ）に示し、その一部を拡大した上面図を図４（Ｂ）に示す。図４（Ｂ）
の点線で囲んだ領域がＬ／Ｗ＝３μｍ／５０μｍ、Ｌｏｖ＝１．５μｍの１段分の絶縁ゲ
ート型トランジスタである。絶縁ゲート型トランジスタの初期特性を測定するため、基板
温度を室温とし、ソース−ドレイン間電圧（以下、ドレイン電圧またはＶＤという）を１
０Ｖとし、ソース−ゲート間電圧（以下、ゲート電圧またはＶＧという）を−２０Ｖ〜＋
２０Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流またはＩＤとい
う）の変化特性、すなわちＶＧ−ＩＤ特性を測定した。なお、図３では、ＶＧを−２０Ｖ
〜＋５Ｖまでの範囲で示している。
図３に示すようにチャネル幅Ｗが１００００μｍの絶縁ゲート型トランジスタは、ＶＤが
１Ｖ及び１０Ｖにおいてオフ電流は１×１０−１３［Ａ］以下となっており、測定機（半
導体パラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分
解能（１００ｆＡ）以下となっている。
すなわち、上記の絶縁ゲート型トランジスタは、電気特性がノーマリーオフを呈し、ドレ
イン電圧が１Ｖから１０Ｖの範囲のいずれかの電圧においても、絶縁ゲート型トランジス
タの単位チャネル幅あたりのドレイン電流（すなわち、ドレイン電流をチャネル幅（単位
μｍ）で除した値）は、１００ａＡ／μｍ以下、好ましくは１０ａＡ／μｍ以下、更に好
ましくは１ａＡ／μｍ以下となるように作用させることができる。
測定した絶縁ゲート型トランジスタの作製方法について説明する。
まず、ガラス基板上に下地膜として、ＣＶＤ法により窒化シリコン層を形成し、窒化シリ
コン層上に酸化窒化シリコン層を形成した。酸化窒化シリコン層上にゲート電極層として
スパッタ法によりタングステン層を形成した。ここで、タングステン層を選択的にエッチ
ングしてゲート電極層を形成した。
次に、ゲート電極層上にゲート絶縁層としてＣＶＤ法により厚さ１００ｎｍの酸化窒化シ
リコン層を形成した。
次に、ゲート絶縁層上に、スパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物半導体タ
ーゲット（ｍｏｌ数比で、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を用いて、厚
さ５０ｎｍの酸化物半導体膜を形成した。ここで、酸化物半導体膜を選択的にエッチング
し、島状の酸化物半導体層を形成した。
次に、酸化物半導体層をクリーンオーブンにて窒素雰囲気下、４５０℃、１時間の第１の
熱処理を行った。
次に、酸化物半導体層上にソース電極層及びドレイン電極層としてチタン層（厚さ１５０
ｎｍ）をスパッタ法により形成した。ここで、チタン層を選択的にエッチングすることで
ソース電極層及びドレイン電極層を形成し、１つの絶縁ゲート型トランジスタのチャネル
長Ｌが３μｍ、チャネル幅Ｗが５０μｍとし、２００個を並列とすることで、Ｌ／Ｗ＝３
μｍ／１００００μｍとなるようにした。
次に、酸化物半導体層に接するように保護絶縁層としてリアクティブスパッタ法により酸
化シリコン層を膜厚３００ｎｍで形成した。ここで、保護層である酸化シリコン層を選択
的にエッチングし、ゲート電極層、ソース電極層及びドレイン電極層上に開口部を形成し
た。その後、窒素雰囲気下、２５０℃で１時間、第２の熱処理を行った。
そして、ＶＧ−ＩＤ特性を測定する前に１５０℃、１０時間の加熱を行った。
以上の工程により、ボトムゲート型の絶縁ゲート型トランジスタを作製した。
図３に示すように絶縁ゲート型トランジスタのオフ電流が、１×１０−１３［Ａ］程度で
あるのは、上記作製工程において酸化物半導体層中における水素濃度や酸素欠損を十分に
低減できたためである。酸化物半導体層中の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ
３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。なお、
酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で得られたものである。
以上では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる例を示したが、特に限定されず
、他の酸化物半導体材料、例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、
Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ
系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを
用いることができる。また、酸化物半導体材料として、Ａｌを２．５ｗｔ％以上１０ｗｔ
％以下混入したＩｎ−Ａｌ−Ｚｎ−Ｏ系や、Ｓｉを２．５ｗｔ％以上１０ｗｔ％以下混入
したＩｎ−Ｚｎ−Ｏ系を用いることもできる。
また、Ｃ−Ｖ測定で測定される酸化物半導体層のキャリア濃度は、シリコンのキャリア濃
度と同等、もしくはそれ以下である。
また、絶縁ゲート型トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とする
ことも可能であり、回路の動作速度を高速化でき、オフ電流値が極めて小さいため、さら
に低消費電力化も図ることができる。
また、絶縁ゲート型トランジスタのオフ状態において、酸化物半導体層は絶縁体とみなせ
て回路設計を行うことができる。
続いて、本実施の形態で作製した絶縁ゲート型トランジスタに対してオフ電流の温度特性
を評価した。温度特性は、絶縁ゲート型トランジスタが使われる最終製品の耐環境性や、
性能の維持などを考慮する上で重要である。当然ながら、変化量が小さいほど好ましく、
製品設計の自由度が増す。
温度特性は、恒温槽を用い、−３０、０、２５、４０、６０、８０、１００、及び１２０
℃のそれぞれの温度で絶縁ゲート型トランジスタを形成した基板を一定温度とし、ドレイ
ン電圧を６Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖまで変化させてＶＧ−ＩＤ特性を取得し
た。
図５（Ａ）に示すのは、上記それぞれの温度で測定したＶｇ−Ｉｄ特性を重ね書きしたも
のであり、点線で囲むオフ電流の領域を拡大したものを図５（Ｂ）に示す。図中の矢印で
示す右端の曲線が−３０℃、左端が１２０℃で取得した曲線で、その他の温度で取得した
曲線は、その間に位置する。オン電流の温度依存性はほとんど見られない。一方、オフ電
流は拡大図の図５（Ｂ）においても明かであるように、ゲート電圧が−２０Ｖ近傍を除い
て、全ての温度で測定機の分解能近傍の１×１０−１２［Ａ］以下となっており、温度依
存性も見えていない。すなわち、１２０℃の高温においても、オフ電流が１×１０−１２
［Ａ］以下を維持しており、チャネル幅Ｗが１００００μｍであることを考慮すると、オ
フ電流が非常に小さいことがわかる。
このように高純度化され、真性または実質的に真性な酸化物半導体（ｐｕｒｉｆｉｅｄ
ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いた絶縁ゲート型トランジスタは、オフ
電流の温度依存性がほとんど現れない。これは、図７（Ａ）のバンド図で示すように、酸
化物半導体が高純度化されることによって、導電型が限りなく真性型に近づき、フェルミ
準位が禁制帯の中央に位置するため、温度依存性を示さなくなると言える。また、これは
、酸化物半導体のエネルギーが３ｅＶ以上であり、熱励起キャリアが極めて少ないことに
も起因する。また、ソース領域及びドレイン領域は縮退した状態にあるのでやはり温度依
存性が現れない要因となっている。絶縁ゲート型トランジスタの動作は、縮退したソース
領域から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア濃度
の温度依存性がないことから上記特性（オフ電流の温度依存性無し）を説明することがで
きる。また、この極めて低いオフ電流について、以下にバンド図を用いて説明する。
図６は、酸化物半導体を用いた逆スタガ型の絶縁ゲート型トランジスタの縦断面図である
。ゲート電極層（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が
設けられ、その上にソース電極層（Ｓ）及びドレイン電極層（Ｄ）が設けられている。
図７は、図６に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）である。図７（
Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図７（Ｂ
）はソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
図８は、図６におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。図
８（Ａ）はゲート（Ｇ１）に正の電位（ＶＧ＞０）が印加された状態であり、ソースとド
レイン間にキャリア（電子）が流れるオン状態を示している。また、図８（Ｂ）は、ゲー
ト（Ｇ１）に負の電位（ＶＧ＜０）が印加された状態であり、オフ状態（少数キャリアは
流れない）である場合を示す。
図９は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を
示す。
従来の酸化物半導体は一般的にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バンド
ギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置してい
る。なお、酸化物半導体において水素の一部はドナーとなり、ｎ型化する一つの要因であ
ることが知られている。
これに対して本発明に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除
去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによ
り真性（ｉ型）とし、又は実質的に真性型としたものである。すなわち、不純物を添加し
てｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化された
ｉ型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フ
ェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極層及びドレイン電極層を構成するチタン（Ｔｉ）
の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物
半導体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両
者が接触すると図７（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図７（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電子
はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場合
、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイ
ン電圧が印加された場合には、電圧印加のない図７（Ａ）のバリアの高さすなわちバンド
ギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
このとき酸化物半導体に注入された電子は、図８（Ａ）で示すように酸化物半導体中を流
れる。また、図８（Ｂ）において、ゲート電極（Ｇ１）に負の電位が印加されると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
例えば、上記のように絶縁ゲート型トランジスタのチャネル幅Ｗが１×１０４μｍでチャ
ネル長が３μｍの素子であっても、室温でのオフ電流が１０−１３Ａ以下であり、サブス
レッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁層膜厚１００ｎｍ）
が得られる。
なお、シリコン半導体の真性キャリア濃度は１．４５×１０１０／ｃｍ３（３００Ｋ）で
あり、室温においてもキャリアが存在している。これは、室温においても、熱励起キャリ
アが存在していることを意味している。さらに、シリコン半導体のバンドギャップは１．
１２ｅＶであるので、シリコン半導体を用いたトランジスタは温度に依存してオフ電流が
大きく変動することとなる。
従って、単にバンドギャップの広い酸化物半導体をトランジスタに適用するのではなく、
酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、キ
ャリア濃度を１×１０１２／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、より好
ましくはシリコンの真性キャリア濃度１．４５×１０１０／ｃｍ３と同等、もしくはそれ
以下となるようにすることで、実用的な動作温度で熱的に励起されるキャリアがほとんど
なく、ソース側から注入される電子のみによってトランジスタを動作させることができる
。それにより、オフ電流を１×１０−１３［Ａ］以下にまで下げると共に、温度変化によ
ってオフ電流がほとんど変化しない極めて安定に動作するトランジスタを得ることができ
る。
本発明の技術思想は、酸化物半導体中に、不純物を加えることをせずに逆に不本意に存在
する水、水素という不純物を除去することにより、酸化物半導体自体を高純度化すること
にある。すなわち、ドナー準位を作る水または水素を除去し、これと同時に酸素欠乏状態
となった酸化物半導体に酸素補填することにより、酸化物半導体自体を高純度化すること
を特徴としている。
酸化物半導体は成膜直後ですら１０２０／ｃｍ３のレベルの水素がＳＩＭＳ（二次イオン
質量分析）で観察される。ドナー準位を作る水または水素を意図的に除去し、更に水また
は水素の除去に伴い同時に減少してしまう酸素を補填することにより、酸化物半導体を高
純度化し、電気的にｉ型（真性）半導体とすることを技術思想の一つとしている。
結果として、水素の量は少なければ少ないほど良く、酸化物半導体中のキャリアも少なけ
れば少ないほど良い。酸化物半導体は、絶縁ゲート型トランジスタに用いる場合に電流の
担い手としてのキャリアを意図的に有するというよりも、逆に酸化物半導体中のキャリア
は無くしてしまい、ソースから供給されるキャリア（電子）を通過させる通路としての意
味を与えた、いわゆる高純度化したｉ型（真性）半導体である。
その結果、酸化物半導体中にキャリアが無い、または極めて少なくさせることにより、絶
縁ゲート型トランジスタのオフ電流が少なくなるというのが本発明の一態様における技術
思想である。すなわち、その指標として水素は５×１０１９／ｃｍ３以下、好ましくは５
×１０１８／ｃｍ３以下、さらに好ましくは５×１０１７／ｃｍ３以下か、または１×１
０１６／ｃｍ３以下、またキャリア濃度は１×１０１２／ｃｍ３未満、好ましくは１×１
０１１／ｃｍ３未満、より好ましくはシリコンの真性キャリア濃度１．４５×１０１０／
ｃｍ３と同等、もしくはそれ以下が求められる。本発明の技術思想的には、ゼロまたはゼ
ロに近いことが理想である。
また結果として、酸化物半導体は通路（パス）として機能し、酸化物半導体自体がキャリ
アを供給しない、またはほとんど供給しないように高純度化したｉ型（真性）とし、キャ
リアはソースまたはドレイン側の電極により供給される。
このため、オフ電流は少なければ少ないほど良く、１〜１０Ｖの間のいずれかのドレイン
電圧を印加しての絶縁ゲート型トランジスタ特性において、１００ａＡ／μｍ（チャネル
幅ｗ＝１μｍ当たりの電流）以下、好ましくは１０ａＡ／μｍ以下、さらに好ましくは１
ａＡ／μｍ以下であることを特徴の一つとしている。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本発明の一形態は、真性又は実質的に真性な半導体とした酸化物半導体を絶縁ゲート型ト
ランジスタに適用するものである。真性又は実質的に真性な半導体では、空乏層が広がり
やすく、短チャネル効果が起きやすいと言える。本実施の形態ではｎ型のゲート絶縁型ト
ランジスタについて、短チャネル効果を抑制できるチャネル長、酸化物半導体層及びゲー
ト絶縁層の膜厚の範囲について説明する。
一般的にチャネル長が短くなると、ソース領域及びドレイン領域からチャネル領域にかけ
て空乏層が広がり、ゲート電圧によるオンオフ制御が困難となる所謂短チャネル効果が発
生しやすくなる。空乏層の幅はチャネル中のドナー濃度に依存し、ドナー濃度が薄くなる
ほど広がりやすい。特に本発明の一態様である絶縁ゲート型トランジスタは、キャリア濃
度の非常に低い真性又は実質的に真性な半導体である酸化物半導体層をチャネル形成領域
に用いているため、短チャネル効果が起きやすい構成となっている。
短チャネル効果が発生すると、しきい値電圧が低下し、サブスレッショルドスイング値及
びオフ電流の増大、ソースドレイン間の耐圧低下などトランジスタの特性が著しく悪化す
る。従来、シリコン半導体においては、短チャネル効果の抑制には、チャネルのドナーや
アクセプタの濃度を高めることが一般的であった。それは、絶縁ゲート型トランジスタの
ソースまたはドレインとチャネルとをｐｎ接合によって制御できるからである。しかしな
がら、本発明で用いる酸化物半導体においては、一般に、アクセプタの濃度を高めてホー
ルを増加させることやｐｎ接合の形成は困難であり、チャネルのドナー濃度を高めること
はオフ電流の増加をもたらすので好ましくない。本発明の一態様は、真性又は実質的に真
性な酸化物半導体層をチャネル形成層に用いるものである。そのため、チャネルのドナー
やアクセプタの濃度を高めるのではなく、該酸化物半導体層を薄膜化してドレイン電界に
よる空乏層の広がりを抑えると共に、ゲート絶縁層を薄膜化してゲート電界を強くするこ
とにより相対的にドレイン電界の影響を弱めることが短チャネル効果を抑制する上で有効
となる。本実施の形態では、しきい値電圧に着目し、限定されたチャネル長の範囲に対し
て、短チャネル効果を極力抑制できる酸化物半導体層及びゲート絶縁層の好適な膜厚範囲
を科学計算によって算出した結果を説明する。
図１０は、科学計算に用いた絶縁ゲート型トランジスタの構成モデルである。実施の形態
１及び２の説明と同様の逆スタガ型であり、ゲート電極層、ゲート絶縁層、酸化物半導体
層、ソース電極層及びドレイン電極層と酸化物半導体層と接する様に酸化物絶縁層が形成
されている。なお、ボトムコンタクト型やトップゲート型の構成モデルを用いても良く、
後述するΔＶｔｈは同等の値が算出される。
ここで、ゲート電極層にはタングステンもしくはモリブデン、ゲート絶縁層には酸化窒化
シリコン膜、酸化物半導体層にはＩｎ−Ｇａ−Ｚｎ−Ｏ膜、ソース電極層及びドレイン電
極層にはチタンを例として用い、科学計算に用いたパラメータを表１に示す。ここで、Ｎ
ｄはドナー濃度、Ｅｇはバンドギャップ、φｍは仕事関数、χは電子親和力である。なお
、計算は各パラメータの数値を用いて行うものであり、各数値が同等であれば、他の材料
を用いても良い。また、表中にハイフンで示した項目は計算に利用されない項目である。
計算の対象とする絶縁ゲート型トランジスタのチャネル長（Ｌ）の範囲は、短チャネル効
果が顕著となり始める範囲と酸化物半導体を用いたデバイスの実用的な範囲を考慮して、
０．２μｍ≦Ｌ≦３．０μｍ（０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．
７μｍ、１．０μｍ、２．０μｍ、３．０μｍ）とした。ゲート絶縁層の膜厚（Ｔｏｘ）
範囲は１０ｎｍ≦Ｔｏｘ≦１００ｎｍ（１０ｎｍ、２０ｎｍ、５０ｎｍ、１００ｎｍ）、
酸化物半導体層の膜厚（Ｔｏｓ）範囲は１５ｎｍ≦Ｔｏｘ≦５００ｎｍ（１５ｎｍ、３０
ｎｍ、５０ｎｍ、１００ｎｍ）とした。また、チャネルのドナー濃度Ｎｄは酸化物半導体
の真性キャリア濃度Ｎｉを仮定し、１．７×１０−８／ｃｍ３とした。その他の項目も表
１に示した数値に仮定し、計算にはデバイスシミュレータＡｔｌａｓ（Ｓｉｌｖａｃｏ
Ｄａｔａ Ｓｙｓｔｅｍ Ｉｎｃ．）を用いた。移動度モデルには、「Ｃｏｎｓｔａｎｔ
Ｌｏｗ Ｆｉｅｌｄ Ｍｏｂｉｌｉｔｙ Ｍｏｄｅｌ」を使用し、電子の真性移動度は
１５ｃｍ２／Ｖ・ｓｅｃ、正孔の真性移動度は０．１ｃｍ２／Ｖ・ｓｅｃを仮定した。ま
た、伝導帯の実効状態密度（３００Ｋ時）及び価電子帯の実効状態密度（３００Ｋ時）に
は５×１０１８／ｃｍ３を仮定し、得られた電流電圧特性からドレイン電圧１Ｖ時のしき
い値電圧を算出した。
図１１（Ａ）〜（Ｄ）は、横軸にチャネル長（Ｌ）、縦軸をしきい値電圧（Ｖｔｈ）とし
、酸化物半導体層の各膜厚（Ｔｏｓ）における計算結果をプロットしたグラフである。な
お、（Ａ）〜（Ｄ）はゲート絶縁層の膜厚（Ｔｏｘ）別に結果をまとめたものである。
いずれのグラフにおいても、チャネル長が小さくなるに従ってしきい値電圧が低下する傾
向を示している。これが短チャネル効果によるしきい値電圧の変動である。この中で、酸
化物半導体層の膜厚及びゲート絶縁層の膜厚が薄いほどしきい値電圧の変動が抑えられて
いることがわかる。
しきい値電圧変動量の最大値（ΔＶｔｈ）をチャネル長Ｌ＝３．０μｍとＬ＝０．２μｍ
のそれぞれのしきい値電圧の差分（ΔＶｔｈ＝Ｖｔｈ（Ｌ＝３．０μｍ）−Ｖｔｈ（Ｌ＝
０．２μｍ））とし、まとめた結果を表２に示す。
ここで、ΔＶｔｈは小さいほど良く、半導体装置の設計の自由度を高めるためにはΔＶｔ
ｈ＝０．５Ｖ未満、好ましくは０．２５Ｖ以下、より好ましくは０．１Ｖ以下となるよう
に酸化物半導体層の膜厚とゲート絶縁層の膜厚を選択して素子を構成する。
ΔＶｔｈ＝０．５Ｖ未満とするには、ゲート絶縁層の膜厚が１０ｎｍ以上２０ｎｍ以下と
し、かつ酸化物半導体層の膜厚が１５ｎｍ以上１００ｎｍ以下、またはゲート絶縁層の膜
厚が２０ｎｍ以上５０ｎｍ以下とし、かつ酸化物半導体層の膜厚が１５ｎｍ以上３０ｎｍ
以下とすることが好ましい。また、ΔＶｔｈ＝０．２５Ｖ以下とするには、ゲート絶縁層
の膜厚が１０ｎｍ以上２０ｎｍ以下とし、かつ酸化物半導体層の膜厚が１５ｎｍ以上５０
ｎｍ以下、またはゲート絶縁層の膜厚が２０ｎｍ以上５０ｎｍ以下とし、かつ酸化物半導
体層の膜厚が１５ｎｍ以下とすることが好ましい。更に、ΔＶｔｈ＝０．１Ｖ以下とする
には、ゲート絶縁層の膜厚が１０ｎｍ以上２０ｎｍ以下とし、かつ酸化物半導体層の膜厚
が１５ｎｍ以下とすることが好ましい。
以上の様に科学計算によって目的とするチャネル長間のΔＶｔｈを算出し、ΔＶｔｈを小
さくするように酸化物半導体層の膜厚とゲート絶縁層の膜厚を選択してデバイスを構成す
ることで、半導体装置の設計の自由度を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
実施の形態１乃至３に示す絶縁ゲート型トランジスタを用いた半導体装置は、様々な電子
機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョ
ン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ及びその周辺機器
、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチン
コ機などの大型ゲーム機などが挙げられる。
図１２（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルの切り替えや音量の操作を行うことができ、表示部９６０３
に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモ
コン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよ
い。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１２（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１３（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
１３（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明に
係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とする
ことができる。図１３（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラ
ム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行っ
て情報を共有する機能を有する。なお、図１３（Ａ）に示す携帯型遊技機が有する機能は
これに限定されず、様々な機能を有することができる。
図１３（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９
９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９
９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、
スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限
定されず、少なくとも本発明に係る半導体装置を備えた構成であればよく、その他付属設
備が適宜設けられた構成とすることができる。
図１４（Ａ）は、携帯電話機の一例を示している。携帯電話機１０００は、筐体１００１
に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、ス
ピーカ１００５、マイク１００６などを備えている。
図１４（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表
示部１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図１４（Ｂ）も携帯電話機の一例である。図１４（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成と適宜組み合わせて用い
ることができることとする。
本実施例では、実施の形態３で算出された短チャネル効果が抑制できるゲート絶縁層及び
酸化物半導体層の膜厚範囲で構成された絶縁ゲート型トランジスタを作製した結果につい
て説明する。
本実施例では、図１５に示す構成の絶縁ゲート型トランジスタを作製し、該トランジスタ
の電気特性を評価した結果を説明する。図１５に示す絶縁ゲート型トランジスタはＴＧＴ
Ｃ型と呼ばれるトップゲートトップコンタクト型のトランジスタであり、基板５００上に
下地膜である絶縁層５０１として酸化シリコン膜、酸化物半導体層５０４として３０ｎｍ
のＩｎ−Ｇａ−Ｚｎ−Ｏ膜、ソース電極層５４５ａ及びドレイン電極層５４５ｂとして５
０ｎｍのタングステン膜、ゲート絶縁層５０２として１５ｎｍの酸化窒化シリコン膜、ゲ
ート電極層５２１としてゲート絶縁層５０２側から３０ｎｍの窒化タンタル膜、３７０ｎ
ｍのタングステン膜の積層、層間絶縁層５２７として、３００ｎｍの酸化シリコン膜を含
む構成とした。
また、図示はされていないが、該層間絶縁層に形成したコンタクトホールを通じてソース
電極層５４５ａ、ドレイン電極層５４５ｂ、及びゲート電極層５２１のそれぞれと接続さ
れる配線層として、５０ｎｍのチタン膜、１００ｎｍのアルミニウム膜、及び５ｎｍのチ
タン膜を形成した。これらは、絶縁ゲート型トランジスタ電気特性の取得を容易するため
に形成したものである。また、図中のＬはチャネル長を表している。
なお、実施の形態１では、ボトムゲート型の絶縁ゲート型トランジスタの作製方法につい
て詳細を説明しているが、該作製方法の順序を入れ替えることによりトップゲート型の絶
縁ゲート型トランジスタを作製することができる。従って、作製方法の詳細は実施の形態
１を参照することができる。
実施の形態３で説明したように、科学計算によって、短チャネル効果の抑制し、ΔＶｔｈ
＝０．５Ｖ未満とするには、ゲート絶縁層の膜厚が１０ｎｍ以上２０ｎｍ以下、かつ酸化
物半導体層の膜厚が１５ｎｍ以上１００ｎｍ以下、またはゲート絶縁層の膜厚が２０ｎｍ
以上５０ｎｍ以下、かつ酸化物半導体層の膜厚が１５ｎｍ以上３０ｎｍ以下である。本実
施例で評価した絶縁ゲート型トランジスタは、上記の膜厚範囲の一例として、酸化物半導
体層５０４の膜厚を３０ｎｍ、ゲート絶縁層５０２の膜厚を１５ｎｍとし、チャネル長は
Ｌ＝０．８μｍ、Ｗ＝１０．１μｍとした。
図１６に上記絶縁ゲート型トランジスタをゲート電圧＝−６Ｖ〜＋６Ｖ、ドレイン電圧＝
０．１Ｖ、３Ｖの条件で２５個測定し、重ね書きしたＶＧ−ＩＤ特性を示す。図中の実線
は電流、破線は電界効果移動度を示す。これらの絶縁ゲート型トランジスタのしきい値電
圧は、中央値で約０．２５Ｖ、平均値で約０．２７Ｖを示した。この結果を図１７に示す
科学計算結果（ゲート絶縁層の膜厚＝１０ｎｍ、２０ｎｍ、酸化物半導体層の膜厚＝３０
ｎｍ）と比較すると、よく近似していることがわかり、短チャネル効果が抑制されている
ことが確かめられた。
４００ 基板
４０２ ゲート絶縁層
４０４ 酸化物半導体層
４２１ ゲート電極層
４２７ 酸化物絶縁層
４２８ 絶縁層
４４５ａ ソース電極層
４４５ｂ ドレイン電極層
５００ 基板
５０１ 絶縁層
５０２ ゲート絶縁層
５０４ 酸化物半導体層
５２１ ゲート電極層
５２７ 層間絶縁層
５４５ａ ソース電極層
５４５ｂ ドレイン電極層
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (6)

  1. ゲート電極層を形成し、
    前記ゲート電極層と重なる領域を有する、ゲート絶縁層を形成し、
    前記ゲート絶縁層を介して、前記ゲート電極層と重なる領域を有する、酸化物半導体層を形成し、
    前記酸化物半導体層と電気的に接続された、ソース電極層及びドレイン電極層を形成し、
    前記酸化物半導体層と接する領域を有する、酸化物絶縁層と、を形成し、
    前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記酸化物半導体層は、結晶性を有し、
    前記酸化物絶縁層は、酸化珪素を有し、
    前記酸化物半導体層は、窒素を有する雰囲気で加熱処理を行い、酸素を含む雰囲気で降温処理を行うことを特徴とする半導体装置の作製方法。
  2. ガラス基板上にゲート電極層を形成し、
    前記ゲート電極層と重なる領域を有する、ゲート絶縁層を形成し、
    前記ゲート絶縁層を介して、前記ゲート電極層と重なる領域を有する、酸化物半導体層を形成し、
    前記酸化物半導体層と電気的に接続された、ソース電極層及びドレイン電極層を形成し、
    前記酸化物半導体層と接する領域を有する、酸化物絶縁層と、を形成し、
    前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記酸化物半導体層は、結晶性を有し、
    前記酸化物絶縁層は、酸化珪素を有し、
    前記酸化物半導体層は、前記ガラス基板の歪み点未満の温度で加熱処理を行い、酸素を含む雰囲気で降温処理を行うことを特徴とする半導体装置の作製方法。
  3. 請求項１又は請求項２において、
    前記酸化物半導体層の膜厚は、１５ｎｍ以上１００ｎｍ以下であり、
    前記ゲート絶縁層の膜厚は、１０ｎｍ以上２０ｎｍ以下であり、
    前記ゲート電極層に印加するゲート電圧を−６Ｖ〜＋６Ｖとし、ドレイン電圧を０．１Ｖとしたときのしきい値電圧の変動量は、０．５Ｖ未満であることを特徴とする半導体装置の作製方法。
  4. 請求項１又は請求項２において、
    前記酸化物半導体層の膜厚は、１５ｎｍ以上１００ｎｍ以下であり、
    前記ゲート絶縁層の膜厚は、１０ｎｍ以上２０ｎｍ以下であり、
    前記ゲート電極層に印加するゲート電圧を−６Ｖ〜＋６Ｖとし、ドレイン電圧を３Ｖとしたときのしきい値電圧の変動量は、０．５Ｖ未満であることを特徴とする半導体装置の作製方法。
  5. 請求項１又は請求項２において、
    前記酸化物半導体層の膜厚は、１５ｎｍ以上３０ｎｍ以下であり、
    前記ゲート絶縁層の膜厚は、２０ｎｍ以上５０ｎｍ以下であり、
    前記ゲート電極層に印加するゲート電圧を−６Ｖ〜＋６Ｖとし、ドレイン電圧を０．１Ｖとしたときのしきい値電圧の変動量は、０．５Ｖ未満であることを特徴とする半導体装置の作製方法。
  6. 請求項１又は請求項２において、
    前記酸化物半導体層の膜厚は、１５ｎｍ以上３０ｎｍ以下であり、
    前記ゲート絶縁層の膜厚は、２０ｎｍ以上５０ｎｍ以下であり、
    前記ゲート電極層に印加するゲート電圧を−６Ｖ〜＋６Ｖとし、ドレイン電圧を３Ｖとしたときのしきい値電圧の変動量は、０．５Ｖ未満であることを特徴とする半導体装置の作製方法。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180059577A (ko) * 2009-11-27 2018-06-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
WO2013001579A1 (ja) * 2011-06-30 2013-01-03 パナソニック株式会社 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
CN102969362B (zh) * 2011-09-01 2016-03-30 中国科学院微电子研究所 高稳定性非晶态金属氧化物tft器件
JP5825744B2 (ja) 2011-09-15 2015-12-02 株式会社半導体エネルギー研究所 パワー絶縁ゲート型電界効果トランジスタ
US8716708B2 (en) 2011-09-29 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8860023B2 (en) * 2012-05-01 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
CN102789107A (zh) * 2012-09-07 2012-11-21 深圳市华星光电技术有限公司 液晶显示面板
WO2014042187A1 (ja) * 2012-09-14 2014-03-20 シャープ株式会社 アクティブマトリクス基板、表示パネル及び表示装置
US20150279865A1 (en) * 2012-10-03 2015-10-01 Sharp Kabushiki Kaisha Semiconductor device and display device
CN102856392B (zh) * 2012-10-09 2015-12-02 深圳市华星光电技术有限公司 薄膜晶体管主动装置及其制作方法
CN103048840B (zh) * 2012-11-12 2015-04-01 京东方科技集团股份有限公司 阵列基板及其制作方法、液晶显示面板和显示装置
KR102101863B1 (ko) * 2013-01-07 2020-04-21 삼성디스플레이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 구비하는 표시 장치
JP2015032520A (ja) * 2013-08-05 2015-02-16 株式会社神戸製鋼所 有機ｅｌディスプレイ
KR101512726B1 (ko) * 2013-10-15 2015-04-20 연세대학교 산학협력단 패시베이션층 조성물, 패시베이션 방법, 박막 트랜지스터 및 박막 트랜지스터 제조 방법
CN103700699A (zh) * 2013-12-19 2014-04-02 深圳市华星光电技术有限公司 一种栅金属结构及其制造方法
JP6227396B2 (ja) * 2013-12-20 2017-11-08 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
JP6613116B2 (ja) * 2014-12-02 2019-11-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
CN104992951A (zh) * 2015-06-19 2015-10-21 深圳市华星光电技术有限公司 一种阵列基板及其制成方法、显示面板
KR101788929B1 (ko) * 2015-09-25 2017-11-15 아주대학교산학협력단 금속산화물 박막의 전기 전도도 향상 방법 및 이에 의해 전도도가 조절된 금속산화물 박막을 포함하는 박막트랜지스터
WO2017066332A1 (en) 2015-10-13 2017-04-20 Amorphyx, Inc. Amorphous metal thin film nonlinear resistor
US9806179B2 (en) * 2016-01-14 2017-10-31 Hon Hai Precision Industry Co., Ltd. Method for fabricating conducting structure and thin film transistor array panel
JP7068265B2 (ja) 2016-07-07 2022-05-16 アモルフィックス・インコーポレイテッド アモルファス金属ホットエレクトロントランジスタ
KR101914835B1 (ko) * 2016-11-18 2018-11-02 아주대학교산학협력단 금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터
CN107799608A (zh) * 2017-11-13 2018-03-13 华南理工大学 一种薄膜晶体管及其制备方法和应用
CN107978610B (zh) * 2017-11-30 2020-04-24 上海天马微电子有限公司 一种阵列基板、显示面板、显示装置及阵列基板的制造方法
JP2019161182A (ja) * 2018-03-16 2019-09-19 株式会社リコー 電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システム
KR20200130466A (ko) * 2018-03-30 2020-11-18 아모르픽스, 인크 비정질 금속 박막 트랜지스터
CN109638070B (zh) * 2018-12-12 2021-01-15 广州新视界光电科技有限公司 氧化物半导体材料、薄膜晶体管及制备方法和显示面板
CN109638082B (zh) * 2018-12-12 2021-05-25 华南理工大学 薄膜晶体管以及制备方法
CN111129162B (zh) * 2019-12-31 2022-10-04 华南理工大学 一种薄膜晶体管、显示基板、显示面板及显示装置
CN113661574B (zh) * 2020-03-12 2024-04-09 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222973A (ja) * 2001-01-29 2002-08-09 Sharp Corp 光電変換素子およびその製造方法
JP2007165861A (ja) * 2005-11-15 2007-06-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2008166716A (ja) * 2006-12-05 2008-07-17 Canon Inc ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法

Family Cites Families (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4439766B2 (ja) * 2001-08-02 2010-03-24 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
KR20060064264A (ko) 2004-12-08 2006-06-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4851103B2 (ja) * 2005-03-01 2012-01-11 学校法人常翔学園 酸化亜鉛系トランジスタ
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5127161B2 (ja) * 2005-05-30 2013-01-23 株式会社半導体エネルギー研究所 半導体装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007035867A (ja) * 2005-07-26 2007-02-08 Oki Electric Ind Co Ltd 半導体装置
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5500771B2 (ja) * 2006-12-05 2014-05-21 株式会社半導体エネルギー研究所 半導体装置及びマイクロプロセッサ
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US8158974B2 (en) * 2007-03-23 2012-04-17 Idemitsu Kosan Co., Ltd. Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JPWO2008136505A1 (ja) * 2007-05-08 2010-07-29 出光興産株式会社 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
US7851352B2 (en) 2007-05-11 2010-12-14 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of semiconductor device and electronic device
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
JP5305730B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の製造方法ならびにその製造装置
JP5403390B2 (ja) * 2008-05-16 2014-01-29 出光興産株式会社 インジウム、ガリウム及び亜鉛を含む酸化物
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101915251B1 (ko) 2009-10-16 2018-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20180059577A (ko) * 2009-11-27 2018-06-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222973A (ja) * 2001-01-29 2002-08-09 Sharp Corp 光電変換素子およびその製造方法
JP2007165861A (ja) * 2005-11-15 2007-06-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2008166716A (ja) * 2006-12-05 2008-07-17 Canon Inc ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法

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