CN113964191B - 氧化物薄膜晶体管及其制作方法、阵列基板、显示装置 - Google Patents

氧化物薄膜晶体管及其制作方法、阵列基板、显示装置 Download PDF

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Abstract

本发明公开一种氧化物薄膜晶体管及其制作方法、阵列基板、显示装置，氧化物薄膜晶体管的制作方法包括：在基板的一侧形成有源层；在有源层远离基板的一侧形成待形成源极和漏极的金属层；在金属层远离基板的一侧通过构图工艺形成第一掩膜结构；在形成有第一掩膜结构的基板上通过构图工艺形成第二掩膜结构；第一掩膜结构的形成位置和第二掩膜结构的形成位置之一位于待形成的源极的区域，另一位于待形成的漏极的区域；第一掩膜结构和第二掩膜结构位于同一层相互间隔预设距离设置，间隔的区域漏出金属层；刻蚀掉金属层未被第一掩膜结构和第二掩膜结构遮挡的部分，形成相互间隔预设距离保持绝缘的源极和漏极；源极和漏极之间的间距小于3μm。

Description

氧化物薄膜晶体管及其制作方法、阵列基板、显示装置
技术领域
本发明一般涉及显示技术领域，具体涉及一种氧化物薄膜晶体管及其制作方法、阵列基板、显示装置。
背景技术
氧化物薄膜晶体管(Oxide TFT)由于其较高的迁移率，被广泛应用于大尺寸、高PPI(Pixel sperinch，每英寸像素数)的LCD(液晶显示器)及OLED(Organic LightEmitting Diode，有机发光二极管)产品中。其中有源层的材料通常由IGZO(Indiμm Galliμm Zin coxide，铟镓锌氧化物)构成。
目前受曝光设备和曝光系统的影响，Oxide TFT器件中源漏电极之间的距离最小做到3μm左右，即无法将TFT的沟道长度做到很短，导致TFT的开态电流(Ion)较小。若投资微纳米制程设备、开发相应技术来实现更小的沟道长度，不但需要大量成本，而且量产性未知。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供一种氧化物薄膜晶体管及其制作方法、阵列基板、显示装置。
第一方面，本发明实施例提供一种氧化物薄膜晶体管的制作方法，包括：
在基板的一侧形成有源层；
在所述有源层远离基板的一侧形成待形成源极和漏极的金属层；
在所述金属层远离所述基板的一侧通过构图工艺形成第一掩膜结构；
在形成有所述第一掩膜结构的所述基板上通过构图工艺形成第二掩膜结构；
所述第一掩膜结构的形成位置和所述第二掩膜结构的形成位置之一位于待形成的所述源极的区域，另一位于待形成的所述漏极的区域；
所述第一掩膜结构和第二掩膜结构位于同一层相互间隔预设距离设置，所述间隔的区域漏出所述金属层；
刻蚀掉所述金属层未被所述第一掩膜结构和所述第二掩膜结构遮挡的所述间隔的区域的金属，形成相互间隔所述预设距离保持绝缘的源极和漏极；
所述源极和所述漏极之间的间距小于3μm。
可选地，所述在所述金属层远离所述基板的一侧通过构图工艺形成第一掩膜结构包括：
在所述金属层远离基板的一侧形成材料层；
在所述材料层远离所述基板的一侧涂覆光刻胶，形成第一光刻胶层；
对所述第一光刻胶层进行掩膜、曝光及显影，得到光阻图形；
刻蚀掉所述材料层未被所述光阻图形遮挡的部分，形成所述第一掩膜结构。
可选地，所述在形成有所述第一掩膜结构的所述基板上通过构图工艺形成第二掩膜结构包括：
在所述金属层远离所述基板的一侧涂覆光刻胶，形成包覆所述第一掩膜结构的第二光刻胶层；
对所述第二光刻胶层进行掩膜、曝光及显影，形成所述第二掩膜结构。
进一步地，所述材料层为氧化硅膜层、氮化硅膜层或氮氧化硅膜层中一种或多种的组合。
进一步地，所述材料层为氧化铟锡膜层或氧化铟锌膜层。
第二方面，本发明实施例提供一种氧化物薄膜晶体管，采用如上所述的氧化物薄膜晶体管的制作方法制备而成；
所述氧化物薄膜晶体管包括：基板，设置在所述基板上的栅极、有源层、漏极和源极；
所述源极和所述漏极之间的间距小于3μm。
第三方面，本发明实施例提供一种氧化物薄膜晶体管，采用如上所述的氧化物薄膜晶体管的制作方法制备而成；
所述氧化物薄膜晶体管包括：基板，设置在所述基板上的栅极、有源层、源极、漏极以及第一掩膜结构，所述源极和所述漏极之间的间距小于3μm；
所述第一掩膜结构与所述源极或所述漏极相连，所述第一掩膜结构的材质为氧化铟锡或氧化铟锌。
第四方面，本发明实施例提供一种阵列基板，包括如第二方面所述的氧化物薄膜晶体管、与所述氧化物薄膜晶体管的栅极同层设置的栅线、与所述栅线相连的像素电极线、与所述像素电极线相连的像素电极、绝缘膜层和公共电极；
所述公共电极位于所述氧化物薄膜晶体管的钝化层远离基板的一侧；
所述绝缘膜层位于所述公共电极远离所述基板的一侧；
所述像素电极位于所述绝缘膜层远离基板的一侧，且所述像素电极与公共电极在垂直于所述基板的方向上正对设置。
第五方面，本发明实施例提供一种阵列基板，包括如第三方面所述的氧化物薄膜晶体管，所述氧化物薄膜晶体管的第一掩膜结构复用为公共电极；
所述阵列基板还包括与所述氧化物薄膜晶体管的栅极同层设置的栅线、与所述栅线相连的像素电极线以及与所述像素电极线相连的像素电极，所述像素电极位于薄膜晶体管的钝化层远离基板的一侧，所述像素电极与所述公共电极在垂直于所述基板的方向上正对设置。
第六方面，本发明实施例提供一种显示装置，其特征在于，包括如第四方面或第五方面所述的阵列基板。
本发明的实施例提供的技术方案可以包括以下有益效果：
本发明实施例提供的氧化物薄膜晶体管制作方法中，刻蚀掉金属层未被第一掩膜结构和第二掩膜结构遮挡区域内的金属形成源极和漏极，第一掩膜结构和第二掩膜结构的形成不受曝光精度的限制，能够实现亚微米级别的沟道长度，有效提升氧化物薄膜晶体管的开态电流，氧化物薄膜晶体管的尺寸可以设计的更小；基于该氧化物薄膜晶体管形成的阵列基板、显示装置可实现更高开口率以及更高分辨率，并且具备量产的可行性。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明实施例提供的氧化物薄膜晶体管的制作方法的流程示意图；
图2至图7为本发明实施例提供的制作氧化物薄膜晶体管的工艺流程结构图；
图8为本发明实施例提供的一种阵列基板的结构示意图；
图9为本发明实施例提供的另一种阵列基板的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
如图1所示，本发明实施例提供一种氧化物薄膜晶体管的制作方法，包括：
步骤S20：在基板的一侧形成有源层；
步骤S30：在有源层远离基板的一侧形成待形成源极和漏极的金属层；
步骤S40：在金属层远离基板的一侧通过构图工艺形成第一掩膜结构；
步骤S50：在形成有第一掩膜结构的基板上通过构图工艺形成第二掩膜结构；
步骤S60：刻蚀掉金属层未被第一掩膜结构和第二掩膜结构遮挡的区域内的金属，形成相互间隔预设距离保持绝缘的源极和漏极；
其中，第一掩膜结构的形成位置和第二掩膜结构的形成位置之一位于待形成的源极的区域，另一位于待形成的漏极的区域；
第一掩膜结构和第二掩膜结构位于同一层相互间隔预设距离设置，间隔的区域漏出金属层；
源极和漏极之间的间距小于3μm。
其中，利用现有设备和工艺，源极和漏极之间的间距可以为1μm、0.8μm或0.6μm，甚至可以更小，使得沟道长度达到亚微米级别。该实施例提供的氧化物薄膜晶体管的制作方法，在形成源漏极之前，先在金属层上形成同层且间隔的第一掩膜结构和第二掩膜结构，刻蚀掉金属层未被第一掩膜结构和第二掩膜结构遮挡的区域内的金属以形成源极和漏极，第一掩膜结构和第二掩膜结构的形成不受曝光精度的限制，第一掩膜结构和第二掩膜结构间隔预设距离设置，实现亚微米级别的沟道长度，有效提升氧化物薄膜晶体管的开态电流，如此可设计更小尺寸的氧化物薄膜晶体管。
图2至图7为本发明实施例提供的制作氧化物薄膜晶体管的工艺流程结构图。
在基板1的一侧形成有源层4之前，该制作方法还包括：
在基板1的一侧形成栅极2，包括：在基板1上沉积栅金属层，材质可以为钼(Mo)、铝(Al)、铜(Cu)等金属或者上述金属的合金，在该栅金属层上涂覆光刻胶，进行曝光后形成第一光刻胶去除区域和第一光刻胶保留区域，去除栅金属层对应于第一光刻胶去除区域内的栅金属，形成对应于第一光刻胶保留区域的栅极2，剥离第一光刻胶保留区域的光刻胶；
在栅极2远离基板1的一侧形成栅绝缘层3，栅绝缘层3可以是氮化硅(SiNx)膜层、氧化硅(SiOx)膜层、氮氧化硅(SiON)膜层中的一种或多种的组合，起到绝缘、阻挡以及平坦化作用。
然后实施步骤S20：在基板1上形成有源层4。
参照图2，在栅绝缘层3远离基板1的一侧形成有源层4。
在栅绝缘层3上沉积半导体材料层，材质可以为IGZO、非晶铟锌氧化物(IZO)或氧化锌镓(GZO)，在半导体材料层上涂覆光刻胶，然后经过掩膜、曝光和显影得到第二光刻胶去除区域和第二光刻胶保留区域，去除半导体材料层对应于第二光刻胶去除区域内的半导体材料，形成对应于第二光刻胶保留区域的有源层，剥离第二光刻胶保留区域的光刻胶。
接着实施步骤S30，参照图2，在有源层4远离基板1的一侧形成待形成源极和漏极的金属层5。其中，金属层5的材料可以为Mo、A1、Cu等金属或者上述金属的合金。
接着实施步骤S40，在金属层远离基板的一侧通过构图工艺形成第一掩膜结构。
参照图2，在金属层5远离基板的一侧形成材料层8；
在材料层8远离基板的一侧涂覆光刻胶，形成第一光刻胶层；
对第一光刻胶层进行掩膜、曝光及显影，得到光阻图形9，参照图3；
刻蚀掉材料层8未被光阻图形9遮挡的部分，形成第一掩膜结构6。
其中，材料层8可使用无机绝缘材料制成，例如材料层8包括SiNx膜层、SiNx膜层、SiON膜层中的一种或多种的组合；或者，
材料层8可使用半导体材料制成，例如材料层8为氧化铟锡(ITO)膜层或氧化铟锌(IZO)膜层。
接着实施步骤S50，在形成有第一掩膜结构的基板上通过构图工艺形成第二掩膜结构包括：
在金属层5远离基板的一侧涂覆光刻胶，形成包覆第一掩膜结构的第二光刻胶层；
对第二光刻胶层进行掩膜、曝光及显影，形成第二掩膜结构7，参照图5。
第一掩膜结构6的形成位置和第二掩膜结构7的形成位置之一位于待形成的源极的区域，另一位于待形成的漏极的区域；
第一掩膜结构6和第二掩膜结构7位于同一层相互间隔预设距离设置，间隔的区域漏出金属层，其中预设距离可设定为1μm、0.8μm或0.6um；
第一掩膜结构6和第二掩膜结构7两者在基板1上的正投影均与有源层4在基板1上的正投影存在交叠，使得源/漏极分别有源层4相连，在源/漏极和有源层之间形成的沟道长度达亚微米级别。
然后实施步骤S60，参照图6，刻蚀掉金属层未被第一掩膜结构和第二掩膜结构遮挡的区域内的金属，形成源漏电极层10，源漏电极层10包括相互间隔预设距离保持绝缘的源极和漏极，源极和漏极之间的间距小于3μm。
接着，参照图7，在源漏电极层10远离基板1的一侧形成钝化层11，钝化层11可以是SiNx膜层、SiOx膜层、SiON膜层中的一种或者多种的组合(例如复合的SiNx/SiOx膜层)。
其中，第一掩膜结构6和第二掩膜结构之间的间距小于3μm，对金属层5进行刻蚀后形成的源/漏极之间的间距小于3μm，例如源极、漏极之间的间距可以为1μm、0.8μm或0.6μm，甚至更小，远小于现有技术中能够实现的沟道长度最窄极限3um，通过该制作方法制备形成的氧化物薄膜晶体管具有超短沟道。
其中，若材料层8为SiNx膜层、SiNx膜层、SiON膜层中的一种或多种的组合，在步骤S60之后，可以刻蚀掉第一掩膜结构，再形成钝化层11，但是如此会导致制作工艺繁琐，降低制备的薄膜晶体管的产能。本发明中在形成源极、漏极之后，省去刻蚀第一掩膜结构6这一操作，继续沉积形成钝化层11，降低制作方法的繁琐度，提高制备薄膜晶体管的产能；
若材料层8为ITO膜层或IZO膜层，在步骤S60之后，保留第一掩膜结构。该氧化物薄膜晶体管应用于阵列基板中，第一掩膜结构可复用为公共电极。
在上述实施例中，氧化物TFT采用常见的底栅结构，通过背沟道刻蚀工艺(BCE)形成栅极2、有源层4、源/漏极。
作为一种可选的实施方式，本发明实施例提供的氧化物TFT也可以是顶栅结构。
例如，本发明实施例提供的氧化物薄膜晶体管的制作方法，先实施步骤S20至步骤S60，在步骤S60之后，该制作方法还包括：
在源极和漏极远离基板的一侧形成层间绝缘层；
在层间绝缘层远离基板的一侧形成栅极；
在栅极远离基板的一侧形成钝化层。
基于上述氧化物薄膜晶体管的制作方法，本发明实施例还提供一种采用如上的氧化物薄膜晶体管的制作方法制备而成的氧化物薄膜晶体管，其中氧化物薄膜晶体管的制作方法中材料层优选为SiNx膜层、SiNx膜层、SiON膜层中的一种或多种的组合。
如图7所示，本发明实施例提供的一种氧化物薄膜晶体管包括：基板1，设置在基板1上的栅极2、有源层4、漏极和源极；
其中，源极和漏极之间的间距小于3μm。
该氧化物薄膜晶体管可参照图7中所示的底栅型TFT，当然也可以设计成顶栅型TFT。
如图8所示，本发明实施例还提供一种阵列基板，包括上述氧化物薄膜晶体管、与氧化物薄膜晶体管的栅极同层设置的栅线12、与栅线相连的像素电极线13、与像素电极线13相连的像素电极14、绝缘膜层15和公共电极16；
公共电极16位于氧化物薄膜晶体管的钝化层11远离基板的一侧；
绝缘膜层15位于公共电极16远离基板的一侧；
像素电极14位于绝缘膜层15远离基板的一侧，且像素电极14与公共电极16在垂直于基板的方向上正对设置。
由于上述氧化物薄膜晶体管具有超窄沟道，能够提升薄膜晶体管的开态电流，可减小薄膜晶体管的尺寸。
基于上述氧化物薄膜晶体管的制作方法，本发明实施例还提供一种采用如上的氧化物薄膜晶体管的制作方法制备而成的氧化物薄膜晶体管，其中氧化物薄膜晶体管的制作方法中材料层优选为ITO膜层或IZO膜层。
本发明实施例还提供另一种氧化物薄膜晶体管包括：基板1，设置在基板1上栅极2、有源层4、源极、漏极以及第一掩膜结构6，源极和漏极之间的间距小于3μm；参照图7，第一掩膜结构6与源极或漏极相连，第一掩膜结构的材质为ITO或IZO。
该实施例提供的氧化物薄膜晶体管中源极、漏极之间的沟道长度可以为1μm、0.8μm或0.6μm，甚至更小，即沟道长度达到亚微米级别，利用现有设备和该制作方法可实现薄膜晶体管量产，并不需要投资涉及微纳米制程设备，大大降低研发与量产的成本；该氧化物薄膜晶体管应用于阵列基板中，第一掩膜结构可复用为公共电极。
该氧化物薄膜晶体管可为图7中所示的底栅型TFT，当然也可以设计成顶栅型TFT。
如图9所示，本发明实施例还提供一种阵列基板，包括上述氧化物薄膜晶体管，氧化物薄膜晶体管的第一掩膜结构6复用为公共电极；
阵列基板还包括与栅极同层设置的栅线12、与栅线相连的像素电极线13以及与像素电极线13相连的像素电极14，像素电极14位于薄膜晶体管的钝化层11远离基板的一侧，像素电极14与公共电极在垂直于基板的方向上正对设置。
该实施例中利用ITO或IZO材质的材料层形成第一掩膜结构，既可以与第二掩膜结构用作掩膜形成源极和漏极，实现亚微米级的沟道长度，又可以兼具公共电极使用，有效简化阵列基板的制作工艺。
本发明实施例提供一种显示装置，包括上述阵列基板。由于薄膜晶体管的开态电流得到提升，薄膜晶体管的尺寸可以设计的更小，基于此薄膜晶体管形成的显示装置，可实现更高开口率以及更高的分辨率。
本发明中显示装置优选为液晶显示装置，例如台式机显示屏、电视机、平板电脑、智能手机等。
本发明中的刻蚀工艺可以是湿法刻蚀或干法刻蚀工艺，可视刻蚀材料采用相应的刻蚀工艺，且一般在掩膜、曝光、显影、刻蚀工艺之后，会通过剥离工艺去除多余的光刻胶。
本发明采用第一、第二等来描述各种信息，但这些信息不应局限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如在不脱离本发明范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。
以上描述仅为本发明的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本发明中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本发明中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (5)

1.一种氧化物薄膜晶体管的制作方法，所述制作方法制作的氧化物薄膜晶体管应用于阵列基板，其特征在于，所述制作方法包括：
在基板的一侧形成有源层；
在所述有源层远离基板的一侧形成待形成源极和漏极的金属层；
在所述金属层远离所述基板的一侧通过构图工艺形成第一掩膜结构；
在形成有所述第一掩膜结构的所述基板上通过构图工艺形成第二掩膜结构；
所述第一掩膜结构的形成位置和所述第二掩膜结构的形成位置之一位于待形成的所述源极的区域，另一位于待形成的所述漏极的区域；
所述第一掩膜结构和第二掩膜结构位于同一层相互间隔预设距离设置，所述间隔的区域漏出所述金属层；
刻蚀掉所述金属层未被所述第一掩膜结构和所述第二掩膜结构遮挡的所述间隔的区域的金属，形成相互间隔所述预设距离保持绝缘的源极和漏极；
所述源极和所述漏极之间的间距小于3μm；
其中，所述第一掩膜结构在所述阵列基板中复用为公共电极；
所述阵列基板包括氧化物薄膜晶体管，所述氧化物薄膜晶体管包括：基板，设置在所述基板上的栅极、有源层、源极、漏极以及第一掩膜结构；所述第一掩膜结构与所述源极或所述漏极相连，所述第一掩膜结构的材质为氧化铟锡或氧化铟锌；
所述阵列基板还包括与所述氧化物薄膜晶体管的栅极同层设置的栅线、与所述栅线相连的像素电极线以及与所述像素电极线相连的像素电极，所述像素电极位于薄膜晶体管的钝化层远离基板的一侧，所述像素电极与所述公共电极在垂直于所述基板的方向上正对设置。
2.根据权利要求1所述的氧化物薄膜晶体管的制作方法，其特征在于，所述在所述金属层远离所述基板的一侧通过构图工艺形成第一掩膜结构包括：
在所述金属层远离基板的一侧形成材料层；
在所述材料层远离所述基板的一侧涂覆光刻胶，形成第一光刻胶层；
对所述第一光刻胶层进行掩膜、曝光及显影，得到光阻图形；
刻蚀掉所述材料层未被所述光阻图形遮挡的部分，形成所述第一掩膜结构。
3.根据权利要求2所述的氧化物薄膜晶体管的制作方法，其特征在于，
所述在形成有所述第一掩膜结构的所述基板上通过构图工艺形成第二掩膜结构包括：
在所述金属层远离所述基板的一侧涂覆光刻胶，形成包覆所述第一掩膜结构的第二光刻胶层；
对所述第二光刻胶层进行掩膜、曝光及显影，形成所述第二掩膜结构。
4.根据权利要求2所述的氧化物薄膜晶体管的制作方法，其特征在于，所述材料层为氧化铟锡膜层或氧化铟锌膜层。
5.一种显示装置，其特征在于，包括阵列基板，所述阵列基板包括如权利要求1-4任一项所述的氧化物薄膜晶体管的制作方法所制作的氧化物薄膜晶体管。
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JP6227396B2 (ja) * 2013-12-20 2017-11-08 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
CN104218041B (zh) * 2014-08-15 2017-12-08 京东方科技集团股份有限公司 阵列基板及制备方法和显示装置
KR20180010655A (ko) * 2016-07-22 2018-01-31 (주)아이씨티컴퍼니 박막트랜지스터를 이용한 평판표시장치 제조방법
KR20180071452A (ko) * 2016-12-19 2018-06-28 삼성디스플레이 주식회사 트랜지스터 표시판 및 그 제조 방법
CN109494257B (zh) * 2018-10-26 2021-01-01 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示装置

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