KR20170077245A - 박막 트랜지스터 기판의 제작 방법 및 제조 기기 - Google Patents

박막 트랜지스터 기판의 제작 방법 및 제조 기기 Download PDF

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쇼우원 리위
원후이 리
룽치앙 스
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쯔위앤 저엉
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센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

박막 트랜지스터 기판의 제작 방법 및 제조 기기에 있어서, 상기 방법은, 박막 트랜지스터의 그리드(31a, 31b) 및 그리드 절연층(32)을 형성한 후, 반도체층(33)과 제1 보호층(34)을 순차적으로 침적시키고, 제1 보호층(34)을 패턴화한 후, 패턴화한 후의 제1 보호층(34)을 포토마스크로 이용하여 반도체층(33)을 패턴화하여, 박막 트랜지스터의 반도체 채널을 형성한다. 상기 방식을 통해, 포토마스크 수량을 감소시킬 수 있고, 원가를 감소시키는 것에 유리하다.

Description

박막 트랜지스터 기판의 제작 방법 및 제조 기기{MANUFACTURING METHOD AND DEVICE FOR THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 디스플레이 기술 분야에 관한 것으로서, 특히는 박막 트랜지스터 기판의 제작 방법 및 제조 기기에 관한 것이다.
현재, 스크린은 주요하게 LCD(Liquid Crystal Display, 액정 디스플레이)액정 스크린 및 OLED(Organic Light Emitting Display, 유기 발광 디스플레이) 스크린으로 구분되고, 두가지 구별점은 LCD 액정 스크린은 백라이트로 조사해야만 디스플레이되는데, OLED는 자기 발광이다. LCD 액정 스크린과 비교하면, OLED 스크린은 시각이 넓고, 응답이 신속하며, 더욱 슬림하고, 더욱 절전하는 등 장점을 구비하며, LCD 디스플레이 기술이 탄생한 후의 차세대 디스플레이 기술의 트렌드이다.
LCD 액정 스크린도 OLED 스크린도 모두 통상적으로 TFT(Thin Film Transistor, 박막 트랜지스터)를 사용하여 구동하는데, 산화물 반도체 TFT는 비교적 높은 이동도를 구비하고, 아울러 비결정질 구조는 이로 하여금 현재 a-Si 제조 공정의 호환성이 높도록 하기에, 큰 사이즈의 디스플레이 패널에서 광범하게 응용된다. 현재, 산화물 반도체 TFT는 흔히 사용하는 구조는 에칭 차단(ESL) 구조이다. 에칭 차단 구조는 제작이 간단하고 원자재가 안정성이 비교적 높은 장점을 구비하지만, 제조 과정에서 비교적 많은 포토마스크 갯수를 요구하고 제작 과정이 복잡하다.
OLED 스크린을 예로 들면, 도 1에 도시된 바와 같이, 에칭 차단 구조의 산화물 반도체 TFT를 제작하는 과정에서, 단계S101에 있어서, 기판(10)에 제1 금속층(11)이 침적되고, 제1 라인 포토마스크는 제1 금속층(11)을 패턴화하여, 박막 트랜지스터의 그리드를 형성한다. 단계S102에 있어서, 그리드에 절연층(12)이 침적되고, 제2 라인 포토마스크를 이용하여 절연층(12)을 패턴화하여 박막 트랜지스터의 그리드 절연층을 형성한다. 단계S103에 있어서, 그리드 절연층에 반도체층(13)이 침적되고 제3 라인 포토마스크를 이용하여 반도체층(13)을 패턴화하여 박막 트랜지스터의 반도체 채널을 형성한다. 단계S104에 있어서, 반도체 채널에 제1 보호층(14)이 침적되고, 제4 라인 포토마스크를 사용하여 제1 보호층(14)을 패턴화한다. 단계S105에 있어서, 반도체 채널에 제2 금속층(15)이 침적되고, 제5 라인 포토마스크를 사용하여 제2 금속층(15)을 패턴화하여 소스 전극 및 드레인 전극을 형성한다. 이 밖에, 단계S106에 있어서, 별도로 라인 포토마스크으로 제2 보호층(16) 및 픽셀 전극층(17)을 형성해야 한다. 따라서, 박막 트랜지스터의 그리드, 그리드 절연층, 반도체층, 제1 보호층 및 소스 드레인 전극을 형성하는 과정에 있어서, 적어도 다섯 라인 포토마스크가 필요하며, 포토마스크의 갯수가 비교적 많고, 제작 과정이 복잡하며, 원가 감소에 불리하다.
본 발명이 해결하고자 하는 기술적 과제는 박막 트랜지스터 기판의 제작 방법 및 제조 기기를 제공하여, 포토마스크 수량을 감소시키고, 공정의 복잡성을 감소시키는 것이다.
상기 기술적 과제를 해결하기 위해, 본 발명에서 사용하는 하나의 기술적 해결수단은 하기와 같다. 박막 트랜지스터 기판의 제작 방법을 제공하는 바, 상기 박막 트랜지스터 기판은 OLED 디스플레이 패널을 위한 것이고, 기판에 제1 금속층과 절연층을 순차적으로 침적시키고 패턴화하여, 각각 박막 트랜지스터의 그리드와 그리드 절연층을 형성하는 단계; 상기 그리드 절연층에 순차적으로 반도체층과 제1 보호층이 침적되고, 상기 제1 보호층은 에칭 차단층이며, 그 재질은 질화 규소인 침적 단계; 상기 제1 보호층을 패턴화하여 부분적인 상기 제1 보호층을 제거하고, 적어도 상기 박막 트랜지스터의 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하며, 그 중, 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층이 커버되는 것에 있어서, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께는 기타 반도체층을 커버하는 제1 보호층의 두께보다 작은 보류 단계; 패턴화한 후의 상기 제1 보호층을 포토마스크로 이용하여 상기 반도체층을 패턴화하여, 상기 제1 보호층에 의해 커버되지 않은 반도체층을 제거하는 단계; 상기 커버된 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 에칭하여, 상기 커버되는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 제거하며, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 더욱 노출시키는 단계; 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하고, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하며, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하는 단계; 상기 반도체 채널에서 제2 금속층을 침적시키고 패턴화하여, 상기 박막 트랜지스터의 소스 전극과 드레인 전극을 형성하며, 상기 소스 전극과 상기 드레인 전극은 각각 상기 반도체 채널과 접촉하는 단계를 포함한다.
그 중, 상기 반도체층의 재료는 인듐갈륨아연 산화물이고; 상기 제1 보호층을 패턴화하는 상기 단계는, 상기 제1 보호층을 패턴화하여, 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하고, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 기타 반도체층을 커버하는 제1 보호층의 두께보다 작은 보류 단계; 상기 커버된 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 에칭하는 상기 단계는, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 제거하여, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 노출시키는 단계를 더 포함하고; 상기 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하는 단계는, 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 금속화하여, 상기 커패시터를 저장하는 제1 전극을 형성하는 단계를 더 포함한다.
여기서, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 동일하고, 상기 기타 반도체층을 커버하는 제1 보호층의 두께의 이 분의 일이다.
여기서, 상기 반도체 채널에서 제2 금속층을 침적시키고 패턴화하여, 상기 박막 트랜지스터의 소스 전극과 드레인 전극을 형성하는 단계 이후, 상기 소스 전극 및 드레인 전극이 형성되는 기판에 제2 보호층을 형성하는 단계; 상기 드레인 전극의 제2 보호층에 관통홀을 설치하는 단계; 상기 제2 보호층에 상기 커패시터를 저장하는 제2 전극으로서의 투명 전기 전도층을 형성하고, 상기 투명 전기 전도층이 상기 관통홀을 통해 상기 드레인 전극과 연결되도록 하는 단계를 포함한다.
상기 기술적 과제를 해결하기 위해, 본 발명에서 사용하는 다른 한 기술적 해결수단은 하기와 같다. 박막 트랜지스터 기판의 제작 방법을 제공하는 바, 기판에 제1 금속층과 절연층을 순차적으로 침적시키고 패턴화하여, 각각 박막 트랜지스터의 그리드와 그리드 절연층을 형성하는 단계; 상기 그리드 절연층에 순차적으로 반도체층과 제1 보호층이 침적되는 단계; 상기 제1 보호층을 패턴화하여 부분적인 상기 제1 보호층을 제거하고, 적어도 상기 박막 트랜지스터의 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하는 단계; 패턴화한 후의 상기 제1 보호층을 포토마스크로 이용하여 상기 반도체층을 패턴화하여, 상기 제1 보호층에 의해 커버되지 않은 반도체층을 제거하고, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하는 단계; 상기 반도체 채널에서 제2 금속층을 침적시키고 패턴화하여, 상기 박막 트랜지스터의 소스 전극과 드레인 전극을 형성하며, 상기 소스 전극과 상기 드레인 전극은 각각 상기 반도체 채널과 접촉하는 단계를 포함한다.
여기서, 상기 제1 보호층을 패턴화하는 상기 단계는, 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층이 커버되는 것에 있어서, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께는 기타 반도체층을 커버하는 제1 보호층의 두께보다 작고, 상기 패턴화한 후의 상기 제1 보호층을 포토마스크로 이용하여 상기 반도체층을 패턴화하여, 상기 제1 보호층에 의해 커버되지 않은 반도체층을 제거하는 단계 이후, 상기 커버된 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 에칭하여, 상기 커버되는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 제거하며, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 더욱 노출시키는 단계; 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하고, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하는 단계를 포함한다.
여기서, 상기 반도체층의 재료는 인듐갈륨아연 산화물이고; 상기 제1 보호층을 패턴화하는 상기 단계는, 상기 제1 보호층을 패턴화하여, 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하고, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 기타 반도체층을 커버하는 제1 보호층의 두께보다 작은 보류 단계를 포함하고; 상기 커버된 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 에칭하는 상기 단계는, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 제거하여, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 노출시키는 단계를 더 포함하며; 상기 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하는 단계는, 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 금속화하여, 상기 커패시터를 저장하는 제1 전극을 형성하는 단계를 더 포함한다.
여기서, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 동일하고, 상기 기타 반도체층을 커버하는 제1 보호층의 두께의 이 분의 일이다.
여기서, 상기 반도체 채널에서 제2 금속층을 침적시키고 패턴화하여, 상기 박막 트랜지스터의 소스 전극과 드레인 전극을 형성하는 단계 이후, 상기 소스 전극 및 드레인 전극이 형성되는 기판에 제2 보호층을 형성하는 단계; 상기 드레인 전극의 제2 보호층에 관통홀을 설치하는 단계; 상기 제2 보호층에 상기 커패시터를 저장하는 제2 전극으로서의 투명 전기 전도층을 형성하고, 상기 투명 전기 전도층이 상기 관통홀을 통해 상기 드레인 전극과 연결되도록 하는 단계를 포함한다.
상기 기술적 과제를 해결하기 위해, 본 발명에서 사용하는 다른 한 기술적 해결수단은 하기와 같다. 박막 트랜지스터 기판의 제조 기기를 제공하는 바, 코팅 수단; 상기 코팅 수단에서 기판에 제1 금속층을 코팅한 후 상기 제1 금속층을 패턴화하여, 박막 트랜지스터의 그리드를 형성하기 위한 제1 포토마스크; 상기 코팅 수단에서 상기 그리드에 절연층을 코팅한 후, 상기 절연층을 패턴화하여,상기 박막 트랜지스터의 그리드 절연층을 형성하기 위한 제2 포토마스크; 상기 코팅 수단에서 상기 그리드 절연층에 반도체층 및 제1 보호층을 순차적으로 코팅한 후, 상기 제1 보호층을 패턴화하여 부분적인 상기 제1 보호층을 제거하고, 적어도 상기 박막 트랜지스터의 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하며, 보류한 제1 보호층을 포토마스크로 이용하여 상기 반도체층을 패턴화하고, 상기 제1 보호층에 의해 커버되지 않은 반도체층을 제거하며, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하기 위한 제3 포토마스크; 상기 코팅 수단에서 상기 반도체 채널에 제2 금속층을 코팅한 후, 상기 제2 금속층을 패턴화하고, 상기 박막 트랜지스터의 소스 전극과 드레인 전극을 형성하며, 상기 소스 전극과 상기 드레인 전극은 각각 상기 반도체 채널과 접촉하기 위한 제4 포토마스크를 포함한다.
여기서, 상기 제3 포토마스크는 상기 제1 보호층을 패턴화하여, 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하기 위한 것이고, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께는 기타 반도체층을 커버하는 제1 보호층의 두께보다 작으며, 상기 제조 기기는, 상기 커버된 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 에칭하여, 상기 커버되는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 제거하며, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 더욱 노출시키기 위한 에칭 수단; 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하고, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하기 위한 금속화 수단을 더 포함한다.
여기서, 상기 반도체층의 재료는 인듐갈륨아연 산화물이고; 상기 제3 포토마스크는 상기 제1 보호층을 패턴화하기 위한 것이기도 하며, 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하고, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 기타 반도체층을 커버하는 제1 보호층의 두께보다 작으며; 상기 에칭 수단은 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 에칭하여, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 제거함으로써, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 노출시키기 위한 것이기도 하고; 상기 금속화 수단은 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 금속화하여, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 것이기도 하다.
여기서, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 동일하고, 상기 기타 반도체층을 커버하는 제1 보호층의 두께의 이 분의 일이다.
여기서, 상기 코팅 수단은 상기 소스 전극 및 드레인 전극이 형성되는 기판에 제2 보호층을 코팅하기 위한 것이기도 하고; 상기 제조 기기는 상기 제2 보호층을 패턴화하여, 상기 드레인 전극에서의 제2 보호층에 관통홀을 형성하기 위한 제5 포토마스크를 더 포함하며; 상기 코팅 수단은 상기 제2 보호층에 상기 커패시터를 저장하는 제2 전극으로서의 투명 전기 전도층을 코팅하고, 상기 투명 전기 전도층이 상기 관통홀을 통해 상기 드레인 전극과 연결되도록 하기 위한 것이기도 하다.
본 발명의 유익한 효과는 하기와 같다. 선행기술의 상황과 구별되는 점은, 본 발명의 박막 트랜지스터 기판의 제작 방법에 있어서, 박막 트랜지스터의 그리드 및 그리드 절연층을 형성한 후, 반도체층 및 제1 보호층이 순차적으로 침적되고, 제1 보호층을 패턴화한 후, 패턴화한 후의 제1 보호층을 포토마스크로 이용하여 반도체층을 패턴화하여, 박막 트랜지스터의 반도체 채널을 형성하기에, 이로써 별도의 반도체 채널 포토마스크로 반도체층을 노출시킬 필요가 없으며, 포토마스크 수량을 감소시킬 수 있고, 원가를 절감 시키는 것에 유리하며 아울러 정렬 오류 및 커패시터의 커플링을 감소시킬 수 있다.
도 1은 선행기술 중 박막 트랜지스터 기판의 제작 방법의 모식도이다.
도 2는 본 발명의 박막 트랜지스터 기판의 제작 방법에 따른 일 실시예의 흐름도이다.
도 3은 본 발명의 박막 트랜지스터 기판의 제작 방법에 따른 일 실시예의 단면도이다.
도 4는 본 발명의 박막 트랜지스터 기판의 제작 방법에 따른 다른 실시예의 단면도이다.
도 5는 본 발명의 박막 트랜지스터 기판의 제작 방법에 따른 또 다른 실시예의 단면도이다.
도 6은 본 발명의 박막 트랜지스터 기판의 제작 방법에 따른 또 다른 실시예의 단면도이다.
도 7은 본 발명의 박막 트랜지스터 기판의 제조 기기에 따른 일 실시예의 구조도이다.
도 8은 본 발명의 박막 트랜지스터 기판의 제조 기기에 따른 다른 실시예의 구조도이다.
도 9는 본 발명의 박막 트랜지스터 기판의 제조 기기에 따른 또 다른 실시예의 구조도이다.
이하, 도면 및 실시예를 결부하여 본 발명을 상세하게 설명하도록 한다.
도 2를 참조하면, 본 발명의 박막 트랜지스터 기판의 제작 방법에 따른 일 실시예에 있어서, 박막 트랜지스터 기판은 OLED 디스플레이 패널의 박막 트랜지스터 기판에 응용된다. OLED는 전류형 구동이기에, 각각의 픽셀은 두 개의 박막 트랜지스터로 구동해야 하고, 하나의 박막 트랜지스터는 스위치 작용을 일으켜, 온/오프의 제어를 진행하며, 다른 한 박막 트랜지스터는 픽셀 발광의 구동 전류의 제공자로서, OLED의 전류 세기를 제어한다. 따라서, 본 실시예에 있어서, 박막 트랜지스터 기판의 각각의 픽셀은 두 개의 박막 트랜지스터에 대응되고, 그 제작 과정은 하기의 단계를 포함한다.
단계S201: 기판에 제1 금속층과 절연층을 순차적으로 침적시키고 패턴화하여, 각각 박막 트랜지스터의 그리드와 그리드 절연층을 형성한다.
도 3을 결부하면, 도 3은 본 발명의 박막 트랜지스터 기판의 제작 방법에 따른 모식도이다. 도 3에 도시된 단계S301은, 상기 단계는 제1 라인 포토마스크의 제조 공정이고, 우선 기판(30)에 제1 금속층을 침적시키고, 그리드 패턴이 형성된 포토마스크를 이용하여 제1 금속층을 노출시켜, 두 개의 박막 트랜지스터의 그리드(31a, 31b)를 형성하며, 여기서 그리드(31a)는 온/오프를 위한 박막 트랜지스터(Q1)의 그리드이고, 그리드(31b)는 OLED 전류를 제어하기 위한 박막 트랜지스터(Q2)의 그리드이다. 제1 금속층은 구리 금속층일 수 있다.
단계S302는 제2 라인 포토마스크 제조 공정이고, 그리드(31a, 31b)에 절연층을 침적시키고, 그리드 절연층 패턴을 형성하는 것을 구비하는 포토마스크를 이용하여 절연층을 노출시켜, 박막 트랜지스터(Q1, Q2)의 그리드 절연층(32)을 형성하고, 그리드(31a) 상방의 그리드 절연층(32)에 관통홀(32a)을 형성한다. 그리드 절연층(32)은 그리드(31a, 31b)를 커버한다.
단계S202: 그리드 절연층에 반도체층과 제1 보호층이 순차적으로 침적된다.
도 3에 도시된 단계S303과 같이, 그리드 절연층(32)에 반도체층(33)과 제1 보호층(34)이 순차적으로 침적된다. 반도체층(33)은 그리드 절연층(32)을 커버하고, 제1 보호층(34)은 반도체층(33)을 커버한다. 여기서, 반도체층(33)은 박막 트랜지스터(Q1, Q2)의 활동층을 형성하기 위한 것인 바, 즉 반도체 채널이며, 제1 보호층(34)은 에칭 차단층(ES, Etch-Stopper)이고, 구체적으로는 질화 규소 재료층일 수 있으며, 당연히, 이산화규화 등 기타 재료층일 수도 있다.
단계S203: 제1 보호층을 패턴화하여 부분적인 제1 보호층을 제거하고, 적어도 박막 트랜지스터의 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류한다.
도 3에 도시된 단계S304에 대응되게, 상기 단계는 제3 라인 포토마스크 제조 공정이고, 본 단계에 있어서, 제3 라인 포토마스크를 이용하여 제1 보호층(34)을 노출시켜, 부분적인 제1 보호층(34)을 제거하며, 박막 트랜지스터(Q1, Q2)의 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층(34a, 34b)을 보류한다. 여기서, 박막 트랜지스터(Q1, Q2)의 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층(34a, 34b) 외에도, 기타 제1 보호층(34)을 모두 제거한다.
단계S204: 패턴화한 후의 제1 보호층을 포토마스크로 이용하여 반도체층을 패턴화하여, 제1 보호층에 의해 커버되지 않은 반도체층을 제거하고, 그리드 절연층에 박막 트랜지스터의 반도체 채널을 형성한다.
도 3에 도시된 단계S305에 대응되게, 상기 단계는 제4 라인 포토마스크 제조 공정에 해당되지만, 본 단계에 있어서, 별도의 포토마스크로 반도체층(33)을 노출시킬 필요가 없다. 단계S303에 있어서, 제1 보호층(34)을 노출시킨 후, 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층(34a, 34b)을 기판에 보류하고, 반도체층(33)은 반도체 채널을 형성하기 위한 것인 바, 즉 기판에 반도체 채널을 형성하기 위한 반도체층을 보류하기만 하면 된다. 따라서, 본 실시예에 있어서, 보류된 제1 보호층(34a, 34b)을 자기 정열 포토마스크로 이용하여 반도체층(33)을 노출시켜, 제1 보호층(34)에 의해 커버되지 않은 반도체층(33)을 제거하고, 제1 보호층(34a, 34b)에 의해 커버된 반도체층(33)을 보류함으로써, 각각 두 개의 박막 트랜지스터(Q1, Q2)의 반도체 채널(33a, 33b)을 형성한다. 제1 보호층(34a, 34b)은 에칭 차단층인 바, 예를 들어 질화 규소층일 수 있으며, 반도체 채널(33a, 33b)을 보호하는 작용을 형성하여, 반도체 채널(33a, 33b)의 부식과 요홈을 방지하는 것에 유리하고, 파괴 전압와 부재의 신빈성을 향상시킬 수 있다.
단계S205: 반도체 채널에 제2 금속층을 침적하고 패턴화하여, 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 드레인 전극은 각각 반도체 채널과 접촉한다.
도 3에 도시된 단계S306에 대응되게, 소스 전극 및 드레인 전극 패턴을 구비하는 포토마스크를 이용하여 제2 금속층을 노출시켜, 박막 트랜지스터(Q1)의 소스 전극(35b) 및 드레인 전극(35a)을 형성하고, 또한 박막 트랜지스터(Q2)의 소스 전극(35b' 및 35a')을 형성한다. 여기서, 소스 전극(35b) 및 드레인 전극(35a)은 서로 대응되는 박막 트랜지스터(Q1)의 반도체 채널(33a)과 접촉하고, 소스 전극(35b' 및 35a')은 서로 대응되는 박막 트랜지스터(Q2)의 반도체 채널(33b)과 접촉한다. 이 밖에, 온/오프 작용으로서의 박막 트랜지스터(Q2)의 드레인 전극(35a')은 관통홀(32a)을 통해 OLED의 박막 트랜지스터(Q1)를 제어하기 위한 그리드(31)와 연결된다. 반도체 채널(33a, 33b)의 작용을 통해 각각 두 개의 박막 트랜지스터의 소스 전극 및 드레인 전극의 전기적 연결과 전기적 절연을 실현할 수 있다.
선행기술에 있어서, 박막 트랜지스터를 형성하는 과정에 있어서, 우선 하나의 라인 포토마스크를 이용하여 반도체 채널을 형성하고, 다음 반도체 채널에 에칭 차단층을 침적시키고, 다른 하나의 라인 포토마스크를 이용하여 에칭 차단층을 노출시키며, 따라서 선행기술로 그리드, 그리드 절연층, 반도체 채널, 에칭 차단층, 소스/드레인 전극을 형성하는 과정에서 총 다섯 라인 포토마스크가 필요한데, 필요한 포토마스크 수량은 비교적 많다. 선행기술과 비교하면, 본 실시예에 있어서, 반도체 채널을 형성할 경우 패턴화한 후의 제1 보호층(34a, 34b)을 자기 정열 포토마스크로 이용하여 반도체층(33)을 노출시켜, 반도체 채널(33a, 33b)을 형성하기에, 이로써 단독의 포토마스크로 반도체층을 노출시킬 필요가 없어, 반도체층의 포토마스크를 감소시킬 수 있고, 따라서 포토마스크 수량을 감소시킬 수 있으며, 원가를 감소시키는 것에 유리하며, 아울러 포토마스크 정렬 오류 및 커패시터 커플링을 감소시킬 수도 있다.
상기 실시예에 있어서, 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')은 반도체 채널(33a, 33b)의 측면과 서로 접촉한다. 반도체 채널 및 소스/드레인 전극 사이의 접촉하는 신빈성을 향상시키기 위해, 본 발명의 박막 트랜지스터 기판의 제작 방법에 따른 다른 실시예에 있어서, half-tone mask(하프 톤 포토마스크) 기술을 사용하여 제1 보호층(34)을 패턴화하여, 소스/드레인 전극과 반도체 채널 사이의 접촉 면적을 증가시킨다. 도 4를 참조하면, 여기서, 동일한 단계은 상기 실시예를 참조하여 진행될 수 있으며, 여기서 일일이 서술하지 않는다. 본 실시예에 있어서, 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')을 반도체 채널(33a, 33b)에 근접한 제1 보호층(34a, 34b)의 상표면과 접촉시켜, 접촉 면적을 증가시킨다. 구체적으로는, 단계S404에 있어서, 하프 톤 포토마스크를 제3 라인 포토마스크로 이용하여 제1 보호층(34)을 노출시킴으로써, 보류된 반도체 채널을 형성하기 위한 반도체층(33)에 위치하는 제1 보호층(34a, 34b) 중, 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층의 두께는 기타 반도체층을 커버하는 제1 보호층의 두께보다 작다. 진일보로 말하자면, 제1 보호층(34)에 대해 노출시킬 경우, 보류된 반도체 채널을 형성하기 위한 반도체층(33)에 위치하는 제1 보호층(34a, 34b)에서, 중간 부분의 제1 보호층(34)은 전부 노출시키지 않고, 두계는 가장 두껍게 보류하며, 양단의 제1 보호층(34)은 일정한 정도로 노출시켜 부분적인 두께의 제1 보호층을 제거하여, 일정한 두께의 제1 보호층을 반도체층(33)에 보류시킨다. 여기서, 양단의 제1 보호층은 즉 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층이고, 이가 반도체층(33)에서의 위치는 즉 소스 전극 및 드레인 전극과 반도체 채널의 상표면과 접촉하는 위치이다.
이어서 단계S405 중 패턴화한 후의 제1 보호층(34a, 34b)을 포토마스크로 이용하여 반도체층(33)을 노출시켜, 제1 보호층(34a, 34b)에 의해 커버되지 않은 반도체층을 제거하고, 제1 보호층(34a, 34b)에 의해 커버된 반도체층을 보류하며, 보류된 반도체층은 즉 반도체 채널(33a, 34b)을 형성한다. 단계S406에 있어서, 반도체 채널을 형성하기 위한 반도체층(33)을 커버하는 제1 보호층(34a, 34b)을 에칭하여, 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층을 제거함으로써, 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 노출시킨다. 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층의 두께가 중간의 제1 보호층의 두께보다 얇기에, 따라서 반도체 채널(33a, 33b) 상의 제1 보호층(34a, 34b)을 에칭할 경우, 에칭 조건을 제어하는 것을 통해 양단 두께가 비교적 얇은 제1 보호층을 완전히 제거하고, 양단의 반도체 채널을 노출시키며, 중간 두께가 비교적 두꺼운 제1 보호층은 단지 일부분만 제거하고, 제거된 량과 두께가 비교적 얇은 제1 보호층의 량은 기본상 동일하기에, 따라서 중간의 제1 보호층은 여전히 반도체 채널(33a, 33b)에 남겨져 반도체 채널(33a, 33b)을 보호할 수 있다.
단계S407에 있어서, 반도체 채널(33a, 33b)에 제2 금속층을 침적시키고 패턴화하여, 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')을 형성한다. 여기서, 박막 트랜지스터(Q1)에서, 제1 보호층(34a)은 소스 전극(35b)과 드레인 전극(35a) 사이에 위치하고, 소스 전극(35b) 및 드레인 전극(35a)은 모두 반도체 채널(33a)에 근접하는 제1 보호층(34a)의 상표면과 접촉한다. 박막 트랜지스터(Q2)에서, 제1 보호층(34b)은 소스 전극(35b')과 드레인 전극(35a') 사이에 위치하고, 소스 전극(35b') 및 드레인 전극(35a')은 모두 반도체 채널(33b)에 근접하는 제1 보호층(34b)의 상표면과 접족하며, 이로써 접촉 면적을 증가시켜, 소자의 신빈성을 향상시키는 것에 유리하다.
본 발명의 박막 트랜지스터 기판의 제조 방법에 따른 실시예에 있어서, 반도체층은 비결정질 IGZO(인듐갈륨아연 산화물) 재료층이고, 이로써 캐리어 이동도를 증가시켜, 픽셀 전극의 충방전 속도를 대폭 향상시킬 수 있다. 물론, 기타 실시예에 있어서, 반도체층은 비결정질 규소(a-Si) 재료층일 수 있다.
비결정질 IGZO재료를 사용하여 반도체층을 형성할 경우, 산화물 반도체와 금속 재료가 접촉되는 곳에 장벽의 존재가 있기에, 소자의 전자 전송에 영향을 일으키기에, 따라서, 본 발명의 박막 트랜지스터 기판의 제조 방법에 따른 다른 실시예에 있어서, 도 5에 도시된 바는, 도 4에 도시된 실시예와 상이한 점은, 한 라인의 금속화 제조 공정이 증가된 것이며, 즉 도 5에 도시된 단계S507이다. 단계S506에 있어서, 제1 보호층(34a, 34b)을 에칭하여 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층을 제거한 후, 단계S507을 수행하고, 에칭한 후의 제1 보호층(34a, 34b)을 포토마스크로 이용하여 노출된 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하며, 반도체 채널(33a, 33b)을 형성한다. 노출된 반도체 채널을 금속화한 후, 제2 금속층을 침적시키고 패턴화하여 소스 전극 및 드레인 전극을 형성한다. 여기서, 소스 전극 및 드레인 전극은 금속화한 후의 반도체층과 접촉한다.
반도체층을 금속화하는 것을 통해, 반도체 채널과 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')이 접촉하는 곳의 저항을 감소시켜, 소자의 성능을 더욱 향상시킬 수 있다. 이 밖에, 본 실시예에 있어서, 에칭한 후의 제1 보호층(34a, 34b)을 자기 정열 포토마스크로 이용하여 반도체층을 금속화하고, 별도의 포토마스크로 금속화할 필요가 없으며, 단독으로 하나의 라인 포토마스크를 첨가하여 금속화하는 방안과 비교하면, 포토마스크 수량을 감소시킬 수 있어, 제조 원가를 감소시키는 것에 유리하다.
박막 트랜지스터의 제작 과정에 있어서, 통상적으로 저장 커패시터를 설치하여, 전위를 유지하여, 디스플레이 패널이 정상적으로 디스플레이할 수 있도록 한다. 선행기술에 있어서, 통상적으로는 금속 전극으로 절연층을 끼움 설치하여 제작하는데, 금속은 빛을 차단하는 재료이기에, 패널 개구비가 감소되는 것을 초래할 수 있다. 본 발명의 박막 트랜지스터 기판의 제작 방법에 따른 실시예에 있어서, 투명한 IGZO를 사용하여 반도체층 및 커패시터를 저장하는 하나의 전극을 형성하여, 개구비를 향상시킨다. 구체적으로는, 도 6을 참조하면, 여기서 단계S601은 그리드(31a, 31b)를 형성하고, 단계S602는 그리드 절연층(32)을 형성하며, 단계S603은 반도체층(33)과 제1 보호층(34)을 순차적으로 침적시킨다.
단계S604에 있어서, 제1 보호층(34)을 패턴화한다. 구체적으로는 하프 톤 포토마스크를 이용하여 제1 보호층(34)을 노출시켜, 부분적인 제1 보호층을 제거하고, 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류한 외에도, 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류한다. 여기서, 후속적인 제조 공정에서 완전히 제거해야 하는 반도체층을 커버하는 제1 보호층을 전부 노출시키는데, 후속적인 제조 공정에서 소스 전극 및 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층 및 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층은 부분정도로 노출시키며, 후속적인 제조 공정에서 반도체 채널의 보호를 형성하기 위한 반도체층을 커버하는 제1 보호층은 전부 노출되지 않는다. 상기의 반도체 채널의 보호를 형성하기 위한 반도체층은 즉 반도체 채널을 형성하기 위한 반도체층에 위치하고, 소스 전극 및 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층 이외의 기타 반도체층은 제외한다. 상기 노출을 거친 후, 전부 노출된 제1 보호층은 완전히 제거되어, 대응되는 반도체층을 노출시키고, 전부 노출되지 않은 제1 호보층은 원래의 두께를 보존하며, 부분 노출된 제1 보호층은 일부분 제거되고, 일정한 두께를 구비하는 제1 보호층을 보류하며, 상기 일정한 두께를 구비하는 제1 보호층의 두께는 전부 노출되지 않은 제1 보호층의 두께보다 작다.
따라서, 도 6에 도시된 단계S604와 같이, 노출된 후의 제1 보호층의 패턴은 반도체 채널을 형성하기 위한 반도체층(33)에 위치하는 제형 형태의 제1 보호층(34a, 34b), 및 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층(33)에 위치하는 제1 보호층(34c)을 포함한다. 제형 형태의 제1 보호층(34a, 34b)에서, 두께가 비교적 얇은 제1 보호층은 소스 전극 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층이다.
또한, 노출 조건을 더욱 훌륭하게 제어하기 위해, 본 실시예에 있어서, 부분 정도로 노출된 제1 보호층은 절반 노출되어, 절반 두께의 제1 보호층이 제거되어, 소스 전극 드레인 전극과 접촉하는 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 커버하는 제1 보호층의 두께를 전부 노출되지 않은 제1 보호층의 두께의 절반이고, 즉 상기 일정한 두께를 구비하는 제1 보호층의 두께는 원래 두께의 절반이다. 물론, 기타 실시예에 있어서, 소스 전극 드레인 전극과 접촉하는 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 커버하는 제1 보호층의 두께는 동일하지 않을 수 있으며, 두께도 원래 두께의 절반에 한정되지 않을 수 있고, 실제 수요에 따라 설정될 수 있으며, 전부 노출되지 않은 제1 보호층보다 얇은 두께만 만족하면 반도체층을 완전히 가리는 것을 확보하기만 하면 된다.
단계S605에 있어서, 노출된 후의 제1 보호층(34a, 34b, 34c)을 포토마스크로 하여 반도체층(33)을 노출시켜, 제1 보호층(34a, 34b, 34c)에 의해 커버되지 않은 반도체층을 제거하고, 제1 보호층(34a, 34b, 34c)에 의해 커버된 반도체층을 보류하여, 반도체 채널 및 커패시터를 저장하는 제1 전극을 형성한다.
단계S606에 있어서, 제1 보호층(34a, 34b, 34c)을 에칭하여, 소스 전극 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층(34a, 34b) 및 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 커버하는 제1 보호층(34c)을 제거하여, 소스 전극 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층과 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 노출시킨다. 반도체 채널의 보호를 형성하기 위한 반도체층을 형성하기 위한 제1 보호층(34a, 34b)을 커버하는 두께가 기타 제1 보호층의 두께보다 두껍기에, 따라서 에칭 조건을 제어하는 것을 통해, 기타 두께가 비교적 얇은 제1 보호층은 에칭된 후, 반도체 채널의 반도체층의 보호를 형성하기 위한 제1 보호층(34a, 34b)의 커버는 여전히 부분적으로는 반도체 채널에 보류되어, 반도체 채널을 보호한다.
단계S607에 있어서, 에칭한 후의 제1 보호층(34a, 34b)을 포토마스크로 하여, 노출된 반도체층을 금속화함으로써, 박막 트랜지스터(Q1)의 반도체 채널(33a), 박막 트랜지스터(Q2)의 반도체 채널(33b) 및 커패시터를 저장하는 제1 전극(33c)을 형성한다. 여기서, H 확산, 이온 주입 또는 Plasma처리 등 방식으로 반도체층을 금속화할 수 있다.
단계S608에 있어서, 반도체 채널(33a, 33b)에 제2 금속층을 침적시키고 패턴화하여, 박막 트랜지스터(Q1)의 소스 전극(35b) 및 드레인 전극(35a), 박막 트랜지스터(Q2)의 소스 전극(35b') 및 드레인 전극(35a')을 형성한다.
또한, 본 실시예에 있어서, 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')을 형성한 후, 단계S608에 있어서, 소스 전극(35b, 35b') 및 드레인 전극(35a, 35a')이 형성된 기판에 제2 보호층(36)이 형성되고, 포토마스크를 이용하여 제2 보호층(36)을 패턴화하여, 박막 트랜지스터(Q2)의 드레인 전극(35a)의 제2 보호층(36)에 관통홀(36a)이 형성된다. 여기서, 제2 보호층은 절연층 또는 패시베이션층이고, 이산화규화 재료를 사용하여 제조될 수 있다. 그 후, 제2 보호층(36)에 투명 전기 전도층(37)이 형성되고, 상기 투명 전기 전도층(37)은 픽셀 전극을 형성하기 위한 것으로서, 관통홀(36a)을 통해 박막 트랜지스터(Q2)의 드레인 전극(35a)과 연결된다. 이 밖에, 상기 투명 전기 전도층(37)은 커패시터를 저장하는 제2 전극으로서, 제1 전극(33c)과 제2 보호층(36)을 끼임 설치하여 저장 커패시터를 형성한다.
본 실시예를 통해, 패턴화한 후의 제1 보호층(34a, 34b, 34c)을 자기 정열 포토마스크로 이용하여 반도체층(33)을 노출시키고, 이로써 반도체층(33)이 노출시킨 포토마스크를 감소시킬 수 있으며, 아울러 정렬 오류 및 커패시터 커플링을 감소시킬 수 있고, 에칭한 후의 제1 보호층(34a, 34b)을 포토마스크로 이용하여 금속화하며, 한 라인의 금속화 포토마스크를 감소시켜, 원가를 감소시키는 것에 유리하다. 이 밖에, 소스/드레인 전극과 접촉하는 부분적인 반도체 채널을 금속화하는 것을 통해, 소스/드레인 전극 및 반도체 채널과 접촉하는 저항을 감소시킬 수 있고, 전자 전송을 제고하는 것에 유리하다. 또한, 저장 커패시터는 투명한 IGZO반도체층과 투명 전기 전도층을 사용하여 형성되고, 빛이 통과되지 않는 금속을 사용하여 형성된 저장 커패시터와 비교하면, 개구비를 향상시키는 것에 유리하다.
본 발명의 박막 트랜지스터 기판의 제조 방법에 따른 다른 실시예에 있어서, 박막 트랜지스터 기판은 액정 디스플레이 패널을 위한 어레이 기판일 수 있고, 이는 상기 OLED를 위한 박막 트랜지스터 기판의 실시예와 상이한 점은, 기판 중의 박막 트랜지스터의 갯수가 하나이고, 즉 온/오프 작용으로서의 박막 트랜지스터(Q1)이며, 이 때 픽셀 전극을 형성하기 위한 투명 전기 전도층과 박막 트랜지스터(Q1)의 드레인 전극은 연결되고, 구체적인 제작 과정은 상기 각 실시예와 유사하기에, 여기서 일일이 서술하지 않는다.
본 발명은 박막 트랜지스터 기판의 일 실시예를 더 제공하는 바, 상기 박막 트랜지스터 기판은 상기 임의의 실시예에 따른 상기의 박막 트랜지스터 기판의 제작 방법을 통해 형성된다. 여기서, 박막 트랜지스터 기판은 저장 커패시터를 포함하고, 상기 커패시터를 저장하는 제1 전극은 인듐갈륨아연 산화물을 이용하여 제조되며, 제2 전극은 픽셀 전극으로서의 투명 전기 전도층에 형성된다.
도 7을 참조하면, 본 발명의 박막 트랜지스터 기판의 제조 기기의 일 실시예에 있어서, 코팅 수단(70), 제1 포토마스크(71), 제2 포토마스크(72), 제3 포토마스크(73) 및 제4 포토마스크(74)를 포함한다. 여기서, 코팅 수단(70)은 제1 금속층, 절연층, 반도체층, 제1 보호층 및 제2 금속층을 코팅하기 위한 것이다. 제1 포토마스크(71)는 코팅 수단(70)에서 기판에 제1 금속층을 코팅한 후 제1 금속층을 패턴화하여, 박막 트랜지스터의 그리드를 형성하기 위한 것이다. 제2 포토마스크(72)는 코팅 수단에서 그리드에 절연층을 코팅한 후, 절연층을 패턴화하여, 박막 트랜지스터의 그리드 절연층을 형성하기 위한 것이다. 제3 포토마스크(73)는 코팅 수단에서 그리드 절연층에 반도체층과 제1 보호층을 순차적으로 코팅한 후, 제1 보호층을 패턴화하여 부분적인 제1 보호층을 제거하고, 적어도 박막 트랜지스터의 반도체 채널을 형성하기 위한 반도체층의 제1 보호층을 보류하며, 보류된 제1 보호층은 포토마스크로 반도체층을 패턴화하여, 제1 보호층에 의해 커버되지 않은 반도체층을 제거하고, 그리드 절연층에 박막 트랜지스터의 반도체 채널을 형성하기 위한 것이다. 여기서, 제1 보호층은 에칭 차단층(ES)이다. 제4 포토마스크(74)는 코팅 수단에서 반도체 채널에 제2 금속층을 코팅한 후, 제2 금속층을 패턴화하여, 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하기 위한 것으로서, 소스 전극 및 드레인 전극은 각각 반도체 채널과 접촉한다.
상기 방식을 통해, 그리드, 그리드 절연층, 반도체 채널, 제1 보호층 및 소스 전극 드레인 전극을 형성하는 과정에 있어서, 기존의 5개 라인을 필요로 하는 포토마스크와 비교하면, 본 실시예에 있어서, 패턴화한 후의 제1 보호층은 자기 정열 포토마스크로 이용하여 반도체층을 패턴화하는 것을 통해, 이로써 단지 4개 라인의 포토마스크로만 상기 과정을 완성할 수 있고, 포토마스크 수량을 감소시킬 수 있으며, 아울러 정렬 오류 및 커패시터 커플링을 감소시킬 수 있다.
본 발명의 박막 트랜지스터 기판의 제조 기기의 다른 실시예에 있어서, 도 8에 도시된 바와 같이, 상기 실시예와의 주요 상이한 점은, 제조 기기가 에칭 수단(85) 및 금속화 수단(86)을 더 포함한다는 것이다. 제3 포토마스크(83)는 제1 보호층을 패턴화하기 위한 것이고, 보류된 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층에서, 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층의 두께는 기타 반도체층을 커버하는 제1 보호층의 두께보다 작다. 패턴화한 후의 제1 보호층을 이용하여 반도체층을 패턴화하여 제1 보호층에 의해 커버되지 않은 반도체층을 제거한 후, 에칭 수단(85)은 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층을 에칭하여, 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층을 제거하여, 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 노출시키기 위한 것이다. 금속화 수단(86)은 에칭한 후의 제1 보호층이 포토마스크를 이용하여 노출된 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하고, 그리드 절연층에 박막 트랜지스터의 반도체 채널을 형성하기 위한 것이다. 노출된 반도체층을 금속화한 후, 코팅 수단(80)은 형성된 반도체 채널에 제2 금속층을 코팅하고, 제4 포토마스크(84)는 제2 금속층을 패턴화하여 소스 전극 및 드레인 전극을 형성하기 위한 것이다. 여기서, 소스 전극 및 드레인 전극은 금속화한 후의 반도체층과 접촉한다. 반도체층을 금속화하는 것을 통해, 반도체 채널 소스 전극 및 드레인 전극과 접촉하는 곳의 저항을 감소시킬 수 있고, 전자 전송의 효율을 향상시키는 것에 유리하다.
본 발명의 박막 트랜지스터 기판의 제조 기기의 다른 실시예에 있어서, 박막 트랜지스터 기판에 저장 커패시터가 더 설치되고, 본 실시예에 있어서, 반도체층의 재료는 인듐갈륨아연 산화물이고, 반도체층을 이용하여 저장 커패시터를 형성하며, 이로써 개구비를 향상시킬 수 있다. 구체적으로는, 도 9를 참조하면, 상기 실시예와 상이한 점은, 제3 포토마스크(93)를 사용하여 제1 보호층을 패턴화할 경우, 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하는 외에도, 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류한다. 여기서, 후속적인 제조 공정에서 완전히 제거해야 하는 반도체층을 커버하는 제1 보호층을 전부 노출시키고, 후속적인 제조 공정에서 소스 전극 및 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층 및 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 부분 정도로 노출시키며, 후속적인 제조 공정에서 반도체 채널의 반도체층의 보호를 형성하기 위한 제1 보호층은 전부 노출되지 않도록 커버한다. 반도체 채널의 보호를 형성하기 위한 상기의 반도체층은 즉 반도체 채널을 형성하기 위한 반도체층에 위치하고, 소스 전극 및 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층 이외의 기타 반도체층은 제외한다. 상기 노출을 거친 후, 전부 노출된 제1 보호층은 완전히 제거되어, 대응되는 반도체층이 노출되도록 하며, 전부 노출되지 않은 제1 보호층은 원래의 두께를 보류하고, 부분 정도로 노출된 제1 보호층은 일부분 제거되며, 일정한 두께를 구비하는 제1 보호층을 보류하고, 상기 일정한 두께를 구비하는 제1 보호층의 두께는 전부 노출되지 않은 제1 보호층의 두께보다 얇다.
노출된 후의 제1 보호층의 패턴은 반도체 채널을 형성하기 위한 반도체층에 위치하는 제형 형태의 제1 보호층, 및 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 포함한다. 제형 형태의 제1 보호층에 있어서, 두께가 비교적 얇은 제1 보호층은 소스 전극 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 커버하는 제1 보호층이다.
또한, 노출 조건을 더욱 훌륭하게 제어하기 위해, 본 실시예에 있어서, 부분 정도로 노출된 제1 보호층은 절반 노출되고, 절반 두께의 제1 보호층이 제거되어, 소스 전극 드레인 전극과 접촉하는 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 커버하는 제1 보호층의 두께가 전부 노출되지 않은 제1 보호층의 두께의 절반이고, 즉 일정한 두께를 구비하는 상기 제1 보호층의 두께는 원래 두께의 절반이다. 물론, 기타 실시예에 있어서, 소스 전극 드레인 전극과 접촉하는 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 커버하는 제1 보호층의 두께는 동일하지 않을 수 있고, 그 두께도 원래 두께의 절반에 한정되지 않을 수 있으며, 실제 수요에 따라 설정할 수 있고, 전부 노출되지 않은 제1 보호층의 두께보다 얇은 것을 만족시키고 반도체층을 완전히 가리는 것을 확보하면 된다.
이 밖에, 노출 조건을 더욱 훌륭하게 제어하기 위해, 본 실시예에 있어서, 부분 정도로 노출된 제1 보호층은 절반 노출되고, 절반 두께의 제1 보호층이 제거되어, 소스 전극 드레인 전극과 접촉하는 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 커버하는 제1 보호층의 두께가 전부 노출되지 않은 제1 보호층의 두께의 절반이고, 즉 일정한 두께를 구비하는 상기 제1 보호층의 두께는 원래 두께의 절반이다. 물론, 기타 실시예에 있어서, 소스 전극 드레인 전극과 접촉하는 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 커버하는 제1 보호층의 두께는 동일하지 않을 수 있고, 그 두께도 원래 두께의 절반에 한정되지 않을 수 있으며, 실제 수요에 따라 설정할 수 있고, 전부 노출되지 않은 제1 보호층의 두께보다 얇은 것을 만족시키고 반도체층을 완전히 가리는 것을 확보하면 된다.
패턴화한 후의 제1 보호층을 이용하여 반도체층을 패턴화한 후, 에칭 수단(95)은 소스 전극 드레인 전극과 접촉하는 반도체층을 형성하기 위한 제1 보호층을 커버하고 커패시터를 저장하는 것을 형성하기 위한 제1 전극을 커버하는 반도체층을 에칭하여, 소스 전극 드레인 전극과 접촉하는 반도체층을 커버하는 제1 보호층과 커패시터를 저장하는 제1 전극을 커버하는 반도체층을 제거하여, 소스 전극 드레인 전극과 접촉하는 반도체층을 형성하고 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 노출시킨다. 금속화 수단(96)은 에칭한 후의 제1 보호층을 이용하여 포토마스크로 노출된 반도체층을 금속화함으로써, 박막 트랜지스터의 반도체 채널 및 커패시터를 저장하는 제1 전극을 형성하기 위한 것이다.
박막 트랜지스터의 반도체 채널 및 커패시터를 저장하는 제1 전극을 형성한 후, 코팅 수단(90)은 반도체 채널에 제2 금속층을 코팅하고, 제4 포토마스크(94)는 제2 금속층을 패턴화하여 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하기 위한 것이다.
이 밖에, 본 실시예에 있어서, 제조 기기(5)는 포토마스크(97)를 더 포함한다. 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성한 후, 코팅 수단(90)은 소스 전극 및 드레인 전극에 제2 보호층을 코팅하기 위한 것이고, 상기 제2 보호층은 절연층 또는 패시베이션층일 수 있으며, 이산화규화 재료를 사용하여 제조될 수 있다. 제5 포토마스크(97)는 제2 보호층을 패턴화하여, 박막 트랜지스터의 드레인 전극의 제2 보호층에서 관통홀을 형성하기 위한 것이다. 코팅 수단(90)은 제2 보호층에 커패시터를 저장하는 제2 전극으로서의 투명 전기 전도층을 코팅하고, 상기 투명 전기 전도층이 관통홀을 통해 드레인 전극과 연결되도록 하기 위한 것이다. 여기서, 상기 투명 전기 전도층은 아울러 픽셀 전극으로서 디스플레이를 실현할 수도 있다.
본 실시예에 있어서, 투명한 인듐갈륨아연 산화물과 투명 전기 전도층을 사용하여 제2 보호층을 끼임 설치하여 저장 커패시터를 형성하는 것은, 기존의 빛이 통과되지 않은 금속을 사용하여 커패시터를 저장하는 기술과 비교하면, 개구비를 향상시킬 수 있다. 아울러, 본 실시예는 패턴화한 후의 제1 보호층이 자기 정열 포토마스크로 이용하여 반도체층을 노출시켜, 반도체층의 포토마스크, 정렬 오류 및 커패시터 커플링을 감소시키며, 에칭한 후의 제1 보호층을 자기 정열 포토마스크로 이용하여 반도체층을 금속화하여, 금속화에 필요한 포토마스크를 감소시킬 수 있고, 또한 포토마스크 수량을 감소시킬 수 있다.
상기 내용은 단지 본 발명의 실시예로서, 본 발명의 특허범위를 한정하기 위한 것이 아니며, 본 발명의 명세서 및 도면 내용을 이용하여 진행된 동등한 구조 또는 동등한 과정 변환, 또는 직접적이거나 간접적으로 기타 관련 기술분야에서의 응용은 모두 본 발명의 특허청구범위에 포함된다.

Claims (14)

  1. 박막 트랜지스터 기판의 제작 방법에 있어서,
    상기 박막 트랜지스터 기판은 OLED 디스플레이 패널에 사용하기 위한 것이고,
    기판에 제1 금속층과 절연층을 순차적으로 침적시키고 패턴화하여, 각각 박막 트랜지스터의 그리드와 그리드 절연층을 형성하는 단계;
    상기 그리드 절연층에 순차적으로 반도체층과 제1 보호층이 침적되고, 상기 제1 보호층은 에칭 차단층이며, 그 재질은 질화 규소인 단계;
    상기 제1 보호층을 패턴화하여 부분적인 상기 제1 보호층을 제거하고, 적어도 상기 박막 트랜지스터의 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하며, 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층이 커버되는 것에 있어서, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께는 기타 반도체층을 커버하는 제1 보호층의 두께보다 작은 단계;
    패턴화한 후의 상기 제1 보호층을 포토마스크로 이용하여 상기 반도체층을 패턴화하여, 상기 제1 보호층에 의해 커버되지 않은 반도체층을 제거하는 단계;
    상기 커버된 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 에칭하여, 상기 커버되는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 제거하며, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 더욱 노출시키는 단계;
    에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하고, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하는 단계;
    상기 반도체 채널에서 제2 금속층을 침적시키고 패턴화하여, 상기 박막 트랜지스터의 소스 전극과 드레인 전극을 형성하며, 상기 소스 전극과 상기 드레인 전극은 각각 상기 반도체 채널과 접촉하는 단계; 를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제작 방법.
  2. 제 1항에 있어서,
    상기 반도체층의 재료는 인듐갈륨아연 산화물이고;
    상기 제1 보호층을 패턴화하는 단계는,
    상기 제1 보호층을 패턴화하여, 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하고, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 기타 반도체층을 커버하는 제1 보호층의 두께보다 작은 단계를 포함하며;
    상기 커버된 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 에칭하는 상기 단계는,
    상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 제거하여, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 노출시키는 단계를 더 포함하고;
    상기 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하는 단계는,
    에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 금속화하여, 상기 커패시터를 저장하는 제1 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제작 방법.
  3. 제 2항에 있어서,
    상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 동일하고, 상기 기타 반도체층을 커버하는 제1 보호층의 두께의 이 분의 일인 것을 특징으로 하는 박막 트랜지스터 기판의 제작 방법.
  4. 제 2항에 있어서,
    상기 반도체 채널에서 제2 금속층을 침적시키고 패턴화하여, 상기 박막 트랜지스터의 소스 전극과 드레인 전극을 형성하는 단계 이후,
    상기 소스 전극 및 드레인 전극이 형성되는 기판에 제2 보호층을 형성하는 단계;
    상기 드레인 전극의 제2 보호층에 관통홀을 설치하는 단계;
    상기 제2 보호층에 상기 커패시터를 저장하는 제2 전극으로서의 투명 전기 전도층을 형성하고, 상기 투명 전기 전도층이 상기 관통홀을 통해 상기 드레인 전극과 연결되도록 하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제작 방법.
  5. 기판에 제1 금속층과 절연층을 순차적으로 침적시키고 패턴화하여, 각각 박막 트랜지스터의 그리드와 그리드 절연층을 형성하는 단계;
    상기 그리드 절연층에 순차적으로 반도체층과 제1 보호층이 침적되는 단계;
    상기 제1 보호층을 패턴화하여 부분적인 상기 제1 보호층을 제거하고, 적어도 상기 박막 트랜지스터의 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하는 단계;
    패턴화한 후의 상기 제1 보호층을 포토마스크로 이용하여 상기 반도체층을 패턴화하여, 상기 제1 보호층에 의해 커버되지 않은 반도체층을 제거하고, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하는 단계;
    상기 반도체 채널에서 제2 금속층을 침적시키고 패턴화하여, 상기 박막 트랜지스터의 소스 전극과 드레인 전극을 형성하며, 상기 소스 전극과 상기 드레인 전극은 각각 상기 반도체 채널과 접촉하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제작 방법.
  6. 제 5항에 있어서,
    상기 제1 보호층을 패턴화하는 상기 단계는,
    상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층이 커버되는 것에 있어서, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께는 기타 반도체층을 커버하는 제1 보호층의 두께보다 작고,
    상기 패턴화한 후의 상기 제1 보호층을 포토마스크로 이용하여 상기 반도체층을 패턴화하여, 상기 제1 보호층에 의해 커버되지 않은 반도체층을 제거하는 단계 이후,
    상기 커버된 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 에칭하여, 상기 커버되는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 제거하며, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 더욱 노출시키는 단계;
    에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하고, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제작 방법.
  7. 제 6항에 있어서,
    상기 반도체층의 재료는 인듐갈륨아연 산화물이고;
    상기 제1 보호층을 패턴화하는 상기 단계는,
    상기 제1 보호층을 패턴화하여, 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하고, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 기타 반도체층을 커버하는 제1 보호층의 두께보다 작은 보류 단계를 포함하고;
    상기 커버된 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 에칭하는 상기 단계는,
    상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 제거하여, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 노출시키는 단계를 더 포함하며;
    상기 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하는 단계는,
    에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 금속화하여, 상기 커패시터를 저장하는 제1 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제작 방법.
  8. 제 7항에 있어서,
    상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 동일하고, 상기 기타 반도체층을 커버하는 제1 보호층의 두께의 이 분의 일인 것을 특징으로 하는 박막 트랜지스터 기판의 제작 방법.
  9. 제 7항에 있어서,
    상기 반도체 채널에서 제2 금속층을 침적시키고 패턴화하여, 상기 박막 트랜지스터의 소스 전극과 드레인 전극을 형성하는 단계 이후,
    상기 소스 전극 및 드레인 전극이 형성되는 기판에 제2 보호층을 형성하는 단계;
    상기 드레인 전극의 제2 보호층에 관통홀을 설치하는 단계;
    상기 제2 보호층에 상기 커패시터를 저장하는 제2 전극으로서의 투명 전기 전도층을 형성하고, 상기 투명 전기 전도층이 상기 관통홀을 통해 상기 드레인 전극과 연결되도록 하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제작 방법.
  10. 코팅 수단 ;
    상기 코팅 수단에서 기판에 제1 금속층을 코팅한 후 상기 제1 금속층을 패턴화하여, 박막 트랜지스터의 그리드를 형성하기 위한 제1 포토마스크;
    상기 코팅 수단에서 상기 그리드에 절연층을 코팅한 후, 상기 절연층을 패턴화하여, 상기 박막 트랜지스터의 그리드 절연층을 형성하기 위한 제2 포토마스크;
    상기 코팅 수단에서 상기 그리드 절연층에 반도체층 및 제1 보호층을 순차적으로 코팅한 후, 상기 제1 보호층을 패턴화하여 부분적인 상기 제1 보호층을 제거하고, 적어도 상기 박막 트랜지스터의 반도체 채널을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하며, 보류한 제1 보호층을 포토마스크로 이용하여 상기 반도체층을 패턴화하고, 상기 제1 보호층에 의해 커버되지 않은 반도체층을 제거하며, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하기 위한 제3 포토마스크;
    상기 코팅 수단에서 상기 반도체 채널에 제2 금속층을 코팅한 후, 상기 제2 금속층을 패턴화하고, 상기 박막 트랜지스터의 소스 전극과 드레인 전극을 형성하며, 상기 소스 전극과 상기 드레인 전극은 각각 상기 반도체 채널과 접촉하기 위한 제4 포토마스크를 포함하는 것을 특징으로 하는 어레이 기판의 제조 기기.
  11. 제 10항에 있어서,
    상기 제3 포토마스크는 상기 제1 보호층을 패턴화하여, 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하기 위한 것이고, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께는 기타 반도체층을 커버하는 제1 보호층의 두께보다 작으며,
    상기 제조 기기는,
    상기 커버된 상기 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 에칭하여, 상기 커버되는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 제거하며, 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 더욱 노출시키기 위한 에칭 수단;
    에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널을 형성하기 위한 반도체층을 금속화하고, 상기 그리드 절연층에 상기 박막 트랜지스터의 반도체 채널을 형성하기 위한 금속화 수단을 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 기기.
  12. 제 11항에 있어서,
    상기 반도체층의 재료는 인듐갈륨아연 산화물이고;
    상기 제3 포토마스크는 상기 제1 보호층을 패턴화하기 위한 것이기도 하며, 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 보류하고, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 기타 반도체층을 커버하는 제1 보호층의 두께보다 작으며;
    상기 에칭 수단은 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 에칭하여, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층을 제거함으로써, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 노출시키기 위한 것이기도 하고;
    상기 금속화 수단은 에칭한 후의 제1 보호층을 포토마스크로 이용하여 노출된 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층을 금속화하여, 상기 커패시터를 저장하는 제1 전극을 형성하기 위한 것이기도 한 것을 특징으로 하는 어레이 기판의 제조 기기.
  13. 제 12항에 있어서,
    상기 커패시터를 저장하는 제1 전극을 형성하기 위한 반도체층에 위치하는 제1 보호층의 두께는 상기 소스 전극, 드레인 전극과 접촉하는 반도체 채널의 반도체층을 형성하기 위한 제1 보호층을 커버하는 두께와 동일하고, 상기 기타 반도체층을 커버하는 제1 보호층의 두께의 이 분의 일인 것을 특징으로 하는 어레이 기판의 제조 기기.
  14. 제 12항에 있어서,
    상기 코팅 수단은 상기 소스 전극 및 드레인 전극이 형성되는 기판에 제2 보호층을 코팅하기 위한 것이기도 하고;
    상기 제조 기기는 상기 제2 보호층을 패턴화하여, 상기 드레인 전극에서의 제2 보호층에 관통홀을 형성하기 위한 제5 포토마스크를 더 포함하며;
    상기 코팅 수단은 상기 제2 보호층에 상기 커패시터를 저장하는 제2 전극으로서의 투명 전기 전도층을 코팅하고, 상기 투명 전기 전도층이 상기 관통홀을 통해 상기 드레인 전극과 연결되도록 하기 위한 것이기도 한 것을 특징으로 하는 어레이 기판의 제조 기기.

KR1020177015608A 2014-11-21 2014-11-28 박막 트랜지스터 기판의 제작 방법 및 제조 기기 KR20170077245A (ko)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810321A (zh) * 2015-04-30 2015-07-29 京东方科技集团股份有限公司 一种tft阵列基板及显示装置的制备方法
KR20170031620A (ko) * 2015-09-11 2017-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제작 방법
CN105742297B (zh) * 2016-04-13 2019-09-24 深圳市华星光电技术有限公司 薄膜晶体管阵列面板及其制作方法
CN106024907A (zh) * 2016-07-25 2016-10-12 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、显示基板及显示装置
CN107978615A (zh) * 2017-11-24 2018-05-01 成都捷翼电子科技有限公司 一种柔性有机薄膜晶体管基板的制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656497B1 (ko) * 2004-02-09 2006-12-11 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조방법
KR101133766B1 (ko) * 2005-03-29 2012-04-09 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
CN100583417C (zh) * 2007-11-08 2010-01-20 友达光电股份有限公司 互补式金属氧化物半导体薄膜晶体管的制造方法
JP5052370B2 (ja) * 2008-02-25 2012-10-17 パナソニック株式会社 薄膜トランジスタアレイ基板の製造方法及び閾値補正方法
TWI387109B (zh) * 2008-06-10 2013-02-21 Taiwan Tft Lcd Ass 薄膜電晶體的製造方法
KR101518318B1 (ko) * 2008-12-10 2015-05-07 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
WO2010109558A1 (ja) * 2009-03-24 2010-09-30 シャープ株式会社 Ｔｆｔ基板及びこれを用いた液晶表示装置
KR101597214B1 (ko) * 2010-01-14 2016-02-25 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101824537B1 (ko) * 2010-10-01 2018-03-15 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 디스플레이
TWI432865B (zh) * 2010-12-01 2014-04-01 Au Optronics Corp 畫素結構及其製作方法
TWI460864B (zh) * 2011-11-11 2014-11-11 Au Optronics Corp 薄膜電晶體及其製造方法
CN103178004B (zh) * 2011-12-22 2016-01-20 群康科技(深圳)有限公司 薄膜晶体管基板及其制作方法、显示器
TWI515910B (zh) * 2011-12-22 2016-01-01 群創光電股份有限公司 薄膜電晶體基板與其製作方法、顯示器
CN102709239B (zh) * 2012-04-20 2014-12-03 京东方科技集团股份有限公司 显示装置、阵列基板及其制造方法
CN102723279A (zh) * 2012-06-12 2012-10-10 华南理工大学 一种金属氧化物薄膜晶体管的制作方法
KR101971925B1 (ko) * 2012-09-19 2019-08-19 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
CN102881712B (zh) * 2012-09-28 2015-02-25 京东方科技集团股份有限公司 一种阵列基板及其制造方法、oled显示装置
KR101973164B1 (ko) * 2012-10-08 2019-08-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치
KR101942489B1 (ko) * 2012-10-17 2019-01-28 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 유기 발광 표시 장치
KR20140056565A (ko) * 2012-10-29 2014-05-12 삼성디스플레이 주식회사 유기 발광 표시 장치, 박막 트랜지스터 표시판 및 그 제조 방법
CN103715226A (zh) * 2013-12-12 2014-04-09 京东方科技集团股份有限公司 Oled阵列基板及其制备方法、显示面板及显示装置
CN103928343B (zh) * 2014-04-23 2017-06-20 深圳市华星光电技术有限公司 薄膜晶体管及有机发光二极管显示器制备方法
CN104022079A (zh) * 2014-06-19 2014-09-03 深圳市华星光电技术有限公司 薄膜晶体管基板的制造方法

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