JP6440228B2 - 薄膜トランジスタ基板の製造方法 - Google Patents

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Description

本発明は、ディスプレイの技術分野に関し、特に、薄膜トランジスタ基板の製造方法及び製造装置に関する。
現在表示装置は、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、液晶表示）液晶表示装置と、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ、有機発光表示）表示装置と、に大きく分けられ、２つの主な違いは、ＬＣＤ液晶表示装置は、バックライトによって照射されて初めて表示することができるのに対し、ＯＬＥＤは、自発光である点にある。ＬＣＤ液晶表示装置に比べて、ＯＬＥＤ表示装置は、視角が広い、反応が速い、軽くて薄い、省エネである等の長所を備え、ＬＣＤ表示技術に続く次世代の表示技術の主流になりつつある。
ＬＣＤ液晶表示装置であってもＯＬＥＤ表示装置であっても、通常ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，薄膜トランジスタ）を採用して駆動する。酸化物半導体ＴＦＴは、比較的高い移動率を備えると同時に、アモルファス構造であり、従来のａ−Ｓｉ製造プロセスの生産工程との適合性が高いため、寸法の大きい表示パネルにおいて広く応用されている。現在、酸化物半導体ＴＦＴに多く使用されている構造は、エッチング停止（ＥＳＬ）構造である。エッチング停止構造は、製造が容易、装置の安定性が比較的高いという長所を備えるが、製造過程において比較的多い数のフォトマスクが必要であるため、製造プロセスが複雑である。
ＯＬＥＤ表示装置を例とすると、図１に示すように、エッチング停止構造の酸化物半導体ＴＦＴを製造する過程における、手順Ｓ１０１において、基板１０上に第１金屬層１１を堆積させるとともに、第１フォトマスクによって第１金属層１１をパターン化することによって、薄膜トランジスタのゲート電極を形成させる。手順Ｓ１０２において、ゲート電極上に絶縁層１２を堆積させるとともに、第２フォトマスクによって絶縁層１２をパターン化することによって、薄膜トランジスタのゲート電極絶縁層を形成させる。手順Ｓ１０３において、ゲート電極絶縁層上に半導体層１３を堆積させるとともに、第３フォトマスクによって半導体層１３をパターン化することによって、薄膜トランジスタの半導体チャネルを形成させる。手順Ｓ１０４において、半導体チャネル上に第１保護層１４を堆積させるとともに、第４フォトマスクによって第１保護層１４をパターン化する。手順Ｓ１０５において、半導体チャネル上に第２金属層１５を堆積させるとともに、第５フォトマスクによって第２金属層１５をパターン化することによってソース電極とドレイン電極を形成させる。さらに、手順Ｓ１０６において、さらに第２保護層１６と画素電極層１７の形成にそれぞれフォトマスクが必要とされる。よって、薄膜トランジスタのゲート電極、ゲート電極絶縁層、半導体層、第１保護層、及びソース電極とドレイン電極を形成する過程において、少なくとも５つのフォトマスクが必要である。フォトマスクの数が比較的多く、製造プロセスが複雑であることはコストを下げる上で不利である。
本発明は、フォトマスクの数を減少させることができ、生産工程の複雑さを軽減する薄膜トランジスタ基板の製造方法及び製造装置を提供することを目的とする。
上述の問題を解決するため、本発明が採用する技術案は、薄膜トランジスタ基板の製造方法を提供し、前記薄膜トランジスタ基板は、ＯＬＥＤ表示パネルに使用される。
前記製造方法は、以下の手順からなる。
基板上に第１金属層と絶縁層を順番に堆積するとともにパターン化することによって、薄膜トランジスタのゲート電極とゲート電極絶縁層をそれぞれ形成させる。前記ゲート電極絶縁層上に半導体層と第１保護層を順番に堆積させ、前記第１保護層は、エッチング停止層であり、その材料は窒化シリコンである。前記第１保護層をパターン化することによって前記第１保護層の一部を除去するとともに、前記薄膜トランジスタの半導体チャネルを形成するのに用いられる半導体層上に位置する第１保護層を少なくとも残す。そのうち、前記半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層における、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するに用いられる半導体層を被覆する第１保護層の厚みは、その他の半導体層を被覆する第１保護層の厚みよりも小さくされる。フォトマスクであるパターン化された後の前記第１保護層を利用して、前記半導体層をパターン化することによって、前記第１保護層に被覆されていない半導体層を除去する。前記半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層にエッチングを行うことによって、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層を除去し、さらに前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を露出させる。フォトマスクであるエッチング後の第１保護層を利用して、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる露出された前記半導体層をメタライズし、さらに前記ゲート電極絶縁層上に前記薄膜トランジスタの半導体チャネルを形成させる。前記半導体チャネル上に第２金属層を堆積するとともにパターン化することによって、前記薄膜トランジスタのソース電極とドレイン電極を形成させ、前記ソース電極と前記ドレイン電極は、それぞれ前記半導体チャネルと接触する。
そのうち、前記半導体層の材料は、インジウム、ガリウム及び亜鉛を含む酸化物である。前記第１保護層をパターン化する前記手順は、以下からなる。前記第１保護層をパターン化することによって、保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層を残す。その上、保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層の厚みは、前記その他の半導体層を被覆する第１保護層の厚みよりも小さい。前記半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層にエッチングを行う前記手順は、さらに以下の手順からなる。保持容量の第１電極を形成するのに用いられる半導体層上に位置する前記第１保護層を除去することによって、保持容量の第１電極を形成するのに用いられる前記半導体層を露出させる。フォトマスクであるエッチング後の第１保護層を利用して、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる露出された前記半導体層をメタライズする前記手順は、以下の手順からなる。フォトマスクであるエッチング後の第１保護層を利用して、保持容量の第１電極を形成するのに用いられる露出された前記半導体層をメタライズすることによって、前記保持容量の第１電極を形成させる。
そのうち、前記保持容量の第１電極を形成するのに用いられる半導体層上に位置する前記第１保護層の厚みと、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層の厚みは同じであるとともに、その他の半導体層を被覆する第１保護層の厚みの２分の１である。
前記半導体チャネル上に第２金属層を堆積するとともにパターン化することによって、前記薄膜トランジスタのソース電極とドレイン電極を形成する前記手順の後、以下の手順からなる。前記ソース電極とドレイン電極が形成される基板上に第２保護層を形成させる。前記ドレイン電極上の第２保護層にビアホールを設ける。前記第２保護層上に前記保持容量の第２電極である透明導電層を形成させるとともに、前記透明導電層は、前記ビアホールによって前記ドレイン電極と接続される。
上述の問題を解決するため、本発明が採用する別の技術案は、薄膜トランジスタ基板の製造方法を提供する。前記製造方法は、以下の手順からなる。基板上に第１金属層と絶縁層を順番に堆積するとともにパターン化することによって、薄膜トランジスタのゲート電極とゲート電極絶縁層をそれぞれ形成させる。前記ゲート電極絶縁層上に、半導体層と第１保護層を順番に堆積させる。前記第１保護層をパターン化することによって前記第１保護層の一部を除去するとともに、前記薄膜トランジスタの半導体チャネルを形成するのに用いられる半導体層上に位置する第１保護層を少なくとも残す。フォトマスクであるパターン化された後の前記第１保護層を利用して、前記半導体層をパターン化することによって、前記第１保護層に被覆されていない半導体層を除去し、さらにさらに前記ゲート電極絶縁層上に前記薄膜トランジスタの半導体チャネルを形成させる。前記半導体チャネル上に第２金属層を堆積するとともにパターン化することによって、前記薄膜トランジスタのソース電極とドレイン電極を形成し、前記ソース電極と前記ドレイン電極は、それぞれ前記半導体チャネルと接触する。
そのうち、前記第１保護層をパターン化する前記手順は、以下の手順からなる。前記半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層における、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するに用いられる半導体層を被覆する第１保護層の厚みを、その他の半導体層を被覆する第１保護層の厚みよりも小さくする。フォトマスクであるパターン化された後の前記第１保護層を利用して、前記半導体層をパターン化することによって、前記第１保護層に被覆されていない半導体層を除去する手順の後、以下の手順を行う。前記半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層にエッチングを行うことによって、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層を除去し、さらに前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を露出させる。フォトマスクであるエッチング後の第１保護層を利用して、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる露出された前記半導体層をメタライズする。さらに、前記ゲート電極絶縁層上に前記薄膜トランジスタの半導体チャネルを形成させる。
そのうち、前記半導体層の材料は、インジウム、ガリウム及び亜鉛を含む酸化物である。前記第１保護層をパターン化する前記手順は、以下からなる。前記第１保護層をパターン化することによって、保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層を残すとともに、保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層の厚みは、前記その他の半導体層を被覆する第１保護層の厚みよりも小さい。前記半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層にエッチングを行う前記手順は、以下の手順を備える。保持容量の第１電極を形成するのに用いられる半導体層上に位置する前記第１保護層を除去することによって、保持容量の第１電極を形成するのに用いられる前記半導体層を露出させる。フォトマスクであるエッチング後の第１保護層を利用して、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる露出された前記半導体層をメタライズする手順は、さらに以下の手順を備える。フォトマスクであるエッチング後の第１保護層を利用して、保持容量の第１電極を形成するのに用いられる露出された前記半導体層をメタライズすることによって、前記保持容量の第１電極を形成させる。
そのうち、前記保持容量の第１電極を形成するのに用いられる半導体層上に位置する前記第１保護層の厚みと、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層の厚みは同じであるとともに、その他の半導体層を被覆する第１保護層の厚みの２分の１である。
前記半導体チャネル上に第２金属層を堆積するとともにパターン化することによって、前記薄膜トランジスタのソース電極とドレイン電極を形成する前記手順の後、以下の手順を行う。前記ソース電極とドレイン電極が形成される基板上に第２保護層を形成させる。前記ドレイン電極上の第２保護層にビアホールを設ける。前記第２保護層上に前記保持容量の第２電極である透明導電層を形成するとともに、前記透明導電層は、前記ビアホールによって前記ドレイン電極と接続される。
上述の問題を解決するため、本発明が採用するさらに別の技術案は、薄膜トランジスタ基板の製造装置を提供する。前記薄膜トランジスタ基板の製造装置は、塗布ユニットと、第１フォトマスクと、第２フォトマスクと、第３フォトマスクと、第４フォトマスクと、からなる。前記第１フォトマスクは、前記塗布ユニットが基板に第１金属層を塗布した後、前記第１金属層をパターン化することによって、薄膜トランジスタのゲート電極を形成するのに用いられる。前記第２フォトマスクは、前記塗布ユニットが前記ゲート電極に絶縁層を塗布した後、前記絶縁層をパターン化することによって、前記薄膜トランジスタのゲート電極絶縁層を形成するのに用いられる。前記第３フォトマスクは、前記塗布ユニットが前記ゲート電極絶縁層上に半導体層と第１保護層を順番に塗布した後、前記第１保護層をパターン化することによって前記第１保護層の一部を除去するとともに、前記薄膜トランジスタの半導体チャネルを形成するのに用いられる半導体層上に位置する第１保護層を少なくとも残すことによって、フォトマスクである残された第１保護層を利用して前記半導体層をパターン化し、前記第１保護層に被覆されていない半導体層を除去し、さらに前記ゲート電極絶縁層上に前記薄膜トランジスタの半導体チャネルを形成するのに用いられる。第４フォトマスクは、前記塗布ユニットが、前記半導体チャネルに第２金属層を塗布した後、前記第２金属層をパターン化することによって、前記薄膜トランジスタのソース電極とドレイン電極を形成するのに用いられ、前記ソース電極と前記ドレイン電極は、それぞれ前記半導体チャネルと接触する。
そのうち、前記第３フォトマスクは、前記第１保護層をパターン化することによって、前記半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層における、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するに用いられる半導体層を被覆する第１保護層の厚みを、その他の半導体層を被覆する第１保護層の厚みよりも小さくするのに用いられる。前記製造設備は、さらにエッチングシステムと、メタライズシステムと、からなる。前記エッチングシステムは、前記半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層にエッチングを行うことによって、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層を除去し、さらに前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を露出するのに用いられる。前記メタライズシステムは、フォトマスクであるエッチング後の第１保護層を利用して、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる露出された前記半導体層をメタライズし、前記ゲート電極絶縁層上に前記薄膜トランジスタの半導体チャネルを形成するのに用いられる。
そのうち、前記半導体層の材料は、インジウム、ガリウム及び亜鉛を含む酸化物である。前記第３フォトマスクは、さらに前記第１保護層をパターン化することによって、保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層を残すのに用いられ、保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層の厚みは、前記その他の半導体層を被覆する第１保護層の厚みよりも小さい。前記エッチングシステムは、さらに保持容量の第１電極を形成するのに用いられる半導体層上に位置する前記第１保護層にエッチングを行うことによって、保持容量の第１電極を形成するのに用いられる半導体層上に位置する前記第１保護層を除去し、さらに保持容量の第１電極を形成するのに用いられる前記半導体層を露出するのに用いられる。前記メタライズシステムは、さらにフォトマスクであるエッチング後の第１保護層を利用して、保持容量の第１電極を形成するのに用いられる露出された前記半導体層をメタライズすることによって、前記保持容量の第１電極を形成するのに用いられる。
そのうち、前記保持容量の第１電極を形成するのに用いられる半導体層上に位置する前記第１保護層の厚みと、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層の厚みは同じであるとともに、その他の半導体層を被覆する第１保護層の厚みの２分の１である。
そのうち、前記塗布ユニットは、さらに前記ソース電極とドレイン電極を形成する基板上に第２保護層を塗布するのに用いられる。前記製造設備は、さらに第５フォトマスクを備え、前記第２保護層をパターン化することによって、前記ドレイン電極上の第２保護層にビアホールを形成するのに用いられる。前記塗布ユニットは、さらに前記第２保護層上に前記保持容量の第２電極である透明導電層を塗布するのに用いられるとともに、前記透明導電層を前記ビアホールによって前記ドレイン電極と接続される。
従来技術との違いは、本發明の薄膜トランジスタ基板の製造方法において、薄膜トランジスタのゲート電極とゲート電極絶縁層を形成した後、半導体層と第１保護層を順番に堆積し、第１保護層をパターン化した後、フォトマスクであるパターン化された後の第１保護層を利用して半導体層をパターン化することによって、薄膜トランジスタの半導体チャネルを形成する点にある。これにより、別の半導体チャネルを増やしてフォトマスクにより半導体層を露出する必要がないため、フォトマスクの数を減少させることができ、コストを削減するのに有利であると同時に、誤整列と静電容量結合を減少させることができる。
現有技術における薄膜トランジスタ基板の製造方法を示した図である。 本発明の薄膜トランジスタ基板の製造方法における実施方法１の流れ図である。 本発明の薄膜トランジスタ基板の製造方法における実施方法の断面図である。 本発明の薄膜トランジスタ基板の製造方法における別の実施方法の断面図である。 本発明の薄膜トランジスタ基板の製造方法におけるさらに別の実施方法の断面図である。 本発明の薄膜トランジスタ基板の製造方法におけるさらに別の実施方法の断面図である。 本発明の薄膜トランジスタ基板の製作装置における実施方法の構造を示した図である。 本発明の薄膜トランジスタ基板の製作装置における別の実施方法の構造を示した図である。 本発明の薄膜トランジスタ基板の製作装置におけるさらに別の実施方法の構造を示した図である。
以下に図及び実施方法を組み合わせて、本発明について詳しく説明する。
図２を参照する。本発明における薄膜トランジスタ基板の製造方法の実施方法において、薄膜トランジスタ基板は、ＯＬＥＤ表示パネルに使用される薄膜トランジスタ基板である。ＯＬＥＤは、電流型駆動であるため、各画素には２つの薄膜トランジスタ驅動が必要とされ、１つの薄膜トランジスタは、オンオフ機能を備えることによって、オンオフを制御する。もう１つの薄膜トランジスタは、画素発光の驅動電流を提供することによって、ＯＬＥＤの電流の大きさを制御する。よって、本実施方法において、薄膜トランジスタ基板において各画素は２つの薄膜トランジスタに対応しており、その製造プロセスは、以下の手順からなる。
手順Ｓ２０１は、基板上に第１金属層と絶縁層を順番に堆積するとともにパターン化することによって、薄膜トランジスタのゲート電極とゲート電極絶縁層をそれぞれ形成させる。
図３を組み合わせる。図３は、本発明の薄膜トランジスタ基板の製造方法を示した図である。図３に示す手順Ｓ３０１は、第１フォトマスク製造プロセスである。前記手順は、基板３０上にまず第１金屬層を堆積するとともに、ゲート電極パターンが形成された第１フォトマスクを利用して、第１金属層を露光することによって、２つの薄膜トランジスタのゲート電極３１ａ、３１ｂをそれぞれ形成させる。そのうち、ゲート電極３１ａは、オンオフに用いられる薄膜トランジスタＱ１のゲート電極であり、ゲート電極３１ｂは、ＯＬＥＤの電流を制御するのに用いられる薄膜トランジスタＱ２のゲート電極である。第１金属層は、銅金属層であることができる。
手順Ｓ３０２は、第２フォトマスク製造プロセスであり、ゲート電極３１ａ、３１ｂ上に絶縁層を堆積するとともに、ゲート電極絶縁層パターンが形成されたフォトマスクを利用して絶縁層を露光させることによって、薄膜トランジスタＱ１、Ｑ２のゲート電極絶縁層３２を形成させ、さらにゲート電極３１ａ上方のゲート電極絶縁層３２上にビアホール３２ａを形成させる。ゲート電極絶縁層３２は、ゲート電極３１ａ、３１ｂを被覆する。
手順Ｓ２０２は、ゲート電極絶縁層上に半導体層と第１保護層を順番に堆積させる。
図３に示すように、手順Ｓ３０３は、ゲート電極絶縁層３２上に半導体層３３と第１保護層３４を順番に堆積させる。半導体層３３は、ゲート電極絶縁層３２を被覆し、第１保護層３４は、半導体層３３を被覆する。そのうち、半導体層３３は、薄膜トランジスタＱ１、Ｑ２の活性層である半導体チャネルを形成するのに用いられ、第１保護層３４は、エッチング停止層（ＥＳ、Ｅｔｃｈ−Ｓｔｏｐｐｅｒ）であり、具体的には、窒化シリコン材料層であることができる。当然のことながら、二酸化シリコン等のその他の材料層であることもできる。
手順Ｓ２０３は、第１保護層をパターン化することによって、第１保護層の一部を除去するとともに、少なくとも薄膜トランジスタの半導体チャネルを形成するのに用いられる半導体層上に位置する第１保護層を残しておく。
図３に対応する手順Ｓ３０４は、第３フォトマスク製造プロセスであり、本手順において、第３フォトマスクを利用して第１保護層３４を露光することによって、第１保護層３４の一部を除去する。さらに薄膜トランジスタＱ１、Ｑ２の半導体チャネルを形成するのに用いられる半導体層上に位置する第１保護層３４ａ、３４ｂを残しておく。そのうち、薄膜トランジスタＱ１、Ｑ２の半導体チャネルを形成するのに用いられる半導体層上に位置する第１保護層３４ａ、３４ｂ以外の、その他の第１保護層３４は、すべて除去される。
手順Ｓ２０４は、フォトマスクであるパターン化された後の第１保護層を利用して半導体層をパターン化することによって、第１保護層に被覆されていない半導体層を除去する。さらに、ゲート電極絶縁層上に薄膜トランジスタの半導体チャネルを形成させる。
図３に対応する手順Ｓ３０５は、第４フォトマスク製造プロセスに相当するが、本手順では、別のフォトマスクによって半導体層３３を露光する必要はない。手順Ｓ３０３において、第１保護層３４を露光した後、基板上に半導体チャネルを形成するのに用いられる半導体層上に位置する第１保護層３４ａ、３４ｂを残し、半導体層３３は、半導体チャネルを形成するのに用いられ、基板上に半導体チャネルを形成するのに用いられる半導体層を残すのみでよい。よって、本実施方法において、セルフアラインのフォトマスクである残した第１保護層３４ａ、３４ｂを利用して半導体層３３を露光することによって、第１保護層３４に被覆されていない半導体層３３を除去し、第１保護層３４ａ、３４ｂに被覆された半導体層３３を残すことで、２つの薄膜トランジスタＱ１、Ｑ２の半導体チャネル３３ａ、３３ｂがそれぞれ形成される。第１保護層３４ａ、３４ｂは、エッチング停止層であり、例えば窒化シリコン層であることができ、半導体チャネル３３ａ、３３ｂを保護する機能を備え、半導体チャネル３３ａ、３３ｂの腐食と陥凹を防ぐのに有利である上、破壊電圧と装置の信頼性を向上させることができる。
手順Ｓ２０５は、半導体チャネル上に第２金属層を堆積するとともに、パターン化することによって、薄膜トランジスタのソース電極とドレイン電極を形成する。ソース電極とドレイン電極は、それぞれ半導体チャネルと接触する。
図３に対応する手順Ｓ３０６は、ソース電極とドレイン電極のパターンを備えるフォトマスクを利用して第２金属層を露光させることによって、薄膜トランジスタＱ１のソース電極３５ｂとドレイン電極３５ａを形成させ、薄膜トランジスタＱ２のソース電極３５ｂ'と３５ａ'を形成させる。そのうち、ソース電極３５ｂとドレイン電極３５ａは、互いに対応する薄膜トランジスタＱ１の半導体チャネル３３ａと接触し、ソース電極３５ｂ'と３５ａ'は、互いに対応する薄膜トランジスタＱ２の半導体チャネル３３ｂと接触する。さらに、オンオフ機能を備えた薄膜トランジスタＱ２のドレイン電極３５ａ'は、ビアホール３２ａによってＯＬＥＤを制御するのに用いられる薄膜トランジスタＱ１のゲート電極３１と接続される。半導体チャネル３３ａ、３３ｂの機能によって２つの薄膜トランジスタのソース電極とドレイン電極がそれぞれ電気的に接続されるまたは電気的に絶縁されることが可能になる。
従来技術における、薄膜トランジスタを形成する過程では、まずフォトマスクを利用して半導体チャネルを形成し、それから半導体チャネル上にエッチング阻止層を堆積するとともに、別のフォトマスクを利用してエッチング阻止層を露光する。よって従来技術では、ゲート電極と、ゲート電極絶縁層と、半導体チャネルと、エッチング阻止層と、源ドレイン電極と、を形成するプロセスにおいて合計５つのフォトマスクが必要であり、必要とされるフォトマスクの数が比較的多い。従来技術に比べ、本実施方法では、半導体チャネルを形成する時、セルフアラインのフォトマスクであるパターン化された後の第１保護層３４ａ、３４ｂを利用して半導体層３３を露光することによって、半導体チャネル３３ａ、３３ｂを形成する。よって、単独のフォトマスクによって半導体層を露光する必要がなく、半導体層のフォトマスクを減らすことができることによって、フォトマスクの数を減らすことができるため、コストを削減するのに有利であると同時に、フォトマスクの誤整列と静電容量結合を減少させることができる。
上述の実施方法において、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'は、半導体チャネル３３ａ、３３ｂの側面と互いに接触する。半導体チャネルと源ドレイン電極間の接触の確実性を高めるため、本発明における薄膜トランジスタ基板の製造方法の別の実施方法では、ｈａｌｆ−ｔｏｎｅ ｍａｓｋ（ハーフトーンフォトマスク）技術を採用して第１保護層３４をパターン化することで、ソース電極ドレイン電極と半導体チャネル間の接触面積が大きくなる。図４を参照する。そのうち、上述の実施方法を参考にして同じプロセスを実行する。ここでは１つ１つ贅言することはしない。本実施方法において、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'を半導体チャネル３３ａ、３３ｂの第１保護層３４ａ、３４ｂに近い上表面と互いに接触させることによって、接触面積が大きくなる。具体的には、手順Ｓ４０４において、第３フォトマスクであるハーフトーンフォトマスクを採用して第１保護層３４を露光させ、半導体チャネルを形成するのに用いられる半導体層３３上に位置する残された第１保護層３４ａ、３４ｂにおいて、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'と接触された半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層の厚みは、その他の半導体層を被覆する第１保護層の厚みより小さい。さらに、第１保護層３４を露光する時、残す必要のある半導体チャネルを形成するのに用いられる半導体層３３上に位置する第１保護層３４ａ、３４ｂにおいて、中間部分の第１保護層３４は、すべて露光されない。厚みは、最も厚い状態にされ、両端の第１保護層３４は、一定の露光によって厚みの一部を除去された第１保護層であることによって、一定の厚みを備えた第１保護層は、半導体層３３上に残される。そのうち、両端の第１保護層は、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'と接触された半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層であり、その半導体層３３上の位置は、ソース電極とドレイン電極が、半導体チャネルの上表面と互いに接触する位置である。
続く手順Ｓ４０５において、フォトマスクであるパターン化された後の第１保護層３４ａ、３４ｂを利用して半導体層３３を露光させることによって、第１保護層３４ａ、３４ｂに被覆されていない半導体層を除去し、第１保護層３４ａ、３４ｂに被覆された半導体層を残す。残された半導体層は、半導体チャネル３３ａ、３４ｂを形成する。手順Ｓ４０６において、半導体チャネルを形成するのに用いられる半導体層３３を被覆する第１保護層３４ａ、３４ｂにエッチングを行うことによって、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'と、接触された半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層を除去する。さらにソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'と、接触された半導体チャネルを形成するのに用いられる半導体層を露光する。ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａと、'接触された半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層の厚みは、中間の第１保護層の厚みより小さいため、半導体チャネル３３ａ、３３ｂ上の第１保護層３４ａ、３４ｂにエッチングを行う時、エッチング条件を制御することによって、両端の厚みが比較的小さい第１保護層を完全に除去することができる。さらに両端の半導体チャネルを露出し、中間の厚みが比較的厚い第１保護層の一部のみが除去され、除去された量と厚みが比較的小さい第１保護層の量は、基本的に同じである。よって中間の第１保護層の一部が、半導体チャネル３３ａ、３３ｂ上に残されることによって、半導体チャネル３３ａ、３３ｂが保護される。
手順Ｓ４０７において、半導体チャネル３３ａ、３３ｂ上に第２金属層を堆積するとともにパターン化することによって、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'を形成させる。そのうち、薄膜トランジスタＱ１において、第１保護層３４ａは、ソース電極３５ｂとドレイン電極３５ａの間に位置し、ソース電極３５ｂとドレイン電極３５ａは、どちらも半導体チャネル３３ａの第１保護層３４ａに近い上表面と接触する。薄膜トランジスタＱ２において、第１保護層３４ｂは、ソース電極３５ｂ'とドレイン電極３５ａ'の間に位置し、ソース電極３５ｂ'とドレイン電極３５ａ'は、どちらも半導体チャネル３３ｂの第１保護層３４ｂに近い上表面と互いに接触する。これによって接触面積が大きくなり、装置の信頼性の向上に有利である。
本発明における薄膜トランジスタ基板の製造方法の実施方法において、半導体層は、ＩＧＺＯ系アモルファス酸化物（インジウム、ガリウム及び亜鉛を含む酸化物）材料層であるため、キャリア移動率が向上され、さらに画素電極の充放電率を大幅に向上させることができる。当然のことながら、その他の実施方法において、半導体層は、アモルファスシリコン（ａ−Ｓｉ）材料層であることもできる。
ＩＧＺＯ系アモルファス酸化物材料を使用して半導体層を形成する時、酸化物半導体と金屬材料の接触点に存在する障壁は、装置の電子送信に影響を及ぼす。よって、図５に示すように、本発明における薄膜トランジスタ基板の製造方法の別の実施方法において、図４に示す実施方法と異なる点は、図５に示す手順Ｓ５０７の、メタライズ製造プロセスを追加した点である。手順Ｓ５０６において、第１保護層３４ａ、３４ｂにエッチングを行うことによって、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'と、接触された半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層を除去した後、手順Ｓ５０７を実行する。フォトマスクであるエッチングされた後の第１保護層３４ａ、３４ｂを利用して、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'と接触する半導体チャネルを形成するのに用いられる露出された半導体層をメタライズし、さらに半導体チャネル３３ａ、３３ｂを形成させる。露出された半導体チャネルをメタライズした後、第２金属層を堆積するとともに、パターン化することによって、ソース電極とドレイン電極を形成させる。そのうち、ソース電極とドレイン電極と、メタライズされた後の半導体層は、接触する。
半導体層をメタライズすることによって、半導体チャネルと、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'の接触点の抵抗を小さくすることができ、これによりさらに装置の機能を向上させることができる。さらに、本実施方法において、セルフアラインのフォトマスクであるエッチングされた後の第１保護層３４ａ、３４ｂを利用して半導体層をメタライズするため、別にフォトマスクを増やしてメタライズする必要がなく、単独でフォトマスクを増やしてメタライズする方法に比べて、フォトマスクの数を減らすことができ、製造コストを削減するのに有利である。
薄膜トランジスタの製造過程において、通常保持容量を設置することで、電位が保持され、表示パネルが正常に表示されるようにする。従来技術では、通常、金属電極で絶縁層を挟むことによって製造されるが、金屬は光を通さない材料であるため、パネルの開口率が減少してしまう。本発明における薄膜トランジスタ基板の製作方法の実施方法では、透明のＩＧＺＯを採用して半導体層と保持容量の１つの電極を形成することで、開口率が向上される。具体的には、図６を参照する。そのうち手順Ｓ６０１は、ゲート電極３１ａ、３１ｂを形成させ、手順Ｓ６０２は、ゲート電極絶縁層３２を形成させ、手順Ｓ６０３は、半導体層３３と第１保護層３４を順番に堆積させる。
手順Ｓ６０４において、第１保護層３４をパターン化する。具体的にはハーフトーンフォトマスクを利用して第１保護層３４を露光させることによって、第１保護層の一部を除去し、半導体チャネルを形成するのに用いられるの半導体層上に位置する第１保護層を残す他、さらに保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層を残す。そのうち、続く製造プロセスにおいて完全に除去する必要のあるの半導体層を被覆する第１保護層は、全て露光され、続く製造プロセスにおいてソース電極とドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層、及び保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層は、部分的に露光され、続く製造プロセスにおいて保護半導体チャネルを形成するのに用いられる半導体層の第１保護層は、全く露光されない。前述の保護半導体チャネルを形成するのに用いられる半導体層は、半導体チャネルを形成するのに用いられる半導体層の中に位置し、ソース電極とドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層以外のその他の半導体層である。上述の露光の後、全て露光された第１保護層は、完全に除去されることによって、対応する半導体層が露出され、全く露光されていない第１保護層は、元の厚みを残し、部分的に露光された第１保護層は、一部除去され、一定の厚みを備える第１保護層は残される。前記一定の厚みを備える第１保護層の厚みは、全く露光されていない第１保護層の厚みよりも小さい。
よって、図６に示すように手順Ｓ６０４は、露光された後の第１保護層のパターンは、半導体チャネルを形成するのに用いられる半導体層３３上に位置する階段状の第１保護層３４ａ、３４ｂ、及び保持容量の第１電極を形成するのに用いられる半導体層３３上に位置する第１保護層３４ｃと、を備える。階段状の第１保護層３４ａ、３４ｂにおいて、厚みが比較的小さい第１保護層は、ソース電極ドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層である。
さらに、効果的に露光条件を制御するため、本実施方法では、部分的に露光された第１保護層は、ハーフ露光であり、半分の厚みの第１保護層を除去する。これによりソース電極ドレイン電極と接触する半導体層を形成するのに用いられる第１保護層を被覆する厚みと、保持容量の第１電極を形成するのに用いられる半導体層を被覆する第１保護層の厚みは、全く露光されない第１保護層の厚みの半分になり、一定の厚みを備えるべき第１保護層の厚みは、元々の厚みの半分になる。当然のことながら、その他の実施方法において、ソース電極ドレイン電極と接触する半導体層を形成するのに用いられる第１保護層を被覆する厚みと、保持容量の第１電極を形成するのに用いられる半導体層を被覆する第１保護層の厚みは、同じでなくてもよく、その厚みは元々の厚みの半分に限定されなくてもよい。実際の必要に基づいて設定することができ、全く露光されない第１保護層の厚みより小さく、半導体層を確実に完全にふさぐことができればよい。
手順Ｓ６０５において、フォトマスクである露光された後の第１保護層３４ａ、３４ｂ、３４ｃは、半導体層３３を露光させることによって、第１保護層３４ａ、３４ｂ、３４ｃに被覆されていない半導体層を除去するとともに、第１保護層３４ａ、３４ｂ、３４ｃに被覆された半導体層を残すことで、半導体チャネルと保持容量を形成する第１電極において用いられる。
手順Ｓ６０６において、第１保護層３４ａ、３４ｂ、３４ｃにエッチングを行い、ソース電極ドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層３４ａ、３４ｂと、保持容量の第１電極を形成するのに用いられる半導体層を被覆する第１保護層３４ｃを除去することによって、ソース電極ドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層と、保持容量の第１電極を形成するのに用いられる半導体層が露出される。保護半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層３４ａ、３４ｂの厚みは、その他の第１保護層の厚みより大きいため、エッチング條件を制御することによって、その他の厚みが比較的小さい第１保護層がエッチングされた後も、保護半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層３４ａ、３４ｂの一部は、半導体チャネル上に残され、半導体チャネルを保護する。
手順Ｓ６０７において、フォトマスクであるエッチングされた後の第１保護層３４ａ、３４ｂは、露出された半導体層をメタライズすることによって、薄膜トランジスタＱ１の半導体チャネル３３ａ、薄膜トランジスタＱ２の半導体チャネル３３ｂ、及び保持容量の第１電極３３ｃが形成される。そのうち、Ｈ拡散、イオン注入、またはＰｌａｓｍａプラズマ処理等の方法によって半導体層をメタライズすることができる。
手順Ｓ６０８において、半導体チャネル３３ａ、３３ｂ上に第２金属層を堆積するとともに、パターン化することによって、薄膜トランジスタＱ１のソース電極３５ｂとドレイン電極３５ａと、薄膜トランジスタＱ２のソース電極３５ｂ'とドレイン電極３５ａ'が形成される。
さらに、本実施方法において、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'が形成された後、在手順Ｓ６０８では、ソース電極３５ｂ、３５ｂ'とドレイン電極３５ａ、３５ａ'が形成された基板上に第２保護層３６が形成されるとともに、フォトマスクによって第２保護層３６をパターン化することで、薄膜トランジスタＱ２のドレイン電極３５ａ上の第２保護層３６にビアホール３６ａが形成される。そのうち、第２保護層は絶縁層またはパッシベーション層であり、二酸化シリコン材料を使用して製造することができる。その後、第２保護層３６上に透明導電層３７が形成され、透明導電層３７は、画素電極を形成するのに用いられ、ビアホール３６ａによって薄膜トランジスタＱ２のドレイン電極３５ａと接続される。さらに、透明導電層３７は、保持容量の第２電極であり、第１電極３３ｃと第２保護層３６を挟むことによって保持容量を形成する。
本実施方法によって、セルフアラインのフォトマスクであるパターン化された後の第１保護層３４ａ、３４ｂ、３４ｃにより半導体層３３を露光することで、半導体層３３を露光するフォトマスクを減らすことができると同時に、誤整列と静電容量結合を減少させることができる。その上、フォトマスクであるエッチングされた後の第１保護層３４ａ、３４ｂがメタライズすることによって、メタライズされたフォトマスクをさらに１つ減らすことができ、コストを削減するのに有利である。さらに、ソースドレイン電極と接触する部分によって半導体チャネルがメタライズすることによって、ソースドレイン電極と半導体チャネルの接触点の抵抗を小さくすることができ、電子送信を向上させるのに有利である。その上、保持容量は、透明のＩＧＺＯ半導体層と透明導電層を使用して形成されており、不透光の金屬を採用して形成された保持容量に比べて、開口率を向上させるのに有利である。
本発明における薄膜トランジスタ基板の製造方法の別の実施方法において、薄膜トランジスタ基板は、液晶表示パネルに用いられるアレイ基板であることもでき、上述のＯＬＥＤに用いられる薄膜トランジスタ基板の実施方法と異なる点は、基板における薄膜トランジスタの数が、オンオフ機能を備える薄膜トランジスタＱ１の１つである点にある。この時画素電極を形成するのに用いられる透明導電層と薄膜トランジスタＱ１のドレイン電極は接続される。具体的な製造プロセスは、上述の各実施方法と類似しているため、ここで１つ１つ贅言することはしない。
本発明は、さらに薄膜トランジスタ基板の実施方法を提供する。前記薄膜トランジスタ基板は、上述の実施方法のうちの任意の１つが述べる薄膜トランジスタ基板の製造方法によって製造される。そのうち、薄膜トランジスタ基板は保持容量を備え、前記保持容量の第１電極は、インジウム、ガリウム及び亜鉛を含む酸化物によって製造され、第２電極は、画素電極である透明導電層によって形成される。
図７を参照する。本発明における薄膜トランジスタ基板の製造装置は実施方法において、塗布ユニット７０と、第１フォトマスク７１と、第２フォトマスク７２と、第３フォトマスク７３と、第４フォトマスク７４と、からなる。そのうち、塗布ユニット７０は、第１金属層、絶縁層、半導体層、第１保護層、第２金属層を塗布するのに用いられる。第１フォトマスク７１は、塗布ユニット７０が基板に第１金属層を塗布した後、第１金属層をパターン化することによって、薄膜トランジスタのゲート電極を形成するのに用いられる。第２フォトマスク７２は、塗布ユニットがゲート電極に絶縁層を塗布した後、絶縁層をパターン化することによって、薄膜トランジスタのゲート電極絶縁層を形成するのに用いられる。
第３フォトマスク７３は、塗布ユニットがゲート電極絶縁層に半導体層と第１保護層を順番に塗布した後、第１保護層をパターン化することによって第１保護層の一部を除去するとともに、少なくとも薄膜トランジスタの半導体チャネルを形成するのに用いられる半導体層上に位置する第１保護層を残すことで、フォトマスクである残された第１保護層を利用して半導体層をパターン化し、第１保護層に被覆されていない半導体層を除去し、さらにゲート電極絶縁層上に薄膜トランジスタの半導体チャネルを形成するのに用いられる。第４フォトマスク７４は、塗布ユニットが、半導体チャネルに第２金属層を塗布した後、第２金属層をパターン化することによって、薄膜トランジスタのソース電極とドレイン電極を形成するのに用いられ、ソース電極とドレイン電極は、それぞれ半導体チャネルと接触する。
上述の方法によって、ゲート電極と、ゲート電極絶縁層と、半導体チャネルと、第１保護層と、ソース電極ドレイン電極が形成されるプロセスにおいて、５つのフォトマスクが必要とされる従来の方法に比べて、本実施方法では、セルフアラインのフォトマスクであるパターン化された後の第１保護層が半導体層をパターン化することで、４つのフォトマスクのみで上述のプロセスを完成させることができ、、フォトマスクの数を減少させることができると同時に、誤整列と静電容量結合を減少させることができる。
図８に示すように、本発明における薄膜トランジスタ基板の製造装置の別の実施方法において、上述の実施方法との主な違いは、製造装置が、さらにエッチングシステム８５と、メタライズシステム８６と、からなる点にある。第３フォトマスク８３は、第１保護層をパターン化するのに用いられるとともに、半導体チャネルを形成するのに用いられる半導体層上に位置する残された第１保護層において、ソース電極ドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層の厚みを、その他の半導体層を被覆する第１保護層の厚みよりも小さくする。パターン化された後の第１保護層は、半導体層をパターン化することによって第１保護層に被覆されていない半導体層を除去した後、エッチングシステム８５は、半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層にエッチングを行うことによって、ソース電極ドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層を除去し、さらにソース電極ドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を露出するのに用いられる。メタライズシステム８６は、フォトマスクであるエッチングされた後の第１保護層を利用して、露出されたソース電極ドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層をメタライズし、さらにゲート電極絶縁層上に薄膜トランジスタの半導体チャネルを形成するのに用いられる。露出された半導体層をメタライズした後、塗布ユニット８０は、形成した半導体チャネルに第２金属層を塗布し、第４フォトマスク８４は、第２金属層をパターン化するのに用いられることによって、ソース電極とドレイン電極が形成される。そのうち、ソース電極とドレイン電極與は、メタライズされた後の半体層と接触する。半導体層をメタライズすることによって、半導体チャネルと、ソース電極とドレイン電極の接触点の抵抗を小さくすることができ、伝送効率を向上させるのに有利である。
本発明における薄膜トランジスタ基板の製造装置のさらに別の実施方法では、薄膜トランジスタ基板上にさらに保持容量を形成する。本実施方法において、半導体層の材料は、インジウム、ガリウム及び亜鉛を含む酸化物であり、半導体層を利用して保持容量を形成することによって、開口率を向上させることができる。具体的には、図９を参照する。上述の実施方法と異なるのは、第３フォトマスク９３を利用して第１保護層をパターン化する時、半導体チャネルを形成するのに用いられる半導体層上に位置する第１保護層を残す他、さらに保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層を残す点である。そのうち、後に続く製造プロセスにおいて完全に除去される必要のある半導体層を被覆する第１保護層は全て露光され、後に続く製造プロセスにおいてソース電極とドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層及び保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層は、部分的に露光され、後に続く製造プロセスにおいて保護半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層は、全く露光されない。保護半導体チャネルを形成するのに用いられる前記半導体層は、半導体チャネルを形成するのに用いられる半導体層の中に位置し、ソース電極とドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層以外のその他の半導体層である。上述の通り露光された後、全て露光された第１保護層は、完全に除去されることによって、対応する半導体層が露出され、全く露光されていない第１保護層は、元の厚みを残し、部分的に露光された第１保護層は、一部除去され、一定厚みを備える第１保護層は残される。前記一定厚みを備える第１保護層の厚みは、全く露光されていない第１保護層の厚みよりも小さい。
露光された後の第１保護層のパターンは、半導体チャネルを形成するのに用いられる半導体層上に位置する階段状の第１保護層と、保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層と、を備える。階段状の第１保護層において、厚みが比較的小さい第１保護層は、ソース電極ドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層である。
さらに、効果的に露光条件を制御するため、本実施方法では、部分的に露光された第１保護層は、ハーフ露光であり、半分の厚みの第１保護層を除去することによって、ソース電極ドレイン電極と接触する半導体層を形成するのに用いられる第１保護層を被覆する厚みと、保持容量の第１電極を形成するのに用いられる半導体層を被覆する第１保護層の厚みは、全く露光されない第１保護層の厚みの半分になり、一定の厚みを備えるべき第１保護層の厚みは、元の厚みの半分になる。当然のことながら、その他の実施方法において、ソース電極ドレイン電極と接触する半導体層を形成するのに用いられる第１保護層を被覆する厚みと、保持容量の第１電極を形成するのに用いられる半導体層を被覆する第１保護層の厚みは、同じでなくてもよく、その厚みは元々の厚みの半分に限定されなくてもよい。実際の必要に基づいて設定することができ、全く露光されない第１保護層の厚みより小さく、半導体層を確実に完全にふさぐことができればよい。
さらに、効果的に露光条件を制御するため、本実施方法では、部分的に露光された第１保護層は、ハーフ露光であり、半分の厚みの第１保護層を除去することによって、ソース電極ドレイン電極と接触する半導体層を形成するのに用いられる第１保護層を被覆する厚みと、保持容量の第１電極を形成するのに用いられる半導体層を被覆する第１保護層の厚みは、全く露光されない第１保護層の厚みの半分になり、一定の厚みを備えるべき第１保護層の厚みは、元の厚みの半分になる。当然のことながら、その他の実施方法において、ソース電極ドレイン電極と接触する半導体層を形成するのに用いられる第１保護層を被覆する厚みと、保持容量の第１電極を形成するのに用いられる半導体層を被覆する第１保護層の厚みは、同じでなくてもよく、その厚みは元々の厚みの半分に限定されなくてもよい。実際の必要に基づいて設定することができ、全く露光されない第１保護層の厚みより小さく、半導体層を確実に完全にふさぐことができればよい。
パターン化された後の第１保護層を利用して半導体層をパターン化した後、エッチングシステム９５は、ソース電極ドレイン電極と接触する半導体層を形成するのに用いられる第１保護層を被覆し、保持容量を形成するのに用いられる第１電極を被覆する半導体層にエッチングを行うのに用いられることによって、ソース電極ドレイン電極と接触する半導体層を形成するのに用いられる第１保護層を被覆し、保持容量を形成するのに用いられる第１電極を被覆する半導体層を除去し、さらにソース電極ドレイン電極と接触する半導体層を形成するのに用いられ、保持容量を形成するのに用いられる第１電極の半導体層を露出する。メタライズシステム９６は、フォトマスクであるエッチングされた後の第１保護層を利用して露出された半導体層をメタライズすることによって、薄膜トランジスタの半導体チャネルと保持容量の第１電極を形成する。
薄膜トランジスタの半導体チャネルと保持容量の第１電極が形成された後、塗布ユニット９０は、半導体チャネルに第２金属層を塗布し、第４フォトマスク９４は、第２金属層をパターン化することによって、薄膜トランジスタのソース電極とドレイン電極を形成する。
さらに、本実施方法では、製造装置は、さらに第５フォトマスク９７からなる。薄膜トランジスタのソース電極とドレイン電極が形成された後、塗布ユニット９０は、ソース電極とドレイン電極に第２保護層を塗布するのに用いられ、前記第２保護層は、絶縁層またはパッシベーション層であることができ、二酸化シリコン材料を使用して製造することができる。第５フォトマスク９７は、第２保護層をパターン化するのに用いられ、薄膜トランジスタのドレイン電極上の第２保護層にビアホールを形成する。塗布ユニット９０は、さらに第２保護層に保持容量である第２電極の透明導電層を塗布するのに用いられるとともに、前記透明導電層は、ビアホールによってドレイン電極と接続される。そのうち、前記透明導電層は、同時に画素電極であることによって表示される。
本実施方法では、透明のインジウム、ガリウム及び亜鉛を含む酸化物と透明導電層を使用して第２保護層を挟むことによって保持容量を形成し、従来の不透光の金屬を採用して保持容量を形成する技術に比べ、開口率を向上させることができる。同時に、本実施方法は、セルフアラインのフォトマスクであるパターン化された後の第１保護層を利用して半導体層を露光することによって、半導体層のフォトマスクを減らすことができる上、誤整列と静電容量結合を減少させることができる。さらにセルフアラインのフォトマスクであるエッチングされた後の第１保護層を利用して半導体層をメタライズすることによって、メタライズに必要とされるフォトマスクを減らすことができ、さらにフォトマスクの数を減らすことができる。
上述は、本発明の実施方法に過ぎず、これにより本発明の特許請求範囲が限定されるわけではない。本発明の説明書及び図の内容を利用した同等の効果の構造または同じ効果のプロセスの変更、または、直接または間接的にその他の関連する技術領域に応用した場合も、同様の理論からすべて本発明の特許保護範囲内に含まれるものとする。
１１ 第１金屬層
１２ 絶縁層
１３ 半導体層
１４ 第１保護層
１５ 第２金属層
１６ 第２保護層
１７ 画素電極層
３１、３１ａ、３１ｂ ゲート電極
３２ ゲート電極絶縁層
３２ａ ビアホール
３３ 半導体層
３４ 第１保護層
３３ａ、 ３３ｂ 半導体チャネル
３４ａ、３４ｂ 第１保護層
３４ｂ 第１保護層
３５ａ、３５ａ'ドレイン電極
３５ｂ、３５ｂ' ソース電極
Ｑ１、Ｑ２ 薄膜トランジスタ
７０、８０ ９０ 塗布ユニット
７１ 第１フォトマスク
７２ 第２フォトマスク
７３、８３、９３ 第３フォトマスク
７４、８４、９４ 第４フォトマスク
８５、９５ エッチングシステム
８６、９６ メタライズシステム
９７ 第５フォトマスク

Claims (4)

  1. ＯＬＥＤ表示パネルに使用される薄膜トランジスタ基板の製造方法であって、
    前記製造方法は、
    基板上に第１金属層と絶縁層を順番に堆積するとともにパターン化することによって、薄膜トランジスタのゲート電極とゲート電極絶縁層をそれぞれ形成させる手順と、
    前記ゲート電極絶縁層上に半導体層と第１保護層を順番に堆積する手順と、
    前記第１保護層をパターン化することによって前記第１保護層の一部を除去するとともに、前記薄膜トランジスタの半導体チャネルを形成するのに用いられる半導体層上に位置する第１保護層を少なくとも残し、そのうち、前記半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層における、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層の厚みを、その他の半導体層を被覆する第１保護層の厚みよりも小さくする手順と、
    フォトマスクであるパターン化された後の前記第１保護層を利用して、前記半導体層をパターン化することによって、前記第１保護層に被覆されていない半導体層を除去する手順と、
    前記半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層にエッチングを行うことによって、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層を除去し、さらに前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を露出させる手順と、
    フォトマスクであるエッチング後の第１保護層を利用して、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる露出された前記半導体層をメタライズし、さらに前記ゲート電極絶縁層上に前記薄膜トランジスタの半導体チャネルを形成させる手順と、
    前記半導体チャネル上に第２金属層を堆積するとともにパターン化することによって、前記薄膜トランジスタの前記ソース電極と前記ドレイン電極を形成させ、前記ソース電極と前記ドレイン電極を、それぞれ前記半導体チャネルと接触させる手順と、
    からなり、
    前記第１保護層は、エッチング停止層であり、その材料は窒化シリコンである
    ことを特徴とする薄膜トランジスタ基板の製造方法。
  2. 請求項１に記載の薄膜トランジスタ基板の製造方法において、
    前記半導体層の材料は、インジウム、ガリウム及び亜鉛を含む酸化物であり、
    前記第１保護層をパターン化する前記手順は、
    前記第１保護層をパターン化することによって、保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層を残す手順、からなり、
    さらに、保持容量の第１電極を形成するのに用いられる半導体層上に位置する第１保護層の厚みは、前記その他の半導体層を被覆する第１保護層の厚みよりも小さく、
    前記半導体チャネルを形成するのに用いられる半導体層を被覆する前記第１保護層にエッチングを行う前記手順は、
    保持容量の第１電極を形成するのに用いられる半導体層上に位置する前記第１保護層を除去することによって、保持容量の第１電極を形成するのに用いられる前記半導体層を露出させる手順からなり、
    フォトマスクであるエッチング後の第１保護層を利用して、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる露出された前記半導体層をメタライズする前記手順は、
    フォトマスクであるエッチング後の第１保護層を利用して、保持容量の第１電極を形成するのに用いられる露出された前記半導体層をメタライズすることによって、前記保持容量の第１電極を形成させる手順からなる
    ことを特徴とする薄膜トランジスタ基板の製造方法。
  3. 請求項２に記載の薄膜トランジスタ基板の製造方法において、
    保持容量の第１電極を形成するのに用いられる前記半導体層上に位置する前記第１保護層の厚みと、前記薄膜トランジスタのソース電極およびドレイン電極と接触する半導体チャネルを形成するのに用いられる半導体層を被覆する第１保護層の厚みは同じであるとともに、その他の半導体層を被覆する第１保護層の厚みの２分の１である
    ことを特徴とする薄膜トランジスタ基板の製造方法。
  4. 請求項２に記載の薄膜トランジスタ基板の製造方法において、
    前記半導体チャネル上に第２金属層を堆積するとともにパターン化することによって、前記薄膜トランジスタの前記ソース電極と前記ドレイン電極を形成させる前記手順の後、
    前記ソース電極と前記ドレイン電極が形成される基板上に第２保護層を形成させる手順と、
    前記ドレイン電極上の第２保護層にビアホールを設ける手順と、
    前記第２保護層上に前記保持容量の第２電極である透明導電層を形成させるとともに、前記透明導電層を、前記ビアホールによって前記ドレイン電極と接続させる手順と、を行う
    ことを特徴とする薄膜トランジスタ基板の製造方法。
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