WO2011045960A1 - 薄膜トランジスタ、その製造方法及びそれを含む表示装置 - Google Patents

薄膜トランジスタ、その製造方法及びそれを含む表示装置 Download PDF

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film transistor
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岡部達
近間義雅
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シャープ株式会社
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Definitions

  • the present invention relates to a thin film transistor, a method for manufacturing the same, and a display device including the same. More particularly, the present invention relates to a thin film transistor including an oxide semiconductor film, a manufacturing method thereof, and a display device including the same.
  • TFT thin film transistor
  • FPD large flat panel display
  • TFTs having an etching stopper layer and channel etching type TFTs are mass-produced.
  • a bottom-gate TFT using an oxide semiconductor as a semiconductor layer has a higher mobility than a TFT using amorphous silicon as a semiconductor layer (hereinafter also referred to as “a-Si TFT”). Approximately 20 times can be increased. Therefore, it becomes possible to manufacture high-quality FPDs that could not be manufactured with conventional a-Si TFTs.
  • the parasitic capacitance of the TFT itself which has not been a problem with conventional a-Si TFTs, and the parasitic capacitance at the intersection of the gate wiring and source wiring In a panel that requires high mobility, the signal may be delayed during driving, or the TFT may not operate.
  • the gate electrode 1011, the insulating film 1013, the semiconductor film 1014, the source / drain electrode 1015, and the passivation film. 1019 are formed in this order.
  • the source / drain electrode 1015 is patterned inwardly larger than the end of the gate electrode 1011. Therefore, when the TFT is operating, parasitic capacitance of the TFT itself is generated between the gate electrode 1011 and the semiconductor film 1014. Further, when the TFT is not operating, the parasitic capacitance 1030 of the TFT itself is generated at the portion where the gate electrode 1011 and the source / drain electrode 1015 overlap. Further, as shown in FIG.
  • the gate wiring 1012 connected to the gate electrode 1011 and the source wiring 1018 connected to the source electrode of the source / drain electrode 1015 intersect at the gate.
  • a parasitic capacitance 1030 is generated between the wiring 1012 and the source wiring 1018. Therefore, even when an oxide semiconductor is used as a material for the semiconductor film 1014, a high-performance large FPD may not be driven normally.
  • the present invention has been made in view of the above situation, and an object of the present invention is to provide a thin film transistor capable of high-speed operation, a manufacturing method thereof, and a display device including the same.
  • the inventors of the present invention have made various studies on thin film transistors capable of high-speed operation, and have paid attention to a technique for forming a protective insulating film as an etching stopper layer. And, by completely or substantially matching the planar shape of the protective insulating film and the planar shape of the gate electrode, the parasitic capacitance between the gate electrode and the source / drain electrode can be substantially eliminated or greatly reduced. It has been found that the above problem can be solved brilliantly, and the present invention has been achieved.
  • the present invention is a bottom-gate thin film transistor in which a gate electrode, a gate insulating film, an oxide semiconductor film, and a protective insulating film are stacked in this order on a substrate, and the planar shape of the protective insulating film is the gate
  • the thin film transistor completely or substantially matches the planar shape of the electrode.
  • the overlap between the gate electrode and the source / drain electrode can be reduced, and the interval between the gate electrode and the source / drain electrode can be increased. Therefore, the parasitic capacitance can be substantially eliminated or greatly reduced. In addition, mobility can be improved. Therefore, the TFT can be operated at high speed.
  • planar shape of the protective insulating film and the planar shape of the gate electrode substantially coincide with each other can be achieved when the protective insulating film is patterned using a technique of exposing from the back surface of the substrate using the gate electrode as a mask. As long as it matches.
  • the configuration of the thin film transistor of the present invention is not particularly limited by other components as long as such components are formed as essential.
  • a preferred embodiment of the thin film transistor of the present invention will be described in detail below. The various forms shown below may be combined as appropriate.
  • the thin film transistor further includes a source / drain electrode connected to a channel formed in the oxide semiconductor film, and the source / drain electrode and the oxide semiconductor film are formed using the same semiconductor layer,
  • the source / drain electrode is preferably formed by reducing a part of the semiconductor layer.
  • a method for reducing a part of the semiconductor layer is not particularly limited, but a method using hydrogen plasma is preferable.
  • Hydrogen plasma can be easily generated by introducing hydrogen gas into a plasma CVD apparatus or dry etching apparatus.
  • it since it is the gas with the smallest atomic weight, it is possible to minimize damage to the parts exposed to the plasma. Can be suppressed.
  • the thin film transistor may further include a gate wiring connected to the gate electrode.
  • the protective insulating film is also formed on the gate wiring, and the planar shape of the protective insulating film is the gate It is preferable to completely or substantially coincide with the planar shape of the wiring.
  • the parasitic capacitance at the intersection between the source wiring connected to the source / drain electrode and the gate wiring can be reduced.
  • a protective insulating film can be formed over the gate electrode and the gate wiring at the same time using a technique of exposing from the back surface of the substrate, the process can be simplified.
  • planar shape of the protective insulating film and the planar shape of the gate wiring substantially coincide with each other can be achieved when the protective insulating film is patterned using a technique of exposing from the back surface of the substrate using the gate wiring as a mask. As long as it matches.
  • the protective insulating film preferably contains SiO 2 (silicon dioxide).
  • SiO 2 silicon dioxide
  • the protective insulating film preferably contains SiO 2 (silicon dioxide).
  • the oxide semiconductor film preferably contains at least one element selected from the group consisting of indium, gallium, zinc, aluminum, and silicon, and more preferably contains indium, gallium, and zinc. Accordingly, since the oxide semiconductor film can be formed at a relatively low temperature of about room temperature to 150 ° C., a TFT can be formed over a flexible substrate using a film as a base material. In addition, since an oxide semiconductor film can be formed by a sputtering method, a TFT can be manufactured through a simple process. Furthermore, since the oxide semiconductor film is more transparent than a semiconductor film made of amorphous silicon, light absorption in the semiconductor film can be extremely reduced when exposure is performed from the back surface of the substrate.
  • the semiconductor film made of amorphous silicon has a film thickness of 50 nm or more, it is difficult to expose from the back surface of the substrate.
  • the oxide semiconductor film the film is exposed from the back surface of the substrate even if the film thickness is 50 nm or more. be able to. Therefore, the film thickness can be increased, and as a result, the parasitic capacitance of the TFT and the parasitic capacitance at the intersection of the gate wiring and the source electrode can be greatly reduced.
  • the present invention is also a method for manufacturing a thin film transistor of the present invention, wherein the manufacturing method includes a step of exposing a resist layer formed on an insulating layer to be the protective insulating film from the substrate side. But there is. Thereby, the thin film transistor of the present invention can be easily manufactured.
  • the present invention is also a display device including the thin film transistor of the present invention. Since the display device of the present invention includes a thin film transistor capable of high-speed operation, the display device can be increased in size, definition, and frame rate.
  • the configuration of the display device of the present invention is not particularly limited by other components as long as such components are essential.
  • the source / drain electrode functions as a source electrode
  • the thin film transistor further includes a gate wiring connected to the gate electrode and a source wiring connected to the source electrode
  • the protective insulating film includes At least one of the planar shape of the protective insulating film and the planar shape of the oxide semiconductor film is also formed on the gate wiring, and at the intersection of the gate wiring and the source wiring, the planar shape of the gate wiring It is preferable that the planar shape of the protective insulating film and the planar shape of the oxide semiconductor film are completely or substantially coincide with the planar shape of the gate wiring. . Thereby, the parasitic capacitance at the intersection of the source wiring and the gate wiring can be reduced.
  • the thin film transistor may further include a gate wiring connected to the gate electrode and a source wiring connected to the source electrode of the source / drain electrode.
  • planar shape of the protective insulating film and the planar shape of the gate wiring substantially coincide with each other can be achieved when the protective insulating film is patterned using a technique of exposing from the back surface of the substrate using the gate wiring as a mask. As long as it matches.
  • planar shape of the oxide semiconductor film and the planar shape of the gate wiring substantially coincide with each other when the protective insulating film is patterned using a technique in which the gate wiring is used as a mask and exposed from the back surface of the substrate.
  • the oxide semiconductor film is formed in a self-aligned manner using the film as a mask, or when the oxide semiconductor film is patterned using the mask (resist) used for patterning the protective insulating film, it matches the degree that can be achieved. It only has to be.
  • the thin film transistor of the present invention high speed operation is possible.
  • the thin film transistor of the present invention can be easily produced.
  • the display device of the present invention it is possible to increase the size, increase the definition, and increase the frame rate.
  • FIG. 2 is a schematic cross-sectional view illustrating a configuration of a thin film transistor according to Embodiment 1.
  • FIG. It is a cross-sectional schematic diagram which shows the structure of the flat panel display which concerns on Embodiment 1.
  • FIG. It is a cross-sectional schematic diagram which shows the structure of the thin-film transistor which concerns on Embodiment 1 in a manufacturing process.
  • FIG. 6 is a schematic cross-sectional view illustrating a configuration of a thin film transistor according to Embodiment 2.
  • FIG. 1 It is a cross-sectional schematic diagram which shows the structure of the thin-film transistor which concerns on Embodiment 2 in a manufacturing process. It is a cross-sectional schematic diagram which shows the structure of the thin-film transistor which concerns on Embodiment 2 in a manufacturing process.
  • 6 is a schematic cross-sectional view illustrating a configuration of a thin film transistor according to Embodiment 3.
  • FIG. It is a cross-sectional schematic diagram which shows the structure of the thin-film transistor which concerns on Embodiment 3 in a manufacturing process.
  • the source / drain electrode is an electrode that functions as a source electrode or a drain electrode of a TFT. That is, two source / drain electrodes are formed for one TFT, one source / drain electrode functions as a source electrode, and the other source / drain electrode functions as a drain electrode.
  • the source / drain wiring is a wiring that functions as a source wiring or a drain wiring.
  • the thin film transistor of this embodiment includes a transistor portion 1 and a source-gate intersection portion 2 formed on a glass substrate 10.
  • the glass substrate 10 is a flat panel display substrate, and the thin film transistor of this embodiment is formed on the flat panel display substrate.
  • the transistor unit 1 drives each picture element of the flat panel display, and the source-gate intersection part 2 is arranged for each picture element. Therefore, as the display resolution increases and the number of display elements increases, there is a concern that the capacitance attached to the wiring increases at the transistor portion 1 and the source-gate intersection portion 2.
  • 1 is a cross-sectional view taken along line AB in FIG. 2
  • a diagram showing a source-gate intersection in FIG. 1 (right diagram) is a diagram showing the transistor portion in FIG.
  • FIG. 3 is a cross-sectional view taken along line CD in FIG.
  • a portion (source wiring 18) functioning as a source of the source / drain wiring 17 and the gate wiring 12 are arranged in a lattice pattern, and the source wiring 18 is a gate wiring at the source-gate intersection 2. 12 are arranged so as to cross 12. Thus, at the source-gate intersection 2, the source line 18 and the gate line 12 intersect. Further, the transistor portion 1 is formed in the vicinity of the intersection of both the wirings 18 and 12. In each picture element, a picture element electrode 26 is formed and connected to the transistor section 1 via a portion (drain wiring 25) functioning as a drain of the source / drain wiring 17.
  • a gate electrode 11 and a gate wiring 12 are formed on a glass substrate 10, and the gate electrode 11 and the gate wiring 12 are covered with an insulating layer 13.
  • a semiconductor film 14 patterned so as to overlap with the gate electrode 11 and the gate wiring 12 is formed.
  • the semiconductor film 14 is formed from an IGZO film containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • a source / drain electrode 15 is further disposed on the insulating layer 13 adjacent to the semiconductor film 14.
  • the source / drain electrode 15 is connected to a channel formed in the semiconductor film 14.
  • a protective insulating film 16 is formed on the semiconductor film 14 so as to face the gate electrode 11 and the gate wiring 12.
  • the protective insulating film 16 functions as an etching stopper layer. Further, the planar shape of the protective insulating film 16, the planar shape of the semiconductor film 14, and the planar shape of the gate electrode 11 or the gate wiring 12 completely or substantially coincide with each other. A passivation film 19 that covers and protects all these members is formed.
  • a copper (Cu) film which is a low resistance wiring, is formed to a thickness of 200 to 400 nm on the glass substrate 10 by sputtering. Thereafter, by patterning the Cu film using a photolithography method, the gate electrode 11 and the gate wiring 12 are integrally (continuously) formed as shown in FIG. Since the line width of the gate electrode 11 is the channel length of the TFT, the gate electrode 11 was manufactured in a size of 5 to 15 ⁇ m.
  • a laminated wiring in which a low resistance wiring such as an aluminum (Al) film is sandwiched between titanium (Ti) films may be used, but it can be manufactured with a single layer or a two-layer structure, Further, a copper (Cu) film capable of reducing the line width is preferable.
  • a flexible substrate including a film as a base material may be used.
  • an insulating layer 13 is formed so as to cover the glass substrate 10, the gate electrode 11, and the gate wiring 12 by using the CVD method.
  • a SiO 2 film is preferable to a SiNx film generally used in a-Si TFTs. This is because the compatibility with the oxide semiconductor layer is good and the dielectric constant is smaller than that of the SiNx film. Therefore, a laminated film of a SiNx film and a SiO 2 film or a SiON film may be used.
  • a sputtering method may be used, whereby the insulating layer 13 and the oxide semiconductor layer to be formed next can be continuously formed.
  • the thickness of the insulating layer 13 is about 200 to 400 nm, and the portion of the insulating layer 13 on the gate electrode 11 functions as a gate insulating film.
  • an oxide semiconductor material containing In, Ga, Zn, and O was deposited on the insulating layer 13 by a sputtering method, so that a semiconductor layer (oxide semiconductor layer) 20 was formed.
  • an SiO 2 film 21 is formed on the semiconductor layer 20 continuously.
  • the thickness of the semiconductor layer 20 is about 50 to 200 nm (preferably 150 nm), and the thickness of the SiO 2 film 21 is about 200 to 400 nm (preferably 300 nm).
  • a resist material is applied on the SiO 2 film 21 to form a resist layer 22. Then, it exposes in the direction shown by the arrow from the back surface side of the glass substrate 10 (back surface exposure).
  • backside exposure since the semiconductor layer 20 and the SiO 2 film 21 are made of an oxide and are transparent, light can easily reach the resist layer 22 while maintaining a necessary irradiation exposure amount.
  • the conditions for backside exposure are as follows. That is, the entire surface of the glass substrate 10 was irradiated with an irradiation time of 2 to 5 seconds using a low-cost low-pressure mercury lamp. Moreover, the exposure amount was set to the same level as the case of exposing from the surface of the normal glass substrate 10.
  • a resist layer 22 is patterned by performing a development process, thereby forming a resist 23 as shown in FIG.
  • a dry etching process is performed using the resist 23 as a mask, and the SiO 2 film 21 is patterned to form the protective insulating film 16. Thereafter, the resist 23 is peeled off.
  • the hydrogen plasma treatment may be continuously performed after the dry etching process for forming the protective insulating film 16, and then the resist 23 may be peeled off.
  • the source / drain electrodes 15 are formed as shown in FIG.
  • a Ti film / Cu film is formed with a film thickness of 50 to 100 nm and 200 nm to 400 nm, respectively.
  • the Ti film is used to improve adhesion with the oxide semiconductor layer and to suppress diffusion of Cu.
  • source / drain wirings 17 including source wirings 18 are formed as shown in FIG.
  • a passivation film 19 is formed using the CVD method so as to cover all the members formed so far.
  • the passivation film 19 for example, a highly moisture-proof SiNx film having a thickness of about 100 to 300 nm or a SiON film having a thickness of about 100 to 300 nm can be used.
  • the thin film transistor of this embodiment is completed.
  • ITO indium tin oxide
  • the protective insulating film 16 is formed in a self-aligned manner using the gate electrode 11 and the gate wiring 12 as a mask.
  • the source / drain electrode 15 and the semiconductor film 14 are formed using the same semiconductor layer 20, and the source / drain electrode 15 is formed by reducing a part of the semiconductor layer 20 using the protective insulating film 16 as a mask.
  • the source / drain electrodes 15 are formed on the semiconductor layer 20 (the same layer as the semiconductor film 14) in a self-aligning manner using the protective insulating film 16 as a mask. Therefore, when the substrate 10 is viewed in plan, the end of the source / drain electrode 15 and the end of the gate electrode 11 can be matched. That is, since the overlap between the source / drain electrode 15 and the gate electrode 11 can be eliminated, parasitic capacitance can be eliminated.
  • Embodiment 2 The configuration of the thin film transistor of this embodiment is the same as that of the thin film transistor of Embodiment 1 except that the source / drain electrodes formed by reducing part of the oxide semiconductor layer are not provided.
  • the oxide semiconductor layer is left as it is on the insulating layer 13, and the semiconductor film 214 is uniformly arranged.
  • a protective insulating film 16 is formed on the semiconductor film 214 so as to face the gate electrode 11 and the gate wiring 12.
  • source / drain wirings 217 are formed so as to partially overlap the protective insulating film 16.
  • the source / drain wiring 217 also functions as a source / drain electrode.
  • the width L of the gate electrode 11 is 8 ⁇ m, and the width G of the gap between the source / drain wirings 217 is 4 ⁇ m.
  • the length of the portion where the gate electrode 11 and the source / drain wiring 217 overlap is 2 ⁇ m.
  • the manufacturing method of this embodiment is shown. Most of the steps are the same as those in Embodiment 1, but in this embodiment, hydrogen reduction treatment of the oxide semiconductor layer is not performed. Further, by using a transparent oxide layer as the semiconductor layer, the semiconductor layer can be manufactured without patterning, and the manufacturing process can be shortened.
  • the process up to the pattern formation of the protective insulating film 16 is performed in the same manner as in the first embodiment. In the present embodiment, the thickness of the protective insulating film 16 is set to 200 to 400 nm.
  • a Ti film / Cu film is formed with a film thickness of 50 to 100 nm and 200 nm to 400 nm, respectively. Thereafter, by patterning this laminated film using a photolithography method, source / drain wirings 217 including source wirings 218 are formed as shown in FIG.
  • a passivation film 19 is formed using the CVD method so as to cover all the members formed so far.
  • the manufacturing cost can be reduced.
  • the source / drain wiring 217 is slightly left on the protective insulating film 16, parasitic capacitance is generated.
  • this capacity includes a stacked body of the insulating layer 13, the semiconductor film 14, and the protective insulating film 16. Since the low dielectric constant material can be used as the material of the protective insulating film 16 or the protective insulating film 16 can be made thick, this capacity can be reduced.
  • the length of the portion where the gate electrode 11 and the source / drain wiring 217 overlap in the channel length direction is set to 2 ⁇ m or less, and the thickness of the protective insulating film 16 is set to 200 to 400 nm. Therefore, this parasitic capacitance can be sufficiently reduced.
  • the TFT of this embodiment can be operated at high speed.
  • the configuration of the thin film transistor of this embodiment is the same as the configuration of the thin film transistor of Embodiment 2 except that the oxide semiconductor layer is patterned.
  • a semiconductor film 314 that is patterned to overlap with the gate electrode 11 and the gate wiring 12 is formed on the insulating layer 13.
  • the semiconductor film 314 is formed of an IGZO film containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • source / drain wirings 317 are formed so as to partially overlap the protective insulating film 16.
  • the manufacturing method of this embodiment is shown. Most of the steps are the same as those in Embodiment 2, but in this embodiment, after the protective insulating film is patterned, the oxide semiconductor layer is continuously patterned. First, as shown in FIG. 14, the process up to the pattern formation of the resist 23 on the SiO 2 film 21 is performed in the same manner as in the first embodiment.
  • the semiconductor layer 20 and the SiO 2 film 21 are continuously etched using a dry etching method, and then the resist 23 is removed. Thereby, as shown in FIG. 15, the protective insulating film 16 and the semiconductor film 314 are formed.
  • a Ti film / Cu film is formed with a film thickness of 50 to 100 nm and 200 nm to 400 nm, respectively. Thereafter, this laminated film is patterned by using a photolithography method, thereby forming source / drain wirings 317 including source wirings 318 as shown in FIG. As a result, the source / drain wiring 317 is in direct contact with the side surface of the semiconductor film 314.
  • a passivation film 19 is formed using the CVD method so as to cover all the members formed so far.
  • the channel of the TFT is formed below the semiconductor film 314, that is, on the gate electrode 11 side. Therefore, in this embodiment, the source / drain wiring 317 is directly connected to the channel. Therefore, according to the present embodiment, the mobility can be improved as compared with the second embodiment.
  • the TFT of this embodiment can operate at a higher speed than Embodiment 2.
  • transistor part 2 source-gate intersection part 3: display area part 10: glass substrate 11, 1011: gate electrode 12, 1012: gate wiring 13, 1013: insulating films 14, 214, 314, 1014: semiconductor film 15, 1015: source / drain electrode 16: protective insulating film 17, 217, 317: source / drain wiring 18, 218, 318, 1018: source wiring 19, 1019: passivation film 20: semiconductor layer 21: SiO 2 film 22: resist layer 23: Resist 24: Conductive film 25: Drain wiring 26: Picture element electrode 1030: Parasitic capacitance

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Abstract

本発明は、高速動作が可能である薄膜トランジスタ、その製造方法及びそれを含む表示装置を提供する。本発明は、基板上に、ゲート電極、ゲート絶縁膜、酸化物半導体膜及び保護絶縁膜がこの順に積層されたボトムゲート型薄膜トランジスタであって、前記保護絶縁膜の平面形状は、前記ゲート電極の平面形状と完全又は実質的に一致する薄膜トランジスタであり、好適には、前記薄膜トランジスタは、前記酸化物半導体膜に形成されるチャネルに接続されるソース／ドレイン電極を更に有し、前記ソース／ドレイン電極及び前記酸化物半導体膜は、同じ半導体層を用いて形成され、前記ソース／ドレイン電極は、前記半導体層の一部を還元することによって形成される。　

Description

薄膜トランジスタ、その製造方法及びそれを含む表示装置
本発明は、薄膜トランジスタ、その製造方法及びそれを含む表示装置に関する。より詳しくは、酸化膜半導体膜を含む薄膜トランジスタ、その製造方法及びそれを含む表示装置に関するものである。
薄膜トランジスタ（ＴＦＴ）として、ゲート電極を最初に形成するボトムゲート型のＴＦＴが知られている。現在、大型のフラットパネルディスプレイ（ＦＰＤ）のスイッチング素子として、一般的に、アモルファスシリコンを半導体層として用いたボトムゲート型のＴＦＴが用いられている。また、エッチングストッパー層を備えたＴＦＴやチャネルエッチング型のＴＦＴが量産されている。
また近年、半導体層として酸化物半導体を用いたＴＦＴの開発が活発に行われている。例えば、酸化物半導体層のキャリア密度及び膜厚を最適化する技術が開示されている（例えば、特許文献１参照。）。
特開２００８－２１８４９５号公報
今後のＦＰＤの更なる大型化、高精細化及び高フレームレート化に伴い、ＴＦＴの高移動度化及び低容量化が求められてきている。
それに対して、半導体層に酸化物半導体を用いたボトムゲート型のＴＦＴによれば、アモルファスシリコンを半導体層として用いたＴＦＴ（以下、「ａ－Ｓｉ　ＴＦＴ」とも言う。）に比べて移動度を略２０倍は大きくできる。そのため、これまでのａ－Ｓｉ　ＴＦＴでは製造できなかった高品質なＦＰＤを製造できるようになる。
しかしながら、酸化物半導体の移動度には十分な能力があるがゆえに、これまでのａ－Ｓｉ　ＴＦＴでは問題にならなかったＴＦＴ自身の寄生容量と、ゲート配線及びソース配線の交差部での寄生容量とが無視できなくなり、高移動度が必要なパネルでは、駆動時に信号が遅延したり、ＴＦＴが動作しなくなったりすることがあった。
より詳しく説明すると、図１７に示すように、従来のチャネルエッチング型のボトムゲート型のＴＦＴ構造では、ゲート電極１０１１と、絶縁膜１０１３と、半導体膜１０１４と、ソース／ドレイン電極１０１５と、パッシベーション膜１０１９とがこの順に形成されている。ソース／ドレイン電極１０１５は、ゲート電極１０１１の端よりも大きく内側にパターニングされている。そのため、ＴＦＴが動作している場合は、ゲート電極１０１１と半導体膜１０１４との間でＴＦＴ自身の寄生容量が発生してしまう。また、ＴＦＴが動作していない場合は、ゲート電極１０１１とソース／ドレイン電極１０１５が重なり合った部分でＴＦＴ自身の寄生容量１０３０が発生してしまう。更に、図１８に示すように、ＴＦＴ以外でも、ゲート電極１０１１に接続されたゲート配線１０１２と、ソース／ドレイン電極１０１５のソース電極に接続されたソース配線１０１８とが交差している部分において、ゲート配線１０１２とソース配線１０１８との間で寄生容量１０３０が発生してしまう。したがって、半導体膜１０１４の材料として酸化物半導体を用いたとしても、高性能な大型のＦＰＤを正常に駆動することができないことがあった。
本発明は、上記現状に鑑みてなされたものであり、高速動作が可能である薄膜トランジスタ、その製造方法及びそれを含む表示装置を提供することを目的とするものである。
本発明者らは、高速動作が可能である薄膜トランジスタについて種々検討したところ、エッチングストッパー層として保護絶縁膜を形成する技術に着目した。そして、保護絶縁膜の平面形状と、ゲート電極の平面形状とを完全又は実質的に一致させることにより、ゲート電極とソース／ドレイン電極との間の寄生容量を実質的に無くしたり、大幅に減少したりすることができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、基板上に、ゲート電極、ゲート絶縁膜、酸化物半導体膜及び保護絶縁膜がこの順に積層されたボトムゲート型薄膜トランジスタであって、前記保護絶縁膜の平面形状は、前記ゲート電極の平面形状と完全又は実質的に一致する薄膜トランジスタである。
これにより、ゲート電極とソース／ドレイン電極との重なりを小さくしたり、ゲート電極とソース／ドレイン電極との間隔を大きくしたりすることができる。そのため、寄生容量を実質的に無くすか、大幅に低減することができる。また、移動度を向上することができる。したがって、ＴＦＴを高速に動作することができる。
なお、保護絶縁膜の平面形状と、ゲート電極の平面形状とが実質的に一致するとは、ゲート電極をマスクとして基板の裏面から露光する技術を用いて保護絶縁膜をパターニングした場合に達成できる程度に一致していればよい。
本発明の薄膜トランジスタの構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。
本発明の薄膜トランジスタにおける好ましい形態について以下に詳しく説明する。なお、以下に示す各種形態は、適宜組み合わされてもよい。
前記薄膜トランジスタは、前記酸化物半導体膜に形成されるチャネルに接続されるソース／ドレイン電極を更に有し、前記ソース／ドレイン電極及び前記酸化物半導体膜は、同じ半導体層を用いて形成され、前記ソース／ドレイン電極は、前記半導体層の一部を還元することによって形成されることが好ましい。これにより、基板を平面視したときに、ソース／ドレイン電極の端と、ゲート電極の端とを完全又は実質的に一致させることができるので、寄生容量を完全又は実質的に無くすことができる。
前記半導体層の一部を還元する方法としては特に限定されないが、水素プラズマを用いる方法が好適である。水素プラズマは、プラズマＣＶＤ装置又はドライエッチング装置に水素ガスを導入することによって容易に発生することができ、加えて原子量の最も小さいガスであるためプラズマにさらされた部分がダメージを受けるのを極力抑えることができる。
前記薄膜トランジスタは、前記ゲート電極に接続されたゲート配線を更に有してもよく、この場合、前記保護絶縁膜は、前記ゲート配線上にも形成され、前記保護絶縁膜の平面形状は、前記ゲート配線の平面形状と完全又は実質的に一致することが好ましい。これにより、ソース／ドレイン電極に接続されるソース配線と、ゲート配線との交差部における寄生容量を低減することができる。また、基板の裏面から露光する技術を用いて、ゲート電極とゲート配線との上に保護絶縁膜を同時に形成することができるので、工程の簡略化が可能である。
なお、保護絶縁膜の平面形状と、ゲート配線の平面形状とが実質的に一致するとは、ゲート配線をマスクとして基板の裏面から露光する技術を用いて保護絶縁膜をパターニングした場合に達成できる程度に一致していればよい。
前記保護絶縁膜は、ＳｉＯ２（二酸化ケイ素）を含むことが好ましい。これにより、ＳｉＮｘ膜等の水素を含有する絶縁膜を用いるよりも良好な特性を示すことができる。これは、酸化物半導体膜が水素に影響されやすいためである。更に、ＳｉＯ２の誘電率はＳｉＮｘに比べて小さいため、これをゲート配線とソース配線との交差部に残すことにより、この交差部の寄生容量を大きく低下させることができる。加えて、水素プラズマを用いてソース／ドレイン電極を形成した場合においても、チャネルへの水素の侵入を防ぎ、良好な特性を得ることができる。
前記酸化物半導体膜は、インジウム、ガリウム、亜鉛、アルミニウム及びシリコンからなる群より選ばれる少なくとも一種の元素を含むことが好ましく、インジウム、ガリウム及び亜鉛を含むことがより好ましい。これにより、室温～１５０℃程度の比較的低温で酸化物半導体膜を成膜することができるので、基材としてフィルムを用いたフレキシブル基板にＴＦＴを形成することができる。また、スパッタ法によって酸化物半導体膜を成膜することができるので、簡便な工程でＴＦＴを製造することができる。更に、酸化物半導体膜はアモルファスシリコンからなる半導体膜に比べて透明であるため、基板の裏面から露光する場合に半導体膜での光の吸収を非常に小さくすることができる。そのため、装置コストの安い長波長露光機を使用できるとともに露光量や露光時間も短縮することができる。また、アモルファスシリコンからなる半導体膜では膜厚が５０ｎｍ以上であると基板の裏面から露光することが困難であるが、酸化物半導体膜では膜厚が５０ｎｍ以上であっても基板の裏面から露光することができる。そのため、膜厚をより厚くすることができ、その結果、ＴＦＴの寄生容量や、ゲート配線及びソース電極の交差部の寄生容量を大きく低下させることができる。
本発明はまた、本発明の薄膜トランジスタの製造方法であって、前記製造方法は、前記保護絶縁膜となる絶縁層上に形成されたレジスト層を前記基板側から露光する工程を含む薄膜トランジスタの製造方法でもある。これにより、本発明の薄膜トランジスタを容易に製造することができる。
本発明の薄膜トランジスタの製造方法の工程としては、このような工程を必須として形成されるものである限り、その他の工程により特に限定されるものではない。
本発明は更に、本発明の薄膜トランジスタを備える表示装置でもある。本発明の表示装置は、高速動作が可能な薄膜トランジスタを備えることから、大型化、高精細化及び高フレームレート化が可能である。
本発明の表示装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。
前記ソース／ドレイン電極は、ソース電極として機能し、前記薄膜トランジスタは、前記ゲート電極に接続されたゲート配線と、前記ソース電極に接続されたソース配線とを更に有し、前記保護絶縁膜は、前記ゲート配線上にも形成され、前記ゲート配線と前記ソース配線との交差部において、前記保護絶縁膜の平面形状と、前記酸化物半導体膜の平面形状との少なくとも一方は、前記ゲート配線の平面形状と完全又は実質的に一致することが好ましく、前記保護絶縁膜の平面形状と、前記酸化物半導体膜の平面形状とは、前記ゲート配線の平面形状と完全又は実質的に一致することがより好ましい。これにより、ソース配線とゲート配線の交差部における寄生容量を低減することができる。また、基板の裏面から露光する技術を用いて、ゲート電極とゲート配線との上に保護絶縁膜及び／又は酸化物半導体膜を同時に形成することができるので、工程の簡略化が可能である。このように、前記薄膜トランジスタは、前記ゲート電極に接続されたゲート配線と、前記ソース／ドレイン電極のソース電極に接続されたソース配線とを更に有してもよい。
なお、保護絶縁膜の平面形状と、ゲート配線の平面形状とが実質的に一致するとは、ゲート配線をマスクとして基板の裏面から露光する技術を用いて保護絶縁膜をパターニングした場合に達成できる程度に一致していればよい。
なお、酸化物半導体膜の平面形状と、ゲート配線の平面形状とが実質的に一致するとは、ゲート配線をマスクとして基板の裏面から露光する技術を用いて保護絶縁膜をパターニングし、更に保護絶縁膜をマスクとして自己整合的に酸化物半導体膜を形成した場合、又は、更に保護絶縁膜のパターニング時に使用したマスク（レジスト）を用いて酸化物半導体膜をパターニングした場合に達成できる程度に一致していればよい。
本発明の薄膜トランジスタによれば、高速動作が可能である。
本発明の薄膜トランジスタの製造方法によれば、本発明の薄膜トランジスタを容易に製造することができる。
本発明の表示装置によれば、大型化、高精細化及び高フレームレート化が可能である。
実施形態１に係る薄膜トランジスタの構成を示す断面模式図である。 実施形態１に係るフラットパネディスプレイの構成を示す断面模式図である。 製造工程における実施形態１に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態１に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態１に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態１に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態１に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態１に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態１に係る薄膜トランジスタの構成を示す断面模式図である。 実施形態２に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態２に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態２に係る薄膜トランジスタの構成を示す断面模式図である。 実施形態３に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態３に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態３に係る薄膜トランジスタの構成を示す断面模式図である。 製造工程における実施形態３に係る薄膜トランジスタの構成を示す断面模式図である。 従来の薄膜トランジスタの構成を示す断面模式図である。 従来の薄膜トランジスタの構成を示す断面模式図である。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
なお、本明細書において、ソース／ドレイン電極は、ＴＦＴのソース電極又はドレイン電極として機能する電極である。すなわち、１つのＴＦＴに対して２つのソース／ドレイン電極が形成され、一方のソース／ドレイン電極がソース電極として機能し、他方のソース／ドレイン電極がドレイン電極として機能する。
また、ソース／ドレイン配線は、ソース配線又はドレイン配線として機能する配線である。
（実施形態１）
本実施形態の薄膜トランジスタは、図１に示すように、ガラス基板１０上に形成されたトランジスタ部１及びソース－ゲート交差部２を備える。また、ガラス基板１０は、フラットパネルディスプレイ用の基板であり、本実施形態の薄膜トランジスタは、フラットパネルディスプレイ用の基板に形成されている。そして、図２に示すように、トランジスタ部１は、フラットパネルディスプレイの各絵素を駆動し、ソース－ゲート交差部２は、絵素毎に配置される。そのため、表示解像度が増し、表示素子数が増えるにつれて、配線に付属の容量がトランジスタ部１及びソース－ゲート交差部２で増加することが懸念される。なお、図１中のトランジスタ部を示す図（左側の図）は、図２中のＡ－Ｂ線における断面図であり、図１中のソース－ゲート交差部を示す図（右側の図）は、図２中のＣ－Ｄ線における断面図である。
図２に示すように、ソース／ドレイン配線１７のソースとして機能する部分（ソース配線１８）と、ゲート配線１２とが格子状に配置され、ソース－ゲート交差部２では、ソース配線１８がゲート配線１２に交差するように配置される。このように、ソース－ゲート交差部２では、ソース配線１８とゲート配線１２とが交差している。また、両配線１８及び１２の交差部付近にトランジスタ部１が形成されている。各絵素には、絵素電極２６が形成され、ソース／ドレイン配線１７のドレインとして機能する部分（ドレイン配線２５）を介してトランジスタ部１に接続されている。
図１に示すように、ガラス基板１０上にはゲート電極１１及びゲート配線１２が形成され、ゲート電極１１及びゲート配線１２は、絶縁層１３によって覆われている。絶縁層１３上には、ゲート電極１１及びゲート配線１２に重畳するようパターニングされた半導体膜１４が形成されている。半導体膜１４は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含むＩＧＺＯ膜から形成される。トランジスタ部１において、絶縁層１３上には更に、半導体膜１４に隣接してソース／ドレイン電極１５が配置されている。ソース／ドレイン電極１５は、半導体膜１４に形成されるチャネルに接続される。半導体膜１４上には、ゲート電極１１及びゲート配線１２に対向して保護絶縁膜１６が形成されている。保護絶縁膜１６は、エッチングストッパー層として機能する。また、保護絶縁膜１６の平面形状と、半導体膜１４の平面形状と、ゲート電極１１又はゲート配線１２の平面形状とは、完全又は実質的に一致している。そして、これらの部材を全て覆い保護するパッシベーション膜１９が形成されている。
以下に、本実施形態の製造方法を示す。
まず、スパッタ法を用いて、ガラス基板１０上に、低抵抗配線である銅（Ｃｕ）膜を膜厚２００～４００ｎｍで成膜する。その後、フォトリソグラフィ法を用いてＣｕ膜をパターニングすることにより、図３に示すように、ゲート電極１１及びゲート配線１２を一体的（一続き）に形成する。ゲート電極１１の線幅は、ＴＦＴのチャネル長になるため、５～１５μｍのサイズで製造した。ここで、ゲート電極１１及びゲート配線１２として、アルミニウム（Ａｌ）膜等の低抵抗配線をチタン（Ｔｉ）膜で挟み込む積層配線を利用してもよいが、単層又は２層構造で製造でき、更に線幅を小さくできる銅（Ｃｕ）膜が好ましい。なお、ガラス基板１０の代わりに、基材としてフィルムを含む、フレキシブル基板を用いてもよい。
次に、図４に示すように、ＣＶＤ法を用いて、ガラス基板１０、ゲート電極１１及びゲート配線１２を覆うように絶縁層１３を形成する。絶縁層１３としては、ａ－Ｓｉ　ＴＦＴで一般的に使われているＳｉＮｘ膜よりもＳｉＯ２膜の方が好ましい。酸化物半導体層との相性が良く、ＳｉＮｘ膜よりも誘電率が小さいからである。そのため、ＳｉＮｘ膜及びＳｉＯ２膜の積層膜や、ＳｉＯＮ膜を用いてもよい。また、絶縁層１３の成膜方法としては、スパッタ法を用いてもよく、これにより、絶縁層１３と、その次に成膜する酸化物半導体層とを連続で成膜することができる。絶縁層１３の膜厚は、２００～４００ｎｍ程度とし、この絶縁層１３のゲート電極１１上の部分が、ゲート絶縁膜として機能する。
次に、図４に示すように、スパッタ法を用いて、Ｉｎ、Ｇａ、Ｚｎ及びＯを含む酸化物半導体材料を絶縁層１３上に堆積させて半導体層（酸化物半導体層）２０を形成した後、続けて半導体層２０上にＳｉＯ２膜２１を形成する。半導体層２０の膜厚は、５０～２００ｎｍ程度（好適には１５０ｎｍ）とし、ＳｉＯ２膜２１の膜厚は、２００～４００ｎｍ程度（好適には３００ｎｍ）とする。
次に、図５に示すように、ＳｉＯ２膜２１上にレジスト材料を塗布してレジスト層２２を形成する。その後、ガラス基板１０の裏面側から矢印で示す方向に露光する（裏面露光）。このとき、半導体層２０及びＳｉＯ２膜２１は酸化物からなり、透明であるため、必要な照射露光量を維持したまま光は容易にレジスト層２２まで達することができる。裏面露光の条件は、以下の通りである。すなわち、低価格である低圧水銀ランプを用いて２～５秒間の照射時間でガラス基板１０の全面を照射した。また、露光量は、通常のガラス基板１０の表面から露光する場合と同程度に設定した。具体的には、２０～５０ｍＪ／ｃｍ２に設定した。このとき、ゲート電極１１及びゲート配線１２は、マスクとして機能する。その後、現像処理工程を行ってレジスト層２２をパターニングすることにより、図６に示すように、レジスト２３を形成する。
次に、図７に示すように、レジスト２３をマスクとしてドライエッチング工程を行い、ＳｉＯ２膜２１をパターニングすることによって、保護絶縁膜１６を形成する。その後、レジスト２３を剥離する。
次に、図８に示すように、ガラス基板１０の上方から矢印で示す方向に水素プラズマを照射する。これにより、保護絶縁膜１６が重なっていない部分の半導体膜１４は還元されることによって導体化し、その結果、該部分は導電膜２４となる。このように、酸化物半導体は、他の半導体材料と異なり、水素プラズマ処理等の還元処理で酸素を除去することによって容易に導体化することができる。他方、水素プラズマは、ＳｉＯ２膜２１から形成された保護絶縁膜１６によって遮断されることから、保護絶縁膜１６が重なった部分の半導体膜（酸化物半導体膜）１４は半導体状態を維持する。
なおここで、保護絶縁膜１６を形成するためのドライエッチング工程後に連続的に水素プラズマ処理を行い、その後にレジスト２３を剥離してもよい。
次に、フォトリソグラフィ法を用いて導電膜２４をパターニングすることにより、図９に示すように、ソース／ドレイン電極１５を形成する。
次に、スパッタ法を用いて、Ｔｉ膜／Ｃｕ膜を膜厚５０～１００ｎｍと２００ｎｍ～４００ｎｍでそれぞれ成膜する。ここで、Ｔｉ膜は酸化物半導体層との密着性を向上するためと、Ｃｕの拡散を抑制するためとに用いられている。その後、フォトリソグラフィ法を用いてこの積層膜をパターニングすることにより、図９に示すように、ソース配線１８を含むソース／ドレイン配線１７を形成する。
次に、図１に示したように、ＣＶＤ法を用いて、これまで形成した部材を全て覆うようにパッシベーション膜１９を形成する。パッシベーション膜１９としては、例えば、膜厚１００～３００ｎｍ程度の防湿性の高いＳｉＮｘ膜、又は、膜厚１００～３００ｎｍ程度のＳｉＯＮ膜を使用することができる。以上により本実施形態の薄膜トランジスタが完成する。
最後に、スパッタ法を用いて、インジウム錫酸化物（ＩＴＯ）膜を膜厚５０～１５０ｎｍで成膜する。その後、フォトリソグラフィ法を用いてこのＩＴＯ膜をパターニングすることにより、図２に示すように、絵素電極２６を形成する。
本実施形態では、保護絶縁膜１６は、ゲート電極１１及びゲート配線１２をマスクとして自己整合的に形成される。また、ソース／ドレイン電極１５及び半導体膜１４は、同じ半導体層２０を用いて形成され、ソース／ドレイン電極１５は、保護絶縁膜１６をマスクとして半導体層２０の一部を還元することによって形成される。すなわち、ソース／ドレイン電極１５は、保護絶縁膜１６をマスクとして自己整合的に半導体層２０（半導体膜１４と同じ層）に形成される。したがって、基板１０を平面視したときに、ソース／ドレイン電極１５の端と、ゲート電極１１の端とを一致させることができる。すなわち、ソース／ドレイン電極１５とゲート電極１１との重なりを無くすことができるので、寄生容量を無くすことができる。
また、配線１７に負荷のかかる容量としては、トランジスタ部１以外にも、ソース－ゲート交差部２の容量も存在し、これにより信号が遅延することが懸念される。しかしながら、本実施形態では、ゲート配線１２上に絶縁層１３、半導体膜１４及び保護絶縁膜１６が積層されるため、ソース－ゲート交差部２の容量も大幅に低減することができる。
以上より、本実施形態のＴＦＴによれば、高速動作が可能である。
（実施形態２）
本実施形態の薄膜トランジスタの構成は、酸化物半導体層の一部を還元することによって形成されたソース／ドレイン電極を備えないこと以外は、実施形態１の薄膜トランジスタの構成と同様である。
図１０に示すように、絶縁層１３上には、酸化物半導体層がそのまま残され、半導体膜２１４が一様に配置されている。半導体膜２１４上には、ゲート電極１１及びゲート配線１２に対向して保護絶縁膜１６が形成されている。トランジスタ部１において、保護絶縁膜１６に一部が重なるようにソース／ドレイン配線２１７が形成されている。本実施形態では、ソース／ドレイン配線２１７がソース／ドレイン電極としても機能する。
また、本実施形態では、チャネル長方向において、ゲート電極１１の幅Ｌを８μｍとし、ソース／ドレイン配線２１７の隙間の幅Ｇを４μｍとする。また、チャネル長方向において、ゲート電極１１とソース／ドレイン配線２１７とが重なった部分の長さを２μｍとする。これにより、ＴＦＴが動作しない場合に発生する、保護絶縁膜１６上部のソース／ドレイン電極２１７と、ゲート電極１１との間の寄生容量を、極力抑えることができる。更に、半導体膜２１４及び保護絶縁膜１６の膜厚を、それぞれ５０～２００ｎｍ及び２００～４００ｎｍとすることによって、この容量を減らすことができる。
以下に、本実施形態の製造方法を示す。ほとんどの工程は実施形態１と同じであるが、本実施形態では酸化物半導体層の水素還元処理を行わない。また、半導体層として透明である酸化物層を利用することにより、半導体層をパターニングすることなく製造することができ、製造プロセスを短縮できる。
まず、図１１に示すように、実施形態１と同様にして、保護絶縁膜１６をパターン形成する工程までを行う。本実施形態において、保護絶縁膜１６の膜厚は、２００～４００ｎｍに設定される。
次に、スパッタ法を用いて、Ｔｉ膜／Ｃｕ膜を膜厚５０～１００ｎｍと２００ｎｍ～４００ｎｍでそれぞれ成膜する。その後、フォトリソグラフィ法を用いてこの積層膜をパターニングすることにより、図１２に示すように、ソース配線２１８を含むソース／ドレイン配線２１７を形成する。
そして、図１０に示したように、ＣＶＤ法を用いて、これまで形成した部材を全て覆うようにパッシベーション膜１９を形成する。
本実施形態によれば、実施形態１に比べて工程を少なくできるため、製造コストを削減することができる。
ただし、実施形態１とは異なり、トランジスタ部１において、保護絶縁膜１６上にソース／ドレイン配線２１７が少し残ってしまうため寄生容量が発生してしまう。しかしながら、この容量は、絶縁層１３、半導体膜１４及び保護絶縁膜１６の積層体を含む。そして、保護絶縁膜１６の材料として低誘電率材料を使用したり、保護絶縁膜１６の膜厚を厚くしたりすることができるため、この容量は小さくすることができる。本実施形態では、チャネル長方向においてゲート電極１１とソース／ドレイン配線２１７とが重なった部分の長さが２μｍ以下に設定されるとともに、保護絶縁膜１６の膜厚が２００～４００ｎｍに設定されているので、この寄生容量を充分に低減することができる。
他方、ソース－ゲート交差部２では、実施形態１と同様の効果が得られる。
以上より、実施形態１には及ばないが、本実施形態のＴＦＴによっても高速動作が可能である。
（実施形態３）
本実施形態の薄膜トランジスタの構成は、酸化物半導体層がパターニングされていること以外は、実施形態２の薄膜トランジスタの構成と同様である。
図１３に示すように、絶縁層１３上には、ゲート電極１１及びゲート配線１２に重畳するようパターニングされた半導体膜３１４が形成されている。半導体膜３１４は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含むＩＧＺＯ膜から形成される。そして、トランジスタ部１において、保護絶縁膜１６に一部が重なるようにソース／ドレイン配線３１７が形成されている。
以下に、本実施形態の製造方法を示す。ほとんどの工程は実施形態２と同じであるが、本実施形態では保護絶縁膜をパターニングした後、連続的に酸化物半導体層のパターニングを行う。
まず、図１４に示すように、実施形態１と同様にして、ＳｉＯ２膜２１上にレジスト２３をパターン形成する工程までを行う。
次に、ドライエッチング法を用いて半導体層２０及びＳｉＯ２膜２１を連続的にエッチングし、その後レジスト２３を除去する。これにより、図１５に示すように、保護絶縁膜１６及び半導体膜３１４が形成される。
次に、スパッタ法を用いて、Ｔｉ膜／Ｃｕ膜を膜厚５０～１００ｎｍと２００ｎｍ～４００ｎｍでそれぞれ成膜する。その後、フォトリソグラフィ法を用いてこの積層膜をパターニングすることにより、図１６に示すように、ソース配線３１８を含むソース／ドレイン配線３１７を形成する。これにより、ソース／ドレイン配線３１７は、半導体膜３１４の側面に直に接することとなる。
そして、図１３に示したように、ＣＶＤ法を用いて、これまで形成した部材を全て覆うようにパッシベーション膜１９を形成する。
ＴＦＴのチャネルは、半導体膜３１４の下側、すなわちゲート電極１１側に形成される。したがって、本実施形態では、ソース／ドレイン配線３１７がチャネルに直接、接続されることになる。したがって、本実施形態によれば、実施形態２よりも移動度を向上することができる。
他方、ソース－ゲート交差部２では、実施形態２と同様の効果が得られる。
以上より、実施形態１には及ばないが、本実施形態のＴＦＴによれば実施形態２よりも高速動作が可能である。
本願は、２００９年１０月１６日に出願された日本国特許出願２００９－２３９７１６号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
１：トランジスタ部
２：ソース－ゲート交差部
３：表示エリア部
１０：ガラス基板
１１、１０１１：ゲート電極
１２、１０１２：ゲート配線
１３、１０１３：絶縁膜
１４、２１４、３１４、１０１４：半導体膜
１５、１０１５：ソース／ドレイン電極
１６：保護絶縁膜
１７、２１７、３１７：ソース／ドレイン配線
１８、２１８、３１８、１０１８：ソース配線
１９、１０１９：パッシベーション膜
２０：半導体層
２１：ＳｉＯ２膜
２２：レジスト層
２３：レジスト
２４：導電膜
２５：ドレイン配線
２６：絵素電極
１０３０：寄生容量
　

Claims (9)

  1. 基板上に、ゲート電極、ゲート絶縁膜、酸化物半導体膜及び保護絶縁膜がこの順に積層されたボトムゲート型薄膜トランジスタであって、
    前記保護絶縁膜の平面形状は、前記ゲート電極の平面形状と完全又は実質的に一致することを特徴とする薄膜トランジスタ。
  2. 前記薄膜トランジスタは、前記酸化物半導体膜に形成されるチャネルに接続されるソース／ドレイン電極を更に有し、
    前記ソース／ドレイン電極及び前記酸化物半導体膜は、同じ半導体層を用いて形成され、
    前記ソース／ドレイン電極は、前記半導体層の一部を還元することによって形成されることを特徴とする請求項１記載の薄膜トランジスタ。
  3. 前記薄膜トランジスタは、前記ゲート電極に接続されたゲート配線を更に有し、
    前記保護絶縁膜は、前記ゲート配線上にも形成され、
    前記保護絶縁膜の平面形状は、前記ゲート配線の平面形状と完全又は実質的に一致することを特徴とする請求項１又は２記載の薄膜トランジスタ。
  4. 前記保護絶縁膜は、ＳｉＯ２を含むことを特徴とする請求項１～３のいずれかに記載の薄膜トランジスタ。
  5. 前記ゲート絶縁膜は、ＳｉＯ２を含むことを特徴とする請求項１～４のいずれかに記載の薄膜トランジスタ。
  6. 前記酸化物半導体膜は、インジウム、ガリウム、亜鉛、アルミニウム及びシリコンからなる群より選ばれる少なくとも一種の元素を含むことを特徴とする請求項１～５のいずれかに記載の薄膜トランジスタ。
  7. 請求項１～６のいずれかに記載の薄膜トランジスタの製造方法であって、
    前記製造方法は、前記保護絶縁膜となる絶縁層上に形成されたレジスト層を前記基板側から露光する工程を含むことを特徴とする薄膜トランジスタの製造方法。
  8. 請求項１～６のいずれかに記載の薄膜トランジスタを備えることを特徴とする表示装置。
  9. 前記ソース／ドレイン電極は、ソース電極として機能し、
    前記薄膜トランジスタは、前記ゲート電極に接続されたゲート配線と、前記ソース電極に接続されたソース配線とを更に有し、
    前記保護絶縁膜は、前記ゲート配線上にも形成され、
    前記ゲート配線と前記ソース配線との交差部において、前記保護絶縁膜の平面形状と、前記酸化物半導体膜の平面形状との少なくとも一方は、前記ゲート配線の平面形状と完全又は実質的に一致することを特徴とする請求項８記載の表示装置。
    　
    　
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