KR20060030664A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

Info

Publication number
KR20060030664A
KR20060030664A KR1020040079521A KR20040079521A KR20060030664A KR 20060030664 A KR20060030664 A KR 20060030664A KR 1020040079521 A KR1020040079521 A KR 1020040079521A KR 20040079521 A KR20040079521 A KR 20040079521A KR 20060030664 A KR20060030664 A KR 20060030664A
Authority
KR
South Korea
Prior art keywords
layer
drain electrode
silicon layer
channel region
conductor layer
Prior art date
Application number
KR1020040079521A
Other languages
English (en)
Other versions
KR101090249B1 (ko
Inventor
이우근
류혜영
김상갑
김장수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040079521A priority Critical patent/KR101090249B1/ko
Priority to JP2005019463A priority patent/JP2006108612A/ja
Priority to TW094125577A priority patent/TWI395001B/zh
Priority to CN2005101028537A priority patent/CN1767175B/zh
Priority to EP05108789A priority patent/EP1646076B1/en
Priority to DE602005027028T priority patent/DE602005027028D1/de
Priority to US11/242,696 priority patent/US7425476B2/en
Publication of KR20060030664A publication Critical patent/KR20060030664A/ko
Priority to US12/192,531 priority patent/US20080299712A1/en
Application granted granted Critical
Publication of KR101090249B1 publication Critical patent/KR101090249B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate

Abstract

우선 절연 기판 위에 게이트 전극을 가지는 게이트선을 형성한 다음, 게이트선을 덮는 게이트 절연막 상부에 규소층, 불순물 규소층 및 도전체층을 적층한다. 이어, 도전체층 상부에 소스 전극 및 드레인 전극 사이의 채널 영역에 위치하며 제1 두께를 가지는 제1 부분과 제1 두께보다 두꺼운 두께를 가지며 데이터선 및 드레인 전극에 대응하는 배선 영역에 위치하는 제2 부분을 가지는 감광막 패턴을 형성한다. 감광막 패턴을 식각 마스크로 하여 도전체층을 식각하고, 제1 부분을 제거하여 채널 영역의 도전체층을 드러낸다. 이어, 나머지 영역에 대응하는 규소층 및 불순물 규소층을 식각하면서 채널 영역에 대응하는 도전체층 일부를 식각하고, 채널 영역에 위치한 도전체층 및 불순물 규소층을 제거한 다음, 제2 부분을 제거한다. 이어, 데이터선을 덮으며 드레인 전극을 노출시키는 접촉 구멍을 가지고 있는 보호막을 형성하고, 드레인 전극과 연결되는 화소 전극을 형성한다.
마스크, 분해능, 규소층, 배선영역, 채널영역

Description

박막 트랜지스터 표시판의 제조 방법{Method for manufacturing thin film transistor array panel}
도 1은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2 및 도 3 각각은 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선 및 III-III' 선을 따라 잘라 도시한 단면도이고,
도 4는 본 발명의 다른 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 5a 및 5b는 각각 도 4에서 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도이며,
도 6a 및 6b는 각각 도 4에서 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서, 도 5a 및 도 5b 다음 단계에서의 단면도이고,
도 7a 및 7b는 각각 도 4에서 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서, 도 6a 및 도 6b 다음 단계에서의 단면도이고,
도 8a 및 8b는 각각 도 4에서 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서, 도 7a 및 도 7b 다음 단계에서의 단면도이고,
도 9a 및 9b는 각각 도 4에서 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서, 도 8a 및 도 8b 다음 단계에서의 단면도이고,
도 10은 도 9a 및 도 9b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 11a 및 11b는 각각 도 10에서 XIa-XIa' 선 및 XIb-XIb' 선을 따라 잘라 도시한 단면도이고,
도 12는 도 11a 및 도 11b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 13a 및 13b는 각각 도 12에서 XIIIa-XIIIa' 선 및 XIIIb-XIIIb' 선을 따라 잘라 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 기판 121, 129 : 게이트선
124 : 게이트 전극 140 ; 게이트 절연막
151, 154 : 반도체 161, 163, 165 : 저항성 접촉 부재
171, 179 : 데이터선 173 : 소스 전극
175 : 드레인 전극 180 : 보호막
181, 182, 185 : 접촉 구멍 190 : 화소 전극
81, 82 : 접촉 보조 부재
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 더욱 상세하게는 액정 표시 장치의 한 기판으로 사용하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치의 제조 방법 중에서 박막 트랜지스터 표시판은 마스크를 이용한 사진 식각 공정으로 제조하는 것이 일반적이다. 이때, 생산 비용을 줄이기 위해서는 마스크의 수를 적게 하는 것이 바람직하며, 공정 시간을 단축하는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 제조 공정을 단순화하는 동시에 공정 시간을 단축할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
이러한 문제점을 해결하기 위하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 소스 전극 및 드레인 전극을 분리할 때 다른 부분보다 두께가 얇은 감광막을 소스 및 드레인 전극의 사이에 형성하여 필요에 따라 어떤 막을 식각할 때는 하부막이 식각되지 않도록 보호하는 역할을 하고 또다른 막이 식각될 때는 감광막이 함께 식각되어 감광막 하부의 막을 드러낸다. 이때, 하부의 막 일부도 함께 식각한다.
더욱 상세하게, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 우선 절연 기판 위에 게이트 전극을 가지는 게이트선을 형성한다. 이어, 게이트선을 덮는 게이트 절연막 상부에 반도체, 저항성 접촉 부재 및 서로 분리되어 있으며, 동일한 층으로 만들어진 데이터선 및 드레인 전극을 형성한다. 이어, 데이터선을 덮으며 드레인 전극을 노출시키는 접촉 구멍을 가지고 있는 보호막을 형성하고, 드레인 전극과 연결되는 화소 전극을 형성한다. 이때, 반도체, 저항성 접촉 부재 및 데이터선과 드레인 전극은 게이트 절연막 상부에 규소층, 불순물 규소층 및 도전체층을 적층하고, 도전체층 상부에 소스 전극 및 드레인 전극 사이의 채널 영역에 위치하며 제1 두께를 가지는 제1 부분과 제1 두께보다 두꺼운 두께를 가지며 데이터선 및 드레인 전극에 대응하는 배선 영역에 위치하는 제2 부분을 가지는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 식각 마스크로 하여 배선 영역 및 채널 영역을 제외한 나머지 영역에 대응하는 도전체층을 식각하고, 제1 부분을 제거하여 채널 영역의 도전체층을 드러낸다. 이어, 나머지 영역에 대응하는 규소층 및 불순물 규소층을 식각하면서 채널 영역에 대응하는 도전체층 일부를 식각하고, 채널 영역에 위치한 도전체층 및 불순물 규소층을 제거한 다음, 제2 부분을 제거한다.
감광막 패턴은 하나의 마스크를 사용하여 형성하는 것이 바람직하며, 마스크는 빛이 일부만 투과될 수 있는 첫째 부분과 빛이 완전히 투과될 수 있는 둘째 부분 및 빛이 완전히 투과될 수 없는 셋째 부분을 포함하는 것이 바람직하다. 감광막 패턴은 양성 감광막일 때, 마스크의 첫째, 둘째 및 셋째 부분은 노광 과정에서 채널 영역, 나머지 영역 및 배선 영역에 정렬되는 것이 바람직하다.
마스크의 첫째 부분은 반투명막을 포함하거나 노광 단계에서 사용되는 광원의 분해능보다 크기가 작은 패턴을 포함하는 것이 바람직하다.
감광막 패턴의 제1 부분은 리플로우를 통하여 형성할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙 였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
우선 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 구조에 대하여 도면을 참고로 하여 상세하게 설명한다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판에는 절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121) 및 유지 전극선(131)이 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 게이트선(121)에는 게이트 전극(124)은 돌기의 형태로 형성되어 있고, 본 실시예와 같이 게이트선(121)은 외부로부터의 게이트 신호를 게이트선(121)으로 전달하기 위한 접촉부를 가지며, 접촉부인 게이트선(121)의 끝 부분(129)은 다른 부분보다 넓은 폭은 가지는 것이 바람직하며, 게이트선(121)의 끝 부분(129)은 기판(110) 상부에 직접 형성되어 있는 게이트 구동 회로의 출력단에 연결될 수 있다.
유지 전극선(131)은 게이트선(121)과 전기적으로 분리되어 있으며, 이후의 드레인 전극(175)과 중첩하여 유지 축전기를 만든다. 유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터 인가 받으며, 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수도 있으며, 화소의 개구율을 극대화하기 위해 화소 영역의 가장자리에 배치할 수도 있다.
게이트선(121) 및 유지 전극선(131)은 Al, Al 합금, Ag, Ag 합금, Cr, Ti, Ta, Mo, Cu 등의 금속 따위로 만들어진다. 도 2에 나타난 바와 같이, 본 실시예에서는 게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(121p)과 그 위의 상부막(121q)을 포함한다. 하부막(121p)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어지며, 1,000-3,000 Å 범위의 두께를 가진다. 이와는 달리, 상부막(121q)은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질 , 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어지며, 100-1,000Å 범위의 두께를 가진다. 하부막(121p)과 상부막(121q)의 조합의 예로는 순순 알루미늄 또는 알루미늄-네오디뮴(Nd) 합금/몰리브덴을 들 수 있으며, 위치가 서로 바뀔 수도 있다. 도 2에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로, 게이트선(121) 끝 부분(129)의 하부막과 상부막은 각각 도면 부호 129p, 129q로, 유지 전극선(131)의 하부막과 상부막은 각각 도면 부호 131p, 131q로 표시되어 있다.
하부막(121p, 124p, 129p, 131p)과 상부막(121q, 124q, 129q, 131q)의 측면은 각각 경사져 있으며 그 측벽 경사각은 기판(110)의 표면에 대하여 약 30-80°이다.
게이트선(121)과 유지 전극선(131)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 복수의 데이터선(171)을 비롯하여 복수의 드레인 전극(drain electrode, 175)이 형성되어 있다. 각 데이터선(171)은 주로 세로 방향으로 뻗어 있으며, 각 드레인 전극(175)을 향하여 복수의 분지를 내어 데이터선(171)으로부터 확장된 소스 전극(source electrode)(173)을 가진다. 데이터선(171)의 한쪽 끝 부분에 위치한 접촉부(179)는 외부로부터의 화상 신호를 데이터선(171)에 전달한다.
데이터선(171), 드레인 전극(175)도 게이트선(121)과 마찬가지로 Al, Al 합금, Ag, Ag 합금, Cr, Ti, Ta, Mo, Cu 등의 금속 따위로 만들어지는데, 본 실시예에서는 몰리브덴을 포함하는 도전막의 단일막이다.
데이터선(171), 드레인 전극(175)의 아래에는 데이터선(171)을 따라 주로 세로로 길게 뻗은 복수의 선형 반도체(151)가 형성되어 있다. 비정질 규소 따위로 이루어진 각 선형 반도체(151)는 각 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)과 중첩하며, 박막 트랜지스터의 채널이 형성되는 채널부(154)를 가진다.
반도체(151)와 데이터선(171) 및 드레인 전극(175) 사이에는 둘 사이의 접촉 저항을 각각 감소시키기 위한 복수의 선형 저항성 접촉 부재(ohmic contact)(161)와 섬형의 저항성 접촉 부재(165)가 형성되어 있다. 저항성 접촉 부재(161)는 실리사이드나 n형 불순물이 고농도로 도핑된 비정질 규소 따위로 만들어지며, 소스 전극(173) 하부에 위치하는 저항성 접촉 부재(163)를 가지며, 섬형의 저항성 접촉 부재(165)는 게이트 전극(124)을 중심으로 저항성 접촉 부재(163)와 마주한다.
이때, 반도체(151)는 박막 트랜지스터가 위치하는 채널부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165,)와 실질적으로 동일한 평면 형태를 가지고 있다. 구체적으로는, 선형 반도체(151)는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다.
데이터선(171) 및 드레인 전극(175) 위에는 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 또는 질화 규소 따위로 이루어진 보호막(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175)의 적어도 일부와 데이터선(171)의 끝 부분(179)을 각각 노출시키는 복수의 접촉 구멍(185, 182)이 구비되어 있다. 한편, 게이트선(121)의 끝 부분(129)도 외부의 구동 회로와 연결되기 위한 접촉부를 가지데, 복수의 접촉 구멍(181)이 게이트 절연막(140)과 보호막(180)을 관통하여 게이트선(121)의 끝 부분(129)을 드러낸다.
보호막(180) 위에는 IZO 또는 ITO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전 기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다.
또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]을 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 "유지 축전기(storage electrode)"라 한다. 유지 축전기는 화소 전극(190)과 이와 이웃하는 게이트선(121)[이를 "전단 게이트선(previous gate line)"이라 함] 또는 유지 전극선(131)의 중첩 등으로 만들어진다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선 및 데이터선의 끝 부분(129, 179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명 한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 IZO 또는 ITO로 만들어질 수 있다.
그러면, 도 1 내지 도 3의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 4 내지 도 13b 및 도 1 내지 도 3을 참조하여 상세하기로 설명한다.
도 4는 본 발명의 다른 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 5a 및 5b는 각각 도 4에서 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도이며, 도 6a 및 6b는 각각 도 4에서 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서, 도 5a 및 도 5b 다음 단계에서의 단면도이고, 도 7a 및 7b는 각각 도 4에서 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서, 도 6a 및 도 6b 다음 단계에서의 단면도이고, 도 8a 및 8b는 각각 도 4에서 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서, 도 7a 및 도 7b 다음 단계에서의 단면도이고, 도 9a 및 9b는 각각 도 4에서 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서, 도 8a 및 도 8b 다음 단계에서의 단면도이고, 도 10은 도 9a 및 도 9b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 11a 및 11b는 각각 도 10에서 XIa-XIa' 선 및 XIb-XIb' 선을 따라 잘라 도시한 단면도이고, 도 12는 도 11a 및 도 11b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 13a 및 13b는 각각 도 12에서 XIIIa-XIIIa' 선 및 XIIIb-XIIIb' 선을 따라 잘라 도시한 단면도이다.
먼저, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 순순 알루미늄 또는 알루미늄 합금(Al-Nd alloy)의 하부 금속막과 몰리브덴 또는 몰리브덴 합금의 상부 금속막을 스퍼터링(sputtering) 따위로 차례로 적층한다. 여기서, 하부 금속막은 1,000-3,000 Å 정도의 두께를 가지는 것이 바람직하며, 상부 금속막은 500-1,000 Å 정도의 두께를 가지는 것이 바람직하다.
이어, 도 4, 도 5a 및 도 5b에 도시한 바와 같이, 감광막 패턴을 이용한 사진 식각 공정으로 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)을 포함하는 게이트선(121)과 유지 전극선(131을 형성한다.
상부막(121q, 131q) 및 하부막(121p, 131p)의 패터닝은 알루미늄 및 몰리브덴에 대해서 모두 측면 경사를 주면서 식각할 수 있는 알루미늄 식각액인 CH3COOH(초산)/HNO3(질산)/H3PO4(인산)/H2O를 사용한 습식 식각으로 진행하는 것이 바람직하다.
이어, 도 6a 및 6b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법을 이용하여 각각 약 1,500 Å 내지 약 5,000 Å, 약 500 Å 내지 약 2,000 Å, 약 300 Å 내지 약 600 Å의 두께로 연속 증착한다. 이어 스퍼터링 따위의 방법으로 데이터용 도전 물질을 적층하여 도전체층(170)을 형성한 다음 그 위에 감광막을 1 μm 내지 2 μm의 두께로 도포한 후, 그 후, 광마스크(도시하지 않음)를 통하여 감광막에 빛을 조사한 후 현상하여 감광막 패턴(52, 54)을 형성한다.
이때 현상된 감광막의 두께는 위치에 따라 다른데, 감광막은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. A 영역(이하 "배선 영역"이라 함)에 위치한 제1 부분과 C 영역(이하 "채널 영역"이라 함)에 위치한 제2 부분은 각각 도면 부호 52와 54로 나타내었고 B 영역(이하 "기타 영역"이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(52)과 제2 부분(54)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(54)의 두께를 제1 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이때, 하나의 마스크를 이용한 사진 공정에서 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 제2 부분(54)에 대응하는 부분의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
여기서, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이후, 일련의 식각 단계를 통하여 도 10, 11a 및 11b에 도시한 바와 같은 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 복수의 채널부(154) 를 포함하는 복수의 선형 반도체(151)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역(C)에 위치한 감광막의 제2 부분(64) 제거,
(3) 채널 영역(C)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(62) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(B)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(C)에 위치한 감광막의 제2 부분(64) 제거,
(3) 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(C)에 위치한 도전체층(170)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막의 제1 부분(62) 제거, 그리고
(6) 채널 영역(C)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
여기에서는 두 번째 예에 대하여 설명한다.
먼저, 도 7a 및 7b에 도시한 것처럼, 기타 영역(B)에 노출되어 있는 도전체층(170)을 습식 또는 건식으로 식각하여 제거하여 하부의 불순물 비정질 규소층(160)의 제3 부분을 노출시킨다. 알루미늄 계열의 도전막은 주로 습식 식각으로 진행하며, 몰리브덴 계열의 도전막을 습식 및 건식 식각을 선택적으로 진행할 수 있으며, 다중막인 경우에는 선택적으로 습식 및 건식 식각을 진행할 수 있다. 또한, 이중막이 알루미늄과 몰리브덴을 포함할 때에는 하나의 습식 식각 조건으로 패터닝할 수도 있다. 건식 식각을 사용하는 경우에 감광막(52, 54)의 위 부분이 어느 정도의 두께로 깎여 나갈 수 있다.
도면 부호 174는 데이터선(171)과 드레인 전극(175)이 아직 붙어 있는 상태의 도전체이다. 이때, 도전체(174)는 감광막(52, 54)의 하부까지 식각되어 도전체(174) 및 감광막(52, 54)은 언더 컷 구조를 가진다.
이어, 도 8a 및 도 8b에서 보는 바와 같이, 채널 영역(C)에 남아 있는 제2 부분(54)의 감광막 찌꺼기를 애싱(ashing)으로 제거하는 에치백(etch back) 공정을 진행한다. 이때, 채널 영역(C)의 감광막 제2 부분(54)이 제거되어 아래의 도전체(174) 제2 부분을 노출되며, 감광막의 제1 부분(52)의 일부도 제거되어 감광막(52)의 폭이 좁아져 감광막(52)과 도전체(174) 사이의 언더 컷 구조는 사라진다.
이어, 도 9a 및 도 9b에서 보는 바와 같이, 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 그 하부의 진성 비정질 규소층(150)의 제3 부분을 제거함과 더불어 채널 영역(C)의 도전체(174) 일부도 제거한다. 이렇게 본 발명의 실시예에서 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)을 식각할 때 도전체(174) 일부도 제거함으로써 이후의 공정에서 채널 영역(C)의 도전체(174)를 분리할 때 공정 시간을 단축할 수 있다.
이 단계에서 선형 진성 반도체(151)가 완성된다. 그리고 도면 부호 164는 선형 저항성 접촉 부재(161)와 섬형 저항성 접촉 부재(165)가 아직 붙어 있는 상태에 있는 선형의 불순물 비정질 규소층(160)을 가리키며 이를 앞으로 (선형의) 불순물 반도체라 한다.
다음, 도 10, 도 11a 및 11b에 도시한 바와 같이 채널 영역(C)에 위치한 나머지 도전체(174) 및 선형의 불순물 반도체(164)의 제2 부분을 식각하여 제거한다. 또한 남아 있는 감광막 제1 부분(52)도 제거한다.
이때, 도 11b에 도시한 것처럼 채널 영역(C)에 위치한 선형 진성 반도체(151)의 채널부(154) 위 부분이 제거되어 두께가 작아질 수도 있으며 감광막의 제1 부분(52)도 이때 어느 정도의 두께로 식각된다.
이렇게 하면, 도전체(174) 각각이 하나의 데이터선(171) 및 복수의 드레인 전극(175)으로 분리되면서 완성되고, 불순물 반도체(164) 각각이 하나의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)로 나뉘어 완성된다.
다음, 도 12, 도 13a 및 도 13b에서 보는 바와 같이, 기판(110)의 상부에 유기 절연 물질 또는 무기 절연 물질을 도포하거나 적층하여 보호막(180)을 형성한 다음, 식각하여 복수의 접촉 구멍(185, 182)을 형성한다. 이때, 게이트선(121)과 동일한 층을 드러내는 접촉 구멍을 형성하기 위해 게이트 절연막(140)도 함께 식각하여 게이트선(121)의 끝 부분(129)을 드러내는 접촉 구멍(181)을 함께 형성한다.
마지막으로, 도 1 내지 도 3에 도시한 바와 같이, 500 Å 내지 1,500 Å 두께의 IZO 또는 ITO층을 스퍼터링 방법으로 증착하고 사진 식각하여 복수의 화소 전극(190) 및 복수의 접촉 보조 부재(81, 82)를 형성한다. IZO층을 사용하는 경우의 식각은 (HNO3/(NH4)2Ce(NO3)6/H2O) 등 크롬용 식각액을 사용하는 습식 식각인 것이 바람직한데, 이 식각액은 알루미늄을 부식시키지 않기 때문에 데이터선(171), 드레인 전극(175), 게이트선(121)에서 도전막이 부식되는 것을 방지할 수 있다.
본 실시예에서는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 감광막 패턴을 식각 마스크로 이용하는 사진 식각 공정으로 형성하므로 제조 공정을 단순화할 수 있다.
이와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 제조 공정을 단순화하여 제조 비용을 최소화할 수 있으며, 하나의 박막을 식각할 때 하부막의 일부를 제거함으로써 공정 시간을 최소화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (6)

  1. 절연 기판 위에 게이트 전극을 가지는 게이트선을 형성하는 단계,
    상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상부에 반도체를 형성하는 단계,
    상기 반도체의 상부에 저항성 접촉 부재를 형성하는 단계,
    상기 저항성 접촉 부재 상부에 서로 분리되어 있으며, 동일한 층으로 만들어진 데이터선 및 드레인 전극을 형성하는 단계,
    상기 데이터선을 덮으며 상기 드레인 전극을 노출시키는 접촉 구멍을 가지고 있는 보호막을 형성하는 단계,
    상기 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
    를 포함하며,
    상기 반도체, 저항성 접촉 부재 및 데이터선과 드레인 전극 형성 단계는,
    상기 게이트 절연막 상부에 규소층, 불순물 규소층 및 도전체층을 적층하는 단계,
    상기 도전체층 상부에 상기 소스 전극 및 드레인 전극 사이의 채널 영역에 위치하며 제1 두께를 가지는 제1 부분과 상기 제1 두께보다 두꺼운 두께를 가지며 상기 데이터선 및 드레인 전극에 대응하는 배선 영역에 위치하는 제2 부분을 가지는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 식각 마스크로 하여 상기 배선 영역 및 채널 영역을 제외한 나머지 영역에 대응하는 상기 도전체층을 식각하는 단계,
    상기 제1 부분을 제거하여 상기 채널 영역의 상기 도전체층을 드러내는 단계,
    상기 나머지 영역에 대응하는 상기 규소층 및 불순물 규소층을 식각하면서 상기 채널 영역에 대응하는 상기 도전체층 일부를 식각하는 단계,
    상기 채널 영역에 위치한 상기 도전체층 및 불순물 규소층을 제거하는 단계, 그리고, 상기 제2 부분을 제거하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 감광막 패턴은 하나의 마스크를 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제2항에서,
    상기 마스크는 빛이 일부만 투과될 수 있는 첫째 부분과 빛이 완전히 투과될 수 있는 둘째 부분 및 빛이 완전히 투과될 수 없는 셋째 부분을 포함하고, 상기 감광막 패턴은 양성 감광막이며, 상기 마스크의 첫째, 둘째 및 셋째 부분은 노광 과정에서 상기 채널 영역, 나머지 영역 및 배선 영역에 정렬되는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 마스크의 첫째 부분은 반투명막을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제4항에서,
    상기 마스크의 첫째 부분은 상기 노광 단계에서 사용되는 광원의 분해능보다 크기가 작은 패턴을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 감광막 패턴의 제1 부분은 리플로우를 통하여 형성하는 박막 트랜지스터 표시의 제조 방법.
KR1020040079521A 2004-10-06 2004-10-06 박막 트랜지스터 표시판의 제조 방법 KR101090249B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020040079521A KR101090249B1 (ko) 2004-10-06 2004-10-06 박막 트랜지스터 표시판의 제조 방법
JP2005019463A JP2006108612A (ja) 2004-10-06 2005-01-27 薄膜トランジスタ表示板の製造方法
TW094125577A TWI395001B (zh) 2004-10-06 2005-07-28 薄膜電晶體陣列面板之製造方法
CN2005101028537A CN1767175B (zh) 2004-10-06 2005-09-13 薄膜晶体管阵列面板的制造方法
EP05108789A EP1646076B1 (en) 2004-10-06 2005-09-23 Manufacturing method of a thin film transistor array panel
DE602005027028T DE602005027028D1 (de) 2004-10-06 2005-09-23 Herstellungsverfahren für eine Dünnfilmtransistormatrix
US11/242,696 US7425476B2 (en) 2004-10-06 2005-10-04 Manufacturing method of a thin film transistor array panel
US12/192,531 US20080299712A1 (en) 2004-10-06 2008-08-15 Manufacturing method of a thin film transistor array panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040079521A KR101090249B1 (ko) 2004-10-06 2004-10-06 박막 트랜지스터 표시판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060030664A true KR20060030664A (ko) 2006-04-11
KR101090249B1 KR101090249B1 (ko) 2011-12-06

Family

ID=36126084

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040079521A KR101090249B1 (ko) 2004-10-06 2004-10-06 박막 트랜지스터 표시판의 제조 방법

Country Status (7)

Country Link
US (2) US7425476B2 (ko)
EP (1) EP1646076B1 (ko)
JP (1) JP2006108612A (ko)
KR (1) KR101090249B1 (ko)
CN (1) CN1767175B (ko)
DE (1) DE602005027028D1 (ko)
TW (1) TWI395001B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070009321A (ko) * 2005-07-15 2007-01-18 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101232061B1 (ko) * 2006-04-24 2013-02-12 삼성디스플레이 주식회사 금속 배선의 제조 방법 및 표시 기판의 제조 방법
KR20080034598A (ko) * 2006-10-17 2008-04-22 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
TWI374510B (en) 2008-04-18 2012-10-11 Au Optronics Corp Gate driver on array of a display and method of making device of a display
CN101266951B (zh) * 2008-05-05 2012-02-01 友达光电股份有限公司 显示装置的栅极驱动电路以及制作显示装置的器件的方法
KR101582946B1 (ko) * 2009-12-04 2016-01-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101750430B1 (ko) * 2010-11-29 2017-06-26 삼성디스플레이 주식회사 박막 트랜지스터 표시판의 제조 방법
KR102063983B1 (ko) * 2013-06-26 2020-02-11 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
CN103500764B (zh) * 2013-10-21 2016-03-30 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示器
KR102132445B1 (ko) * 2013-12-31 2020-07-09 엘지디스플레이 주식회사 액정 디스플레이 패널 및 이의 제조 방법
KR102423678B1 (ko) * 2015-09-25 2022-07-21 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN107134460B (zh) * 2017-04-11 2019-08-02 深圳市华星光电半导体显示技术有限公司 显示装置及其goa电路
JP7063019B2 (ja) * 2018-03-09 2022-05-09 Tdk株式会社 薄膜コンデンサの製造方法及び薄膜コンデンサ
CN110729197A (zh) * 2018-06-29 2020-01-24 中华映管股份有限公司 一种半导体薄膜晶体管的制造方法及显示面板

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4231811A (en) * 1979-09-13 1980-11-04 Intel Corporation Variable thickness self-aligned photoresist process
US6287899B1 (en) * 1998-12-31 2001-09-11 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
KR100494683B1 (ko) * 2000-05-31 2005-06-13 비오이 하이디스 테크놀로지 주식회사 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크
JP2002131886A (ja) * 2000-10-27 2002-05-09 Hitachi Ltd 半導体装置の製造方法
JP2002151381A (ja) * 2000-11-09 2002-05-24 Nec Kagoshima Ltd パターン形成方法
TW480728B (en) * 2001-02-02 2002-03-21 Hannstar Display Corp Polysilicon thin film transistor structure and the manufacturing method thereof
JP4462775B2 (ja) * 2001-03-02 2010-05-12 Ｎｅｃ液晶テクノロジー株式会社 パターン形成方法及びそれを用いた液晶表示装置の製造方法
JP3871923B2 (ja) * 2001-11-26 2007-01-24 鹿児島日本電気株式会社 パターン形成方法及びそれを用いたアクティブマトリクス基板の製造方法
US7102168B2 (en) * 2001-12-24 2006-09-05 Samsung Electronics Co., Ltd. Thin film transistor array panel for display and manufacturing method thereof
KR100897505B1 (ko) * 2002-11-19 2009-05-15 삼성전자주식회사 액정 표시 장치의 박막 트랜지스터 기판 및 이의 제조 방법
TW579604B (en) * 2002-12-17 2004-03-11 Ind Tech Res Inst Method of forming a top-gate type thin film transistor device

Also Published As

Publication number Publication date
KR101090249B1 (ko) 2011-12-06
CN1767175B (zh) 2011-03-16
US20060073645A1 (en) 2006-04-06
US7425476B2 (en) 2008-09-16
EP1646076B1 (en) 2011-03-23
US20080299712A1 (en) 2008-12-04
DE602005027028D1 (de) 2011-05-05
EP1646076A1 (en) 2006-04-12
TW200612140A (en) 2006-04-16
CN1767175A (zh) 2006-05-03
JP2006108612A (ja) 2006-04-20
TWI395001B (zh) 2013-05-01

Similar Documents

Publication Publication Date Title
EP1646076B1 (en) Manufacturing method of a thin film transistor array panel
KR20090096226A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101112538B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101219041B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20070039274A (ko) 박막 트랜지스터 표시판의 제조 방법
KR101061844B1 (ko) 박막 표시판의 제조 방법
KR101209045B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101160823B1 (ko) 박막 트랜지스터 표시판과 그 제조 방법
KR100997963B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101090256B1 (ko) 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법
KR101282404B1 (ko) 액정 표시 장치의 제조 방법
KR20060028519A (ko) 박막트랜지스터 표시판 및 그 제조 방법
KR100973809B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR100984352B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR100330097B1 (ko) 액정표시장치용박막트랜지스터기판및그제조방법
KR100935673B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR100796746B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR20070070738A (ko) 박막 트랜지스터 표시판의 제조 방법
KR100997969B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20070048412A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060004718A (ko) 박막 트랜지스터 표시판과 그 제조 방법
KR20060063250A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20050079717A (ko) 박막 트랜지스터 표시판과 그 제조 방법
KR20050102442A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060020895A (ko) 박막 트랜지스터 표시판의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141030

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171101

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181101

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191028

Year of fee payment: 9