CN106340457A - 薄膜晶体管及制作方法、显示面板 - Google Patents

薄膜晶体管及制作方法、显示面板 Download PDF

Info

Publication number
CN106340457A
CN106340457A CN201610873936.4A CN201610873936A CN106340457A CN 106340457 A CN106340457 A CN 106340457A CN 201610873936 A CN201610873936 A CN 201610873936A CN 106340457 A CN106340457 A CN 106340457A
Authority
CN
China
Prior art keywords
layer
underlay substrate
gate insulator
region
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610873936.4A
Other languages
English (en)
Inventor
卜倩倩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201610873936.4A priority Critical patent/CN106340457A/zh
Publication of CN106340457A publication Critical patent/CN106340457A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种薄膜晶体管及制作方法、显示面板，属于薄膜晶体管制造工艺领域。包括：在衬底基板上形成多晶硅图形、栅极绝缘层、带有光刻胶的栅极图形，所述多晶硅图形包括有源层、源极区和漏极区；对所述栅极绝缘层进行刻蚀，使刻蚀后的栅极绝缘层的侧壁与所述多晶硅图形的上表面形成倾角，所述刻蚀后的栅极绝缘层覆盖所述有源层，且使所述源极区和漏极区露出；从所述多晶硅图形的源极区和漏极区进行离子注入，形成位于所述有源层两端的两组掺杂区，每组所述掺杂区包括相互连接的一个重掺杂区和一个轻掺杂区；在离子注入结束后，剥离刻胶。本发明减小了薄膜晶体管的热电子效应，并且简化了其制造工艺过程。本发明用于制造薄膜晶体管。

Description

薄膜晶体管及制作方法、显示面板
技术领域
本发明涉及薄膜晶体管制造工艺领域，特别涉及一种薄膜晶体管及制作方法、显示面板。
背景技术
低温多晶硅薄膜晶体管一般应用在液晶显示器上，是用于控制像素亮度的基本电路元件。低温多晶硅薄膜晶体管主要包括：多晶硅层、栅极绝缘层、栅极图形、源漏极等部分。其中，多晶硅层中包含有两个具有较高掺杂浓度的N型重掺杂区。两个N型重掺杂区与栅极导体之间的间距较小，导致低温多晶硅薄膜晶体管漏极附近具有较强的电场，并由此产生热电子效应，使得元件稳定性受到影响。
现有技术中采用轻掺杂漏极结构改善热电子效应。其工艺过程为：在玻璃基板上形成多晶硅层，在其上涂覆栅极绝缘层，并在栅极绝缘层上形成栅极图形，之后利用栅极图形为掩膜板向多晶硅层进行第一次离子注入，然后在栅极图形上涂覆光刻胶并进行第二次离子注入，然后剥离光刻胶，再依次形成介质层、源漏极，即可得到含有轻掺杂漏极结构的低温多晶硅薄膜晶体管。
但是，现有的具有轻掺杂漏极结构的低温多晶硅薄膜晶体管的轻掺杂漏极的掺杂浓度恒定，导致漏极附近具有较强的电场，在一定程度上不利于热电子效应的消除。并且，制造该轻掺杂漏极结构在工艺过程中需要两次离子注入程序，工艺过程繁琐。
发明内容
为了解决现有技术在一定程度上不利于热电子效应的消除和需要两次离子注入程序引起的工艺过程繁琐的问题，本发明实施例提供了一种薄膜晶体管及制作方法、显示面板。所述技术方案如下：
第一方面，提供了一种薄膜晶体管的制造方法，包括：
在衬底基板上形成多晶硅图形，所述多晶硅图形包括有源层，以及位于所述有源层两端的源极区和漏极区；
在形成有所述多晶硅图形的衬底基板上形成栅极绝缘层；
在形成有所述栅极绝缘层的衬底基板上形成带有光刻胶的栅极图形；
对所述栅极绝缘层进行刻蚀，使刻蚀后的栅极绝缘层的侧壁与所述多晶硅图形的上表面形成倾角，所述刻蚀后的栅极绝缘层覆盖所述有源层，且使所述源极区和所述漏极区露出；
从所述多晶硅图形的源极区和漏极区进行离子注入，使所述多晶硅图形上形成位于所述有源层两端的两组掺杂区，每组所述掺杂区包括相互连接的一个重掺杂区和一个轻掺杂区，其中，离子注入后的所述源极区和所述漏极区为所述两个重掺杂区，离子注入后的目标区域为所述两个轻掺杂区，所述目标区域为所述刻蚀后的栅极绝缘层的侧壁在所述多晶硅图形上的正投影区域；
在离子注入结束后，剥离所述栅极图形上的光刻胶。
可选地，包括：所述栅极绝缘层包括第一子绝缘层和第二子绝缘层，所述第一子绝缘层较所述第二子绝缘层靠近所述衬底基板，所述第一子绝缘层的刻蚀速率小于所述第二子绝缘层的刻蚀速率。
可选地，包括：
所述第一子绝缘层在采用干法刻蚀时的刻蚀速率为1-5纳米每秒；
所述第二子绝缘层在采用干法刻蚀时的刻蚀速率为10-30纳米每秒。
可选地，所述在衬底基板上形成多晶硅图形，包括：
在所述衬底基板上形成非晶硅层；
对所述非晶硅层进行晶化处理得到多晶硅层；
对所述多晶硅层进行一次构图工艺处理得到所述多晶硅图形。
可选地，在所述剥离所述栅极图形上的光刻胶之后，所述方法还包括：
在形成有所述栅极图形的衬底基板上形成层间绝缘层；
在形成有所述层间绝缘层的衬底基板上形成源极和漏极，所述源极与一重掺杂区连接，所述漏极与另一重掺杂区连接。
可选地，所述在形成有所述第二栅极绝缘层的衬底基板上形成带有光刻胶的栅极图形，包括：
在形成有所述栅极绝缘层的衬底基板上形成栅极层；
在所述栅极层上涂覆光刻胶；
对涂覆有光刻胶的栅极层进行曝光、显影和刻蚀，得到所述带有光刻胶的栅极图形。
第二方面，提供了一种薄膜晶体管，包括：
衬底基板；
在所述衬底基板上设置有多晶硅图形，所述多晶硅图形包括有源层和位于所述有源层两端的两组掺杂区，每组所述掺杂区包括相互连接的一个重掺杂区和一个轻掺杂区，所述轻掺杂区较所述重掺杂区靠近所述有源层；
在设置有所述多晶硅图形的衬底基板上设置有栅极绝缘层，所述栅极绝缘层的侧壁与所述多晶硅图形的上表面形成倾角，所述栅极绝缘层覆盖所述有源层，且使所述重掺杂区露出，所述栅极绝缘层的侧壁在所述多晶硅图形上的正投影区域为所述两个轻掺杂区；
在设置有所述栅极绝缘层的衬底基板上设置有栅极图形。
可选地，所述栅极绝缘层包括第一子绝缘层和第二子绝缘层，所述第一子绝缘层较所述第二子绝缘层靠近所述衬底基板，所述第一子绝缘层的刻蚀速率小于所述第二子绝缘层的刻蚀速率。
可选地，在设置有所述栅极图形的衬底基板上设置有层间绝缘层；
在设置有所述层间绝缘层的衬底基板上设置有源极和漏极，所述源极与一重掺杂区连接，所述漏极与另一重掺杂区连接。
第三方面，提供了一种显示面板，包括：第二方面任一所述的薄膜晶体管。
本发明实施例提供的技术方案带来的有益效果是：
本发明实施例提供的薄膜晶体管及制作方法、显示面板，通过以具有倾斜侧壁的栅极绝缘层为掩膜版、在多晶硅图形的源极区和漏极区进行一次离子注入，形成两组掺杂区，每组掺杂区包括相互连接的一个重掺杂区和一个掺杂浓度变化的轻掺杂区，相对于现有技术，在降低了掺杂浓度的基础上，还相应地增大了掺杂区与栅极的相对间距，减小了漏极附近的电场强度，因此减小了薄膜晶体管的热电子效应。并且，制造该薄膜晶体管的过程中只需一次离子注入程序，简化了制造薄膜晶体管的工艺过程。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种薄膜晶体管的制造方法的方法流程图；
图2-1是本发明实施例提供的另一种薄膜晶体管的制造方法的方法流程图；
图2-2是本发明实施例提供的另一种薄膜晶体管的制造方法的方法流程图；
图2-3是本发明实施例提供的一种在衬底基板上形成非晶硅层后的结构示意图；
图2-4是本发明实施例提供的一种采用退火工艺对非晶硅层进行处理后得到多晶硅层的结构示意图；
图2-5是本发明实施例提供的一种对多晶硅层进行一次构图工艺处理得到多晶硅图形后的结构示意图；
图2-6是本发明实施例提供的一种在形成有多晶硅图形的衬底基板上形成栅极绝缘层后的结构示意图；
图2-7是本发明实施例提供的一种在形成有栅极绝缘层的衬底基板上形成带有光刻胶的栅极图形后的结构示意图；
图2-8是本发明实施例提供的一种在形成有栅极绝缘层的衬底基板上形成带有光刻胶的栅极图形的方法流程图；
图2-9是本发明实施例提供的一种在形成有栅极绝缘层的衬底基板上形成栅极层后的结构示意图；
图2-10是本发明实施例提供的一种在形成有栅极层的衬底基板上涂覆光刻胶后的结构示意图；
图2-11是本发明实施例提供的一种对栅极绝缘层进行刻蚀后的结构示意图；
图2-12是本发明实施例提供的一种对多晶硅图形的源极区和漏极区进行离子注入后的结构示意图；
图2-13是本发明实施例提供的一种剥离栅极图形上的光刻胶后的结构示意图；
图2-14是本发明实施例提供的一种在形成有栅极图形的衬底基板上形成层间绝缘层后的结构示意图；
图2-15是本发明实施例提供的一种在形成有栅极图形的衬底基板上形成带有两个过孔的层间绝缘层后的结构示意图；
图2-16是本发明实施例提供的一种在形成有层间绝缘层的衬底基板上形成源极和漏极后的结构示意图；
图3是本发明实施例提供的一种薄膜晶体管的结构示意图；
图4是本发明实施例提供的另一种薄膜晶体管的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
图1为本发明实施例提供的一种薄膜晶体管的制造方法的方法流程图，如图1所示，该方法包括：
步骤101、在衬底基板上形成多晶硅图形，多晶硅图形包括有源层，以及位于有源层两端的源极区和漏极区。
步骤102、在形成有多晶硅图形的衬底基板上形成栅极绝缘层。
步骤103、在形成有栅极绝缘层的衬底基板上形成带有光刻胶的栅极图形。
步骤104、对栅极绝缘层进行刻蚀，使刻蚀后的栅极绝缘层的侧壁与多晶硅图形的上表面形成倾角，刻蚀后的栅极绝缘层覆盖有源层，且使源极区和漏极区露出。
步骤105、从多晶硅图形的源极区和漏极区进行离子注入，使多晶硅图形上形成位于有源层两端的两组掺杂区，每组掺杂区包括相互连接的一个重掺杂区和一个轻掺杂区，其中，离子注入后的源极区和漏极区为两个重掺杂区，离子注入后的目标区域为两个轻掺杂区，目标区域为刻蚀后的栅极绝缘层的侧壁在多晶硅图形上的正投影区域。
步骤106、在离子注入结束后，剥离栅极图形上的光刻胶。
综上所述，本发明实施例提供的薄膜晶体管的制造方法，通过以具有倾斜侧壁的栅极绝缘层为掩膜版、在多晶硅图形的源极区和漏极区进行一次离子注入，形成两组掺杂区，每组掺杂区包括相互连接的一个重掺杂区和一个掺杂浓度变化的轻掺杂区，相对于现有技术，在降低了掺杂浓度的基础上，还相应地增大了掺杂区与栅极的相对间距，减小了漏极附近的电场强度，因此减小了薄膜晶体管的热电子效应。并且，制造该薄膜晶体管的过程中只需一次离子注入程序，简化了制造薄膜晶体管的工艺过程。
图2-1为本发明实施例提供的另一种薄膜晶体管的制造方法的方法流程图，如图2-1所示，该方法可以包括：
步骤201、在衬底基板上形成多晶硅图形，多晶硅图形包括有源层，以及位于有源层两端的源极区和漏极区。
可选地，图2-2为本发明实施例提供的一种在衬底基板001上形成多晶硅图形003的方法流程图，如图2-2所示，该方法可以包括：
步骤2011、在衬底基板上形成非晶硅层。
示例地，如图2-3所示，其示出了本发明实施例提供的一种在衬底基板001上形成非晶硅层F后的结构示意图。其中，衬底基板001可以为透明基板，其具体可以是采用玻璃、石英、透明树脂等具有一定坚固性的导光且非金属材料制成的基板。并且，该非晶硅层F的厚度可以根据实际需要设置，本发明实施例对此不做限定。
可选地，在衬底基板001上形成非晶硅层F之前，还可以在衬底基板001上形成缓冲层002。
示例地，可以采用涂覆、磁控溅射、热蒸发或者等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition；简称：PECVD)等方法在衬底基板001上沉积一层具有一定厚度的非晶硅，并进行烘烤处理得到非晶硅层F。
步骤2012、对非晶硅层进行晶化处理得到多晶硅层。
示例地，图2-4为本发明实施例提供的一种采用退火工艺对非晶硅层F进行处理后得到多晶硅层D的结构示意图。可选地，该晶化处理可以采用激光退火工艺对非晶硅层F进行处理，使非晶硅层F的非晶硅转化为多晶硅，得到多晶硅层D。同样，也可以采用其他形式的晶化方法使非晶硅转化为多晶硅，如离子注入方法，本发明实施例对此不做限定。
步骤2013、对多晶硅层进行一次构图工艺处理得到多晶硅图形。
示例地，图2-5为本发明实施例提供的一种对多晶硅层D进行一次构图工艺处理得到多晶硅图形003后的结构示意图。该一次构图工艺包括：光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离。
步骤202、在形成有多晶硅图形的衬底基板上形成栅极绝缘层。
示例地，图2-6为本发明实施例提供的一种在形成有多晶硅图形003的衬底基板001上形成栅极绝缘层004后的结构示意图。如图2-6所示，该栅极绝缘层004可以包括第一子绝缘层0041和第二子绝缘层0042。其中，第一子绝缘层0041较第二子绝缘层0042靠近衬底基板001，即第一子绝缘层0041在第二子绝缘层0042的上方。
需要说明的是，第一子绝缘层0041的刻蚀速率小于第二子绝缘层0042的刻蚀速率。例如，在采用干法刻蚀时，第一子绝缘层0041的刻蚀速率为1-5纳米每秒，第二子绝缘层0042的刻蚀速率为10-30纳米每秒。
可选地，第一子绝缘层0041可以采用致密二氧化硅材料形成，第二子绝缘层0042可以采用二氧化硅、氮化硅或者二氧化硅和氮化硅的混合材料形成。该第一子绝缘层0041和第二子绝缘层0042材料的致密性可以用其在氟化氢(英文：HF)中的刻蚀速率表征，其中，第一子绝缘层0041所采用的材料在HF中的刻蚀速率为5-8纳米每秒，第二子绝缘层0042所采用的材料在HF中的刻蚀速率为20-50纳米每秒。并且，该第一子绝缘层0041和第二子绝缘层0042的厚度可以根据实际需要设置，本发明实施例对此不做限定。
示例地，在形成第一子绝缘层0041时，可以采用涂覆、磁控溅射、热蒸发或者PECVD等方法在形成有多晶硅图形003的衬底基板001上沉积一层具有一定厚度的致密二氧化硅，得到致密二氧化硅材质层，并进行烘烤处理形成第一子绝缘层0041。第二子绝缘层0042的形成过程可以参考第一子绝缘层0041的形成过程，本发明实施例在此不再赘述。
步骤203、在形成有栅极绝缘层的衬底基板上形成带有光刻胶的栅极图形。
示例地，图2-7为本发明实施例提供的一种在形成有栅极绝缘层004的衬底基板001上形成带有光刻胶G的栅极图形005后的结构示意图。
在形成有栅极绝缘层004的衬底基板001上形成带有光刻胶G的栅极图形005的方法可以参考图2-8所示的方法流程图，如图2-8所示，该方法可以包括：
步骤2031、在形成有栅极绝缘层的衬底基板上形成栅极层。
示例地，图2-9为本发明实施例提供的一种在形成有栅极绝缘层004的衬底基板001上形成栅极层S后的结构示意图。该栅极层S可以采用金属材料形成，比如，采用金属钼(英文：Mo)、金属铜(英文：Cu)、金属铝(英文：Al)及其合金材料制造而成，该栅极层S的厚度的取值范围可以根据实际需要设置，本发明实施例对此不作限定。
示例地，可以采用磁控溅射、热蒸发或者PECVD等方法在衬底基板001上沉积一层具有一定厚度的金属材料，得到金属材质层，即为栅极层S。
步骤2032、在栅极层上涂覆光刻胶。
示例地，图2-10为本发明实施例提供的一种在形成有栅极层S的衬底基板001上涂覆光刻胶G后的结构示意图。其中，光刻胶G的厚度可以根据实际需要设置，本发明实施例对此不作限定。
步骤2033、对涂覆有光刻胶的栅极层进行曝光、显影和刻蚀，得到带有光刻胶的栅极图形。
对涂覆有光刻胶G的栅极层S进行曝光、显影和刻蚀，得到带有光刻胶G的栅极图形005后的结构示意图可以参考图2-7。
对涂覆有光刻胶G的栅极层S进行曝光、显影和刻蚀可以包括：采用掩膜版(该掩膜版上设置有透光区域和不透光区域)对光刻胶G进行曝光，使光刻胶G形成完全曝光区(对应透光区域)和非曝光区(对应不透光区域)，之后采用显影工艺处理，使完全曝光区的光刻胶G被完全去除，非曝光区的光刻胶G全部保留，采用刻蚀工艺对金属材质层上完全曝光区对应的栅极层S进行刻蚀，完全曝光区域对应的栅极层S被刻蚀掉，非曝光区域对应的栅极层S被保留，就得到带有光刻胶G的栅极图形005，即为图2-7所示的带有光刻胶G的栅极图形005。该栅极图形005可以包括：栅极、栅线和数据线。
可选地，此处的刻蚀工艺可以为湿法刻蚀工艺，但也可采用其他刻蚀工艺，本发明实施例对其不做具体限定。
需要说明的是，本发明实施例是以采用正性光刻胶形成带有光刻胶的栅极图形为例进行说明的，实际应用中，还可以采用负性光刻胶形成带有光刻胶的栅极图形，本发明实施例对此不做限定。
步骤204、对栅极绝缘层进行刻蚀，使刻蚀后的栅极绝缘层的侧壁与多晶硅图形的上表面形成倾角，刻蚀后的栅极绝缘层覆盖有源层，且使源极区和漏极区露出。
示例地，图2-11为本发明实施例提供的一种对栅极绝缘层004进行刻蚀后的结构示意图。可选地，此处的刻蚀工艺可以为干法刻蚀工艺，其中，该干法刻蚀工艺可以选用反应离子刻蚀(Reactive Ion Etching；简称：RIE)和反应耦合等离子体刻蚀(InductivelyCoupled Plasma；简称：ICP)等刻蚀工艺。同样，该刻蚀工艺也可选用其他刻蚀工艺，如湿法刻蚀工艺，本发明实施例对其不做具体限定。
由于栅极绝缘层004包括第一子绝缘层0041和第二子绝缘层0042，并且，第一子绝缘层0041较第二子绝缘层0042靠近衬底基板001，第一子绝缘层0041的刻蚀速率小于第二子绝缘层0042的刻蚀速率，因此，在采用刻蚀工艺对栅极绝缘层004进行刻蚀时，能够使得刻蚀后的栅极绝缘层004的侧壁与多晶硅图形003的上表面形成一定的倾角，并且该形成的倾角为锐角。刻蚀后的栅极绝缘层004能够覆盖包含于多晶硅图形003中的有源层，并且可以将位于有源层两端的源极区和漏极区露出。该倾角的角度和源极区与漏极区露出部分的面积可以根据实际需要设置，本发明实施例对此不做限定。
需要说明的是，为了保证刻蚀后的栅极绝缘层004的侧壁与多晶硅图形003的上表面能够形成一定的倾角，需要在刻蚀过程中严格控制刻蚀条件。
步骤205、从多晶硅图形的源极区和漏极区进行离子注入，使多晶硅图形上形成位于有源层两端的两组掺杂区，每组掺杂区包括相互连接的一个重掺杂区和一个轻掺杂区，其中，离子注入后的源极区和漏极区为两个重掺杂区，离子注入后的目标区域为两个轻掺杂区，目标区域为刻蚀后的栅极绝缘层的侧壁在多晶硅图形上的正投影区域。
示例地，图2-12为本发明实施例提供的一种对多晶硅图形003的源极区和漏极区进行离子注入后的结构示意图。如图2-12所示，经过离子注入后，多晶硅图形003上形成了位于有源层两端的两组掺杂区，如图中0031和0032所示，每组掺杂区分别包括相互连接的一个重掺杂区和一个轻掺杂区，如图2-12所示，掺杂区0031包括重掺杂区00311和轻掺杂区00312，掺杂区0032包括重掺杂区00321和轻掺杂区00322。其中，离子注入后的源极区和漏极区分别对应为两个重掺杂区00311和00321，离子注入后的目标区域对应为两个轻掺杂区00312和00322，并且两个轻掺杂区00312和00322的离子浓度有一定的变化。
离子注入技术是为了使施主或受主杂质原子能够进入到晶体中去，将注入的杂质原子电离成离子，并用强电场对其加速、使得这些离子获得很高的动能，然后直接轰击晶体、使得离子“挤”进到晶体里面去的技术。在采用离子注入技术进行掺杂时，在晶体中会产生出许多晶格缺陷，同时也会有一些原子处在其间隙中，因此，晶体在经过离子注入以后，还必须要进行退火处理，以消除出现的缺陷，并使进入到晶体中的杂质“激活″。
从多晶硅图形003的源极区和漏极区进行离子注入，该离子注入的方向为垂直于衬底基板001的方向。由于在对栅极绝缘层004刻蚀后多晶硅图形003中包含的源极区和漏极区露出，因此，在离子注入后多晶硅图形003中包含的源极区和漏极区分别形成了相应的重掺杂区00311和00321。
同时，由于栅极绝缘层004采用两种具有不同刻蚀速率的材料形成，使得经过刻蚀后的栅极绝缘层004的侧壁与形成在衬底基板001上的多晶硅图形003的上表面形成有一定的倾角，即形成侧壁倾斜的栅极绝缘层004。并且，在离子注入过程中，使用该侧壁倾斜的栅极绝缘层004作为掩膜版对多晶硅图形003进行离子注入(即将该侧壁倾斜的栅极绝缘层004作为对多晶硅图形003进行离子注入的掩膜结构)。因此，在离子注入过程中，该侧壁倾斜的栅极绝缘层004可以阻挡一定浓度的离子，使得该侧壁倾斜的栅极绝缘层004的倾斜部分对应的多晶硅图形003的部分区域(即为目标区域，该目标区域为刻蚀后的栅极绝缘层004的侧壁在多晶硅图形003上的正投影区域)被注入有一定浓度的离子，并且，该目标区域中被注入离子的浓度随着栅极绝缘层004的倾斜侧壁部分的厚度变化呈现出正相关的变化，示例地，即为图2-12中呈现出的状态。该离子注入后的目标区域为两个轻掺杂区00312和00322。
需要说明的是，在该离子注入过程中，需要控制离子注入量，以保证离子注入后的重掺杂区和轻掺杂区的掺杂浓度。
相对于现有技术，该形成有两个重掺杂区和两个掺杂浓度有一定变化的轻掺杂区的薄膜晶体管可以在降低掺杂浓度的基础上，增大掺杂区与栅极之间的相对间距，以减小漏极附近的电场强度，最终减小薄膜晶体管的热电子效应。
由于在栅极图形005上涂覆有光刻胶G，使得多晶硅图形003中包含的有源层在离子注入过程中不会受到离子注入过程的影响、不能被注入离子，因此，确保了有源层能够正常工作。
步骤206、在离子注入结束后，剥离栅极图形上的光刻胶。
示例地，图2-13为本发明实施例提供的一种剥离栅极图形005上的光刻胶G后的结构示意图。如图2-13所示，图2-12中涂覆在栅极图形005上的光刻胶G已经被去除了。
步骤207、在形成有栅极图形的衬底基板上形成层间绝缘层。
示例地，图2-14为本发明实施例提供的一种在形成有栅极图形005的衬底基板001上形成层间绝缘层006后的结构示意图。
示例地，可以采用磁控溅射、热蒸发或者PECVD等方法形成层间绝缘层006，该层间绝缘层006可以采用二氧化硅材料或者氮化硅材料制造而成。
步骤208、在形成有层间绝缘层的衬底基板上形成源极和漏极，源极与一重掺杂区连接，漏极与另一重掺杂区连接。
需要说明的是，该源极和漏极可以通过过孔分别与相应的重掺杂区连接。相应的，在步骤207之后，可以在层间绝缘层006上形成两个过孔009，具体的，通过一次构图工艺在该层间绝缘层006上形成两个过孔009，两个过孔009分别位于多晶硅图形003的源极区和漏极区对应的重掺杂区的上方，其位置可以如图2-15中所示。其中，一次构图工艺包括：光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离。示例地，图2-15为本发明实施例提供的一种在形成有栅极图形005的衬底基板001上形成带有该两个过孔009的层间绝缘层006后的结构示意图。
示例地，图2-16为本发明实施例提供的一种在形成有层间绝缘层006的衬底基板001上形成源极007和漏极008后的结构示意图。如图2-16所示，分别在步骤207中形成的两个过孔及其上方位置形成源极007和漏极008，该源极007和漏极008可以采用金属材料形成，比如，可以采用金属Mo、金属Cu、金属Al及其合金材料形成，本发明实施例对此不作限定。该源极007与多晶硅图形003的源极区对应的重掺杂区00311连接，该漏极008与多晶硅图形003的漏极区对应的重掺杂区00321连接。
示例地，可以采用磁控溅射、热蒸发或者PECVD等方法在形成层间绝缘层006的衬底基板001上沉积一层具有一定厚度的金属材料，得到金属材质层。然后，通过一次构图工艺对该金属材质层进行处理，得到源极007和漏极008。其中，一次构图工艺包括：光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离。
可选地，在衬底基板001上形成源极007和漏极008之后，还可以形成平坦层，以消除薄膜晶体管表面的高低差，能够使得在制作金属走线时比较容易操作，减少金属走线的不良。
需要说明的是，本发明实施例中的栅极、源极和漏极的材质可以为金属，也可以为非金属，本发明实施例对此不作限定。
综上所述，本发明实施例提供的薄膜晶体管的制造方法，通过以具有倾斜侧壁的栅极绝缘层为掩膜版、在多晶硅图形的源极区和漏极区进行一次离子注入，形成两组掺杂区，每组掺杂区包括相互连接的一个重掺杂区和一个掺杂浓度变化的轻掺杂区，相对于现有技术，在降低了掺杂浓度的基础上，还相应地增大了掺杂区与栅极的相对间距，减小了漏极附近的电场强度，因此减小了薄膜晶体管的热电子效应。并且，制造该薄膜晶体管的过程中只需一次离子注入程序，简化了制造薄膜晶体管的工艺过程。
图3为本发明实施例提供的一种薄膜晶体管的结构示意图，如图3所示，该薄膜晶体管包括：衬底基板001。该衬底基板001可以为透明基板，其具体可以是采用玻璃、石英、透明树脂等具有一定坚固性的导光且非金属材料制成的基板。
在衬底基板001上设置有多晶硅图形003，该多晶硅图形003包括有源层和位于有源层两端的两组掺杂区，如图中0031和0032所示，每组掺杂区包括相互连接的一个重掺杂区和一个轻掺杂区，如图3所示，掺杂区0031包括重掺杂区00311和轻掺杂区00312、掺杂区0032包括重掺杂区00321和轻掺杂区00322。其中，轻掺杂区00312和00322分别较重掺杂区00311和00321靠近有源层。
在设置有多晶硅图形003的衬底基板001上设置有栅极绝缘层004，栅极绝缘层004的侧壁与多晶硅图形003的上表面形成倾角，栅极绝缘层004覆盖有源层，且使重掺杂区00311和00321露出，栅极绝缘层004的侧壁在多晶硅图形003上的正投影区域为两个轻掺杂区00312和00322。
在设置有栅极绝缘层004的衬底基板001上设置有栅极图形005。
综上所述，本发明实施例提供的薄膜晶体管，通过在多晶硅图形中设置有两组掺杂区，且每组掺杂区包括相互连接的一个重掺杂区和一个掺杂浓度变化的轻掺杂区，相对于现有技术，在降低了掺杂浓度的基础上，还相应地增大了掺杂区与栅极的相对间距，减小了漏极附近的电场强度，因此减小了薄膜晶体管的热电子效应。
图4为本发明实施例提供的另一种薄膜晶体管的结构示意图，如图4所示，该薄膜晶体管包括：衬底基板001。该衬底基板001可以为透明基板，其具体可以是采用玻璃、石英、透明树脂等具有一定坚固性的导光且非金属材料制成的基板。
在衬底基板001上设置有多晶硅图形003，多晶硅图形003包括有源层和位于有源层两端的两组掺杂区，如图中0031和0032所示，每组掺杂区包括相互连接的一个重掺杂区和一个轻掺杂区，如图4所示，掺杂区0031包括重掺杂区00311和轻掺杂区00312、掺杂区0032包括重掺杂区00321和轻掺杂区00322。轻掺杂区00312和00322分别较重掺杂区00311和00321靠近有源层。并且，每组掺杂区中的轻掺杂区的离子浓度有一定的变化。示例地，轻掺杂区00312和00322的离子浓度变化趋势可参考图4中的示例。
可选地，衬底基板001和多晶硅图形003之间还可以设置有缓冲层002。
在设置有多晶硅图形003的衬底基板001上设置有栅极绝缘层004，栅极绝缘层004的侧壁与多晶硅图形003的上表面形成倾角，栅极绝缘层004覆盖有源层，且使重掺杂区00311和00321露出，栅极绝缘层004的侧壁在多晶硅图形003上的正投影区域为两个轻掺杂区00312和00322。
该栅极绝缘层004可以包括第一子绝缘层0041和第二子绝缘层0042。该第一子绝缘层0041较该第二子绝缘层0042靠近衬底基板001，并且，该第一子绝缘层0041的刻蚀速率小于该第二子绝缘层0042的刻蚀速率。可选地，该第一子绝缘层0041在采用干法刻蚀时的刻蚀速率可以为1-5纳米每秒，该第二子绝缘层0042在采用干法刻蚀时的刻蚀速率可以为10-30纳米每秒。
第一子绝缘层0041和第二子绝缘层0042的刻蚀速率不同，是为了在刻蚀过程中将栅极绝缘层004的侧壁刻蚀成与多晶硅图形003的上表面形成有倾角。而该倾角是为在离子注入过程中将多晶硅图形003中的目标区域注入为有一定浓度变化的轻掺杂区00312和00322。
在设置有栅极绝缘层004的衬底基板001上设置有栅极图形005。该栅极图形005可以包括：栅极、栅线和数据线。
进一步地，在设置有栅极图形005的衬底基板001上设置有层间绝缘层006。并且该层间绝缘层006上设置有两个过孔，该两个过孔用于为两个重掺杂区的连接提供条件。
在设置有层间绝缘层006的衬底基板001上设置有源极007和漏极008，该源极007和漏极008分别位于两个过孔和过孔上方的区域。通过两个过孔，源极007与一重掺杂区00311连接，漏极008与另一重掺杂区00321连接。
综上所述，本发明实施例提供的薄膜晶体管，通过在多晶硅图形中设置有两组掺杂区，且每组掺杂区包括相互连接的一个重掺杂区和一个掺杂浓度变化的轻掺杂区，相对于现有技术，在降低了掺杂浓度的基础上，还相应地增大了掺杂区与栅极的相对间距，减小了漏极附近的电场强度，因此减小了薄膜晶体管的热电子效应。
本发明实施例还提供了一种显示面板，该显示面板包括本发明实施例提供的任一薄膜晶体管。
进一步的，本发明实施例提供的显示面板可以应用于显示装置上，该显示装置可以为：液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
综上所述，本发明实施例还提供的显示面板包括薄膜晶体管，由于薄膜晶体管通过在多晶硅图形中设置有两组掺杂区，且每组掺杂区包括相互连接的一个重掺杂区和一个掺杂浓度变化的轻掺杂区，相对于现有技术，在降低了掺杂浓度的基础上，还相应地增大了掺杂区与栅极导体的相对间距，减小了漏极附近的电场强度，因此减小了薄膜晶体管的热电子效应。
上述所有可选技术方案，可以采用任意结合形成本公开的可选实施例，在此不再一一赘述。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种薄膜晶体管的制造方法，其特征在于，包括：
在衬底基板上形成多晶硅图形，所述多晶硅图形包括有源层，以及位于所述有源层两端的源极区和漏极区；
在形成有所述多晶硅图形的衬底基板上形成栅极绝缘层；
在形成有所述栅极绝缘层的衬底基板上形成带有光刻胶的栅极图形；
对所述栅极绝缘层进行刻蚀，使刻蚀后的栅极绝缘层的侧壁与所述多晶硅图形的上表面形成倾角，所述刻蚀后的栅极绝缘层覆盖所述有源层，且使所述源极区和所述漏极区露出；
从所述多晶硅图形的源极区和漏极区进行离子注入，使所述多晶硅图形上形成位于所述有源层两端的两组掺杂区，每组所述掺杂区包括相互连接的一个重掺杂区和一个轻掺杂区，其中，离子注入后的所述源极区和所述漏极区为所述两个重掺杂区，离子注入后的目标区域为所述两个轻掺杂区，所述目标区域为所述刻蚀后的栅极绝缘层的侧壁在所述多晶硅图形上的正投影区域；
在离子注入结束后，剥离所述栅极图形上的光刻胶。
2.根据权利要求1所述的方法，其特征在于，包括：
所述栅极绝缘层包括第一子绝缘层和第二子绝缘层，所述第一子绝缘层较所述第二子绝缘层靠近所述衬底基板，所述第一子绝缘层的刻蚀速率小于所述第二子绝缘层的刻蚀速率。
3.根据权利要求2所述的方法，其特征在于，包括：
所述第一子绝缘层在采用干法刻蚀时的刻蚀速率为1-5纳米每秒；
所述第二子绝缘层在采用干法刻蚀时的刻蚀速率为10-30纳米每秒。
4.根据权利要求1至3任一所述的方法，其特征在于，
所述在衬底基板上形成多晶硅图形，包括：
在所述衬底基板上形成非晶硅层；
对所述非晶硅层进行晶化处理得到多晶硅层；
对所述多晶硅层进行一次构图工艺处理得到所述多晶硅图形。
5.根据权利要求1至3任一所述的方法，其特征在于，
在所述剥离所述栅极图形上的光刻胶之后，所述方法还包括：
在形成有所述栅极图形的衬底基板上形成层间绝缘层；
在形成有所述层间绝缘层的衬底基板上形成源极和漏极，所述源极与一重掺杂区连接，所述漏极与另一重掺杂区连接。
6.根据权利要求1所述的方法，其特征在于，
所述在形成有所述第二栅极绝缘层的衬底基板上形成带有光刻胶的栅极图形，包括：
在形成有所述栅极绝缘层的衬底基板上形成栅极层；
在所述栅极层上涂覆光刻胶；
对涂覆有光刻胶的栅极层进行曝光、显影和刻蚀，得到所述带有光刻胶的栅极图形。
7.一种薄膜晶体管，其特征在于，包括：
衬底基板；
在所述衬底基板上设置有多晶硅图形，所述多晶硅图形包括有源层和位于所述有源层两端的两组掺杂区，每组所述掺杂区包括相互连接的一个重掺杂区和一个轻掺杂区，所述轻掺杂区较所述重掺杂区靠近所述有源层；
在设置有所述多晶硅图形的衬底基板上设置有栅极绝缘层，所述栅极绝缘层的侧壁与所述多晶硅图形的上表面形成倾角，所述栅极绝缘层覆盖所述有源层，且使所述重掺杂区露出，所述栅极绝缘层的侧壁在所述多晶硅图形上的正投影区域为所述两个轻掺杂区；
在设置有所述栅极绝缘层的衬底基板上设置有栅极图形。
8.根据权利要求7所述的薄膜晶体管，其特征在于，
所述栅极绝缘层包括第一子绝缘层和第二子绝缘层，所述第一子绝缘层较所述第二子绝缘层靠近所述衬底基板，所述第一子绝缘层的刻蚀速率小于所述第二子绝缘层的刻蚀速率。
9.根据权利要求7或8所述的薄膜晶体管，其特征在于，
在设置有所述栅极图形的衬底基板上设置有层间绝缘层；
在设置有所述层间绝缘层的衬底基板上设置有源极和漏极，所述源极与一重掺杂区连接，所述漏极与另一重掺杂区连接。
10.一种显示面板，其特征在于，包括：权利要求7至9任一所述的薄膜晶体管。
CN201610873936.4A 2016-09-30 2016-09-30 薄膜晶体管及制作方法、显示面板 Pending CN106340457A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610873936.4A CN106340457A (zh) 2016-09-30 2016-09-30 薄膜晶体管及制作方法、显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610873936.4A CN106340457A (zh) 2016-09-30 2016-09-30 薄膜晶体管及制作方法、显示面板

Publications (1)

Publication Number Publication Date
CN106340457A true CN106340457A (zh) 2017-01-18

Family

ID=57839744

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610873936.4A Pending CN106340457A (zh) 2016-09-30 2016-09-30 薄膜晶体管及制作方法、显示面板

Country Status (1)

Country Link
CN (1) CN106340457A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037045A (zh) * 2018-06-20 2018-12-18 武汉华星光电技术有限公司 一种离子注入方法、半导体器件的制作方法和半导体器件
CN109830539A (zh) * 2019-01-30 2019-05-31 武汉华星光电半导体显示技术有限公司 薄膜晶体管及其制作方法
CN111276546A (zh) * 2020-02-20 2020-06-12 武汉华星光电技术有限公司 显示面板及其制作方法
CN111769142A (zh) * 2020-06-23 2020-10-13 武汉华星光电半导体显示技术有限公司 一种显示面板及其制备方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009136645A2 (en) * 2008-05-07 2009-11-12 Canon Kabushiki Kaisha Thin film transistor and method of manufacturing the same
CN103178006A (zh) * 2013-03-29 2013-06-26 上海和辉光电有限公司 调整低温多晶硅晶体管阀值电压的方法
WO2016009715A1 (ja) * 2014-07-16 2016-01-21 株式会社Ｊｏｌｅｄ トランジスタ、表示装置および電子機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009136645A2 (en) * 2008-05-07 2009-11-12 Canon Kabushiki Kaisha Thin film transistor and method of manufacturing the same
US20110042670A1 (en) * 2008-05-07 2011-02-24 Canon Kabushiki Kaisha Thin film transistor and method of manufacturing the same
CN103178006A (zh) * 2013-03-29 2013-06-26 上海和辉光电有限公司 调整低温多晶硅晶体管阀值电压的方法
WO2016009715A1 (ja) * 2014-07-16 2016-01-21 株式会社Ｊｏｌｅｄ トランジスタ、表示装置および電子機器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037045A (zh) * 2018-06-20 2018-12-18 武汉华星光电技术有限公司 一种离子注入方法、半导体器件的制作方法和半导体器件
CN109830539A (zh) * 2019-01-30 2019-05-31 武汉华星光电半导体显示技术有限公司 薄膜晶体管及其制作方法
CN111276546A (zh) * 2020-02-20 2020-06-12 武汉华星光电技术有限公司 显示面板及其制作方法
CN111276546B (zh) * 2020-02-20 2022-07-29 武汉华星光电技术有限公司 显示面板及其制作方法
CN111769142A (zh) * 2020-06-23 2020-10-13 武汉华星光电半导体显示技术有限公司 一种显示面板及其制备方法、显示装置
CN111769142B (zh) * 2020-06-23 2022-07-12 武汉华星光电半导体显示技术有限公司 一种显示面板及其制备方法、显示装置

Similar Documents

Publication Publication Date Title
CN104102059B (zh) Tft阵列基板及其制造方法
CN102842587B (zh) 阵列基板及其制作方法、显示装置
CN110867458B (zh) 金属氧化物半导体薄膜晶体管阵列基板及制作方法
CN106340457A (zh) 薄膜晶体管及制作方法、显示面板
CN104934441B (zh) 一种goa单元及其制作方法、栅极驱动电路及显示器件
CN101661941B (zh) Tft-lcd阵列基板结构及其制备方法
WO2014005404A1 (zh) 薄膜晶体管的制造方法及阵列基板的制造方法
WO2015010427A1 (zh) 阵列基板及其制作方法和显示装置
CN105870169A (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
CN106847830A (zh) 阵列基板及其制作方法、显示面板
CN109872973A (zh) 一种阵列基板及其制造方法
CN106449653B (zh) 一种显示基板及其制备方法、显示面板、显示装置
CN104916779B (zh) 半导体器件、其制造方法以及其制造装置
CN108198756A (zh) 薄膜晶体管的制备方法、阵列基板的制备方法
CN107195583A (zh) 一种oled显示面板及其制备方法
TWI546850B (zh) 顯示面板之製備方法
CN107706199A (zh) 一种薄膜晶体管阵列基板的制作方法
CN104637872A (zh) 氧化物半导体薄膜晶体管阵列基板的制作方法
CN106373967A (zh) 阵列基板及其制备方法、显示装置
WO2014005348A1 (zh) 一种阵列基板的制作方法、阵列基板和液晶显示装置
CN105990332A (zh) 薄膜晶体管基板及其显示面板
TW462135B (en) Method for manufacturing the electronic device of thin film transistor display
CN103928397B (zh) 一种tft阵列基板及其制备方法和显示装置
CN102709329A (zh) 薄膜晶体管及其制造方法
CN109192668A (zh) 薄膜晶体管及其制造方法、显示面板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170118