TWI508284B - Field-effect transistor, method of manufacturing the same, and sputtering target - Google Patents

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Hirokazu Kawashima
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Idemitsu Kosan Co
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Description

場效型電晶體、其製造方法及濺鍍靶 發明領域
本發明係關於一種場效型電晶體、其製造方法及濺鍍靶。
 發明背景
場效型電晶體被廣泛應用作為半導體記憶體積體電路的單位電子元件、高頻信號增幅元件、液晶驅動用元件等，現在，是被實用化最多的電子裝置。
在這其中，伴隨著近年來顯示裝置令人矚目的發展，不僅液晶顯示裝置(LCD)，在電致發光顯示裝置(EL)或場發射顯示器(FED)等的各種顯示裝置中，薄膜電晶體(TFT)頻繁地被使用作為對顯示元件施加驅動電壓以驅動顯示裝置的開關元件。
薄膜電晶體的材料，已經廣泛地使用矽系半導體。通常，結晶系矽被應用在要求高速動作的高頻增幅元件、積體電路用元件等，對於液晶驅動用元件等，則因大面積化的要求，一直是採用非晶矽。
然而，結晶系矽在嘗試進行結晶化時，必需有例如，800℃以上的高溫或利用準分子雷射進行加熱，形成大面積基板是困難的，而且製造時有需要相當多的能量與製程數等的問題。此外，結晶系矽因為TFT的元件結構通常被限定為頂閘極結構，故削減遮罩數等以降低成本的作法是有困難的。
另一方面，可以在較低溫形成的非晶性矽半導體(amorphous silicon)，因為移動率(場效移動率)小到0.5cm2 /Vs左右，與結晶系的半導體相比開關速度慢，故有無法跟上大畫面．高精細．高頻率的動畫顯示之情形。另外，使用非晶矽的場效電晶體對直流電流應力的安定性(信賴性)低，有難以應用到執行直流電流驅動的有機EL等之自發光顯示元件的驅動的問題。
再者，現在，作為驅動顯示裝置的開關元件，使用矽系半導體膜的元件占主流地位，那是因為矽薄膜的安定性、加工性良好之外，開關速度快等，各種性能都好的緣故。而，此種矽系薄膜，一般是以化學氣相沉積法(CVD)製造。
另外，習知的TFT中，有在玻璃等的基板上積層閘電極、閘絕緣層、氫化非晶矽(a-Si：H)等的半導體層、源及汲電極的反向交錯結構者。該TFT從影像感測器開始，在大面積裝置的領域中，被應用作為以主動矩陣型的液晶顯示器為代表之平板顯示器等的驅動元件。在這些用途中，隨著高機能化(大畫面．高精細．高頻對應)，更加要求作動的高速化。
此種狀況下，作為可期待電晶體性能(移動率、安定性)與大面積化兩者兼具的半導體，使用氧化物的氧化物半導體受到矚目。
然而，這樣的氧化物半導體之中，從過去就有的使用氧化鋅的半導體，移動率低，開關比低，漏電流大，夾止不明顯，容易成為常開狀態等，TFT的性能低。另外，因為耐藥品性差，故難以施行濕式蝕刻等，有製造程序和使用 環境的限制。
再者，為提高性能，必須在高壓力下使氧化物半導體成膜，所以成膜速度慢，而且，必須用700℃以上的高溫處理。另外，在頂閘極結構中必須使氧化物半導體的膜厚達到50nm以上等，實用上的限制多。
為解決這樣的問題，使用由氧化銦及氧化鋅形成的非晶質氧化物半導體，或由氧化銦、氧化鋅及氧化鎵形成的非晶質氧化物半導體之場效型電晶體一直受到研究。然而，如果不添加鎵(Ga)，耐濕性等環境安定性會不足，反之，如果增加Ga的添加量，則有移動率和S值等之TFT特性降低之虞。另外，因為Ga是稀有金屬故成本高，在安定供給上存在問題。
因此，不使用Ga而使用由氧化銦、氧化鋅及氧化錫形成的非晶質氧化物半導體之場效型電晶體被加以研究(例如，參見專利文獻1。)。
使用氧化錫的場效型電晶體雖然早就受到研究，但因為OFF電流高，移動率低而未被實用化。這被認為是氧化錫中容易生成絕緣體的低價氧化物(SnO等)之故。由此認定氧化錫並不適合作為半導體材料。實際上，在使用以錫為主成分之由氧化銦、氧化鋅及氧化錫形成之非晶質氧化物半導體的場效電晶體中，OFF電流和磁滯效應大，閾值電壓(Vth)成為大大的負值。此外，雖可利用熱處理提高移動率，惟因閾值電壓會響應熱處理溫度而朝負方向大幅漂移，故有各電晶體性能的變動大，信賴性低等，妨礙實用 化的問題(例如，參見非專利文獻1)。
另外，由不以採用共濺鍍的錫為主成分之氧化銦、氧化鋅及氧化錫形成的非晶質氧化物半導體被加以研究。用該半導體時係認定，鋅如果含有25原子%以上移動率會降低，閾值電壓增大，另一方面如果鋅含有不滿25原子%，則S值增大，閾值電壓成為負值，難以找出可製作電晶體特性好的場效電晶體之組成比(例如，參見非專利文獻2)。
因為存在這種情況，故認為以由氧化銦、氧化鋅及氧化錫形成的非晶質氧化物半導體，是難以製作適合於顯示用面板等之實際應用的場效型電晶體。
先前技術文獻 專利文獻
專利文獻1：WO 2005/088726 A1
非專利文獻
非專利文獻1：M. S. Grover et al., J. Phys. D. 40, 1335(2007)
非專利文獻2：Kachirayil J. Saji et al., JOURNAL OF THE ELECTROCHEMICAL SOCIETY, 155 (6), H390-395(2008)
 發明概要
本發明之目的在於提供一種電晶體特性(移動率、OFF電流、閾值電壓)及信賴性(閾值電壓漂移、耐濕性)良好，適用於顯示面板的場效型電晶體。
若依據本發明，可以提供以下的場效型電晶體等。
1. 一種場效型電晶體，其於基板上至少有閘電極、閘絕緣 膜、半導體層、半導體層的保護層、源電極和，汲電極，前述源電極與汲電極係以半導體層為媒介形成連接，前述閘電極與前述半導體層之間有閘絕緣膜，前述半導體層的至少一面側有保護層，特徵在於，前述半導體層為含有In原子、Sn原子及Zn原子的氧化物，且，以Zn/(In+Sn+Zn)表示的原子組成比率在25原子%以上75原子%以下，以Sn/(In+Sn+Zn)表示的原子組成比率不滿50原子%。
2. 1所記載之場效型電晶體，特徵在於前述半導體層滿足下述條件1。
‧條件1
(1)以Zn/(In+Sn+Zn)表示的原子組成比率在40原子%以上65原子%以下
(2)以Sn/(In+Sn+Zn)表示的原子組成比率在10原子%以上不滿23原子%
3. 1所記載之場效型電晶體，特徵在於，前述半導體層滿足下述條件2。
‧條件2
(1)以Zn/(In+Sn+Zn)表示的原子組成比率在40原子%以上65原子%以下
(2)以Sn/(In+Sn+Zn)表示的原子組成比率在1原子%以上不滿10原子%
4. 1所記載之場效型電晶體，特徵在於，前述半導體層滿足 下述條件3。
‧條件3
(1)以Zn/(In+Sn+Zn)表示的原子組成比率在50原子%以上65原子%以下
(2)以Sn/(In+Sn+Zn)表示的原子組成比率在23原子%以上30原子%以下
5. 1所記載之場效型電晶體，特徵在於，前述半導體層滿足下述條件4。
‧條件4
(1)以Zn/(In+Sn+Zn)表示的原子組成比率超過65原子%而在75原子%以下
6. 1~5之任一項記載之場效型電晶體，特徵在於，前述保護層由氧化物形成。
7. 1~5之任一項記載之場效型電晶體，特徵在於，前述保護層由氧化物形成的第一保護層與，由氮化物形成的第二保護層組成。
8. 1~7之任一項記載之場效型電晶體，特徵在於，場效移動率在3cm2 /Vs以上，OFF電流在2×10-12 A以下，閾值電壓(Vth)在-1V以上5V以下。
9. 一種用於形成場效型電晶體之半導體層的濺鍍靶，係含有In原子、Sn原子及Zn原子的氧化物，特徵在於，以Zn/(In+Sn+Zn)表示的原子組成比率在25原子%以上70原子%以下，以Sn/(In+Sn+Zn)表示的原子組成比率不滿50原子%。
10. 一種用於形成場效型電晶體之半導體層的濺鍍靶，係含有In原子、Sn原子及Zn原子的氧化物，特徵在於，以Zn/(In+Sn+Zn)表示的原子組成比率在70原子%以下，以In/(In+Sn+Zn)表示的原子組成比率不滿33原子%，以Sn/(In+Sn+Zn)表示的原子組成比率在5原子%以上而不滿15原子%。
11. 一種1~8之任一項記載之場效型電晶體的製造方法，特徵在於，其包含使用9或10的濺鍍靶使半導體層成膜之步驟。
12. 11記載之場效型電晶體的製造方法，特徵在於，其包含形成半導體層之步驟、於半導體層上形成保護層之步驟，以及在這些步驟之後以150~350℃施行熱處理的步驟。
13. 11或12記載之場效型電晶體的製造方法，特徵在於，其包含使半導體層的一部分低電阻化以作成源電極或汲電極之步驟。
14. 一種顯示用面板，特徵在於，其具備1~8之任一項記載的場效型電晶體。
15. 一種半導體膜，係含有In原子、Sn原子及Zn原子的氧化物，且，特徵在於，以Zn/(In+Sn+Zn)表示的原子組成比率在25原子%以上75原子%以下，以Sn/(In+Sn+Zn)表示的原子組成比率不滿50原子%，Sn的平均價數在+3.2以上。
若依據本發明，則藉半導體層係以特定的組成比含有In、Sn及Zn，且半導體層的至少一面側具有保護層的作法， 可以獲得電晶體特性(移動率、開關比、OFF電流、S值、閾值電壓(Vth)、磁滯效應、閾值電壓漂移、耐濕性)高，且實用性高的場效電晶體。
另外，即使不添加稀有金屬Ga，依然可以提供電晶體特性優良之場效型電晶體。
圖式簡單說明
[第1圖]本發明之一實施態樣的場效型電晶體之概略斷面圖。
[第2圖]本發明中之半導體層的適當組成條件(區域)之示意圖。
[第3a圖]以實施例1製作成的場效型電晶體之製造程序示意圖。
[第3b圖]以實施例1製作成的場效型電晶體之製造程序示意圖。
[第4圖]升電壓時及降電壓時的轉移曲線(I-V特性)之例，(a)為磁滯效應少之例，(b)為磁滯效應大之例的示意圖。
[第5圖](a)以實施例40製作成的底閘極蝕刻阻擋型場效型電晶體的概略斷面圖，(b)為相同電晶體的概略頂視圖。
[第6圖]以實施例47製作成的底閘極結構之背通道蝕刻(BCH)型的場效型電晶體之概略斷面圖。
[第7圖]以實施例52製作成的共面結構場效型電晶體之製造程序示意圖。
[第8圖]氧化物半導體之，溫度與移動率的關係示意圖。
[第9圖]以實施例54製作成的頂閘極結構場效型電晶 體之概略斷面圖。
[第10圖]以實施例55製作成之場效型電晶體的概略斷面圖。
[第11圖]利用共濺鍍形成薄膜的概念圖。
[第12圖](a)為半導體層的Zn量與移動率之關係示意圖，(b)為半導體層的Zn量與OFF電流之關係示意圖。
[第13圖](a)為半導體層的In量與移動率之關係示意圖，(b)為半導體層的In量與OFF電流之關係示意圖。
 用以實施發明之形態
本發明之場效型電晶體在基板上至少有半導體層、半導體層的保護層、源電極、汲電極、閘絕緣膜與閘電極。
第1圖為本發明之一實施態樣的場效型電晶體之概略斷面圖。
在該場效型電晶體中，閘電極11於基板10上形成條紋狀。以覆蓋該閘電極11的狀態設有閘絕緣膜12，並於該閘絕緣膜12上，而且，在閘電極12的上方形成有半導體層13(活性層)。
在半導體層13的一端側，與閘電極11垂直相交的方向上連接著源電極14。另外，在和半導體層13之一端相對的另一端側連接著汲電極15。
在半導體層13、源電極14及汲電極15的中間位置形成第一保護層16。
形成第二保護層17以覆蓋閘極絕緣膜12、源電極14、 漏電極15及第一保護層。
第二保護層17中有接觸孔18，與外部電極、源電極14或汲電極15相連接。
此外，第二保護層17雖非必須，惟以形成為佳。
本發明之場效型電晶體中，半導體層13含有In原子、Sn原子及Zn原子，特徵在於，以Zn/(In+Sn+Zn)表示的原子組成比率在25原子%以上75原子%以下，以Sn/(In+Sn+Zn)表示的原子組成比率不滿50原子%。
藉調整Zn/(In+Sn+Zn)到25原子%以上，缺氧情形因Zn而受到抑制，可獲得適宜的閾值電壓(Vth)之場效電晶體。另外，藉調整到75原子%以下，可避免因生成氧化鋅(ZnO)結晶而造成的電晶體性能下降(移動率降低、OFF電流增加、S值增加等)。
Zn/(In+Sn+Zn)以在30原子%以上較佳，35原子%以上更佳。
另外，藉調整Sn/(In+Sn+Zn)成不滿50原子%，可避免因生成氧化錫的低價氧化物(Sn平均價數降低)所造成之電晶體性能下降(移動率下降、OFF電流增加、S值增加等)。
Sn/(In+Sn+Zn)以33原子%以下為佳，28原子%以下較佳，不滿23原子%更佳，20原子%以下特別合適。藉調整到33原子%以下，可以獲得電晶體特性(移動率、開關比、OFF電流、S值、閾值電壓(Vth)、磁滯效應、閾值電壓漂移、耐濕性)良好的場效電晶體。另外，PECVD時的電漿照射等，可以防止在製程上於曝露於還原氛圍時之，移動率等之電 晶體特性的下降。這被認為是因為可以抑制錫的低價氧化物生成(Sn平均價數降低)之故。
本發明中，因為半導體層13含有Sn原子，故可期待耐濕性的提高、耐藥品性的提昇(包含PAN耐受性的提昇)、對氛圍溫度的安定性。此外，因為含有Sn，可降低稀有金屬In的含量。
Sn/(In+Sn+Zn)以1原子%以上為佳，3原子%以上較佳，5原子%以上更佳，10原子%以上尤其合適。
半導體層的組成中，以滿足下述之條件1~4的任一項為佳。
‧條件1
(1)以Zn/(In+Sn+Zn)表示的原子組成比率在40原子%以上65原子%以下
(2)以Sn/(In+Sn+Zn)表示的原子組成比率在10原子%以上而不滿23原子%
‧條件2
(1)以Zn/(In+Sn+Zn)表示的原子組成比率在40原子%以上65原子%以下
(2)以Sn/(In+Sn+Zn)表示的原子組成比率在1原子%以上而不滿10原子%
‧條件3
(1)以Zn/(In+Sn+Zn)表示的原子組成比率在50原子%以上65原子%以下
(2)以Sn/(In+Sn+Zn)表示的原子組成比率在23原子% 以上30原子%以下
‧條件4
(1)以Zn/(In+Sn+Zn)表示的原子組成比率超過65原子%而在75原子%以下
第2圖顯示本發明中之半導體層的適當組成條件(區域)。
半導體層的組成如果在區域1內，可獲得電晶體特性(移動率、開關比、OFF電流、S值、閾值電壓(Vth)、磁滯效應、閾值電壓漂移、耐濕性)非常優異的場效電晶體。另外，因為在半導體層及源．汲電極的形成上可以採用濕式蝕刻，故可以低成本製造大型面板。特別適於有機EL顯示器或液晶顯示器的用途。
區域1之中，尤以下述範圍最為合適。
(1)以Zn/(In+Sn+Zn)表示的原子組成比率在57原子%以上65原子%以下
(2)以Sn/(In+Sn+Zn)表示的原子組成比率在10原子%以上而不滿18原子%
若是前述範圍內，就可以獲得移動率(cm2 /Vs)及開關比高，OFF電流及S值小，而且閾值電壓的漂移量△Vth(V)小之良好的場效電晶體。此外，若是前述範圍內，因為稀有資源的In(銦)之含量亦少，故可以低原料比獲得良好的靶材以及良好的場效電晶體，在工業上最為合適。
如果半導體層的組成在區域3內，則製程耐受性高，即使製程溫度高，劣化的危險性依然少。另外，可以獲得耐 濕性優良的場效電晶體。因此，特別適合於製程溫度高的無機EL顯示器用途。
如果半導體層的組成在區域2內，就可以用低溫的熱處理獲得高特性。特別適合於採用耐熱性低的樹脂基板等的用途(例如撓性顯示器)。
如果半導體層的組成在區域4內，可獲得OFF電流低的場效電晶體。另外，因以鋅為主成分故原料成本低，沒有從製品回收原料的必要性。因此，特別適合於自由處置的用途(IC標籤等)。
半導體層的組成中，Sn原子與In原子的原子比(Sn/In)在0.41以上0.69以下特別合適。若在0.41以上，耐濕性會提高，若在0.69以下，則可以用低溫製程獲得優良的電晶體特性。另外，可以避免因生成氧化錫的低價氧化物(Sn平均價數降低)所造成之電晶體性能的下降(移動率下降、OFF電流增加、S值增加等)。
半導體層除In、Sn及Zn以外，亦可包含0~20原子%之選自Ga、Al、B、Sc、Y、鑭系(La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、Zr、Hf、Ge、Si、Ti、Mn、W、Mo、V、Cu、Ni、Co、Fe、Cr及Nb的元素。
另外，Na含量以不滿100ppm為佳。Na的含量如果不滿100ppm，則因為由電壓造成的可動離子量少，故對電壓應力的信賴性提高(△Vth變小)。
以下，將就構成本發明之場效型電晶體的構件之例進行說明。
1. 基板
無特別限制，可以使用本技術領域的公知基板。例如，可以使用含鹼矽酸鹽系玻璃、無鹼玻璃、石英玻璃等的玻璃基板、矽基板、壓克力、聚碳酸酯、聚萘二甲酸乙二醇酯(PEN)等的樹脂基板，聚對苯二甲酸乙二酯(PET)、聚醯胺等的高分子薄膜基材等。基板或基材的厚度一般為0.1~10mm，以0.3~5mm為佳。玻璃基板的情形，以化學強化或熱強化者為佳。要求透明性或平滑性的情形，以玻璃基板、樹脂基板為佳，玻璃基板特別合適。要求輕量化的情形，以樹脂基板或高分子基材為佳。
2. 半導體層
半導體層係如上所述，由含有In、Zn及Sn各原子的複合氧化物形成。此種半導體層可以用例如，使用後述之本發明的複合氧化物靶材(半導體層用靶材)形成薄膜的方式來製作。
另外，半導體層亦可透過將粒子狀的氧化物半導體溶於溶劑，再塗布或印刷該氧化物半導體溶液，然後，以加熱處理使溶劑蒸發的方式來形成。該方法因設備成本低且能源效率亦高，故而合適。
雖然亦可利用溶膠凝膠法等之溶液或CVD，惟在大面積地均勻成膜上，用半導體用靶材以濺鍍法來形成，因為電晶體特性會提高，故最為合適。
本發明中，半導體層宜為非晶質膜。利用非晶質膜，絕緣膜或保護層的密著性會獲得改善，即使是大面積亦可 容易地獲得均勻的電晶體特性。在此，半導體層是否為非晶質膜，可以利用X射線結構造解析加以確認。未觀測到明確波峰時即為非晶質。
另外，半導體層的電子載子濃度以1013 ~1018 /cm3 為佳，特別合適的是1014 ~1017 /cm3 。電子載子濃度若在上述範圍，就容易變成非退化半導體，作為電晶體使用時，移動率與開關比可以達到良好平衡，故為合適。載子密度若為1018 cm-3 以下，可使OFF電流變小，容易形成常關狀態。若在1013 cm-3 以上則可以提高移動率。
另外，比電阻以10-1 ~109 Ωcm為佳。較佳的是10~107 Ωcm。特別合適的是102 ~105 Ωcm。若在10-1 Ωcm以上就可以使OFF電流變小。若在109 Ωcm以下則可提高移動率，減小閾值電壓。
此外，能帶間隙以2.0~6.0eV為佳，尤以2.8~5.0eV較為合適。能帶間隙若小於2.0eV，有吸收可見光，場效型電晶體發生錯誤動作之虞。另一方面，若大於6.0eV，會變得難以供給載子，有場效型電晶體變得不發揮機能之虞。
半導體層以表現熱活性型的非退化半導體為佳。若為退化半導體，會有載子過多，OFF電流．閘極漏電流增加，閾值變成負值而形成常開狀態之虞。半導體層是否為非退化半導體，可藉施行利用霍爾效應之移動率和載子密度的溫度變化之測定來做判斷。另外，在將半導體層做成非退化半導體時，以調整成膜時的氧分壓，進行後處理的方式控制缺氧量，可以達成載子密度的最適化。
半導體層的表面粗糙度(RMS)以1nm以下為佳，0.6nm以下更佳，0.3nm以下尤其合適。若大於1nm，會有移動率降低之虞。
半導體層宜為維持氧化銦之方鐵錳礦結構的共棱結構之至少一部分的非晶質膜。含有氧化銦的非晶質膜是否維持氧化銦之方鐵錳礦結構的共棱結構之至少一部分，可利用高輝度的同步輻射等之掠入射角X射線繞射(GIXS)求得的徑向分布函數(RDF)，確認代表In-X(X為In、Zn)的峰值在從0.30到0.36nm之間(關於詳細內容，請參見下述文獻。F.Utsuno,et al.,Thin Solid Films,Volume 496,2006,Pages 95-98)。
此外，以原子間距離從0.30到0.36nm之間的RDF之最大值為A，原子間距離從0.36到0.42之間的RDF之最大值為B時，以滿足A/B>0.7之關係為佳，A/B>0.85較佳，A/B>1更佳，A/B>1.2特別合適。
A/B若在0.7以下，將半導體層當做電晶體的活性層使用時，會有移動率降低，同時閾值或S值變得過大之虞。A/B小時，被認為會反映出非晶質膜的短距有序性差。
另外，In-In的平均鍵長以0.3~0.322nm為佳，0.31~0.32nm特佳。In-In的平均鍵長可以利用X射線吸收光譜法求得。在X射線吸收光譜法測定中，顯示從開始擴展至高達數百eV的能量處之X射線吸收廣域微細結構(EXAFS)。EXAFS係因被激發的原子周圍，因原子造成電子的反向散射而引發。產生發射出去的電子波與被反向散射的波之干 涉效果。干涉依存於電子狀態的波長和往來於周圍原子間的光程長度。對EXAFS進行傅立葉變換，得到徑向分布函數(RDF)。由RDF的峰值可以估計出平均鍵長。
半導體層的膜厚通常為0.5~500nm，以1~150nm為佳，較佳的是3~80nm，10~60nm尤其合適。若比0.5nm薄，工業上就難以均勻地成膜。另一方面，若比500nm厚，則成膜時間變長，在工業上無法採用。另外，若在3~80nm的範圍內，移動率和開關比等TFT特性特別良好。
本發明中，非局域能級的能量展佈(E0 )宜在14meV以下。半導體層的非局域能級之能量展佈(E0 )以10meV以下較佳，8meV以下更佳，6meV以下尤其合適。非局域能級的能量展佈(E0 )若大於14meV，將半導體層當做電晶體之活性層使用時，會有移動率降低，同時閾值或S值變成過大之虞。半導體層的非局域能級的能量展佈(E0 )大，被認為是反映非晶質膜的短距有序性差。
利用X射線光電子光譜法(XPS)測定的Sn平均數，宜為+3.2以上，+3.6以上較佳，+3.8以上更佳。上限雖無特別限定，惟通常在+4.0以下。XPS價電子帶光譜中，起因於Sn5s的價帶，僅見到低價氧化物SnO(Sn+2：4d10 5s2 的電子組態)的光譜，未見SnO2 (Sn+4：4d10 的電子組態)。因此，從Sn5s價帶的相對強度可以求得Sn平均價數(參見：X射線光電子光譜法，1998年，丸善株式會社刊)。通常，利用濺鍍製作成的SnO2 膜之Sn平均價數在+2.8左右。
在利用X射線局域結構分析(XAFS)法之，In、Sn、Zn 各金屬元素周邊的局域結構分析中，Sn元素周圍的結構如果具有與SnO2 同樣的結構，則因可以抑制由散射造成的移動率降低，故為合適。而，In、Zn元素周圍的結構如果具有與IZO薄膜同樣的結構，則非晶質會因Zn而得到安定化，故為合適。
此外，進行上述分析時，因為採用一般的螢光法無法在分析上得到足夠的數據，故以採用多單元SSD檢測器，並採用將薄膜試料基板傾斜成微小角度再使放射光入射的斜入射法來進行測定的作法為宜。
3. 第一及第二保護層
利用保護層，可以防止在真空中或低壓下半導體表層的氧脫離，OFF電流升高，閾值電壓變為負值的情形。另外，即使在大氣下也不受濕度等環境因素的影響，可以防止閾值電壓等的電晶體特性發生變動的情形。
形成保護層的材料並無特別限制。在不喪失本發明之效果的範圍內，可任意選擇一般所使用的材料。例如，可以使用SiO2 、SiNx、Al2 O3 、Ta2 O5 、TiO2 、MgO、ZrO2 、CeO2 、K2 O、Li2 O、Na2 O、Rb2 O、Sc2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 、PbTi3 、BaTa2 O6 、SrTiO3 、AlN等。其中又以使用SiO2 、SiNx、Al2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 為佳，較佳的是SiO2 、SiNx、Y2 O3 、Hf2 O3 、CaHfO3 。保護層由氧化物構成是尤其合適的，以SiO2 、Y2 O3 、Hf2 O3 、CaHfO3 等的氧化物為佳。這些氧化物的氧價不一定與化學計量比一致也是可以的(例如，SiO2 和SiOX 均可)。另外，SiNX 亦可含有 氫元素。
此種保護層亦可為積層不同的2層以上的絕緣膜之結構。
另外，保護層亦可為結晶質、多晶質、非晶質的任一種，惟以工業上易於製造的多晶質或非晶質為佳。再者，保護層為非晶質是特別合適的。若為非晶質膜則界面的平滑性良好，可期待移動率的提高、閾值電壓的抑制、S值的抑制效果。另外，可以抑制閘極漏電流。
半導體層的保護層以非晶質氧化物或非晶質氮化物為佳，特別合適的是非晶質氧化物。另外，保護層如果不是氧化物，半導體中的氧會向保護層側移動，有OFF電流升高，同時閾值電壓變為負值而顯示常關狀態之虞。另外，半導體的保護層亦可使用聚(4-乙烯苯酚)(PVP)、聚對二甲苯(parylene)等的有機絕緣膜。此外，半導體層的保護層亦可具有無機絕緣膜及有機絕緣膜的2層以上之積層結構。
尤其，與半導體層大範圍接觸的第一保護層宜以氧化物，第二保護層宜以SiNX 等的氮化物構成。如果採用此種結構，就容易具有良好的電晶體特性與耐濕性。
保護層的形成雖可利用PECVD、TEOSCVD、Cat-CVD、濺鍍、旋轉塗佈、印刷法等，惟在工業上以PECVD或濺鍍為佳，PECVD尤其合適。
4. 閘絕緣膜
對形成閘絕緣膜的材料亦不作特別限制。在不喪失本發明之效果的範圍內可以任意選擇一般使用的材料。例如，可以使用SiO2 、SiNx、Al2 O2 、Ta2 O5 、TiO3 、MgO、ZrO2 、 CeO2 、K2 O、Li2 O、Na2 O、Rb2 O、Sc2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 、PbTi3 、BaTa2 O6 、SrTiO3 、AlN等。其中又以使用SiO2 、SiNx、Al2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 為佳，較佳的是SiO2 、SiNx、Y2 O3 、Hf2 O3 、CaHfO3 。這些氧化物的氧價未必與化學計量比一致亦可(例如，SiO2 和SiOX 均可)。另外，SiNX 亦可含有氫元素。
此種閘絕緣膜亦可為積層不同的2層以上的絕緣膜之結構。另外，閘絕緣膜雖亦可為結晶質、多晶質、非晶質的任意一種，惟以工業上易於製造的多晶質或非晶質為佳。
另外，閘絕緣膜亦可使用聚(4-乙烯苯酚)(PVP)、聚對二甲苯等的有機絕緣膜。此外，閘絕緣膜亦可具有無機絕緣膜及有機絕緣膜的2層以上積層結構。
閘絕緣膜的形成雖可利用PECVD、TEOSCVD、Cat-CVD、濺鍍、旋轉塗佈、印刷法等，惟在工業上以PECVD或濺鍍為佳，PECVD尤其合適。
5. 電極
形成閘電極、源電極及汲電極的各電極之材料並無特殊限制，在不喪失本發明之效果的範圍內可以任意選擇一般所使用的材料。
例如，可以使用銦錫氧化物(ITO)、銦鋅氧化物、ZnO、SnO2 等的透明電極或，Al、Ag、Cr、Ni、Mo、Au、Ti、Ta、Cu等的金屬電極，或者含有其等之合金的金屬電極。另外，將其等積層2層以上以降低接觸電阻，同時提高界面強度的作法是合適的。此外，為使源電極、汲電極的接觸電阻降 低，亦可對半導體之與電極的界面，藉電漿處理、臭氧處理等來調整電阻。
本發明中，亦可使半導體層的一部分低電阻化以形成源電極或汲電極。
在使半導體層的一部分低電阻化上，有例如，於低氧分壓下、不活潑氣體下，在低壓下或真空下，施行熱處理或照射紫外線光等的能量線的方法，或，在氫、氮或氬等的不活潑氣體環境下照射電漿的方法等。
另外，利用電漿CVD以SiNX 等積層保護層時，亦可通過調整氫量等的電漿條件來實現低電阻化。
本發明之場效型電晶體，宜具有對半導體層形成遮光之結構。若不具有對半導體層形成遮光之結構(例如，遮光層)，光入射到半導體層時，就有載子電子被激發，OFF電流升高之虞。遮光層以在300~800nm具有吸收的薄膜為佳。遮光層在半導體層的上部、下部的哪個位置均無妨，惟以在上部及下部雙方面都有為佳。另外，遮光層兼用作閘絕緣膜和黑色矩陣等亦無妨。遮光層僅在單側時，為使光不從沒有遮光層的一側照射到半導體層，必須從結構上下工夫。
本發明之場效型電晶體中，亦可於半導體層與源電極．汲電極之間設置接觸層。接觸層較半導體層之電阻低為佳。接觸層的形成材料，可以使用和上述半導體層同樣組成的複合氧化物。亦即，接觸層宜含有In、Zn等的各元素。若不含這些元素，在接觸層與半導體層之間會發生元素 的移動，進行應力試驗等時，有閾值電壓的漂移變大之虞。
接觸層的製作方法並無特別制約，或改變成膜條件成膜為與半導體層相同組成比之接觸層，或成膜為與半導體層組成比不同的層，或藉電漿處理或臭氧處理與半導體之電極的接觸部分以提高電阻的方式來構成，或者可以在使半導體層成膜時利用氧分壓等的成膜條件來構成提高電阻的層。另外，在本發明之場效型電晶體，於半導體層和閘絕緣膜之間，及/或半導體層和保護層之間，宜具有電阻比半導體層高的氧化物電阻層。若無氧化物電阻層，會有產生OFF電流，閾值電壓變為負值，形成常開狀態，在保護層成膜或蝕刻等的後處理步驟時半導體層發生變質特性劣化之虞。
接著，將就本發明之場效型電晶體的製造方法做說明。
本發明之製造方法中，包含使用後述的本發明之靶材，使半導體層成膜的步驟。
另外，有使半導體層成膜的步驟、在半導體層上形成保護層的步驟，特徵為，包含在形成保護層後以150~350℃施行熱處理的步驟。再者，上述之場效型電晶體的各構成構件(層)，可以用本技術領域中公知的技術來形成。
具體而言，成膜方法可以採用噴霧法、浸漬法、CVD法等的化學成膜方法，或濺鍍法、真空蒸鍍法、離子鍍膜法、脈衝雷射蒸鍍法等的物理成膜方法。因載子密度容易控制，以及易於提高膜質，故合適的是採用物理成膜方法，因生產率高而以採用濺鍍法較佳。
濺鍍法中，可以利用，採用複合氧化物的燒結靶材之方法，採用複數個燒結靶材應用共濺鍍的方法，採用合金靶材應用反應性濺鍍之方法等。但是，採用複合氧化物的燒結靶材之方法，和採用複數個燒結靶材使用共濺鍍的方法，或採用合金靶材應用反應性濺鍍的方法相比，均勻性和再現性會提高，而且可以使非局域能級的能量展佈(E0 )降低，使移動率提高，S值降低，閾值電壓降低等電晶體特性提高。合適的是採用複合氧化物的燒結靶材。可利用RF、DC或者AC濺鍍法等公知方法，惟從均勻性和量產性(設備成本、成膜速度)來看以DC或AC濺鍍法為佳。從利用X射線光電子光譜法(XPS)測定的Sn平均價數達到+3.2以上的觀點出發，以RF濺鍍法為佳。
成膜時的基板溫度，以室溫(30℃)以上250℃以下為佳，較佳的是50℃以上200℃以下。若在250℃以下，製作TFT時可以期待OFF電流的降低。若在室溫(30℃)以上，可以期待連續成膜時因基板溫度上升導致之成膜條件的變動降低。
另外，成膜時宜採取會使氧的配比增加的措施。成膜時會使氧的配比增加的措施可舉例如，通入不活潑氣體(氬等)和氧的混合氣體、利用臭氧輔助或RF濺鍍法使氧自由基(臭氧)量增加、基板間距離．投入電力．全壓的調整等。
成膜時的氧分壓以在10-3 Pa~10-1 Pa下進行為佳，較佳的是在5×10-3 Pa~10-1 Pa下進行。氧分壓若在10-3 Pa以上可抑制氧化錫低價氧化物的生成。若在10-1 Pa以下則可期待成 膜速度加快。
可以利用各種蝕刻法對形成的膜進行圖案成形。
本發明中，以使用本發明之靶材，採用DC或AC濺鍍法進行半導體層的成膜較佳。藉採用DC或AC濺鍍的作法，與RF濺鍍的情形相比，可降低成膜時的損壞。欲提高用XPS測定的Sn平均價數時，亦可採用RF濺鍍法。藉採用RF濺鍍法，易於控制用XPS測定的Sn平均價數。因此，在場效型電晶體中，可以期待閾值電壓漂移量的降低、移動率的提高、閾值電壓的減少、S值的減少等效果。
另外，本發明中宜在半導體層成膜後以150~350℃施行熱處理。尤以，形成半導體層與半導體的保護層之後，以150~350℃施行熱處理為佳。若比150℃低，會有所得電晶體的熱安定性或耐熱性降低，同時移動率降低，S值變大，閾值電壓升高之虞。另一方面，若比350℃高，則會有不能使用無耐熱性的基板，熱處理用的設備費用花費大之虞。
熱處理溫度以160~300℃較佳，170~260℃更佳，180~240℃特佳。尤其，熱處理溫度若在180℃以下，因為基板可以採用PEN等之耐熱性低的樹脂基板，故而合適。
熱處理時間通常以1秒~24小時為合適，惟宜根據處理溫度進行調整。例如，在70~180℃，較佳的是從10分鐘到24小時，更佳的是從20分鐘到6小時，特別合適的是從30分鐘到3小時。在180~260℃，較佳的是從6分鐘到4小時，更佳的是從15分鐘到2小時。在260~300℃，較佳的是從30秒 到4小時，特別合適的是從1分鐘到2小時。在300~350℃，較佳的是從1秒到1小時，特別合適的是從2秒到30分鐘。
熱處理以，或在不活潑氣體中氧分壓10-3 Pa以下之環境下施行，或在以保護層覆蓋半導體層之後進行為佳。若在上述條件下就可以提高再現性。
如果在形成半導體層之後以150~350℃做熱處理，並進一步在形成半導體的保護層後，再以150~350℃進行熱處理是特別好的。若照前述那樣的處理，則不僅可以改善半導體特性，還可以提高再現性及均勻性，對於半導體膜的成膜條件之依存性也會變小。
典型的場效型電晶體中，於源．汲電極之間施加5~20V左右的電壓Vd時，可藉由在0V與5~20V之間切換閘極電壓Vg的方式，控制(開關)源．汲電極間的電流Id。
電晶體特性的評估項目有許多種，可舉例如，場效移動率μ、閾值電壓(Vth)、開關比、S值等。
場效移動率可由線形區域或飽和區域之特性求得。可舉例如，從轉移特性的結果，製作√Id-Vg曲線圖，再由其斜率導出場效移動率的方法。本說明書只要未特別強調，即是以該作法進行評估。
求算閾值電壓的方法有若干種方法，可舉例如，從√Id-Vg曲線圖之x軸截距導出閾值電壓Vth。
開關比可由轉移特性中之，最大的Id與最小的Id值之比求得。
而，S值可由轉移特性之結果，製作Log(Id)-Vd曲線 圖，再由該斜率的倒數導出。
S值的單位為V/decade，以小數值為佳。S值在1.0V/dec以下為佳，0.5V/dec以下較佳，0.3V/dec以下更佳，0.1V/dec以下特佳。若在0.8V/dec以下，就有驅動電壓變小，可以降低消費電力的可能性。特別是應用在有機EL顯示器時，因為是直流驅動，所以如果將S值降到0.3V/dec以下，就可以大幅降低消費電力，故而合適。再者，所謂S值(Swing Factor)係，從OFF狀態使閘極電壓增加時，從OFF狀態到ON狀態，汲極電流急劇上升，表示該急劇性的數值。如下式中所作定義，將汲極電流上升1位數(10倍)時的閘極電壓之增量定為S值。
S值=dVg/dlog(Ids)
S值越小越呈急劇上升(「薄膜技術 」、鵜飼育弘著、2007年刊、工業調查會)。如果S值大，則從ON切換到OFF時必須施加高閘極電壓，會有消費電力變大之虞。
在本發明之場效電晶體中，移動率以3cm2 /Vs以上為佳，8cm2 /Vs以上較佳，10cm2 /Vs以上更佳，16cm2 /Vs以上特佳。若小於3cm2 /Vs，會有開關速度變慢，無法用於大畫面高精細的顯示器之虞。
開關比以107 以上為佳，108 以上較佳，109 以上特佳。
OFF電流以2×10-12 A(2pA)以下為佳，1pA以下較佳，0.1pA以下特佳。OFF電流若小於2pA，在作為顯示器的TFT使用時，對比良好，可期待畫面的均勻性提高。
閘極漏電流宜在1pA以下。若小於1pA，在作為顯示器的TFT使用時，可抑制對比的降低。
閾值電壓通常為-1~5V，以-0.5~3V為佳，0~2V較佳，0~1V特佳。若大於比-1V，在OFF時施加的電壓會變小，有可以降低消費電力的可能性。若小於5V，則驅動電壓變小，有可以降低消費電力的可能性。
另外，10μA的直流電壓在50℃施加100小時前後之閾值電壓的漂移量，以1.0V以下為佳，0.5V以下較佳。若小於1V，作為有機EL顯示器之電晶體使用時，可降低畫質的經時變化。
另外，在轉移曲線中升降閘極電壓時的磁滯效應宜小。磁滯效應若小，就有可以降低驅動電壓的可能性。
此外，通道寬W與通道長L之比W/L通常為0.1~100，以0.5~20為佳，特別合適的是1~8。W/L如果超過100，會有漏電流增加，同時on-off比降低之虞。若小於0.1，則有場效移動率降低，同時夾止電壓變得不明確之虞。另外，通道長L通常為0.1~1000μm，以1~100μm為佳，2~10μm更佳。不滿0.1μm時，有工業上難以製造以及漏電流變大之虞，如果超過1000μm，元件會變得太大而不適用。
接著，將就本發明之半導體層形成用濺鍍靶做說明。
本發明之濺鍍靶通常含有In原子、Sn原子及Zn，以Zn/(In+Sn+Zn)表示的原子組成比率在25原子%以上70原子%以下，以Sn/(In+Sn+Zn)表示的原子組成比率不滿50原子%。
此外，較佳的是含有In原子、Sn原子及Zn原子的氧化 物燒結體，且以Zn/(In+Sn+Zn)表示的原子組成比率在70原子%以下，以In/(In+Sn+Zn)表示的原子組成比率不滿33原子%，以Sn/(In+Sn+Zn)表示的原子組成比率在5原子%以上不滿15原子%。
如果Zn/(In+Sn+Zn)在70原子%以下，就可防止因生成Zn氧化物造成的相對密度降低和體電阻的高電阻化。以In/(In+Sn+Zn)表示的原子組成比率如果不滿33原子%，則易於防止因原料成本增加造成的成本上升。Sn/(In+Sn+Zn)如果在5原子%以上，就可以取得Sn與Zn之價數平衡，且靶材的相對密度提高，易於使體電阻下降，如果不滿15原子%，則易於防止因生成Sn的低價氧化物所造成之體電阻的高電阻化。亦即，如果在前述範圍內，可以安定地製作相對密度高，電阻低的靶材。另外，使用該靶材，可以獲得特性(移動率、開關比、S值、△Vth漂移量)良好的場效電晶體。另外，稀有資源之In(銦)的含量也少，可以用廉價的原料比製得良好的靶材，在工業上是最合適的。
此外，以Zn/(In+Sn+Zn)表示的原子組成比率在60原子%以上67原子%以下，以In/(In+Sn+Zn)表示的原子組成比率在18原子%以上28原子%以下，以Sn/(In+Sn+Zn)表示的原子組成比率在7原子%以上14原子%以下是特別合適的。
靶材的起始原料一般是使用氧化銦粉末、氧化鋅粉末與氧化錫粉末的粉末，惟亦可將其等之單體、化合物、複合氧化物等當作原料。
各原料粉末的純度通常在99.9%(3N)以上，以 99.99%(4N)以上為佳，99.995%以上更佳，99.999%(5N)以上特佳。各原料粉末的純度如果不滿99.9%(3N)，會有因雜質造成半導體特性降低，信賴性降低等之虞。特別是Na含量如果不滿100ppm，則在製作薄膜電晶體時信賴性會提高，是合適的。
關於原料粉末，宜以含有比表面積為3~16m2 /g的氧化銦粉末、氧化錫粉末、鋅粉末或者複合氧化物粉末，且粉體全體之比表面積為3~16m2 /g的混合粉體作為原料。此外，各氧化物粉末之比表面積以使用大致相同的粉末為佳。藉此，可以更具效率地粉碎混合。具體而言，比表面積之比在1/4~4倍以內為佳，1/2~2倍以內尤佳。如果比表面積差異過大，就無法有效地進行粉碎混合，有時會在燒結體中殘留氧化物的粒子。但是，氧化鋅之比表面積宜小於氧化銦、氧化錫之比表面積。藉此可以抑制靶材的色斑。
混合粉末體是用，例如，濕式珠磨攪拌器進行混合粉碎。此時，粉碎後的比表面積宜或比原料混合粉體的比表面積增加1.0~3.0m2 /g左右，或者粉碎後的平均中值粒徑粉碎成為0.6~1μm左右。藉使用如此調整過之原料粉末，完全不需要有預燒步驟，即可獲得高密度的氧化物燒結體。另外，還原步驟亦不需要。
再者，如果原料混合粉體的比表面積之增量不滿1.0m2 /g或者粉碎後的原料混合粉末之平均中值粒徑超過1μm，就有燒結密度不會變得夠大之情形。另一方面，原料混合粉體的比表面積之增量超過3.0m2 /g時或者粉碎後 之平均中值粒徑如果不滿0.6μm，則有粉碎時來自粉碎機器等之污染(雜質混入量)增加的情形。
在此，各粉體的比表面積係以BET法測定之值。各粉體的粒度分布之中值粒徑，係用粒度分布計測定之值。這些數值可透過以乾式粉碎法、濕式粉碎法等方法來粉碎粉體的方式加以調整。
原料粉末所需的混合比例、混合方法、成形方法並無特別限定，可以使用過去以來所公知的各種濕式法或乾式法。
乾式法可舉例如，冷壓(Cold Press)法或熱壓(Hot Press)法等。在冷壓法中，係將混合粉末填充於成形模具以製作成形體，並進行燒結。在熱壓法中，係將混合粉末在成形模具內，通常以700~1000℃下直接燒結1~48小時，以在800~950℃用3~24小時進行直接燒結為佳。
乾式法的冷壓(Cold Press)法，係將粉碎步驟後的原料以噴霧乾燥機等乾燥後，進行成形。成形可以採用公知的方法，例如，加壓成形、冷等靜壓加壓、模具成形、澆鑄成形、射出成形。為獲得燒結密度高的燒結體(靶材)，宜採用冷等靜壓(CIP)等伴同加壓的方法進行成形。此外，成形處理時，亦可使用聚乙烯醇或甲基纖維素、高分子蠟(Polywax)、油酸等的成形助劑。
接著，燒結製得的成形物以獲得燒結體。另外，燒結宜或藉流通氧氣的方式在氧氛圍中進行燒結，或在加壓下進行燒結。藉此可以抑制鋅的蒸發，獲得沒有孔洞(空隙)的燒結體。如此處理製造成的燒結體，因為密度高，使用 時少有結粒(nodule)或顆粒的產生，故可製作膜特性優良之氧化物半導體膜。
在1000℃以上的升溫速度宜在30℃/h以上，冷卻時的降溫速度宜在30℃/h以上。升溫速度如果不滿30℃/h，就會進行氧化物的分解，針孔數變多，而冷卻時的降溫速度如果不滿30℃/h，則有In的組成比發生變化之虞。
濕式法以使用例如，過濾式成形法(參見特開平11-286002號公報)為佳。該過濾式成形法係使用，用以從陶瓷原料漿液減壓排除水分以獲得成形體之，由非水溶性材料形成的過濾式成形模具，而且是由具有1個以上的排水孔之成形用下模具和，載置於該成形用下模具之上的具有透水性之濾器和，隔著密封用的密封材從上面側夾持該濾器的成形用模框構成，並組裝成前述成形用下模具、成形用模框、密封材及濾器可以各自分解的形式，而且只能從該濾器面側將漿液中的水分減壓排除之過濾式成形模具，調製由混合粉末、離子交換水和有機添加劑組成的漿液，並將該漿液注入過濾式成形模具，僅從該濾器一面側減壓排除漿液中的水分製作成形體，將製得的陶瓷成形體乾燥脫脂後，加以燒結。
為使採用乾式法或濕式法製得的燒結體之體電阻在靶材全體形成均勻化，宜進行還原處理。還原程序係依需要而設的程序。可以適用的還原方法可舉例如，利用還原性氣體的方法或真空燒結或者利用不活潑氣體的還原等。
利用還原性氣體進行還原處理時，可以使用氫、甲烷、 一氧化碳或這些氣體與氧氣的混合氣體等。
利用在不活潑氣體中的燒結進行還原處理時，可以使用氮、氬或這些氣體與氧氣的混合氣體等。
再者，還原處理時的溫度通常在300~1200℃，以500~800℃為佳。另外，還原處理的時間通常為0.01~10小時，以0.05~5小時為佳。
對氧化物燒結體施以研磨等的加工以做成靶材。具體而言，將燒結體以例如平面研削盤研削，使表面粗糙度Ra達到5μm以下。表面粗糙度以Ra≦0.3μm較佳，Ra≦0.1μm特別合適。此外，亦可對靶材的濺鍍面施以鏡面加工，使平均表面粗糙度Ra達到1000埃以下。該鏡面加工(研磨)可以採用機械式的研磨、化學研磨、機械化學研磨(機械研磨與化學研磨併用)等之，已知的研磨技術。例如，可以利用固定磨粒拋光墊(拋光液：水)以#2000以上進行拋光，或者利用游離磨粒磨盤(研磨材：SiC研磨膏等)研磨後，將研磨材換成金剛石研磨膏再研磨的方式而獲得。對於此種研磨方法並無特別限制。
再者，對濺鍍靶的清潔處理，可以使用氣流或水流式洗淨等。利用氣流除去異物時，從噴嘴的對向側利用集塵機進行吸氣，能夠更有效的除去異物。除氣流或水流式洗淨外，亦可使用超音波洗淨等。用超音波洗淨時，在頻率25~300KHz之間進行多次振盪的方法是有效的。以例如，在頻率25~300KHz之間，在每25KHz的間隔使12種頻率進行多次振盪來進行超音波洗淨為佳。
加工所獲得的靶材後，黏著至背板，藉以做成可安裝至成膜裝置供使用的濺鍍靶。背板以銅製的為佳。黏著時以使用銦焊料為佳。
加工步驟是為了將如上述所述地燒結而得之燒結體，進一步切削加工成適於裝配到濺鍍裝置的形狀，或安裝到背板等之裝配用夾具的，依需要而設的步驟。靶材的厚度通常為2~20mm，以3~12mm為佳，特別合適的是4~6mm。另外，亦可將複數個靶材安裝到一個背板上，做成實質上是一個的靶材。另外，表面宜以200~10,000號的金剛石研磨粒進行最後加工，以400~5,000號的金剛石研磨粒進行最後加工特別合適。如果使用小於200號，或者大於10,000號的金剛石研磨粒，會有靶材變得易裂之虞。
靶材中各化合物之粒徑，宜分別在20μm以下，10μm以下更佳，5μm以下尤其合適。此外，粒徑係以電子微探分析儀(EPMA)測定的平均粒徑。結晶粒徑是透過調整例如，原料的氧化銦、氧化錫、氧化鋅之各粉體的混合比和原料粉體的粒徑、純度、升溫時間、燒結溫度、燒結時間、燒結氛圍、降溫時間而得到。化合物之粒徑若大於20μm，濺鍍時有出現結粒之虞。
靶材的相對密度，宜為理論密度的95%以上，以98%以上較佳，99%以上特佳。靶材的密度若小於95%，強度會變得不足，有成膜時靶材發生破損之虞。另外，製作電晶體時，有性能變得不均勻之虞。相對密度是指，對於從加權平均算出的理論密度，相對性地算出的密度。從各原料之 密度的加權平均算出的密度為理論密度，以此為100%。
靶材的體電阻宜在20mΩ以下，10mΩ以下較佳，5mΩ以下尤佳。若大於20mΩ，則採用DC濺鍍法成膜時，靶材有發生破損之虞。另外，會有因異常放電發生火花、靶材發生裂痕、因火花而飛出的粒子附著在成膜基板上，使得作為氧化物半導體膜之性能降低的情形。另外，亦有放電時靶材發生裂痕之虞。再者，體電阻係使用電阻率計，以四探針法測定之值。
靶材的抗彎強度以在8kg/mm2 以上為佳，10kg/mm2 以上較佳，12kg/mm2 以上特別合適。因靶材在搬運、安裝時承受荷重，有靶材發生破損之虞的理由，故對靶材要求一定程度以上的抗彎強度，不滿8kg/mm2 時，恐有無法耐受作為靶材的使用之虞。靶材的抗彎強度可遵循JIS R 1601進行測定。
靶材內之鋅以外的，陽性元素的變動範圍宜在0.5%以內。靶材內之密度的變動範圍宜在3%以內。
靶材的表面粗糙度Ra≦0.5μm，以具備無方向性的研削面為佳。如果Ra大於0.5μm，或研磨面有方向性，會有發生異常放電，或出現顆粒之虞。
靶材內的Feret徑在2μm以上之針孔數每單位面積在50個/mm2 以下為佳，20個/mm2 以下較佳，5個/mm2 以下更佳。此外，靶材內部的Feret徑2μm以上的針孔數如果多於50個/mm2 ，從靶材使用初期到末期為止，會有經常出現異常放電的傾向，並不合適，而，製得濺鍍膜的平滑性也有 降低的傾向。靶材內部的Feret徑2μm以上的針孔如果在5個/mm2 以下，從靶材使用初期到末期為止可以抑制異常放電，而且，製得之濺鍍膜非常平滑。此處，Feret徑係指，把針孔當做粒子來看時，夾住粒子的一定方向之平行線間隔。例如，可以用放大率100倍的SEM像做觀察加以測量。
本發明之半導體膜為含有In原子、Sn原子及Zn原子的氧化物，而且，特徵在於，以Zn/(In+Sn+Zn)表示的原子組成比率在25原子%以上75原子%以下，以Sn/(In+Sn+Zn)表示的原子組成比率不滿50原子%，Sn的平均價數在+3.2以上。Sn的平均價數以在+3.6以上為佳，在+3.8以上更佳。
本發明之半導體膜可以使用上述之本發明的濺鍍靶，進行成膜來製作。可以合適地使用於場效型電晶體的半導體層等。
此外，Sn的平均價數係以X射線光電子光譜法(XPS)測定得之數值。
實施例
在製作場效型電晶體之前，先使構成電晶體的半導體層之氧化物半導體膜成膜，評估蝕刻性等薄膜的特性。
評估例1 (1)濺鍍靶之製造
原料是將氧化銦、氧化鋅及氧化錫的粉末混合成原子比[In/(In+Sn+Zn)]為0.38，原子比[Sn/(In+Sn+Zn)]為0.15，原子比[Zn/(In+Sn+Zn)]為0.47。將其供給至濕式球磨機，混合粉碎72小時製得原料微粉末。氧化銦、氧化鋅 及氧化錫的原料粉末之比表面積分別為15m2 /g、4m2 /g、8m2 /g。
將製得的原料微粉末加以造粒後，加壓成形為直徑10cm、厚度5mm之尺寸，將其放入燒結爐，在1400℃燒結12小時，製得燒結體。燒結體的體電阻為3mΩ，理論相對密度為0.99。此外，理論相對密度是將從各氧化物的比重和其量比計算出的密度，計算出其與利用阿基米德法測定出之密度的比率而求得。另外，在分析組成時得到，原子比[In/(In+Sn+Zn)]為0.38、原子比[Sn/(In+Sn+Zn)]為0.15，原子比[Zn/(In+Sn+Zn)]為0.47，Na含量不滿100ppm。利用X射線繞射進行結構分析時發現，燒結體包含方鐵錳礦結構化合物與尖晶石結構化合物。利用電子微探分析儀(EPMA)測定的平均粒徑，方鐵錳礦結構化合物與尖晶石結構化合物均在10μm以下。
加工．清淨處理燒結體後，黏著至背板，作為濺鍍靶。
(2)薄膜的製作與評估
在玻璃基板(康寧1737)上，使用在上述(1)製成的靶材形成相當於半導體層的膜並加以評估。
濺鍍條件為，基板溫度：25℃，到達壓力：1×10-6 Pa，氛圍氣體：Ar97%及氧氣3%，濺鍍壓力(全壓)：5×10-1 Pa，輸入電力100W，S-T距離為100mm。
利用ICP法分析製得的薄膜。原子比[In/(In+Sn+Zn)]為0.40，原子比[Sn/(In+Sn+Zn)]為0.15，原子比[Zn/(In+Sn+Zn)]為0.45。
將上述薄膜在大氣下、280℃施行1小時的熱處理。
關於所得薄膜，以XPS測定的Sn平均價數在+3.8以上。此外，平均價數可由Sn之5s價帶的相對強度求得。
另外，在利用X射線局域結構分析(XAFS)法的In、Sn、Zn各金屬元素周邊之局域結構分析中，可以確認Sn元素周圍的結構具有和SnO2 同樣的結構，In、Zn元素周圍的結構具有和IZO薄膜同樣的結構。
另外，比電阻為10Ωcm、載子密度為1016 cm-3 。此外，由霍爾效應的溫度變化測定確認為非退化半導體。
另外，針對以下項目進行評估。結果示於表1。
(1)結晶性
利用X射線結晶結構分析，將被觀察到暈樣式(halopattern)的判斷為非晶質。
(2)PAN耐性
利用PAN進行的蝕刻速度在10nm/分以上者標記為×，這以外的標記為○。
此處，對於PAN耐受性的評估是使用40℃的PAN蝕刻液(磷酸87wt%、硝酸3wt%、醋酸10wt%)。PAN蝕刻液(包含磷酸、硝酸、醋酸的蝕刻液)通常是使用磷酸在20~95wt%、硝酸在0.5~5wt%、醋酸在3~50wt%的範圍之蝕刻液。
(3)對草酸的蝕刻性
使用35℃的ITO-06N(關東化學(株))作為草酸系蝕刻液，測定蝕刻速度。此外，在150%過蝕刻之後進行顯微鏡觀察以確認有無殘渣。○為殘渣少時，×為殘渣多時。
蝕刻性的評估中，◎表示最好，○表示良好，×表示不良。
(4)乾式蝕刻性
測定反應性離子蝕刻(RIE)之蝕刻速率。將能以1nm/分以上的蝕刻速率進行蝕刻者判定為可乾式蝕刻(○)。
評估例2-24
除將原料粉末的混合比、成膜條件變更成表1~3所示之外，與評估例1同樣地處理，形成氧化物半導體膜，做出評估。
再者，以評估例18製作成的靶材，其體電阻為2mΩ，理論相對密度為0.99。另外，關於和評估例1同樣地處理而得到之薄膜，利用XPS測定的Sn平均價數在+3.8以上。
評估例25-27
除將原料粉末的混合比、成膜條件變更成如表3所示之外，與評估例1同樣地處理，形成氧化物半導體膜並做出評估。
[場效電晶體的製作] 實施例1-17
製作示於第1圖的底閘極結構之蝕刻阻擋(ES)型場效電晶體。以下，將邊參見圖面邊說明製造過程。
第3a圖及第3b圖為場效電晶體的製造程序示意圖。
在玻璃基板10上，以室溫的RF濺鍍法積層200nm的鉬金屬之後，採用濕式蝕刻形成圖案，製作閘電極11(第3a(a)圖)。
接著，在製作成閘電極11的基板上，利用電漿化學氣相成長裝置(PECVD)，使SiOX 成膜，作為閘絕緣膜12(第3a(b)圖)。
接著，將在評估例1-17製造成的半導體層用靶材，安裝於DC濺鍍法之一的DC磁控管濺鍍法之成膜裝置，使半導體層13成膜於閘絕緣膜12上(膜厚30nm)(第3a(c)圖)。濺鍍條件與上述之評估例相同。
接著，在280℃熱處理1小時(與後述保護層形成後之熱處理條件相同)。
接著，利用PECVD使SiOX 成膜，形成薄膜16(第3a(d)圖)。繼之，使抗蝕膜21成膜(第3a(e)圖)，並形成圖案(第3a(f)圖)。
採用乾式蝕刻(RIE)使薄膜16形成圖案以形成第一保護層16(蝕刻阻擋層)(第3b(g)圖)。
除去抗蝕膜21(第3b(h)圖)。之後，形成構成源電極及汲電極的薄膜22(第3b(i)圖)。薄膜22是以DC濺鍍形成 Ti/Al/Ti積層膜。成膜後，採用乾式蝕刻(RIE)進行圖案化以形成源電極14、汲電極15。同時對半導體層13也進行蝕刻(第3b(j)圖)。
此外，利用PECVD(PECVD SiNX ：H)使SiNX 成膜形成第二保護層17(第3b(k)圖)。形成接觸孔18，連接外部配線。
之後，在大氣下，280℃熱處理1小時，製造成W=20μm、L=5μm的底閘極結構蝕刻阻擋型場效型電晶體(第3b(1)圖)。
對場效型電晶體，進行下述評估。
(1)場效移動率(μ)、開關比、OFF電流、S值、閾值電壓(Vth)
利用半導體參數分析儀(keithley 4200)，在室溫、遮光環境下進行測定。
(2)磁滯效應
利用半導體參數分析儀，測定升電壓時的轉移曲線(I-V特性)與降電壓時的轉移曲線(I-V特性)，升降時的電壓之差表記為△Vg。△Vg的最大值在0.5V以下者表示為「少」，0.5~3V者表示為「有」，3V以上者表示為「大」。
此外，第4圖為升電壓時及降電壓時的轉移曲線(I-V特性)之例，(a)為磁滯效應少之例，(b)表示磁滯效應大之例。
(3)閾值電壓的漂移(應力試驗)
應力條件為，閘極電壓20V，在50℃施加10μA的直流電壓105 秒。比較施加應力前後的Vth，測定閾值電壓的漂移量(△Vth)。
(4)耐濕性
在濕度85%環境下放置120小時，評估閾值電壓的漂移量。 ◎：變化量不滿0.5V，○：變化量在0.5V以上不滿2V，△：變化量在2V以上5V以下，×：變化量在5V以上
關於實施例1及與實施例1相同形狀的電晶體之實施例2-39，將場效型電晶體之元件結構示於表4-6。
另外將評估結果示於表7、8。
實施例18-25
除將半導體形成時之條件設成與示於表4、5的評估例同樣之外，與實施例1同樣地製作電晶體，並做評估。結果示於表7。
實施例26-32
如表4、5所示，變更半導體層的形成、源．汲電極，並利用濕式蝕刻進行半導體層的形成與源．汲電極之形成以外，與實施例1同樣地製作．評估。
此外，半導體層係使用草酸系蝕刻液形成圖案，源電極．汲電極則使用PAN系蝕刻液形成圖案。
實施例33、34
如表6所示，除改變TFT的結構、製造程序以外，與實施例1同樣地製作電晶體，並做評估。
實施例35-37
如表6所示，除改變TFT的結構、製造程序以外，與實施例1同樣地製作電晶體，並做評估。
實施例38、39
如表6所示，除改變半導體層成膜時的氧分壓以外，與實施例1同樣地製作．評估電晶體。
實施例40
製作示於第5圖之底閘極蝕刻阻擋場效型電晶體，並與實施例1同樣地做評估。再者，第5(a)圖為實施例40中製作成的場效型電晶體之概略斷面圖，(b)為示意各構件之位置關係的概略頂視圖。第5(a)圖為第5(b)圖之A-A斷面圖。各 構件的編號與第1圖相同，並省略說明。
本實施例中，使用附有熱氧化膜11’(SiOX 、100nm)的Si基板10’，以示於表9的TFT之結構、製造程序製作電晶體。Si基板10’兼做閘電極。
關於實施例40及與實施例40形狀相同的電晶體之實施例41-46，將場效型電晶體的元件結構示於表9。
另外，評估結果示於表10。
實施例41
除以HfOx 作為第一保護層外，與實施例40同樣地，製作．評估底閘極結構蝕刻阻擋型場效型電晶體。
實施例42-46
如表9所示，除改變各電極、第一保護層及第二保護層、製作程序外，製作與實施例40同樣結構的場效型電晶體並做評估。
實施例47
製作示於第6圖的底閘極結構之背通道蝕刻(BCH)型的場效電晶體。再者，各構件的編號與第1圖相同，省略說明。
在玻璃基板10上，利用室溫的RF濺鍍積層200nm鉬金屬之後，利用濕式蝕刻法形成圖案，製作閘電極11。
接著，在製作成閘電極11的基板上，利用電漿化學氣相成長裝置(PECVD)使SiOX 成膜，作為閘絕緣膜12。
接著，將評估例18中製造成的靶材，安裝於DC濺鍍法之一的DC磁控管濺鍍法的成膜裝置，在閘絕緣膜上成膜。濺鍍條件與評估例18相同。
之後，使用草酸系蝕刻液，利用濕式蝕刻法形成圖案，形成半導體層13(膜厚30nm)。
繼之，利用DC濺鍍使Al-Nd合金膜成膜。成膜後，使用PAN系蝕刻液，以濕式蝕刻法形成圖案以形成源電極．汲電極14、15。
接著，利用PECVD使SiOX 成膜，作為第一保護層16。
此外，第二保護層17是以PECVD(PECVD SiNX ：H)使 SiNX 成膜後形成接觸孔18，連接外部配線。
然後，在大氣下，280℃施行熱處理1小時，製造成W=20μm、L=5μm的底閘極結構背通道蝕刻型場效型電晶體。
關於實施例47及與實施例47形狀相同的電晶體之實施例48-51，將場效型電晶體的元件結構示於表11。
另外，評估結果示於表12。
實施例48-51
如表11所示，除改變各電極、第一保護層及第二保護層、製作程序外，製作與實施例47同樣結構之場效型電晶體，並做評估。
實施例52及53
以表13所示之條件，製作示於第7圖之共面結構場效型電晶體，並做評估。再者，各構件之編號與第1圖相同，省略說明。
在玻璃基板10上形成閘電極11及閘絕緣膜12(第7(a)(b)圖)。形成半導體層13之後，使第一保護層16’成膜(第7(c)圖)。
在第一保護層16’上形成抗蝕膜21(第7(d)圖)。安排成從基板10一側照射光線，且以閘電極11作遮罩之狀態，使抗蝕膜的一部分21’曝光，予以除去(第7(e)(f))。之後，為與閘電極11做整合，將第一保護層16’圖案化以形成第一保護層16(第7(g)圖)。
利用PECVD(PECVD SiNX ：H)使SiNX 成膜，在形成第二保護層17的同時，使半導體層部分13之未被第一保護層16覆蓋的部分13a低電阻化，作為低電阻化的半導體層部分13a(第7(h)圖)。形成接觸孔18，並連接汲電極14及源電極15，製作成共面結構場效型電晶體(第7(i)圖)。
評估結果示於表14。
此外，以和實施例52之半導體層、源．汲電極相同的條件在玻璃基板上製作薄膜，並評估霍爾效應的溫度特性。以和半導體層同一條件製作的薄膜表現溫度依存性，為非退化半導體，以和源．汲電極同一條件製作成的薄膜不表現溫度依存性，為退化半導體。
第8圖中示出移動率的溫度依存性。可以從直線的斜率計算活化能。圖中(1)相當於源．汲電極，(2)相當於半導體層。可以確認，相當於半導體層的膜，活化能約為35meV，表現熱活性型，為非退化半導體，相當於源．汲電極的膜，活化能不滿3meV，為退化半導體。
實施例54
以示於表13的條件，製作示於第9圖的頂閘極結構場效型電晶體，並做評估。此外，以積層結構作為第一保護層，形成於半導體層13成膜前。在基板10側形成利用PECVD使SiNX 成膜的第一保護層16b，並於其上形成利用PECVD使SiO2 成膜的第一保護層16a。
電晶體的評估結果示於表14。
實施例55
以示於表13的條件，製作示於第10圖的場效電晶體。該電晶體係在示於第1圖之底閘極結構的蝕刻阻擋(ES)型場效電晶體中，使半導體層的一部分低電阻化，藉以形成源電極及汲電極而成者。
在玻璃基板10上，以室溫的RF濺鍍積層200nm鉬金屬之後，利用濕式蝕刻形成圖案，製作成閘電極11。
接著，在製作成閘電極的基板上利用電漿化學氣相成長裝置(PECVD)，使SiOX 成膜，作為閘絕緣膜12。
接著，將評估例18中製造成的靶材，安裝於DC濺鍍法之一的DC磁控管濺鍍法的成膜裝置，在閘絕緣膜上進行成膜。濺鍍條件與評估例18相同。
然後用草酸系的濕式蝕刻液形成圖案，形成半導體層13(膜厚40nm)。
接著，利用PECVD使SiOX 成膜，以乾式蝕刻(RIE)形成圖案，作為第一保護層16(蝕刻阻擋層)。
到此為止的步驟，示於第3b(h)圖，獲得形成有第一保護層16的基板。
然後，用PECVD(PECVD SiNX ：H)使SiNX 成膜作為第二保護層17的同時，使半導體層13的一部分低電阻化，形成源電極14．汲電極15。再者，利用使SiNX 成膜時的氫電漿，半導體層的一部分形成低電阻化。
其後，形成接觸孔18，並連接外部配線。
之後，在大氣下，280℃施行熱處理1小時，製造成W= 20μm、L=5μm的底閘極結構共面型場效型電晶體。
電晶體的評估結果示於表14。
實施例56-58
如表13所示，除改變半導體層的形成、源．汲電極，並以濕式蝕刻法進行半導體層的形成與源．汲電極的形成以外，與實施例1同樣地製作．評估。
此外，半導體層係用草酸系蝕刻液形成圖案，源電極．汲電極則是用PAN系蝕刻液形成圖案。
比較例1-5
製作示於表15的結構之底閘極結構背通道蝕刻型場效型電晶體。
半導體層係以示於表16之條件，使用2種靶材(ZnO與In2 O3 -SnO2 (原子比In：Sn=1：1))以共濺鍍法形成。
第11圖係利用共濺鍍法形成薄膜的概念圖。
將基板10固定於旋轉檯31，在濺鍍處理中以軸32使旋轉檯31旋轉。藉此，可進行In2 O3 -SnO2 靶材33及ZnO靶材34兩者都使用的成膜。
又，ZnO靶材係使用RF濺鍍法、In2 O3 -SnO2 (原子比In：Sn=1：1)靶材係使用DC濺鍍法進行成膜。
與實施例1同樣地，以XPS測定的比較例1及5的Sn平均價數分別為+2.9、+3.0。再者，比較例中製作成的場效型電晶體的元件結構示於表15。另外，比較例中使用的半導體層之成膜條件、半導體層之組成、特性示於表16、17。此外，比較例的電晶體之評估結果示於表18。
比較例6-14
除如表16、17所示地改變半導體層之組成比外，與實施例1同樣地處理，製造場效型電晶體並做評估。
比較例15-19
以示於表17的條件形成半導體層，除表15所示之TFT結構及製造程序外，與實施例1同樣地處理，製造場效型電晶體並做評估。
比較例20
除改變組成比，對半導體層施行乾式蝕刻外，與實施例55同樣地製作場效型電晶體並做評估。
其結果，與半導體層之組成比相同的比較例13相比，電晶體特性大幅降低。這點考慮是因為使半導體的一部分低電阻化時，錫的低價氧化物生成，接觸電阻變大。這點被認為係因為錫的量多，Sn/Zn比亦大的緣故。
[實施例及比較例的研究] (1)半導體中之Zn量(Zn/(In+Sn+Zn))
第12圖中顯示In與Sn比固定時之Zn量(Zn/(In+Sn+Zn))與移動率(a)、OFF電流(b)之關係。第12圖中，以實施例之測定值為基礎的線以A表示，以比較例之測定值為基礎的線以B表示。
和沒有保護層的比較例1~5相比，得知形成保護層之後再施加熱處理者，即使Zn量增加，移動率也不會下降。Zn/(In+Sn+Zn)=0.6附近表現出非常高的移動率與低OFF電流，可以構成實用的TFT。
(2)In量(In/(In+Sn+Zn))、或Sn量(Sn/(In+Sn+Zn))
第13圖顯示Zn量固定時，In量(In/(In+Sn+Zn))與移動率(a)、OFF電流(b)之關係。第13圖顯示，將從實施例18-25得到的結果，分別對第2圖所示之組成區域1-3，改變熱處理溫度來做比較的結果。在350℃施行熱處理時，移動率高，OFF電流低之區域3的特性良好，在200℃施行熱處理時，移動率高之區域2的特性良好。
另外，得知加上保護層之後再施加280℃的熱處理者，Sn/In比在0.33到1附近，表現出非常高的移動率和低OFF電流，可以構成實用的TFT。
另外，根據熱處理溫度的比較，得知Sn/In比如果小(Sn量如果少)，即使用低溫之熱處理也可獲得良好的TFT特性，可以用適當的錫量應付低溫加工。
(3)保護層
根據比較例18與實施例42之比較，可以確認透過在第一保護層形成後施行熱處理，有電晶體特性提高(開關比的提高、OFF電流的降低、S值的降低、閾值電壓的降低)與耐濕性提高之效果。
根據實施例42與實施例40之比較，得知透過在第二保護層形成後施行熱處理的作法，耐濕性或和值進一步提高。
同樣的，根據實施例1與比較例19之比較，得知藉第一、第二保護層，有電晶體特性提高(開關比的提高、OFF電流的降低、S值的降低、閾值電壓的降低)與耐濕性提高之效果。
(4)錫原子的添加
根據比較例17與19之比較，得知即使在沒有保護層之狀態，耐濕性依然會因錫的添加而提高。
另外，比較實施例15、12、8，比較例8之由氛圍氣體溫度所造成的閾值電壓漂移量(△Vth(temp))。相對於不含Sn的比較例8之△Vth(temp)在12V以上，含有Sn的實施例15、12、8之△Vth(temp)在6V以下。可確認由於含有Sn，對於氛圍氣體溫度的安定性亦得到改善。
再者，以氛圍氣體的溫度在25℃與80℃的Vth之差(Vth(25℃)-Vth(80℃))作為由氛圍氣體溫度所造成之閾值電壓漂移量(△Vth(temp))。
(5)成膜時的氧分壓
從實施例1、38、39，得知以氧分壓5×10-3 Pa到2.5×10-2 Pa，可獲得良好的特性。
(6)由半導體層之組成區域帶來的程序上的特徵
第2圖所示之各區域可以確認，下述程序可以適用。此外，第2圖中，以○表示的點表示實施例之組成，以×表示的點表示比較例之組成。
區域1：半導體層可用草酸等進行濕式蝕刻，源．汲電極可利用PAN等進行濕式蝕刻
區域2：半導體層可用草酸等進行濕式蝕刻
區域3：半導體層可用草酸等進行濕式蝕刻，源．汲電極可利用PAN等進行濕式蝕刻
區域4：源．汲電極可利用PAN等進行濕式蝕刻
區域外：源．汲電極可利用PAN等進行濕式蝕刻
此外，區域1~4及這些區域外均可進行乾式蝕刻。
(7)靶材
再者，將評估例1、7、19、25、26、27，比較例6、12、15之靶材的性狀彙整於表19。
以Zn/(In+Sn+Zn)表示的原子組成比率在70原子%以下，以In/(In+Sn+Zn)表示的原子組成比率不滿33原子%，以Sn/(In+Sn+Zn)表示的原子組成比率在5原子%以上而不滿15原子%之靶材(評估例7、25、26、27)的性狀，In(銦)含量少，且以Zn2 SnO4 表示的尖晶石結構化合物為主成分，靶材性狀特別良好。另外，製作場效電晶體時的特性也是良好的。
產業上之利用可能性
本發明之場效型電晶體可以合適地使用於顯示用面板、RFID標籤、X射線探測器面板．指紋感測器．光電傳感器等的傳感器等。
上述內容中雖然詳細說明幾個本發明之實施態樣及/或實施例，但是熟習該項技術者在不實質地脫離本發明之新穎的教示及效果下，可以容易地對該等例示之實施態樣及/或實施例加上多種變更。因此，該等多種變更包含於本發明之範圍。
本說明書中記載之文獻的內容全部引用於此。
10‧‧‧基板
10’‧‧‧Si基板
11‧‧‧閘電極
11’‧‧‧熱氧化膜
12‧‧‧閘絕緣膜
13‧‧‧半導體層
13a‧‧‧低電阻化的半導體層部分
14‧‧‧源電極
15‧‧‧汲電極
16、16’‧‧‧第一保護層
16a,b‧‧‧第一保護層
17‧‧‧第二保護層
18‧‧‧接觸孔
21‧‧‧抗蝕膜
21’‧‧‧抗蝕膜的一部分
22‧‧‧薄膜
31‧‧‧旋轉檯
32‧‧‧軸
33‧‧‧In2 O3 -SnO2 靶材
34‧‧‧ZnO靶材
[第1圖]本發明之一實施態樣的場效型電晶體之概略斷面圖。
[第2圖]本發明中之半導體層的適當組成條件(區域)之示意圖。
[第3a圖]以實施例1製作成的場效型電晶體之製造程序示意圖。
[第3b圖]以實施例1製作成的場效型電晶體之製造程序示意圖。
[第4圖]升電壓時及降電壓時的轉移曲線(I-V特性)之例，(a)為磁滯效應少之例，(b)為磁滯效應大之例的示意圖。
[第5圖](a)以實施例40製作成的底閘極蝕刻阻擋型場效型電晶體的概略斷面圖，(b)為相同電晶體的概略頂視圖。
[第6圖]以實施例47製作成的底閘極結構之背通道蝕 刻(BCH)型的場效型電晶體之概略斷面圖。
[第7圖]以實施例52製作成的共面結構場效型電晶體之製造程序示意圖。
[第8圖]氧化物半導體之，溫度與移動率的關係示意圖。
[第9圖]以實施例54製作成的頂閘極結構場效型電晶體之概略斷面圖。
[第10圖]以實施例55製作成之場效型電晶體的概略斷面圖。
[第11圖]利用共濺鍍形成薄膜的概念圖。
[第12圖](a)為半導體層的Zn量與移動率之關係示意圖，(b)為半導體層的Zn量與OFF電流之關係示意圖。
[第13圖](a)為半導體層的In量與移動率之關係示意圖，(b)為半導體層的In量與OFF電流之關係示意圖。
10‧‧‧基板
11‧‧‧閘電極
12‧‧‧閘絕緣膜
13‧‧‧半導體層
14‧‧‧源電極
15‧‧‧汲電極
16‧‧‧第一保護層
17‧‧‧第二保護層
18‧‧‧接觸孔

Claims (18)

  1. 一種場效型電晶體，其特徵在於：於基板上至少有閘電極、閘絕緣膜、半導體層、半導體層的保護層、源電極和汲電極，前述源電極與汲電極以半導體層為媒介形成連接，前述閘電極與前述半導體層之間有閘絕緣膜，前述半導體層的至少一面側有前述保護層，前述半導體層係含有In原子、Sn原子及Zn原子的氧化物，而且，以Zn/(In+Sn+Zn)表示的原子組成比率在25原子%以上75原子%以下，以Sn/(In+Sn+Zn)表示的原子組成比率不滿50原子%。
  2. 如申請專利範圍第1項記載之場效型電晶體，其中Sn的平均價數在+3.2以上。
  3. 如申請專利範圍第1項記載之場效型電晶體，其中Sn的平均價數在+3.8以上。
  4. 如申請專利範圍第1項記載之場效型電晶體，其中前述半導體層滿足下述條件1，‧條件1(1)以Zn/(In+Sn+Zn)表示的原子組成比率在40原子%以上65原子%以下(2)以Sn/(In+Sn+Zn)表示的原子組成比率在10原子%以上而不滿23原子%。
  5. 如申請專利範圍第1項記載之場效型電晶體，其中前述 半導體層滿足下述條件2，‧條件2(1)以Zn/(In+Sn+Zn)表示的原子組成比率在40原子%以上65原子%以下(2)以Sn/(In+Sn+Zn)表示的原子組成比率在1原子%以上而不滿10原子%。
  6. 如申請專利範圍第1項記載之場效型電晶體，其中前述半導體層滿足下述條件3，‧條件3(1)以Zn/(In+Sn+Zn)表示的原子組成比率在50原子%以上65原子%以下(2)以Sn/(In+Sn+Zn)表示的原子組成比率在23原子%以上30原子%以下。
  7. 如申請專利範圍第1項記載之場效型電晶體，其中前述半導體層滿足下述條件4，‧條件4(1)以Zn/(In+Sn+Zn)表示的原子組成比率超過65原子%而在75原子%以下。
  8. 如申請專利範圍第1~7項之任一項記載的場效型電晶體，其中前述保護層是由氧化物形成。
  9. 如申請專利範圍第1~7項之任一項記載的場效型電晶體，其中前述保護層是由，由氧化物形成的第一保護層和，由氮化物形成的第二保護層組成。
  10. 如申請專利範圍第1項記載之場效型電晶體，其場效移 動率在3cm2 /Vs以上，OFF電流在2×10-12 A以下，閾值電壓(Vth)在-1V以上5V以下。
  11. 一種場效型電晶體之半導體層形成用濺鍍靶，特徵在於其係含有In原子、Sn原子及Zn原子的氧化物，且以Zn/(In+Sn+Zn)表示的原子組成比率在25原子%以上70原子%以下，以Sn/(In+Sn+Zn)表示的原子組成比率不滿50原子%。
  12. 一種場效型電晶體之半導體層形成用濺鍍靶，特徵在於其係含有In原子、Sn原子及Zn原子的氧化物，且以Zn/(In+Sn+Zn)表示的原子組成比率在70原子%以下，以In/(In+Sn+Zn)表示的原子組成比率不滿33原子%，以Sn/(In+Sn+Zn)表示的原子組成比率在5原子%以上而不滿15原子%。
  13. 一種如申請專利範圍第1~7項之任一項記載的場效型電晶體之製造方法，特徵在於其包含使用申請專利範圍第11項或第12項的濺鍍靶來使半導體層成膜之步驟。
  14. 如申請專利範圍第13項記載之場效型電晶體之製造方法，其包含形成半導體層之步驟、於半導體層上形成保護層之步驟，以及在該等步驟之後以150~350℃施行熱處理之步驟。
  15. 如申請專利範圍第13項記載之場效型電晶體之製造方法，其包含使半導體層的一部分低電阻化以作成源電極或汲電極之步驟。
  16. 一種顯示用面板，特徵在於其具備如申請專利範圍第1~7項之任一項記載的場效型電晶體。
  17. 一種半導體膜，特徵在於其含有In原子、Sn原子及Zn原子的氧化物，而且，以Zn/(In+Sn+Zn)表示的原子組成比率在25原子%以上75原子%以下，以Sn/(In+Sn+Zn)表示的原子組成比率不滿50原子%，Sn的平均價數在+3.2以上。
  18. 如申請專利範圍第17項之半導體膜，其中Sn的平均價數在+3.2以上。
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