KR102040601B1 - 게이트 구동 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로에 있어서, 상기 게이트 구동 회로는, 제1 클록 신호에 따라 주기적으로 프리차지되고, 상기 스타트 신호가 인가되면 제2 클록 신호와 제3 클록 신호에 따라 연속적으로 부트스트랩되는 부트스트랩 노드; 상기 부트스트랩 노드에 의해 제어되고 상기 제2 클록 신호와 상기 제3 클록 신호에 따라 출력 노드로 상기 게이트 구동 신호를 출력하는 풀 업-다운 유닛; 및 상기 풀 업-다운 유닛의 일단에 의해 제어되고 상기 출력 노드의 전압을 기준 전위로 방전하는 풀-다운 트랜지스터를 포함한다.

Description

게이트 구동 회로 및 이를 포함하는 디스플레이 장치{Gate Drive Circuit and Display Device including the same}
본 발명은 게이트 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것으로서, 더욱 상세하게는 회로의 복잡도는 낮추면서도 효과적으로 회로의 신뢰성을 향상시킬 수 있는 게이트 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 구동에 사용되는 게이트 구동 회로는 각 픽셀로 안정적인 전압을 공급하기 위해 풀-업(pull-up) 트랜지스터에 부트스트래핑 기법을 적용한다. 일반적인 게이트 구동 회로는 부트스트래핑 기법이 적용되는 노드인 Q node와 이를 제어하기 위한 인버터 구조의 노드인 QB node를 포함한다. 박막 트랜지스터(Thin film transistor; TFT)의 게이트 전압은 부트스트래핑 기법이 적용됨으로써 상승하며, 이로써 출력단으로 전압을 전달한다.
일반적으로 게이트 구동 회로는 Q node를 방전시키기 위해 QB node 전압을 항상 충전시킨다. 따라서 풀-다운(pull-down) 유닛에 대해 지속적으로 게이트 바이어스 스트레스(gate bias stress)가 가해진다. 이는 박막 트랜지스터의 열화와 직결되어 박막 트랜지스터의 전기적 특성 (문턱전압 이동, 온 전류 감소 등)의 변화를 일으키며, 회로의 안정성과 신뢰성에 직접적인 영향을 미친다.
또한, 두 개의 QB node를 이용하는 게이트 구동 회로는 이를 구성하기 위해 추가적인 트랜지스터가 필요하므로 회로의 복잡성이 증가하고 네로우 베젤 구현에 적합하지 않다.
본 발명은 이와 같은 문제점을 해결하기 위하여, 회로 내에서 QB 노드 없이 Q 노드만이 사용되고, 적은 수의 트랜지스터와 커패시터를 이용함으로써 낮은 복잡도를 가지며, 게이트 구동 신호를 출력하지 않는 경우에는 출력 노드를 100% duty로 방전시킬 수 있는 고신뢰성 게이트 구동 회로를 제안한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른, 스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로에 있어서, 상기 게이트 구동 회로는, 제1 클록 신호에 따라 주기적으로 프리차지되고, 상기 스타트 신호가 인가되면 제2 클록 신호와 제3 클록 신호에 따라 연속적으로 부트스트랩되는 부트스트랩 노드; 상기 부트스트랩 노드에 의해 제어되고 상기 제2 클록 신호와 상기 제3 클록 신호에 따라 출력 노드로 상기 게이트 구동 신호를 출력하는 풀 업-다운 유닛; 및 상기 풀 업-다운 유닛의 일단에 의해 제어되고 상기 출력 노드의 전압을 기준 전위로 방전하는 풀-다운 트랜지스터를 포함하되, 상기 풀 업-다운 유닛은, 상기 스타트 신호가 인가되었는지 여부에 따라 상기 게이트 구동 신호를 출력하기 위해 상기 부트스트랩 노드를 부트스트랩하는 풀-업 기능을 수행하거나, 또는, 상기 출력 노드의 전압을 상기 기준 전위로 방전하는 풀-다운 기능을 수행한다.
바람직하게, 상기 풀 업-다운 유닛은, 상기 스타트 신호가 인가되면 상기 풀-업 기능을 수행하고, 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서는 상기 게이트 구동 신호의 출력을 방지하기 위해 상기 풀-다운 기능을 수행한다.
바람직하게, 상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서, 상기 게이트 구동 신호가 출력되는 것을 방지하기 위해 상기 풀-다운 트랜지스터와 상기 풀 업-다운 유닛이 교대로 상기 출력 노드의 전압을 상기 기준 전위로 방전한다.
바람직하게, 상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서, 상기 풀 업-다운 유닛은 상기 제1 클록 신호가 하이(high) 상태인 때 상기 출력 노드를 상기 기준 전위로 방전하고, 상기 풀-다운 트랜지스터는 상기 제2 클록 신호 또는 상기 제3 클록 신호가 하이 상태인 때 상기 출력 노드를 상기 기준 전위로 방전한다.
바람직하게, 상기 풀 업-다운 유닛은, 제1 트랜지스터 및 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터는 상기 부트스트랩 노드에 의해 제어되고, 드레인이 상기 제2 클록 신호에 연결되고 소스가 상기 풀-다운 트랜지스터의 게이트에 연결되며, 상기 제2 트랜지스터는 상기 부트스트랩 노드에 의해 제어되고, 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결된다.
바람직하게, 부트스트랩 노드는 상기 스타트 신호가 인가되면 상기 제2 클록 신호에 따라 제1 부트스트랩된 후 상기 제3 클록 신호에 따라 제2 부트스트랩되며,
상기 제2 부트스트랩된 상기 부트스트랩 노드에 의해 상기 풀 업-다운 유닛에 포함된 제2 트랜지스터가 턴-온 됨으로써 상기 게이트 구동 신호가 상기 출력 노드로 출력된다.
바람직하게, 상기 풀 업-다운 유닛은 상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서, 상기 제1 클록 신호, 상기 제2 클록 신호 및 상기 제3 클록 신호에 따라 상기 풀-과 상기 풀-다운 기능을 교대로 수행한다.
본 발명의 일 실시예에 따른, 복수의 픽셀들을 포함하는 디스플레이 패널; 상기 픽셀들에 계조 신호를 제공하는 소스 드라이버; 및 스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하는 디스플레이 장치에 있어서, 상기 게이트 드라이버는, 제1 클록 신호에 따라 주기적으로 프리차지되고, 상기 스타트 신호가 인가되면 제2 클록 신호와 제3 클록 신호에 따라 연속적으로 부트스트랩되는 부트스트랩 노드; 상기 부트스트랩 노드에 의해 제어되고 상기 제2 클록 신호와 상기 제3 클록 신호에 따라 출력 노드로 상기 게이트 구동 신호를 출력하는 풀 업-다운 유닛; 및 상기 풀 업-다운 유닛의 일단에 의해 제어되고 상기 출력 노드의 전압을 기준 전위로 방전하는 풀-다운 트랜지스터를 포함하되, 상기 풀 업-다운 유닛은, 상기 스타트 신호가 인가되었는지 여부에 따라 상기 게이트 구동 신호를 출력하기 위해 상기 부트스트랩 노드를 부트스트랩하는 풀-업 기능을 수행하거나, 또는, 상기 출력 노드의 전압을 상기 기준 전위로 방전하는 풀-다운 기능을 수행한다.
본 발명의 일 실시예에 따르면, 종래와 달리 QB 노드를 사용하지 않고 Q 노드 및 Q 노드에 의해 제어되는 2개의 트랜지스터를 풀-업 기능과 풀-다운 기능을 모두 수행할 수 있는 풀 업-다운 유닛으로 이용함으로써 회로의 복잡도를 낮출 수 있다.
또한, 본 발명은 풀 업-다운 유닛의 일단에 의해 제어되고 드레인이 출력 노드에 연결되는 트랜지스터를 이용하여 픽셀 구동에 관여하는 게이트 구동 신호가 출력되지 않는 구간에서 출력 노드를 100% duty로 방전함으로써 회로의 신뢰성과 안정성을 향상시킬 수 있다.
또한, 본 발명은 9개의 트랜지스터와 3개의 커패시터만을 이용함으로써 네로우 베젤(narrow bezel) 디스플레이 제품의 구현에 용이하다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른, 디스플레이 장치의 개요를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른, 게이트 구동 회로의 회로도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른, 도 2에 개시된 게이트 구동 회로의 타이밍 다이어그램을 나타낸다.
도 4는 본 발명의 일 실시예에 따른, 게이트 드라이버의 블록 다이어그램을 나타낸다.
도 5는 본 발명의 일 실시예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 게이트 구동 신호(VOUT), Q 노드, 및 B 노드의 파형을 나타낸다.
도 6은 본 발명의 일 실시예에 따른, 도 2의 회로를 이용한 게이트 드라이버의 서로 다른 스테이지에서 각각 출력된 게이트 구동 신호(VOUT)의 시뮬레이션 결과를 나타낸다.
이하 설명하는 기술은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 이하 설명하는 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 이하 설명하는 기술의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 해당 구성요소들은 상기 용어들에 의해 한정되지는 않으며, 단지 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 이하 설명하는 기술의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 명세서에서 사용되는 용어에서 단수의 표현은 문맥상 명백하게 다르게 해석되지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함한다" 등의 용어는 설시된 특징, 개수, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 의미하는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 단계 동작 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하지 않는 것으로 이해되어야 한다.
도면에 대한 상세한 설명을 하기에 앞서, 본 명세서에서의 구성부들에 대한 구분은 각 구성부가 담당하는 주기능 별로 구분한 것에 불과함을 명확히 하고자 한다. 즉, 이하에서 설명할 2개 이상의 구성부가 하나의 구성부로 합쳐지거나 또는 하나의 구성부가 보다 세분화된 기능별로 2개 이상으로 분화되어 구비될 수도 있다. 그리고 이하에서 설명할 구성부 각각은 자신이 담당하는 주기능 이외에도 다른 구성부가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성부 각각이 담당하는 주기능 중 일부 기능이 다른 구성부에 의해 전담되어 수행될 수도 있음은 물론이다.
또, 방법 또는 동작 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서 게이트 구동 회로는 게이트 드라이버를 구성하는 각 스테이지에 구현될 수 있는 회로를 지칭한다. 게이트 구동 회로의 명칭은 변경될 수 있다.
이하에서는, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 게이트 구동 회로 및 이를 포함하는 디스플레이 장치를 설명한다. 본 명세서에서 언급되는 구성요소간의 '연결'은 특별한 언급이 없는 한 전기적 연결을 의미할 수 있다. 또한, 본 명세서에서 게이트(gate)(또는 제어단), 드레인(drain) 및 소스(source)는 각각 트랜지스터의 게이트 전극, 드레인 전극 및 소스 전극을 의미한다.
도 1은 본 발명의 일 실시예에 따른, 디스플레이 장치의 개요를 도시한 도면이다.
도 1을 참조하면, 본 실시예에 의한 디스플레이 시스템은 디스플레이 패널(display panel, 1010), 게이트 드라이버(gate driver, 1020), 소스 드라이버(source driver, 1030)를 포함한다. 디스플레이 시스템은 디스플레이 시스템의 해상도 및 특성에 따라, 외부로부터 인가되는 화면 소스의 특성을 변화시키거나 구동 시점을 조절하는 타이밍 컨트롤러(timing controller, 1040)를 포함할 수 있다.
타이밍 컨트롤러(1040)와 소스 드라이버(1030)는 디스플레이 패널의 특성에 따라 별개의 칩으로 형성될 수 있다. 또한, 예시된 도면과 같이 타이밍 컨트롤러(1040)와 소스 드라이버(1030)는 원 칩(one chip)으로 구현될 수 있다.
디스플레이 패널(1010)은 복수의 픽셀들(Pixels)을 포함한다. 각각의 픽셀은 게이트 라인(gl, 1050)을 통하여 게이트 드라이버(1020)와 전기적으로 연결되고, 소스 라인(sl, 1060)을 통하여 소스 드라이버(1030)와 전기적으로 연결된다. 소스 라인(1060)은 각각의 픽셀이 표시하여야 하는 계조 신호를 픽셀들에 전달한다. 소스 라인(1060) 및 게이트 라인(1050)은 도전성 선로로 구성된다.
이하에서는, 도 2 및 도 3을 참조하여 본 명세서에서 제안하는 게이트 구동 회로에 관해 구체적으로 설명한다.
도 2는 본 발명의 일 실시예에 따른, 게이트 구동 회로의 회로도를 나타낸다.
도 2에 개시된 게이트 구동 회로는 게이트 드라이버의 어느 한 스테이지(또는 채널)를 개요적으로 도시한 것이다. 도 2를 참조하면, 본 실시예에 따른 게이트 구동 회로(이하, 편의를 위해 '회로'로 지칭한다)는 9개의 트랜지스터와 3개의 커패시터(9T3C)로 구성됨으로써 낮은 복잡도를 갖는다.
먼저, 도 2를 참조하여 회로의 주요 구성요소의 연결관계를 설명한다. 이하에서 설명되지 않은 구성요소의 연결관계는 도 2 만으로도 명확하게 이해될 수 있을 것이다. 이후, Q 노드, 풀 업-다운 유닛(2010) 및 T8 트랜지스터(2020)의 관계에 대해 중점적으로 설명한다.
회로는 클록 신호로써 제1 클록 신호(이하, CLK1), 제2 클록 신호(이하, CLK2) 및 제3 클록 신호(이하, CLK3)를 제공받는다. 클록 신호(CLK1, CLK2 및 CLK3)는 33% duty ratio를 갖는다. 또한, 회로는 타단에 기준 전위(VSS 또는
Figure 112018035665468-pat00001
)가 연결된다.
회로는 CLK1에 따라 주기적으로 충전되는 Q 노드, 게이트 구동 신호(VOUT)를 출력하는 출력 노드(O node)를 포함한다.
Q 노드의 일단은 T1 트랜지스터의 소스와 연결된다. T1의 드레인과 게이트는 CLK1과 연결된다. 즉, Q 노드는 T1 트랜지스터를 통해 일단으로 인가되는 CLK1에 의해 주기적으로 충전된다. Q 노드의 타단은 T3 트랜지스터의 게이트 및 T4 트랜지스터의 게이트와 연결된다. Q 노드는 제1 노드 또는 부트스트랩 노드 등으로도 지칭될 수 있다.
출력 노드(O)는 C2 트랜지스터의 일단, T4 트랜지스터의 소스 및 T8 트랜지스터의 드레인과 연결된다. 출력 노드(O)를 통해 게이트 구동 신호(VOUT)가 출력된다.
B 노드는 T3 트랜지스터의 소스, C2 트랜지스터의 일단 및 T8 트랜지스터의 게이트와 연결된다. B 노드는 제2 노드 또는 풀-다운 노드 등으로도 지칭될 수 있다.
T2 트랜지스터의 소스는 A 노드와 연결되고 드레인은 CLK2와 연결된다. T3 트랜지스터의 드레인은 CLK2와 연결되며, 소스는 B 노드에 연결된다. T4 트랜지스터의 드레인은 CLK3에 연결되며, 소스는 출력 노드(O)에 연결된다. T8 트랜지스터의 게이트는 B 노드에 연결되고 드레인은 출력 노드(O)에 연결되고 소스는 기준 전위(VSS 또는
Figure 112018035665468-pat00002
))에 연결됨으로써 출력 노드(O)의 전압을 기준 전위(VSS)로 방전한다. 출력 노드(O)를 기준 전위(VSS)로 방전한다는 것은 출력 노드(O)의 전압을 로우 상태(
Figure 112018035665468-pat00003
)로 만든다는 것과 동일하게 해석될 수 있다.
회로는 T6 트랜지스터를 통해 스타트 신호(VST)를 입력 받는다. 스타트 신호(VST)는 T7 트랜지스터의 게이트 및 T6 트랜지스터의 게이트와 연결된다. 일 예로, 현재 스테이지가 게이트 드라이버의 n번째 스테이지인 경우, 스타트 신호(VST)는 n-1번째 스테이지에서 출력된 게이트 구동 신호(
Figure 112018035665468-pat00004
)에 해당한다. 이때, 출력 노드(O)를 통해 출력되는 게이트 구동 신호(VOUT)는 n번째 게이트 구동 신호(
Figure 112018035665468-pat00005
)를 나타낸다. 출력된 n번째 게이트 구동 신호(
Figure 112018035665468-pat00006
)는 n+1번째 스테이지의 스타트 신호(VST)로 입력된다.
C3 트랜지스터는 일단이 Q 노드에 연결되고 타단이 CLK2에 연결된다. C2 트랜지스터는 일단이 B 노드에 연결되고 타단이 출력 노드(O)에 연결된다.
종래의 게이트 구동 회로와 달리, 본 명세서에서 제안하는 도 2의 회로는 출력 노드(O)를 방전시키기 위한 별도의 QB 노드를 포함하지 않는다. 다만, 회로는 Q 노드 및 Q 노드에 의해 제어되는 T3/T4 트랜지스터를 이용하여 풀-업 및 풀-다운을 모두 수행하며, 이를 위해 추가적으로 B 노드에 의해 제어되는 T8 트랜지스터를 이용한다.
회로는, 스타트 신호(VST)가 인가됨에 따라 게이트 구동 신호(VOUT)를 출력하기 위해 Q 노드의 전압을 부트스트랩하는 풀-업(pull-up) 기능을 수행하거나 또는 게이트 구동 신호(VOUT)를 출력하지 않는 구간에서는 출력 노드(O)를 기준 전위(VSS)로 방전시키는 풀-다운(pull-down) 기능을 수행할 수 있는 풀 업-다운 유닛(pull up-down unit, 2010)을 포함한다.
풀 업-다운 유닛(2010)은 T3 트랜지스터 및 T4 트랜지스터를 포함한다. T3 트랜지스터 및 T4 트랜지스터는 Q 노드에 의해 제어되며, 각각 CLK2 및 CLK3을 드레인을 통해 제공받는다. Q 노드는 T3/T4 트랜지스터와 함께 풀 업-다운 유닛(2010)에 포함되어 설명될 수도 있다.
풀 업-다운 유닛(2010)은 구간에 따라 서로 다른 기능을 수행한다. 풀 업-다운 유닛(2010)은 Q 노드에 의해 제어되며 클록 신호에 따라 풀-업 기능을 수행하는 풀-업 유닛으로도 동작하고, 풀-다운 유닛을 수행하는 풀-다운 유닛으로도 동작한다. 즉, 회로는 Q 노드와 QB 노드를 함께 사용하지 않고 Q 노드와 풀 업-다운 유닛(2010)을 사용하여 게이트 구동 신호(VOUT)의 출력을 제어할 수 있다.
풀 업-다운 유닛(2010)은 회로에 스타트 신호(VST)가 인가되었는지 여부에 따라 풀-업 기능 또는 풀-다운 기능을 수행한다.
구체적으로, 풀 업-다운 유닛(2010)은 스타트 신호(VST)가 인가 되면 게이트 구동 신호(VOUT)를 출력하기 위해 Q 노드를 부트스트랩함으로써 풀-업 기능을 수행한다. 즉, 풀 업-다운 유닛(2010)이 풀-업 유닛으로써 동작한다. 이 경우, 부트스트랩된 Q 노드에 의해 T4 트랜지스터의 게이트 전위가 상승함으로써 턴-온되고, 턴-온된 T4 트랜지스터를 통해 게이트 구동 신호(VOUT)가 출력된다.
또한, 풀 업-다운 유닛(2010)은 스타트 신호(VST)가 인가되지 않은 구간에서 출력 노드(O)로 게이트 구동 신호(VOUT)가 출력되는 것을 방지하기 위해, 출력 노드(O)를 방전시키는 풀-다운 기능을 수행한다. 즉, 풀 업-다운 유닛(2010)이 풀-다운 유닛으로써 동작한다. 풀 업-다운 유닛(2010)의 구체적인 동작에 관한 자세한 사항은 후술한다.
다만, 본 발명은 33% duty ratio를 갖는 클록 신호을 사용하므로, 풀 업-다운 유닛(2010)만으로는 1 프레임을 기준으로 1/3 프레임 구간에서만 출력 노드(O)에 풀-다운을 수행할 수 있다. 따라서, 본 발명은 게이트 구동 신호(VOUT)를 출력하지 않는 구간에서 출력 노드(O)를 100% duty로 방전하기 위해 T8 트랜지스터(2020)를 추가적으로 사용한다.
T8 트랜지스터(2020)는 풀 업-다운 유닛(2010)의 T4 트랜지스터가 출력 노드(O)의 풀-다운을 수행하지 않는 구간에서 턴-온됨으로써 게이트 구동 신호(VOUT)가 출력되는 구간 이외의 구간에서 출력 노드(O)의 전압을 기준 전위(VSS)로 방전시킨다(또는 로우(low) 전압(
Figure 112018035665468-pat00007
)으로 유지한다). 즉, T8 트랜지스터(2020)는 게이트 구동 신호(VOUT)가 출력되지 않는 구간에서 풀 업-다운 유닛(2010)과 교대로 출력 노드(O)의 전압을 방전시킨다. T8 트랜지스터는 풀-다운 트랜지스터 또는 노이즈 제거 트랜지스터 등으로도 지칭될 수 있다.
구체적으로, 풀 업-다운 유닛(2010)은 CLK1에 따라 주기적으로 충전되는 Q 노드를 통해 T4 트랜지스터를 턴-온 시키고, 턴-온된 T4 트랜지스터를 통해 로우 상태의 CLK3의 전압을 인가함으로써 출력 노드(O)를 방전시킨다. 즉, 풀 업-다운 유닛(2010)은 CLK1이 하이 상태일 때 출력 노드(O)를 방전시킨다.
반면, T8 트랜지스터(2020)는 B 노드가 CLK2 또는 CLK3가 하이 상태인 구간에서 일정량의 전압을 유지함에 따라 턴-온되어 출력 노드(O)를 방전시킨다. 즉, T8 트랜지스터(2020)는 CLK1이 로우 상태일 때 출력 노드(O)를 방전시킨다.
CLK1, CLK2 및 CLK3은 순차적으로 하이 상태가 된다. 따라서 회로는 게이트 구동 신호(VOUT)가 출력되지 않는 구간에서 풀 업-다운 유닛(2010)과 T8 트랜지스터(2020)를 통해 세 클록 신호의 상태에 상관없이 출력 노드(O)의 전압을 지속적으로 방전시킬 수 있다. 이로써 회로는 스타트 신호(VST)가 인가되지 않았음에도 불구하고 게이트 구동 신호(VOUT)가 출력되는 멀티출력을 방지할 수 있고, 출력단의 노이즈를 효율적으로 제거할 수 있다.
도 3은 본 발명의 일 실시예에 따른, 도 2에 개시된 게이트 구동 회로의 타이밍 다이어그램을 나타낸다.
도 2 및 도 3을 참조하여 각 페이즈(P1 내지 P5)에서의 구성요소들의 동작에 관해 설명한다.
P1 구간은 Q 노드가 CLK1에 의해 프리차지(pre-charge)되는 프리차지 페이즈(pre-charge phase)에 해당한다. 상술한 바와 같이, 본 발명에서 Q 노드는 풀-업 기능과 풀-다운 기능을 모두 수행할 수 있는 풀 업-다운 유닛(2010)과 연결된다. 풀 업-다운 유닛(2010)이 풀-업 기능과 풀-다운 기능을 모두 수행하기 위해, Q 노드가 CLK1에 의해 주기적으로 충전된다.
프리차지 페이즈(P1)에서, CLK1의 전압이 하이(high) 상태(
Figure 112018035665468-pat00008
)가 됨에 따라 Q 노드의 전압도 하이 상태의 전압으로 프리차지 된다. 구체적으로, CLK1이 하이 상태가 되면 턴-온된 T1 트랜지스터를 통해 Q 노드로 하이 상태의 전압이 인가된다. 이는 T3 트랜지스터와 T4 트랜지스터의 게이트 전압이 상승함을 의미한다. 도 3을 참조하면, 모든 구간에서 CLK1의 전압이 하이 상태(
Figure 112018035665468-pat00009
)인 때마다 Q 노드의 전압도 하이 상태를 나타내는 것을 확인할 수 있다. 또한, 프리차지 페이즈(P1)에서 Q 노드와 연결된 T5 트랜지스터의 드레인의 전위도 상승한다.
프리차지 페이즈(P1)는 CLK1이 하이 상태인 때마다 주기적으로 발생한다. 따라서, 도 3에 별도로 표시되어 있진 않지만, 프리차지 페이즈(P1)는 게이트 구동 신호를 출력하지 않는 구간인 준비 페이즈(P4) 내에서도 주기적으로 발생한다. 도 3의 P1은 스타트 신호가 인가되어 게이트 구동 신호가 출력되는 과정의 설명 및 이해를 돕기 위해 하나의 프리차지 페이즈를 별도로 구분하여 표시한 것이다.
서로 다른 타이밍을 갖는 클록 신호(CLK2, CLK3)가 T3 트랜지스터 및 T4 트랜지스터의 드레인에 각각 인가됨으로써, Q 노드에는 두 번의 부트스트랩핑(bootstrapping)이 발생된다.
P2 구간은 Q 노드가 CLK2에 의해 부트스트랩되는 구간인 제1 부트스트랩 페이즈(first bootstrap phase)에 해당한다. 제1 부트스트랩 페이즈(P2)에서, CLK2의 전압이 하이 상태가 됨에 따라 T3 트랜지스터의 게이트와 소스/드레인이 오버랩(overlap)되어 발생되는 기생 커패시턴스로 인해 Q 노드에 제1 커플링 효과가 발생한다. 일 예로, 일반적으로 많이 사용되는 staggerd 구조의 TFT의 경우, 게이트와 소스/드레인 사이에 상당 부분의 면적이 오버랩됨으로써 기생 커패시턴스가 발생된다.
상기 제1 커플링 효과로 인해 Q 노드의 전압은 부트스트랩되어 상승하고(제1 부트스트랩), T3 트랜지스터가 턴-온되어 B 노드가 하이 상태가 된다. B 노드가 하이 상태가 됨에 따라 T8 트랜지스터가 턴-온됨으로써 VOUT은 로우 상태(VL 또는 VSS, 일 예로, VSS=-5V))를 유지한다(즉, 기준 전위(VSS)로 방전된다).
P3 구간은 Q 노드가 CLK2에 의해 부트스트랩된 후 CLK3에 의해 두번째로 부트스트랩되는 제2 부트스트랩 페이즈(second bootstrap phase)에 해당한다. CLK3은 CLK2에 연속되는 클록 신호이므로, CLK3에 의한 제2 부트스트랩은 CLK2에 의한 제1 부트스트랩이 발생된 뒤에 Q 노드에서 연속하여 발생된다.
제2 부트스트랩 페이즈(P3)에서, CLK3의 전압이 하이 상태가 됨에 따라 T4 트랜지스터의 게이트와 소스/드레인이 오버랩되어 발생되는 기생 커패시턴스로 인해 Q 노드에 제2 커플링 효과가 발생한다. 제2 커플링 효과로 인해 Q 노드의 전압은 부트스트랩되어 더욱 상승하고(제2 부트스트랩), 이때 T4 트랜지스터가 턴-온되어 출력 노드(O)를 통해 게이트 구동 신호가 출력된다.
회로는 두번의 연속된 부트스트랩으로 인해 Q 노드의 전압이 가장 높은 P3 구간에서 게이트 구동 신호(VOUT)가 출력되게 함으로써 문턱전압(threshold voltage, VTH)에 따른 전압 손실을 방지한다. 따라서 픽셀 구동을 위해 출력되는 게이트 구동 신호의 전압은 클록 신호의 전압과 동일할 수 있다.
P4 구간은 회로가 게이트 구동 신호(VOUT)를 출력하지 않는 준비 페이즈에 해당한다. 준비 페이즈(P4)는 전체 구간 중, Q 노드가 프리차지 된 상태에서 스타트 신호가 인가되어 게이트 구동 신호가 출력되는 일련의 구간(P1 내지 P3의 구간, 또는 동작구간)이 제외된 구간에 해당한다. 즉, 준비 페이즈(P4)는 스타트 신호가 인가되지 않음으로써 게이트 구동 신호가 출력되지 않는 구간이다. 준비 페이즈(P4)에서, 회로는 스타트 신호(VST)를 제공받을 때까지 출력 노드를 통하여 게이트 구동 신호를 출력하지 않는다.
준비 페이즈(P4)에서, 하이 상태(VH)의 CLK1이 인가되어 Q 노드의 전압이 하이 상태가 되면 T3 트랜지스터 및 T4 트랜지스터가 턴-온된다. 이때, T3 트랜지스터 및 T4 트랜지스터의 드레인으로 각각 인가되는 클록 신호(CLK2 및 CLK3)는 모두 로우 상태(VL 또는 VSS, 일 예로, VSS=-5V))이기 때문에, 출력 노드와 B 노드가 각각 로우 상태가 됨으로써 방전된다.
상술한 바와 같이 풀 업-다운 유닛(2010)은 Q 노드, T3 트랜지스터 및 T4 트랜지스터를 이용하여 출력 노드의 전위를 낮추는 풀-다운 기능을 수행한다. 다만, 클록 신호가 33.3%의 duty ratio로 동작하므로, 풀 업-다운 유닛(2010)(특히 T4 트랜지스터)은 33.3%의 duty ratio로 출력 노드를 방전시킨다. 따라서, 100% duty ratio로 출력 노드를 방전시키는 고 신뢰성 게이트 구동 회로를 구현하기 위해 T8 트랜지스터가 이용된다.
T8 트랜지스터는 풀 업-다운 유닛(2010)이 출력 노드를 방전시키지 못하는 구간에서 출력 노드를 방전시킨다. 즉, 풀 업-다운 유닛(2010)과 T8 트랜지스터는 준비 페이즈(P4)에서 교대하여 풀-다운을 수행함으로써 상호 보완적으로 동작한다.
T8 트랜지스터는 풀 업-다운 유닛의 일단과 연결되는 B 노드에 의해 제어된다. B 노드의 전압은 CLK2 또는 CLK3이 하이 상태가 되는 구간(또는 CLK1이 로우 상태인 구간)에서도 Q 노드에 발생하는 커플링 효과(상기 제1 커플링 효과와 제2 커플링 효과)로 인해 일정량으로 충전된다. 이로써 T8 트랜지스터는 CLK1이 로우 상태일 때 B 노드의 전압이 일정량의 온 전압(일 예로, 17.8V)으로 유지됨으로써 턴-온되고, 출력 노드가 방전된다. 즉, B 노드를 게이트 전압으로써 갖는 T8 트랜지스터는 풀 업-다운 유닛의 T4 트랜지스터가 풀-다운 기능을 수행하지 못하는 경우에 게이트 구동 신호가 출력되는 구간을 제외한 나머지 구간에서 출력 노드를 기준 전위(VSS)로 방전시킨다.
결과적으로, 출력 노드는 CLK1이 하이 상태인 구간에서는 풀 업-다운 유닛에 의해 방전되고, CLK1이 로우 상태인 구간(CLK2이 하이 상태이거나 CLK3이 하이 상태인 구간)에서는 T8 트랜지스터에 의해 방전된다. 이로써 출력 노드가 100% duty ratio로 방전될 수 있다. 동작구간 외의 구간에서 출력 노드에 발생될 수 있는 노이즈를 더욱 확실하게 제거함으로써, 회로의 신뢰성과 안정성이 더욱 향상될 수 있다.
회로는 공지된 다양한 종류의 TFT를 이용하여 구현될 수 있다. 일 예로, 회로는 a-Si:H, Poly-Si TFT, Organic TFT 또는 Oxide TFT 등을 이용하여 구현될 수 있다. 일 예로, 회로는 AMOLE 또는 AMLED TFT Panel의 내장용 Oxide TFT 게이트 드라이버에 이용될 수 있다.
도 4는 본 발명의 일 실시예에 따른, 게이트 드라이버의 블록 다이어그램을 나타낸다.
도 4를 참조하면, 게이트 드라이버는 다수의 게이트 라인을 각각 구동하는 다수의 스테이지가 형성된 트랜지스터부(4010) 및 각 스테이지에 세 개의 클록 신호(CLK1, CLK2 및 CLK3)를 공급하는 클록 라인부(4020)를 포함한다.
트랜지스터부(4010)는 복수의 스테이지를 포함한다. 각 스테이지는 동일한 게이트 구동 회로로 구성되며, 세 개의 클록 신호를 제공받고, 스타트 신호의 입력에 따라 게이트 구동 신호(VOUT)를 출력한다. 각 스테이지에서 출력된 게이트 구동 신호는 전기적으로 연결된 게이트 라인(gl)을 구동한다(도1 참조). 일 예로, 상술한 도 2의 게이트 구동 회로가 각 스테이지에 구현될 수 있다.
제1 스타트 신호(VST1)가 제1 스테이지(Stage 1)에 입력되면, 제1 스테이지에서 제1 게이트 구동 신호(VOUT1)가 출력된다. 이후, 제1 스테이지에서 출력된 제1 게이트 구동 신호는 제2 스테이지(Stage 2)의 스타트 신호로 인가된다. 즉, 이전 스테이지에서 출력된 출력 신호는 다음 스테이지의 스타트 신호가 된다.
이하에서는, 도 5 및 도 6을 통해, 도 2의 회로를 이용하여 시뮬레이션을 수행한 결과에 대해 설명한다.
이하의 시뮬레이션 결과들은, oxide TFT 기반의 SmartSpice 시뮬레이션을 수행한 결과를 나타낸다. 시뮬레이션에 사용된 oxide TFT 모델의 문턱 전압(threshold valtage)은 +1.09V이며, channel length는 5um이다. 클록 신호(CLK), 스타트 신호(VST)는 -5V ~ +28V로 스윙한다. 기준 전위(VSS 또는
Figure 112018035665468-pat00010
)는 -5V의 전압을 갖는다. 또한, 이하의 시뮬레이션 결과들은 HD(1366Х768) 해상도의 디스플레이 패널을 고려하여 각 stage의 출력단에 RC load(R=4kΩ, C=100pF)를 설계하여 진행되었다.
도 5는 본 발명의 일 실시예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 게이트 구동 신호(VOUT), Q 노드, 및 B 노드의 파형을 나타낸다.
도 5를 참조하면, Q 노드의 전압은 주기적으로 하이 상태가 된다. Q 노드의 전압이 로우 상태인 구간에서 B 노드가 일정량의 전압을 나타낸다. Q 노드가 제1 부트스트랩되는 구간에서 B 노드의 전압이 하이 상태가 된다. Q 노드의 전압이 최대 전압을 갖는 구간(약 112.5us ~ 137.5us)에서 게이트 구동 신호(VOUT)가 하이 상태가 되는 것을 확인할 수 있다. 즉, 시뮬레이션의 결과가 도 2의 타이밍 다이어그램과 일치한다.
또한, 출력 노드에서의 리플(V_ripple)이 1.4V 이하로 나타나는 것을 확인할 수 있다.
도 6은 본 발명의 일 실시예에 따른, 도 2의 회로를 이용한 게이트 드라이버의 서로 다른 스테이지에서 각각 출력된 게이트 구동 신호(VOUT)의 시뮬레이션 결과를 나타낸다.
도 6의 결과는 게이트 구동 신호(VOUT)를 출력한 5개의 stage를 제외하고는 모두 등가회로로 대체하여 시뮬레이션 진행된 것이다.
도 6을 참조하면, 시뮬레이션 결과 출력된 게이트 구동 신호(VOUT)들은 모두 하이 상태의 전압 (+28V)를 유지하고 있으며, 1us 이내의 상승시간(rising time)을 갖는 것을 확인할 수 있다.
본 실시예 및 본 명세서에 첨부된 도면은 전술한 기술에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 전술한 기술의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시예는 모두 전술한 기술의 권리범위에 포함되는 것이 자명하다고 할 것이다.
1010: 디스플레이 패널
1020: 게이트 드라이버
1030: 소스 드라이버
1040: 타이밍 컨트롤러
1050: 게이트 라인(gl)
1060: 소스 라인(sl)
2010: 풀 업-다운 유닛
2020: T8 트랜지스터

Claims (14)

  1. 스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로에 있어서, 상기 게이트 구동 회로는,
    제1 클록 신호에 따라 주기적으로 프리차지되고, 상기 스타트 신호가 인가되면 제2 클록 신호와 제3 클록 신호에 따라 연속적으로 부트스트랩되는 부트스트랩 노드;
    상기 부트스트랩 노드에 의해 제어되고 상기 제2 클록 신호와 상기 제3 클록 신호에 따라 출력 노드로 상기 게이트 구동 신호를 출력하는 풀 업-다운 유닛; 및
    상기 풀 업-다운 유닛의 일단에 의해 제어되고 상기 출력 노드의 전압을 기준 전위로 방전하는 풀-다운 트랜지스터를 포함하되,
    상기 풀 업-다운 유닛은, 상기 스타트 신호가 인가되었는지 여부에 따라 상기 게이트 구동 신호를 출력하기 위해 상기 부트스트랩 노드를 부트스트랩하는 풀-업 기능을 수행하거나, 또는, 상기 출력 노드의 전압을 상기 기준 전위로 방전하는 풀-다운 기능을 수행하는, 게이트 구동 회로.
  2. 제1항에 있어서,
    상기 풀 업-다운 유닛은, 상기 스타트 신호가 인가되면 상기 풀-업 기능을 수행하고, 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서는 상기 게이트 구동 신호의 출력을 방지하기 위해 상기 풀-다운 기능을 수행하는, 게이트 구동 회로.
  3. 제1항에 있어서,
    상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서, 상기 게이트 구동 신호가 출력되는 것을 방지하기 위해 상기 풀-다운 트랜지스터와 상기 풀 업-다운 유닛이 교대로 상기 출력 노드의 전압을 상기 기준 전위로 방전하는, 게이트 구동 회로.
  4. 제1항에 있어서,
    상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서, 상기 풀 업-다운 유닛은 상기 제1 클록 신호가 하이(high) 상태인 때 상기 출력 노드를 상기 기준 전위로 방전하고, 상기 풀-다운 트랜지스터는 상기 제2 클록 신호 또는 상기 제3 클록 신호가 하이 상태인 때 상기 출력 노드를 상기 기준 전위로 방전하는, 게이트 구동회로.
  5. 제1항에 있어서,
    상기 풀 업-다운 유닛은, 제1 트랜지스터 및 제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터는 상기 부트스트랩 노드에 의해 제어되고, 드레인이 상기 제2 클록 신호에 연결되고 소스가 상기 풀-다운 트랜지스터의 게이트에 연결되며,
    상기 제2 트랜지스터는 상기 부트스트랩 노드에 의해 제어되고, 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되는, 게이트 구동 회로.
  6. 제1항에 있어서,
    부트스트랩 노드는 상기 스타트 신호가 인가되면 상기 제2 클록 신호에 따라 제1 부트스트랩된 후 상기 제3 클록 신호에 따라 제2 부트스트랩되며,
    상기 제2 부트스트랩된 상기 부트스트랩 노드에 의해 상기 풀 업-다운 유닛에 포함된 제2 트랜지스터가 턴-온 됨으로써 상기 게이트 구동 신호가 상기 출력 노드로 출력되는, 게이트 구동 회로.
  7. 제1항에 있어서,
    상기 풀 업-다운 유닛은 상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서, 상기 제1 클록 신호, 상기 제2 클록 신호 및 상기 제3 클록 신호에 따라 상기 풀-업과 상기 풀-다운 기능을 교대로 수행하는, 게이트 구동 회로.
  8. 복수의 픽셀들을 포함하는 디스플레이 패널;
    상기 픽셀들에 계조 신호를 제공하는 소스 드라이버; 및
    스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하는 디스플레이 장치에 있어서,
    상기 게이트 드라이버는,
    제1 클록 신호에 따라 주기적으로 프리차지되고, 상기 스타트 신호가 인가되면 제2 클록 신호와 제3 클록 신호에 따라 연속적으로 부트스트랩되는 부트스트랩 노드;
    상기 부트스트랩 노드에 의해 제어되고 상기 제2 클록 신호와 상기 제3 클록 신호에 따라 출력 노드로 상기 게이트 구동 신호를 출력하는 풀 업-다운 유닛; 및
    상기 풀 업-다운 유닛의 일단에 의해 제어되고 상기 출력 노드의 전압을 기준 전위로 방전하는 풀-다운 트랜지스터를 포함하되,
    상기 풀 업-다운 유닛은, 상기 스타트 신호가 인가되었는지 여부에 따라 상기 게이트 구동 신호를 출력하기 위해 상기 부트스트랩 노드를 부트스트랩하는 풀-업 기능을 수행하거나, 또는, 상기 출력 노드의 전압을 상기 기준 전위로 방전하는 풀-다운 기능을 수행하는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 풀 업-다운 유닛은, 상기 스타트 신호가 인가되면 상기 풀-업 기능을 수행하고, 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서는 상기 게이트 구동 신호의 출력을 방지하기 위해 상기 풀-다운 기능을 수행하는, 디스플레이 장치.
  10. 제8항에 있어서,
    상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서, 상기 게이트 구동 신호가 출력되는 것을 방지하기 위해 상기 풀-다운 트랜지스터와 상기 풀 업-다운 유닛이 교대로 상기 출력 노드의 전압을 상기 기준 전위로 방전하는, 디스플레이 장치.
  11. 제8항에 있어서,
    상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서, 상기 풀 업-다운 유닛은 상기 제1 클록 신호가 하이(high) 상태인 때 상기 출력 노드를 상기 기준 전위로 방전하고, 상기 풀-다운 트랜지스터는 상기 제2 클록 신호 또는 상기 제3 클록 신호가 하이 상태인 때 상기 출력 노드를 상기 기준 전위로 방전하는, 디스플레이 장치.
  12. 제8항에 있어서,
    부트스트랩 노드는 상기 스타트 신호가 인가되면 상기 제2 클록 신호에 따라 제1 부트스트랩된 후 상기 제3 클록 신호에 따라 제2 부트스트랩되며,
    상기 제2 부트스트랩된 상기 부트스트랩 노드에 의해 상기 풀 업-다운 유닛에 포함된 제2 트랜지스터가 턴-온 됨으로써 상기 게이트 구동 신호가 상기 출력 노드로 출력되는, 디스플레이 장치.
  13. 삭제
  14. 제8항에 있어서,
    상기 풀 업-다운 유닛은 상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 구간 이외의 구간에서, 상기 제1 클록 신호, 상기 제2 클록 신호 및 상기 제3 클록 신호에 따라 상기 풀-업과 상기 풀-다운 기능을 교대로 수행하는, 디스플레이 장치.
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