CN117501368A - 移位寄存器及其驱动方法、显示基板和显示装置 - Google Patents
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Abstract
一种移位寄存器及其驱动方法、显示基板和显示装置，其中，移位寄存器包括：第一控制子电路、第二控制子电路、上拉控制子电路和输出控制子电路，第一控制子电路，设置为在信号输入端、时钟信号端和第二节点的控制下，向第一节点和第三节点提供第三电源端或者时钟信号端的信号；上拉控制子电路，设置为第三节点的控制下，向第一节点提供第二电源端的信号；第二控制子电路，设置为在时钟信号端和第一电源端的控制下，向第二节点和第四节点提供信号输入端的信号；输出控制子电路，设置为在第一节点和第四节点的控制下，向信号输出端提供第一电源端或第三电源端的信号。
Description
本公开涉及但不限于显示技术领域，具体涉及一种移位寄存器及其驱动方法、显示基板和显示装置。
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。
发明概述
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开提供了一种移位寄存器，包括：第一控制子电路、第二控制子电路、上拉控制子电路和输出控制子电路，所述移位寄存器与信号输入端、信号输出端、时钟信号端以及第一电源端至第三电源端电连接；
所述第一控制子电路，分别与信号输入端、时钟信号端、第三电源端、第一节点、第二节点和第三节点电连接，设置为在信号输入端、时钟信号端和第二节点的控制下，向第一节点和第三节点提供第三电源端或者时钟信号端的信号；
所述上拉控制子电路，分别与第二电源端、第一节点和第三节点电连接，设置为第三节点的控制下，向第一节点提供第二电源端的信号；
所述第二控制子电路，分别与时钟信号端、信号输入端、第一电源端、第二节点和第四节点电连接，设置为在时钟信号端和第一电源端的控制下， 向第二节点和第四节点提供信号输入端的信号；
所述输出控制子电路，分别与信号输出端、第一电源端、第三电源端、第一节点和第四节点电连接，设置为在第一节点和第四节点的控制下，向信号输出端提供第一电源端或第三电源端的信号。
在一些可能的实现方式中，所述第一电源端和所述第二电源端为同一信号端；
所述第一电源端的信号的电压值和所述第二电源端的信号的电压值大于所述第三电源端的信号的电压值。
在一些可能的实现方式中，所述第一控制子电路包括：第一晶体管、第二晶体管、第四晶体管和第一电容，所述第一电容包括：第一极板和第二极板；
第一晶体管的控制极与第三节点电连接，第一晶体管的第一极与时钟信号端电连接，第一晶体管的第二极与第一节点电连接；
第二晶体管的控制极与信号输入端电连接，第二晶体管的第一极与第三电源端电连接，第二晶体管的第二极与第三节点电连接；
第四晶体管的控制极与第二节点电连接，第四晶体管的第一极与第三电源端电连接，第四晶体管的第二极与第一节点电连接；
第一电容的第一极板与时钟信号端电连接，第一电容的第二极板与第三节点电连接。
在一些可能的实现方式中，所述上拉控制子电路包括：第三晶体管；
第三晶体管的控制极与第三节点电连接，第三晶体管的第一极与第二电源端电连接，第三晶体管的第二极与第一节点电连接。
在一些可能的实现方式中，所述第二控制子电路包括：第五晶体管和第六晶体管；
第五晶体管的控制极与时钟信号端电连接，第五晶体管的第一极与信号输入端电连接，第五晶体管的第二极与第二节点电连接；
第六晶体管的控制极与第一电源端电连接，第六晶体管的第一极与第二 节点电连接，第六晶体管的第二极与第四节点电连接。
在一些可能的实现方式中，所述输出控制子电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第二电容和第三电容，所述第二电容和所述第三电容包括：第一极板和第二极板；
第七晶体管的控制极与第一节点电连接，第七晶体管的第一极与第三电源端电连接，第七晶体管的第二极与信号输出端电连接；
第八晶体管的控制极与第四节点电连接，第八晶体管的第一极与第一电源端电连接，第八晶体管的第二极与信号输出端连接；
第九晶体管的控制极与第一节点电连接，第九晶体管的第一极与第三电源端电连接，第九晶体管的第二极与信号输出端电连接；
第十晶体管的控制极与第二极与信号输出端电连接，第十晶体管的第一极与第一电源端电连接；
第二电容的第一极板与第一节点电连接，第二电容的第二极板与第三电源端连接；
第三电容的第一极板与第四节点电连接，第三电容的第二极板与信号输出端电连接。
在一些可能的实现方式中，所述输出控制子电路包括：第七晶体管、第八晶体管、第十晶体管、第二电容和第三电容，所述第二电容和所述第三电容包括：第一极板和第二极板；
第七晶体管的控制极与第一节点电连接，第七晶体管的第一极与第三电源端电连接，第七晶体管的第二极与信号输出端电连接；
第八晶体管的控制极与第四节点电连接，第八晶体管的第一极与第一电源端电连接，第八晶体管的第二极与信号输出端连接；
第十晶体管的控制极与第二极与信号输出端电连接，第十晶体管的第一极与第一电源端电连接；
第二电容的第一极板与第一节点电连接，第二电容的第二极板与第三电源端连接；
第三电容的第一极板与第四节点电连接，第三电容的第二极板与信号输出端电连接。
在一些可能的实现方式中，所述第一控制子电路包括：第一晶体管、第二晶体管、第四晶体管和第一电容，所述第二控制子电路包括：第五晶体管和第六晶体管，所述上拉控制子电路，包括：第三晶体管，所述输出控制子电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第二电容和第三电容；所述第一电容至所述第三电容包括：第一极板和第二极板，
第一晶体管的控制极与第三节点电连接，第一晶体管的第一极与时钟信号端电连接，第一晶体管的第二极与第一节点电连接；
第二晶体管的控制极与信号输入端电连接，第二晶体管的第一极与第三电源端电连接，第二晶体管的第二极与第三节点电连接；
第三晶体管的控制极与第三节点电连接，第三晶体管的第一极与第二电源端电连接，第三晶体管的第二极与第一节点电连接；
第四晶体管的控制极与第二节点电连接，第四晶体管的第一极与第三电源端电连接，第四晶体管的第二极与第一节点电连接；
第五晶体管的控制极与时钟信号端电连接，第五晶体管的第一极与信号输入端电连接，第五晶体管的第二极与第二节点电连接；
第六晶体管的控制极与第一电源端电连接，第六晶体管的第一极与第二节点电连接，第六晶体管的第二极与第四节点电连接；
第七晶体管的控制极与第一节点电连接，第七晶体管的第一极与第三电源端电连接，第七晶体管的第二极与信号输出端电连接；
第八晶体管的控制极与第四节点电连接，第八晶体管的第一极与第一电源端电连接，第八晶体管的第二极与信号输出端连接；
第九晶体管的控制极与第一节点电连接，第九晶体管的第一极与第三电源端电连接，第九晶体管的第二极与信号输出端电连接；
第十晶体管的控制极与第二极与信号输出端电连接，第十晶体管的第一极与第一电源端电连接；
第一电容的第一极板与时钟信号端电连接，第一电容的第二极板与第三 节点电连接；
第二电容的第一极板与第一节点电连接，第二电容的第二极板与第三电源端连接；
第三电容的第一极板与第四节点电连接，第三电容的第二极板与信号输出端电连接；
所述第一晶体管至所述第十晶体管为氧化物晶体管，且为N型。
在一些可能的实现方式中，所述第一控制子电路包括：第一晶体管、第二晶体管、第四晶体管和第一电容，所述第二控制子电路包括：第五晶体管和第六晶体管，所述上拉控制子电路，包括：第三晶体管，所述输出控制子电路包括：第七晶体管、第八晶体管、第十晶体管、第二电容和第三电容；所述第一电容至所述第三电容包括：第一极板和第二极板，
第一晶体管的控制极与第三节点电连接，第一晶体管的第一极与时钟信号端电连接，第一晶体管的第二极与第一节点电连接；
第二晶体管的控制极与信号输入端电连接，第二晶体管的第一极与第三电源端电连接，第二晶体管的第二极与第三节点电连接；
第三晶体管的控制极与第三节点电连接，第三晶体管的第一极与第二电源端电连接，第三晶体管的第二极与第一节点电连接；
第四晶体管的控制极与第二节点电连接，第四晶体管的第一极与第三电源端电连接，第四晶体管的第二极与第一节点电连接；
第五晶体管的控制极与时钟信号端电连接，第五晶体管的第一极与信号输入端电连接，第五晶体管的第二极与第二节点电连接；
第六晶体管的控制极与第一电源端电连接，第六晶体管的第一极与第二节点电连接，第六晶体管的第二极与第四节点电连接；
第七晶体管的控制极与第一节点电连接，第七晶体管的第一极与第三电源端电连接，第七晶体管的第二极与信号输出端电连接；
第八晶体管的控制极与第四节点电连接，第八晶体管的第一极与第一电源端电连接，第八晶体管的第二极与信号输出端连接；
第十晶体管的控制极与第二极与信号输出端电连接，第十晶体管的第一极与第一电源端电连接；
第一电容的第一极板与时钟信号端电连接，第一电容的第二极板与第三节点电连接；
第二电容的第一极板与第一节点电连接，第二电容的第二极板与第三电源端连接；
第三电容的第一极板与第四节点电连接，第三电容的第二极板与信号输出端电连接；
所述第一晶体管至所述第八晶体管以及第十晶体管为氧化物晶体管，且为N型。
第二方面，本公开还提供了一种显示基板，包括：基底以及设置在所述基底上的电路结构层，所述电路结构层包括：栅极驱动电路，栅极驱动电路包括：多个级联的移位寄存器；
第i级移位寄存器的信号输出端与第i+1级移位寄存器的信号输入端电连接，1≤i≤M-1，M为移位寄存器的总级数；
所述移位寄存器包括：第一控制子电路、第二控制子电路、上拉控制子电路和输出控制子电路；
所述第一控制子电路，分别与信号输入端、时钟信号端、第三电源端、第一节点、第二节点和第三节点电连接，设置为在信号输入端、时钟信号端和第二节点的控制下，向第一节点和第三节点提供第三电源端或者时钟信号端的信号；
所述上拉控制子电路，分别与第二电源端、第一节点和第三节点电连接，设置为第三节点的控制下，向第一节点提供第二电源端的信号；
所述第二控制子电路，分别与时钟信号端、信号输入端、第一电源端、第二节点和第四节点电连接，设置为在时钟信号端和第一电源端的控制下，向第二节点和第四节点提供信号输入端的信号；
所述输出控制子电路，分别与信号输出端、第一电源端、第三电源端、第一节点和第四节点电连接，设置为在第一节点和第四节点的控制下，向信 号输出端提供第一电源端或第三电源端的信号。
在一些可能的实现方式中，还包括：沿第一方向延伸的初始信号线、第一时钟信号线、第二时钟信号线、第一电源线和第二电源线，初始信号线、第一时钟信号线、第二时钟信号线、第一电源线和第二电源线沿第二方向排布，所述第一方向与所述第二方向相交；
第一级移位寄存器的信号输入端与初始信号线电连接，所有移位寄存器的第一电源端和第二电源端与第一电源线电连接，所有移位寄存器的第三电源端与第二电源线电连接，第i级移位寄存器的时钟信号端与第一时钟信号线和第二时钟信号线中的一条时钟信号线电连接，第i+1级移位寄存器的时钟信号端与第一时钟信号线和第二时钟信号线中的另一条时钟信号线电连接。
在一些可能的实现方式中，所述电路结构层包括：依次叠设在基底上的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层和第三导电层；
所述半导体层包括：位于栅极驱动电路的所有晶体管的有源层；
所述第一导电层包括：位于栅极驱动电路的所有晶体管的控制极以及第一电容的第一极板至第三电容的第一极板；
所述第二导电层包括：位于栅极驱动电路的第一电容的第二极板至第三电容的第二极板；
所述第三导电层包括：初始信号线、第一时钟信号线、第二时钟信号线、第一电源线、第二电源线以及位于栅极驱动电路的所有晶体管的第一极和第二极。
在一些可能的实现方式中，所述移位寄存器包括：第一晶体管至第八晶体管以及第十晶体管，第三晶体管位于第一电容和第四晶体管之间；
沿第二方向延伸的虚拟直线穿过第三晶体管的有源层和第一电容的第一极板；
沿第二方向延伸的虚拟直线穿过第一电容的第一极板、第三晶体管的控制极和第四晶体管的控制极。
在一些可能的实现方式中，所述半导体层还包括：有源连接线，所述有 源连接线设置为连接第二晶体管的有源层和第四晶体管的有源层；
第一晶体管的第二极在基底上的正投影与所述有源连接线在基底上的正投影至少部分交叠。
在一些可能的实现方式中，所述第一导电层还包括：第一连接线和第二连接线；
第一晶体管的控制极、第三晶体管的控制极和第一连接线为一体成型结构，且所述第一晶体管的控制极和所述第三晶体管的控制极分别位于所述第一连接线的两侧，第一电容的第一极板、第五晶体管的控制极和第二连接线为一体成型结构，且所述第五晶体管的控制极和所述第二连接线位于所述第一电容的第一极板的同一侧。
在一些可能的实现方式中，第一晶体管的第一极在基底上的正投影与第二连接线在基底上的正投影至少部分交叠；
第一晶体管的第二极在基底上的正投影与第一连接线在基底上的正投影至少部分交叠。
在一些可能的实现方式中，第一电容的第二极板包括：相互连接的第一电容主体部和第一电容连接部，第一电容连接部位于第一电容主体部靠近第二电容的第二极板的一侧；
第一电容主体部在基底上的正投影与第一电容的第一极板在基底上的正投影至少部分交叠，第一电容连接部在基底上的正投影与第一电容的第一极板在基底上的正投影不存在交叠区域；
第三电容的第二极板包括：相互连接的第三电容主体部和第三电容连接部，第三电容连接部位于第三电容主体部靠近第一电容的第二极板的一侧；
第三电容主体部在基底上的正投影与第三电容的第一极板在基底上的正投影至少部分交叠，第三电容连接部在基底上的正投影与第三电容的第一极板在基底上的正投影不存在交叠区域。
在一些可能的实现方式中，初始信号线位于第一电容远离第二电容的一侧，第一时钟信号线位于初始信号线靠近第一电容的一侧，第二时钟信号线位于第一时钟信号线靠近第一电容的一侧，第一电源线位于第二时钟信号线 靠近第一电容的一侧，第二电源线位于第七晶体管远离第一电容的一侧。
在一些可能的实现方式中，所述第三导电层还包括：第三连接线；
所述第三连接线在基底上的正投影与第一电容连接部和第三晶体管的控制极在基底上的正投影至少部分交叠，且与第三晶体管的控制极和第一电容连接部电连接。
在一些可能的实现方式中，第五晶体管的第一极在基底上的正投影与上一级移位寄存器的第三电容连接部在基底上的正投影部分交叠，且与上一级移位寄存器的第三电容连接部连接。
在一些可能的实现方式中，第三电容连接部在基底上的正投影与第十晶体管的第一极在基底上的正投影至少部分交叠；
第三电容主体部在基底上的正投影与第八晶体管的第二极和第十晶体管的第二极在基底上的正投影至少部分交叠，且分别与第八晶体管的第二极和第十晶体管的第二极连接。
在一些可能的实现方式中，所述第一电源线在基底上的正投影与第五晶体管的控制极和第六晶体管的控制极在基底上的正投影至少部分交叠；
所述第二电源线在基底上的正投影与第二电容的第二极板在基底上的正投影至少部分交叠。
第三方面，本公开还提供了一种显示装置，包括：上述显示基板。
第四方面，本公开还提供了一种移位寄存器的驱动方法，设置为驱动上述移位寄存器，所述方法包括：
在信号输入端、时钟信号端和第二节点的控制下，第一控制子电路向第一节点和第三节点提供第三电源端或者时钟信号端的信号；
在第三节点的控制下，上拉控制子电路向第一节点提供第二电源端的信号；
在时钟信号端和第一电源端的控制下，第二控制子电路向第二节点和第四节点提供信号输入端的信号；
在第一节点和第四节点的控制下，输出控制子电路向信号输出端提供第 一电源端或第三电源端的信号。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图概述
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为本公开实施例提供的移位寄存器的结构示意图；
图2为一种示例性实施例提供的第一控制子电路的等效电路图；
图3为一种示例性实施例提供的上拉控制子电路的等效电路图；
图4为一种示例性实施例提供的第二控制子电路的等效电路图；
图5为一种示例性实施例提供的输出控制子电路的等效电路图；
图6为另一示例性实施例提供的输出控制子电路的等效电路图
图7为一种示例性实施例提供的移位寄存器的等效电路图；
图8为另一示例性实施例提供的移位寄存器的等效电路图；
图9为一种示例性实施例提供的移位寄存器的工作时序图；
图10为一种示例性实施例提供的电路结构层的示意图；
图11为形成半导体层图案后的示意图；
图12为第一导电层图案的示意图；
图13为形成第一导电层图案后的示意图；
图14为第二导电层图案的示意图；
图15形成第二导电层图案后的示意图；
图16为形成第三绝缘层图案后的示意图；
图17为第三导电层图案的示意图；
图18形成第三导电层图案后的示意图。
详述
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
在本说明书中，所采用的“同层设置”是指两种(或两种以上)结构通过同一次图案化工艺得以图案化而形成的结构，它们的材料可以相同或不同。例如，形成同层设置的多种结构的前驱体的材料是相同的，最终形成的材料可以相同或不同。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
显示基板包括：像素电路、发光元件和栅极驱动电路，其中，栅极驱动电路设置为向像素电路提供栅极信号，以使得像素电路可以驱动发光元件发光。栅极驱动电路的驱动能力较弱，无法满足显示需求。
图1为本公开实施例提供的移位寄存器的结构示意图。如图1所示，本公开实施例提供的移位寄存器可以包括：第一控制子电路、第二控制子电路、上拉控制子电路和输出控制子电路，移位寄存器与信号输入端IN、信号输出端OUT、时钟信号端CK以及第一电源端VGH1至第三电源端VGL电连接。
第一控制子电路，分别与信号输入端IN、时钟信号端CK、第三电源端VGL、第一节点N1、第二节点N2和第三节点N3电连接，设置为在信号输入端IN、时钟信号端CK和第二节点N2的控制下，向第一节点N1和第三节点N3提供第三电源端VGL或者时钟信号端CK的信号；上拉控制子电路，分别与第二电源端VGH2、第一节点N1和第三节点N3电连接，设置为第三节点N3的控制下，向第一节点N1提供第二电源端VGH2的信号；第二控制子电路，分别与时钟信号端CK、信号输入端IN、第一电源端VGH1、第二节点N2和第四节点N4电连接，设置为在时钟信号端CK和第一电源端VGH1的控制下，向第二节点N2和第四节点N4提供信号输入端IN的信号；输出控制子电路，分别与信号输出端OUT、第一电源端VGH1、第三电源端VGL、第一节点N1和第四节点N4电连接，设置为在第一节点N1和第四节点N4的控制下，向信号输出端OUT提供第一电源端VGH1或第三电源端VGL的信号。
在一种示例性实施例中，第一电源端VGH1和第二电源端VGH2持续提供高电平信号，第三电源端VGL持续提供低电平信号。
在一种示例性实施例中，时钟信号端CK可以为周期性脉冲信号。
本公开实施例提供的移位寄存器，包括：第一控制子电路、第二控制子电路、上拉控制子电路和输出控制子电路，移位寄存器与信号输入端、信号输出端、时钟信号端以及第一电源端至第三电源端电连接；第一控制子电路，分别与信号输入端、时钟信号端、第三电源端、第一节点、第二节点和第三节点电连接，设置为在信号输入端、时钟信号端和第二节点的控制下，向第一节点和第三节点提供第三电源端或者时钟信号端的信号；上拉控制子电路， 分别与第二电源端、第一节点和第三节点电连接，设置为第三节点的控制下，向第一节点提供第二电源端的信号；第二控制子电路，分别与时钟信号端、信号输入端、第一电源端、第二节点和第四节点电连接，设置为在时钟信号端和第一电源端的控制下，向第二节点和第四节点提供信号输入端的信号；输出控制子电路，分别与信号输出端、第一电源端、第三电源端、第一节点和第四节点电连接，设置为在第一节点和第四节点的控制下，向信号输出端提供第一电源端或第三电源端的信号。本公开通过设置上拉控制子电路可以快速的向第一节点提供第二电源端的信号，降低信号输出端的信号的下降时间，增加了移位寄存器的驱动能力。
在一种示例性实施例，第一电源端VGH1的信号与第二电源端VGH2的信号可以相同，或者可以不同，当第一电源端VGH1的信号与第二电源端VGH2的信号可以相同时，第一电源端VGH1和第二电源端VGH2可以为同一信号端。此时，第一电源端VGH1和第二电源端VGH2可以连接同一信号线，或者可以连接信号相同的两条不同的信号线。当第一电源端VGH1的信号与第二电源端VGH2的信号不同时，第一电源端VGH1和第二电源端VGH2为不同信号端，此时，第一电源端VGH1所连接的信号线不同于第二电源端VGH2所连接的信号线，第一电源端VGH1所连接的信号线的电压值不同于第二电源端VGH2所连接的信号线的电压值。示例性地，第一电源端VGH1所连接的信号线的宽度不同于第二电源端VGH2所连接的信号线的宽度。
在一种示例性实施例，第一电源端VGH1的信号的电压值和第二电源端VGH2的信号的电压值大于第三电源端VGL的信号的电压值。
图2为一种示例性实施例提供的第一控制子电路的等效电路图。如图2所示，一种示例性实施例中，第一控制子电路可以包括：第一晶体管T1、第二晶体管T2、第四晶体管T4和第一电容C1，第一电容C1包括：第一极板C11和第二极板C12。
一种示例性实施例中，如图2所示，第一晶体管T1的控制极与第三节点N3电连接，第一晶体管T1的第一极与时钟信号端CK电连接，第一晶体管T1的第二极与第一节点N1电连接；第二晶体管T2的控制极与信号输入 端IN电连接，第二晶体管T2的第一极与第三电源端VGL电连接，第二晶体管T2的第二极与第三节点N3电连接；第四晶体管T4的控制极与第二节点N2电连接，第四晶体管T4的第一极与第三电源端VGL电连接，第四晶体管T4的第二极与第一节点N1电连接；第一电容C1的第一极板C11与时钟信号端CK电连接，第一电容C1的第二极板C12与第三节点N3电连接。
图2中示出了第一控制子电路的一个示例性结构。本领域技术人员容易理解是，第一控制子电路的实现方式不限于此。
图3为一种示例性实施例提供的上拉控制子电路的等效电路图。如图3所示，一种示例性实施例中，上拉控制子电路可以包括：第三晶体管T3。
一种示例性实施例中，如图3所示，第三晶体管T3的控制极与第三节点N3电连接，第三晶体管T3的第一极与第二电源端VGH2电连接，第三晶体管T3的第二极与第一节点N1电连接。
图3中示出了上拉控制子电路的一个示例性结构。本领域技术人员容易理解是，上拉控制子电路的实现方式不限于此。
本公开提供的上拉控制子电路当第三节点N3为有效电平信号时，可以使得第三晶体管T3快速导通，将第二电源端的高电平信号提供至第一节点N1，使得第一节点N1可以获得较高的电压。
图4为一种示例性实施例提供的第二控制子电路的等效电路图。如图4所示，一种示例性实施例中，第二控制子电路可以包括：第五晶体管T5和第六晶体管T6。
一种示例性实施例中，如图4所示，第五晶体管T5的控制极与时钟信号端CK电连接，第五晶体管T5的第一极与信号输入端IN电连接，第五晶体管T5的第二极与第二节点N2电连接；第六晶体管T6的控制极与第一电源端VGH1电连接，第六晶体管T6的第一极与第二节点N2电连接，第六晶体管T6的第二极与第四节点N4电连接。
图4中示出了第二控制子电路的一个示例性结构。本领域技术人员容易理解是，第二控制子电路的实现方式不限于此。
图5为一种示例性实施例提供的输出控制子电路的等效电路图。如图5 所示，一种示例性实施例中，输出控制子电路可以包括：第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第二电容C2和第三电容C3，第二电容C2包括：第一极板C21和第二极板C22，第三电容C3包括：第一极板C31和第二极板C32。
一种示例性实施例中，如图5所示，第七晶体管T7的控制极与第一节点N1电连接，第七晶体管T7的第一极与第三电源端VGL电连接，第七晶体管T7的第二极与信号输出端OUT电连接；第八晶体管T8的控制极与第四节点N4电连接，第八晶体管T8的第一极与第一电源端VGH1电连接，第八晶体管T8的第二极与信号输出端OUT连接；第九晶体管T9的控制极与第一节点N1电连接，第九晶体管T9的第一极与第三电源端VGL电连接，第九晶体管T9的第二极与信号输出端OUT电连接；第十晶体管T10的控制极与第二极与信号输出端OUT电连接，第十晶体管T10的第一极与第一电源端VGH1电连接；第二电容C2的第一极板C21与第一节点N1电连接，第二电容C2的第二极板C22与第三电源端VGL连接；第三电容C3的第一极板C31与第四节点N4电连接，第三电容C3的第二极板C32与信号输出端OUT电连接。
图5中示出了输出控制子电路的一个示例性结构。本领域技术人员容易理解是，输出控制子电路的实现方式不限于此。
图6为另一示例性实施例提供的输出控制子电路的等效电路图。如图6所示，一种示例性实施例中，输出控制子电路可以包括：第七晶体管T7、第八晶体管T8、第十晶体管T10、第二电容C2和第三电容C3，第二电容C2包括：第一极板C21和第二极板C22，第三电容C3包括：第一极板C31和第二极板C32。
一种示例性实施例中，如图6所示，第七晶体管T7的控制极与第一节点N1电连接，第七晶体管T7的第一极与第三电源端VGL电连接，第七晶体管T7的第二极与信号输出端OUT电连接；第八晶体管T8的控制极与第四节点N4电连接，第八晶体管T8的第一极与第一电源端VGH1电连接，第八晶体管T8的第二极与信号输出端OUT连接；第十晶体管T10的控制极与第二极与信号输出端OUT电连接，第十晶体管T10的第一极与第一电源端 VGH1电连接；第二电容C2的第一极板与第一节点N1电连接，第二电容C2的第二极板与第三电源端VGL连接；第三电容C3的第一极板与第四节点N4电连接，第三电容C3的第二极板与信号输出端OUT电连接。
图6中示出了输出控制子电路的另一示例性结构。本领域技术人员容易理解是，输出控制子电路的实现方式不限于此。
图5与图6提供的输出控制子电路的区别之处在于，图5包括与第七晶体管T7并联的第九晶体管T9，增加了第三电源端VGL向信号输出端OUT提供的信号的通道，可以避免由于第七晶体管的损坏导致移位寄存器无法工作，增加了移位寄存器的驱动能力，提高了移位寄存器的可靠性。
图7为一种示例性实施例提供的移位寄存器的等效电路图。如图7所示，一种示例性实施例中，如图7所示，第一控制子电路包括：第一晶体管T1、第二晶体管T2、第四晶体管T4和第一电容C1，第二控制子电路包括：第五晶体管T5和第六晶体管T6，上拉控制子电路，包括：第三晶体管T3，输出控制子电路包括：第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第二电容C2和第三电容C3；第一电容C1至第三电容C3包括：第一极板和第二极板。
如图7所示，第一晶体管T1的控制极与第三节点N3电连接，第一晶体管T1的第一极与时钟信号端CK电连接，第一晶体管T1的第二极与第一节点N1电连接；第二晶体管T2的控制极与信号输入端IN电连接，第二晶体管T2的第一极与第三电源端VGL电连接，第二晶体管T2的第二极与第三节点N3电连接；第三晶体管T3的控制极与第三节点N3电连接，第三晶体管T3的第一极与第二电源端VGH2电连接，第三晶体管T3的第二极与第一节点N1电连接；第四晶体管T4的控制极与第二节点N2电连接，第四晶体管T4的第一极与第三电源端VGL电连接，第四晶体管T4的第二极与第一节点N1电连接；第五晶体管T5的控制极与时钟信号端CK电连接，第五晶体管T5的第一极与信号输入端IN电连接，第五晶体管T5的第二极与第二节点N2电连接；第六晶体管T6的控制极与第一电源端VGH1电连接，第六晶体管T6的第一极与第二节点N2电连接，第六晶体管T6的第二极与第四节点N4电连接；第七晶体管T7的控制极与第一节点N1电连接，第七晶体 管T7的第一极与第三电源端VGL电连接，第七晶体管T7的第二极与信号输出端OUT电连接；第八晶体管T8的控制极与第四节点N4电连接，第八晶体管T8的第一极与第一电源端VGH1电连接，第八晶体管T8的第二极与信号输出端OUT连接；第九晶体管T9的控制极与第一节点N1电连接，第九晶体管T9的第一极与第三电源端VGL电连接，第九晶体管T9的第二极与信号输出端OUT电连接；第十晶体管T10的控制极与第二极与信号输出端OUT电连接，第十晶体管T10的第一极与第一电源端VGH1电连接；第一电容C1的第一极板C11与时钟信号端CK电连接，第一电容C1的第二极板C12与第三节点N3电连接；第二电容C2的第一极板C12与第一节点N1电连接，第二电容C2的第二极板C22与第三电源端VGL连接；第三电容C3的第一极板C31与第四节点N4电连接，第三电容C3的第二极板C32与信号输出端OUT电连接。
一种示例性实施例中，按照晶体管的特性区分可以将晶体管分为N型晶体管和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其它合适的电压)，关闭电压为高电平电压(例如，5V、10V或其它合适的电压)。当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其它合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其它合适的电压)。
在一种示例性实施例中，第一晶体管T1至第十晶体管T10可以为氧化物晶体管，且为N型。氧化物晶体管可以减少漏电流，提升移位寄存器的性能，可以降低移位寄存器的功耗。
图8为另一示例性实施例提供的移位寄存器的等效电路图。如图8所示，一种示例性实施例中，如图8所示，第一控制子电路包括：第一晶体管T1、第二晶体管T2、第四晶体管T4和第一电容C1，第二控制子电路包括：第五晶体管T5和第六晶体管T6，上拉控制子电路，包括：第三晶体管T3，输出控制子电路包括：第七晶体管T7、第八晶体管T8、第十晶体管T10、第二电容C2和第三电容C3；第一电容C1至第三电容C3包括：第一极板和第二极板。
如图8所示，第一晶体管T1的控制极与第三节点N3电连接，第一晶体 管T1的第一极与时钟信号端CK电连接，第一晶体管T1的第二极与第一节点N1电连接；第二晶体管T2的控制极与信号输入端IN电连接，第二晶体管T2的第一极与第三电源端VGL电连接，第二晶体管T2的第二极与第三节点N3电连接；第三晶体管T3的控制极与第三节点N3电连接，第三晶体管T3的第一极与第二电源端VGH2电连接，第三晶体管T3的第二极与第一节点N1电连接；第四晶体管T4的控制极与第二节点N2电连接，第四晶体管T4的第一极与第三电源端VGL电连接，第四晶体管T4的第二极与第一节点N1电连接；第五晶体管T5的控制极与时钟信号端CK电连接，第五晶体管T5的第一极与信号输入端IN电连接，第五晶体管T5的第二极与第二节点N2电连接；第六晶体管T6的控制极与第一电源端VGH1电连接，第六晶体管T6的第一极与第二节点N2电连接，第六晶体管T6的第二极与第四节点N4电连接；第七晶体管T7的控制极与第一节点N1电连接，第七晶体管T7的第一极与第三电源端VGL电连接，第七晶体管T7的第二极与信号输出端OUT电连接；第八晶体管T8的控制极与第四节点N4电连接，第八晶体管T8的第一极与第一电源端VGH1电连接，第八晶体管T8的第二极与信号输出端OUT连接；第十晶体管T10的控制极与第二极与信号输出端OUT电连接，第十晶体管T10的第一极与第一电源端VGH1电连接；第一电容C1的第一极板与时钟信号端CK电连接，第一电容C1的第二极板C12与第三节点N3电连接；第二电容C2的第一极板与第一节点N1电连接，第二电容C2的第二极板C22与第三电源端VGL连接；第三电容C3的第一极板C31与第四节点N4电连接，第三电容C3的第二极板C32与信号输出端OUT电连接。
在一种示例性实施例中，第一晶体管T1至第八晶体管T8以及第十晶体管T10为氧化物晶体管，且为N型。氧化物晶体管可以减少漏电流，提升移位寄存器的性能，可以降低移位寄存器的功耗。
图9为一种示例性实施例提供的移位寄存器的工作时序图，下面通过图9示例的移位寄存器的工作过程说明本公开示例性实施例。以图8提供的移位寄存器中的第一晶体管T1至第八晶体管T8、第十晶体管T10为N型晶体管为例，图8中的移位寄存器包括第一晶体管T1到第八晶体管T8以及第十 晶体管T10、3个电容(第一电容C1至第三电容C3)和3个信号端(时钟信号端CK、信号输入端IN和信号输出端OUT)。
在一种示例性实施例中，如图9所示，移位寄存器的工作过程可以包括：
第一阶段S1，信号输入端IN的信号为低电平信号，时钟信号端CK的信号为高电平信号。时钟信号端CK的信号为高电平信号，第五晶体管T5导通，信号输入端IN的低电平信号经过导通的第五晶体管T5传输至第二节点N2，第四晶体管T4截止，第二节点N2的信号经过导通的第六晶体管T6传输至第四节点N4，第七晶体管T7截止，第一高电平电源端VGH1的高电平信号无法写入信号输出端OUT，信号输入端IN的信号为低电平信号，第二晶体管T2截止，时钟信号端CK的信号为高电平信号，第三节点N3的信号被拉高，为高电平信号，第一晶体管T1和第三晶体管T3导通，第二高电平电源端的高电平信号经过导通的第三晶体管T3写入第一节点N1，第一节点N1的信号为高电平信号，第七晶体管T7导通，低电平电源端VGL的低电平信号经过导通的第七晶体管T7传输至信号输出端OUT，第十晶体管T10截止，本阶段中，第一节点N1的信号为高电平信号，第二节点N2的信号为低电平信号，第三节点N3的信号为高电平信号，第四节点N4的信号为低电平信号，信号输出端OUT的信号为低电平信号。
第二阶段S2，信号输入端IN和时钟信号端CK的信号为低电平信号。时钟信号端CK的信号为低电平信号，第五晶体管T5截止，第二节点N2和第四节点N4保持上一阶段的低电平信号，第四晶体管T4和第八晶体管T8截止，第一高电平电源端VGH1的高电平信号无法写入信号输出端OUT，信号输入端IN的信号为低电平信号，第二晶体管T2截止，时钟信号端CK的信号为低电平信号，第三节点N3的信号被拉低，为低电平信号，第一晶体管T1和第三晶体管T3截止，第一节点N1保持上一阶段的高电平信号，第七晶体管T7导通，低电平电源端VGL的低电平信号经过导通的第七晶体管T7传输至信号输出端OUT，第十晶体管T10截止，本阶段中，第一节点N1的信号为高电平信号，第二节点N2的信号为低电平信号，第三节点N3的信号为低电平信号，第四节点N4的信号为低电平信号，信号输出端OUT的信号为低电平信号。
第三阶段S3，信号输入端IN的信号为低电平信号，时钟信号端CK的信号为高电平信号。时钟信号端CK的信号为高电平信号，第五晶体管T5导通，信号输入端IN的低电平信号经过导通的第五晶体管T5传输至第二节点N2，第四晶体管T4截止，第二节点N2的信号经过导通的第六晶体管T6传输至第四节点N4，第八晶体管T8截止，第一高电平电源端VGH1的高电平信号无法写入信号输出端OUT，信号输入端IN的信号为低电平信号，第二晶体管T2截止，时钟信号端CK的信号为高电平信号，第三节点N3的信号被拉高，为高电平信号，第一晶体管T1和第三晶体管T3导通，第二高电平电源端的高电平信号经过导通的第三节点N3写入第一节点N1，第一节点N1的信号为高电平信号，第七晶体管T7导通，低电平电源端VGL的低电平信号经过导通的第七晶体管T7传输至信号输出端OUT，第十晶体管T10截止，本阶段中，第一节点N1的信号为高电平信号，第二节点N2的信号为低电平信号，第三节点N3的信号为高电平信号，第四节点N4的信号为低电平信号，信号输出端OUT的信号为低电平信号。
第四阶段S4，时钟信号端CK的信号为低电平信号，信号输入端IN在第一时间端为低电平信号，在第二时间段为高电平信号，第一时间段发生在第二时间段之前，且第一时间段与第二时间段之和等于时钟信号端CK的信号为低电平信号的持续时间。时钟信号端CK的信号为低电平信号，第五晶体管T5截止，第二节点N2和第四节点N4保持上一阶段的低电平信号，第四晶体管T4和第八晶体管T8截止，第一高电平电源端VGH1的高电平信号无法写入信号输出端OUT，信号输入端IN的信号为低电平信号，第二晶体管T2截止，时钟信号端CK的信号为低电平信号，第三节点N3的信号被拉低，为低电平信号，第一晶体管T1和第三晶体管T3截止，第一节点N1保持上一阶段的高电平信号，第七晶体管T7导通，低电平电源端VGL的低电平信号经过导通的第七晶体管T7传输至信号输出端OUT，第十晶体管T10截止，本阶段中，第一节点N1的信号为高电平信号，第二节点N2的信号为低电平信号，第三节点N3的信号为低电平信号，第四节点N4的信号为低电平信号，信号输出端OUT的信号为低电平信号。
第五阶段S5，信号输入端IN和时钟信号端CK的信号为高电平信号。 时钟信号端CK的信号为高电平信号，第五晶体管T5导通，信号输入端IN的高电平信号经过导通的第五晶体管T5传输至第二节点N2，第四晶体管T4导通，第二节点N2的信号经过导通的第六晶体管T6传输至第四节点N4，第八晶体管T8导通，第一高电平电源端VGH1的高电平信号传输至信号输出端OUT，此时，第十晶体管T10导通，第一高电平电源端VGH1的高电平信号持续传输至信号输出端OUT。虽然时钟信号端CK的信号为高电平信号，第三节点N3可以被拉高，但是，信号输入端IN的信号为高电平信号，使得第二晶体管T2导通，低电平电源端VGL的低电平信号通过导通的第二晶体管T2写入至第三节点N3，第一晶体管T1和第三晶体管T3截止，第二节点N2的信号为高电平信号，第四晶体管T4导通，低电平电源端VGL的低电平信号通过导通的第四晶体管T4传输至第一节点N1，使得第一节点N1的信号为低电平信号，第七晶体管T7截止，低电平电源端VGL的低电平信号无法传输至信号输出端OUT，本阶段中，第一节点N1的信号为低电平信号，第二节点N2的信号为高电平信号，第三节点N3的信号为低电平信号，第四节点N4的信号为高电平信号，信号输出端OUT的信号为高电平信号。
在一种示例性实施例中，当第三节点N3为高电平信号时，第三晶体管T3快速导通，将第二电源端的高电平信号提供至第一节点N1，使得第一节点N1可以获得较高的电压，第七晶体管T7迅速导通，降低信号输出端的信号的下降时间，增加了移位寄存器的驱动能力。
图9提供的移位寄存器的工作时序图同样适用于图7提供的移位寄存器，唯一不同之处在于，图7提供的移位寄存器中，当第七晶体管T7导通时，第九晶体管T9也导通，将第三电源端VGL的信号写入信号输出端OUT。
本公开实施例还提供了一种显示基板，包括：基底以及设置在基底上的电路结构层，电路结构层包括：栅极驱动电路，栅极驱动电路包括：多个级联的移位寄存器；第i级移位寄存器的信号输出端与第i+1级移位寄存器的信号输入端电连接，1≤i≤M-1，M为移位寄存器的总级数。
在一种示例性实施例中，移位寄存器可以包括：第一控制子电路、第二控制子电路、上拉控制子电路和输出控制子电路。第一控制子电路，分别与 信号输入端、时钟信号端、第三电源端、第一节点、第二节点和第三节点电连接，设置为在信号输入端、时钟信号端和第二节点的控制下，向第一节点和第三节点提供第三电源端或者时钟信号端的信号；上拉控制子电路，分别与第二电源端、第一节点和第三节点电连接，设置为第三节点的控制下，向第一节点提供第二电源端的信号；第二控制子电路，分别与时钟信号端、信号输入端、第一电源端、第二节点和第四节点电连接，设置为在时钟信号端和第一电源端的控制下，向第二节点和第四节点提供信号输入端的信号；输出控制子电路，分别与信号输出端、第一电源端、第三电源端、第一节点和第四节点电连接，设置为在第一节点和第四节点的控制下，向信号输出端提供第一电源端或第三电源端的信号。
移位寄存器可以为前述任一个实施例提供的移位寄存器，实现原理和实现效果类似，在此不再赘述。
对于不同显示产品，栅极驱动电路中多个移位寄存器的级联关系可能有所不同。无论多个移位寄存器的级联关系如何，每个移位寄存器驱动几行子像素，只要是类似这种大面积的器件发生改变，以及这种改变产生额外空间以后，小器件可能的简单平移、拉伸都在本公开的保护范围内。
在一种示例性实施例中，本公开显示基板可以应用于具有栅极驱动电路的显示装置中，如OLED、量子点显示(QLED)、发光二极管显示(Micro LED或Mini LED)或量子点发光二极管显示(QDLED)等，本公开在此不做限定。
在一种示例性实施例中，电路结构层还可以包括：像素电路以及与像素电路连接的复位信号线、发光信号线和扫描信号线。栅极驱动电路可以为复位信号线、发光信号线或者扫描信号线中的至少一种信号线提供信号。
在一种示例性实施例中，显示基板还可以包括：设置在电路结构层远离基底一侧的发光结构层。发光结构层包括：位于显示区域的阵列排布的发光元件。
在一种示例性实施例中，发光元件可以是有机电致发光二极管(OLED)或者量子点发光二极管(QLED)。其中，OLED可以包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
在一种示例性实施例中，显示基板还可以包括其它膜层，如隔垫柱等，本公开在此不做限定。
图10为一种示例性实施例提供的电路结构层的示意图，在一种示例性实施例中，如图10所示，电路结构层还包括：沿第一方向延伸的初始信号线STVL、第一时钟信号线CLK1、第二时钟信号线CLK2、第一电源线VL1和第二电源线VL2，初始信号线STVL、第一时钟信号线CLK1、第二时钟信号线CLK2、第一电源线VL1和第二电源线VL2沿第二方向排布，第一方向与第二方向相交。图10是以栅极驱动电路包括图8提供的移位寄存器为例进行说明的，图10还可以适用于图7提供的移位寄存器，此时，第七晶体管复用为第九晶体管。
第一级移位寄存器的信号输入端与初始信号线电连接，所有移位寄存器的第一电源端和第二电源端与第一电源线电连接，所有移位寄存器的第三电源端与第二电源线电连接，第i级移位寄存器的时钟信号端与第一时钟信号线和第二时钟信号线中的一条时钟信号线电连接，第i+1级移位寄存器的时钟信号端与第一时钟信号线和第二时钟信号线中的另一条时钟信号线电连接。
电路结构层包括：依次叠设在基底上的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层和第三导电层；
半导体层包括：位于栅极驱动电路的所有晶体管的有源层；
第一导电层包括：位于栅极驱动电路的所有晶体管的控制极以及第一电容的第一极板至第三电容的第一极板；
第二导电层包括：位于栅极驱动电路的第一电容的第二极板至第三电容的第二极板；
第三导电层包括：初始信号线、第一时钟信号线、第二时钟信号线、第一电源线、第二电源线以及位于栅极驱动电路的所有晶体管的第一极和第二极。
在一种示例性实施例中，如图10所示，第三晶体管T3位于第一电容C1和第四晶体管T4之间；沿第二方向延伸的虚拟直线穿过第三晶体管的有源层和第一电容的第一极板；沿第二方向延伸的虚拟直线穿过第一电容的第 一极板、第三晶体管的控制极和第四晶体管的控制极。
在一种示例性实施例中，半导体层还包括：有源连接线，有源连接线设置为连接第二晶体管的有源层和第四晶体管的有源层；第一晶体管的第二极在基底上的正投影与有源连接线在基底上的正投影至少部分交叠。
在一种示例性实施例中，第一导电层还包括：第一连接线和第二连接线；第一晶体管的控制极、第三晶体管的控制极和第一连接线为一体成型结构，且第一晶体管的控制极和第三晶体管的控制极分别位于第一连接线的两侧，第一电容的第一极板、第五晶体管的控制极和第二连接线为一体成型结构，且第五晶体管的控制极和第二连接线位于第一电容的第一极板的同一侧。
在一种示例性实施例中，第一晶体管的第一极在基底上的正投影与第二连接线在基底上的正投影至少部分交叠；第一晶体管的第二极在基底上的正投影与第一连接线在基底上的正投影至少部分交叠。
在一种示例性实施例中，第一电容的第二极板包括：相互连接的第一电容主体部和第一电容连接部，第一电容连接部位于第一电容主体部靠近第二电容的第二极板的一侧；第一电容主体部在基底上的正投影与第一电容的第一极板在基底上的正投影至少部分交叠，第一电容连接部在基底上的正投影与第一电容的第一极板在基底上的正投影不存在交叠区域。
在一种示例性实施例中，第三电容的第二极板包括：相互连接的第三电容主体部和第三电容连接部，第三电容连接部位于第三电容主体部靠近第一电容的第二极板的一侧；第三电容主体部在基底上的正投影与第三电容的第一极板在基底上的正投影至少部分交叠，第三电容连接部在基底上的正投影与第三电容的第一极板在基底上的正投影不存在交叠区域。
在一种示例性实施例中，初始信号线、第一时钟信号线、第二时钟信号线、第一电源线、第二电源线沿第一方向延伸，且沿第二方向排布，第一方向和第二方向相交；初始信号线位于第一电容远离第二电容的一侧，第一时钟信号线位于初始信号线靠近第一电容的一侧，第二时钟信号线位于第一时钟信号线靠近第一电容的一侧，第一电源线位于第二时钟信号线靠近第一电容的一侧，第二电源线位于第七晶体管远离第一电容的一侧。
在一种示例性实施例中，第三导电层还包括：第三连接线；第三连接线在基底上的正投影与第一电容连接部和第三晶体管的控制极在基底上的正投影至少部分交叠，且与第三晶体管的控制极和第一电容连接部电连接。
在一种示例性实施例中，第五晶体管的第一极在基底上的正投影与上一级移位寄存器的第三电容连接部在基底上的正投影部分交叠，且与上一级移位寄存器的第三电容连接部连接。
在一种示例性实施例中，第三电容连接部在基底上的正投影与第十晶体管的第一极在基底上的正投影至少部分交叠；第三电容主体部在基底上的正投影与第八晶体管的第二极和第十晶体管的第二极在基底上的正投影至少部分交叠，且分别与第八晶体管的第二极和第十晶体管的第二极连接。
在一种示例性实施例中，第一电源线在基底上的正投影与第五晶体管的控制极和第六晶体管的控制极在基底上的正投影至少部分交叠；第二电源线在基底上的正投影与第二电容的第二极板在基底上的正投影至少部分交叠。
下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。图11至图18是以显示基板包括图8提供的移位寄存器，即移位寄存器包括： 第一晶体管T1至第八晶体管T8以及第十晶体管T10为例进行说明的。
(1)在基底上形成半导体层图案，包括：在基底上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成半导体层图案。如图11所示，图11为形成半导体层图案后的示意图。
在一种示例性实施例中，如图11所示，半导体层图案可以包括：第一晶体管的有源层T11至第八晶体管的有源层T81、第十晶体管的有源层T101以及有源连接线AL。
在一种示例性实施例中，基底可以为刚性基底或柔性基底，其中，刚性基底可以为但不限于玻璃、金属萡片中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。
在示例性实施方式中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、半导体层、第二柔性材料层和第二无机材料层。第一、第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一、第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力，第一、第二无机材料层也称为阻挡(Barrier)层，半导体层的材料可以采用非晶硅(a-si)。在示例性实施方式中，以叠层结构PI1/Barrier1/a-si/PI2/Barrier2为例，其制备过程可以包括：先在玻璃载板上涂布一层聚酰亚胺，固化成膜后形成第一柔性(PI1)层；随后在第一柔性层上沉积一层阻挡薄膜，形成覆盖第一柔性层的第一阻挡(Barrier1)层；然后在第一阻挡层上沉积一层非晶硅薄膜，形成覆盖第一阻挡层的非晶硅(a-si)层；然后在非晶硅层上再涂布一层聚酰亚胺，固化成膜后形成第二柔性(PI2)层；然后在第二柔性层上沉积一层阻挡薄膜，形成覆盖第二柔性层的第二阻挡(Barrier2)层，完成基底的制备。
在一种示例性实施例中，半导体层薄膜可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩、聚噻吩等各种材料，即本公开适用于基于氧化物Oxide技术、硅技术以及有机物技术制造的晶体管。
在一种示例性实施例中，如图11所示，第二晶体管的有源层T21、第四晶体管的有源层T41和有源连接线AL为一体成型结构，第五晶体管的有源层T51与第六晶体管的有源层T61为一体成型结构。
在一种示例性实施例中，如图11所示，第一晶体管的有源层T11至第四晶体管的有源层T41以及第十晶体管的有源层T101的形状为条状，且沿第二方向延伸。第五晶体管的有源层T51和第六晶体管的有源层T61的一体成型结构的形状为条状，且沿第一方向延伸。
在一种示例性实施例中，如图11所示，沿第二方向延伸的虚拟直线穿过第一晶体管的有源层T11与第二晶体管的有源层T21。
在一种示例性实施例中，如图11所示，第七晶体管的有源层T71可以包括：第一子有源层T71A和第二子有源层T71B。其中，第一子有源层T71A和第二子有源层T71B的形状为条状，且沿第一方向延伸，第一子有源层T71A和第二子有源层T71B沿第二方向排布。
在一种示例性实施例中，如图11所示，第一子有源层T71A的面积可以等于第二子有源层T71B的面积，或者可以不等于第二子有源层T71B的面积。当第一子有源层T71A的面积不等于第二子有源层T71B的面积时，第一子有源层T71A的面积可以大于第二子有源层T71B的面积，或者可以小于第二子有源层T71B的面积，本公开对此不做任何限定。
在一种示例性实施例中，如图11所示，第八晶体管的有源层T81可以包括：第三子有源层T81A和第四子有源层T81B。第三子有源层T81A和第四子有源层T81B的形状为条状，且沿第一方向延伸，第三子有源层T81A和第四子有源层T81B沿第二方向排布。
在一种示例性实施例中，如图11所示，第三子有源层T81A的面积可以等于第四子有源层T81B的面积，或者可以不等于第四子有源层T81B的面积。当第三子有源层T81A的面积不等于第四子有源层T81B的面积时，第三子有源层T81A的面积可以大于第四子有源层T81B的面积，或者可以小于第四子有源层T81B的面积，本公开对此不做任何限定。
在一种示例性实施例中，如图11所示，第一子有源层T71A和第二子有源层T71B的面积可以大于第三子有源层T81A和第四子有源层T81B的面积。
在一种示例性实施例中，如图11所示，第五晶体管的有源层T51和第六晶体管的有源层T61的一体成型结构位于第一晶体管的有源层T11远离第二晶体管的有源层T21的一侧。第二晶体管的有源层T21位于有源连接线AL靠近第一晶体管的有源层T11的一侧。第四晶体管的有源层T41位于有源连接线AL远离第一晶体管的有源层T11的一侧。第三晶体管的有源层T31位于有源连接部11靠近第一晶体管的有源层T11的一侧，且位于第二晶体管的有源层T21靠近第八晶体管的有源层T81的一侧。第七晶体管的有源层T71位于第四晶体管的有源层T41远离有源连接线AL的一侧。第八晶体管的有源层T81位于第五晶体管的有源层T51和第六晶体管的有源层T61的一体成型结构靠近第七晶体管的有源层T71的一侧，且位于第三晶体管的有源层T31远离第二晶体管的有源层T21的一侧。第十晶体管的有源层T101位于第八晶体管的有源层远离第五晶体管的有源层T51和第六晶体管的有源层T61的一体成型结构的一侧。
(2)形成第一导电层图案，包括：在形成有前述图案的基底上沉积第一绝缘薄膜和第一导电薄膜，通过图案化工艺对第一绝缘薄膜和第一导电薄膜进行图案化，形成第一绝缘层图案以及设置在第一绝缘层图案上的第一导电层图案，如图12和图13所示，图12为第一导电层图案的示意图，图13为形成第一导电层图案后的示意图。
在一种示例性实施例中，如图12和图13所示，第一导电层图案可以包括：第一晶体管的控制极T12至第八晶体管的控制极T82、第十晶体管的控制极T102、第一电容的第一极板C11至第三电容的第一极板C31、第一连接线CL1和第二连接线CL2。
在一种示例性实施例中，第一导电薄膜可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。
在一种示例性实施例中，第一绝缘薄膜可以采用硅氧化物(SiOx)、硅 氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层可以称为第一栅绝缘层。
在一种示例性实施例中，如图12和图13所示，第一晶体管的控制极T12、第三晶体管的控制极T32和第一连接线CL1为一体成型结构。第一电容的第一极板C11、第五晶体管的控制极T52和第二连接线CL2为一体成型结构。第七晶体管的控制极T72与第二电容的第一极板C21为一体成型结构。第八晶体管的控制极T82与第三电容的第一极板C31为一体成型结构。
在一种示例性实施例中，如图12和图13所示，第一电容的第一极板C11的形状可以为方形，且可以位于第五晶体管的控制极T52和第二连接线CL2靠近第八晶体管的控制极T82的一侧。
在一种示例性实施例中，如图12和图13所示，第二电容的第一极板C21的形状可以为方形，且可以位于第七晶体管的控制极T72远离第二晶体管的T22的控制极T22的一侧。
在一种示例性实施例中，如图12和图13所示，第三电容的第一极板C31的形状可以为方形，且可以位于第八晶体管的控制极T82靠近第十晶体管T102的一侧。
在一种示例性实施例中，如图12和图13所示，第二电容的第一极板C21的面积可以大于第三电容的第一极板C31，第三电容的第一极板C31可以大于第一电容的第一极板C11。
在一种示例性实施例中，如图12和图13所示，第一晶体管的控制极T12可以位于第一电容的第一极板C11靠近第五晶体管的T52的一侧。其中，第一晶体管的控制极T12的形状可以为“m”型，且设置有两个朝向第八晶体管的控制极T82的开口，其中一个开口靠近第二晶体管的控制极T22，另一个开口靠近第五晶体管的控制极T52。靠近第二晶体管的控制极T22的开口沿第二方向的尺寸大于靠近第五晶体管的控制极T52的开口沿第二方向的尺寸。
在一种示例性实施例中，如图12和图13所示，第三晶体管的控制极T32可以位于第一电容的第一极板C11靠近第四晶体管的控制极T42的一侧。其 中，第三晶体管的控制极T32的形状可以为“n”型，且设置有朝向第八晶体管的控制极T82的开口。
在一种示例性实施例中，如图12和图13所示，第一连接线CL1可以位于第一电容的第一极板C11靠近第四晶体管的控制极T42的一侧。
在一种示例性实施例中，如图12和图13所示，第一连接线CL1可以为折线形，且可以包括：第一电极连接部CE11和第二电极连接部CE22。其中，第二电极连接部C12沿第一方向延伸，第一电极连接部CE11与第二电极连接部CE22之间的夹角大于90度，且小于180度。第一电极连接部CE11的一端与第一晶体管的控制极T12连接，第一电极连接部CE11的另一端与第二电极连接部CE22的一端连接，第二电极连接部CE22的另一端与第三晶体管的控制极连接。
在一种示例性实施例中，如图12和图13所示，第二晶体管的控制极T22可以位于第一晶体管的控制极T12靠近第七晶体管的控制极T72的一侧。
在一种示例性实施例中，如图12和图13所示，第二晶体管的控制极T22的形状可以为“n”型，且设置有朝向第八晶体管的控制极T82的开口。
在一种示例性实施例中，如图12和图13所示，第四晶体管的控制极T42可以位于第三晶体管的控制极T32靠近第七晶体管的控制极T72的一侧。
在一种示例性实施例中，如图12和图13所示，第四晶体管的控制极T42的形状可以为“n”型，且设置有朝向第八晶体管的控制极T82的开口。
在一种示例性实施例中，如图12和图13所示，第五晶体管的控制极T52可以位于第一电容的第一极板C11远离第八晶体管的控制极T82的一侧。
在一种示例性实施例中，如图12和图13所示，第五晶体管的控制极T52可以包括：沿第一方向延伸的第一连接段T52A和两个沿第二方向延伸的第一分支段T52B，两个第一分支段T52B沿第一方向排布。第一连接段T52A的一端与其中一个第一分支段连接，第一连接段T52A的另一端与第一电容的第一极板C11连接，另一个第一分支段与第一连接段T52A的中部连接，且与第一连接段T52A的中部连接的第一分支段沿第二方向的长度大于与第一连接段T52A的端部连接的第一分支段沿第二方向的长度。
在一种示例性实施例中，如图12和图13所示，第二连接线CL2位于第五晶体管的控制极T52靠近第一晶体管的控制极T12的一侧。其中，第二连接线CL2的形状为条状，且沿第一方向延伸，第二连接线CL2与第一电容的第一极板C11连接。
在一种示例性实施例中，如图12和图13所示，第六晶体管的控制极T62可以位于第八晶体管的控制极T82远离第三电容的第一极板C31的一侧。其中，第六晶体管的控制极T62的形状可以为“n”型，且设置有背离第八晶体管的控制极T82的开口。
在一种示例性实施例中，如图12和图13所示，第七晶体管的控制极T72可以位于第四晶体管的控制极T42靠近第一电容的第一极板C11的一侧。
在一种示例性实施例中，如图12和图13所示，第七晶体管的控制极T72可以呈梳状结构。第七晶体管的控制极T72可以包括：沿第一方向延伸的第二连接段T72A和多个沿第二方向延伸的第二分支段T72B，多个第二分支段沿第一方向排布。所有第二分支段T72B的一端与第二连接段T72A连接，至少一个第二分支段T72B的另一端与第二电容的第一极板C21连接，且与第二电容的第一极板C21连接的第二分支段沿第二方向的长度大于未与第二电容的第一极板C21连接的第二分支段沿第二方向的长度。图12和图13是以六个第二分支段，且以五个第二分支段与第二电容的第一极板C21连接为例进行说明的，本公开对此不作任何限定。
在一种示例性实施例中，如图12和图13所示，第八晶体管的控制极T82可以位于第六晶体管的控制极T62靠近第三电容的第一极板C31的一侧。
在一种示例性实施例中，如图12和图13所示，第八晶体管的控制极T82可以呈梳状结构。第八晶体管的控制极T82可以包括：沿第一方向延伸的第三连接段T82A和多个沿第二方向延伸的第三分支段T82B，多个第三分支段沿第一方向排布。所有第三分支段T82B的一端与第三连接段T82A连接，至少一个第三分支段T82B的另一端与第三电容的第一极板C31连接，且与第三电容的第一极板C31连接的第三分支段沿第二方向的长度大于未与第三电容的第一极板C31连接的第三分支段沿第二方向的长度。图12和图13是以三个第三分支段，且以一个第三分支段与第三电容的第一极板C31连接为 例进行说明的，本公开对此不作任何限定。
在一种示例性实施例中，如图12和图13所示，第十晶体管的控制极T102可以位于第三电容的第一极板C31远离第八晶体管的控制极T82的一侧。其中，第十晶体管的控制极T102的形状可以为“n”型，且设置有背离第七晶体管的控制极T72的开口。
在一种示例性实施例中，如图12和图13所示，第一晶体管的控制极T12跨设在第一晶体管的有源层上，第二晶体管的控制极T22跨设在第二晶体管的有源层上，第三晶体管的控制极T32跨设在第三晶体管的有源层上，第四晶体管的控制极T42跨设在第四晶体管的有源层上，第五晶体管的控制极T52的两个第一分支段T52B跨设在第五晶体管的有源层上，第六晶体管的控制极T62跨设在第一晶体管的有源层上，第七晶体管的控制极T72的多个第二分支段T72B跨设在第七晶体管的有源层上，第八晶体管的控制极T82的多个第三分支段T82B跨设在第八晶体管的有源层上，第十晶体管的控制极T102跨设在第十晶体管的有源层上，也就是说，至少一个晶体管的控制极的延伸方向与有源层的延伸方向相互垂直。
在一种示例性实施例中，本次工艺还包括导体化处理。导体化处理是在形成第一导电层后，利用多个晶体管的控制极遮挡区域的半导体层(即半导体层与控制极交叠的区域)作为晶体管的沟道区域，未被第一导电层遮挡区域的半导体层被处理成导体化层，形成晶体管的电极连接部。如图12所示，本公开中的有源连接线AL被处理成导体化层，形成导体化的有源连接线AL。
(3)形成第二导电层图案，包括：在形成有前述图案的基底上，沉积第二绝缘薄膜和第二导电薄膜，通过图案化工艺对第二绝缘薄膜和第二导电薄膜进行图案化，形成第二绝缘层图案和位于第二绝缘层图案上的第二导电层图案，如图14和图15所示，图14为第二导电层图案的示意图，图15形成第二导电层图案后的示意图。
在一种示例性实施例中，如图14和图15所示，第二导电层图案可以包括：位于栅极驱动电路的第一电容的第二极板C12至第三电容的第二极板C32。
在一种示例性实施例中，第二导电薄膜可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。
在一种示例性实施例中，第二绝缘薄膜可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层可以称为第二栅绝缘层。
在一种示例性实施例中，如图14和图15所示，沿第一方向延伸的虚拟直线穿过第一电容的第二极板C12与第二电容的第二极板C22。第三电容的第二极板C32位于第一电容的第二极板C12靠近第二电容的第二极板C22的一侧。
在一种示例性实施例中，如图14和图15所示，第一电容的第二极板C12可以包括：相互连接的第一电容主体部C12A和第一电容连接部C12B。第一电容连接部C12B位于第一电容主体部C12A靠近第二电容的第二极板C22的一侧。
在一种示例性实施例中，如图14和图15所示，第一电容主体部C12A和第一电容连接部C12B的形状可以为条状，且沿第二方向延伸。
在一种示例性实施例中，如图14和图15所示，第一电容主体部C12A在基底上的正投影与第一电容的第一极板C11在基底上的正投影至少部分交叠，第一电容连接部C12B在基底上的正投影与第一电容的第一极板C11在基底上的正投影不存在交叠区域。
在一种示例性实施例中，如图14和图15所示，第二电容的第二极板C22的形状可以为条状，且沿第一方向延伸。
在一种示例性实施例中，如图14和图15所示，第三电容的第二极板C32可以包括：相互连接的第三电容主体部C32A和第三电容连接部C32B。第三电容连接部C32B位于第三电容主体部C32A靠近第一电容的第二极板C12的一侧。
在一种示例性实施例中，如图14和图15所示，第三电容主体部C32A 的形状可以为条状，且沿第二方向延伸。第三电容连接部C32B的形状可以为折线形。
在一种示例性实施例中，如图14和图15所示，第三电容主体部C32A在基底上的正投影与第三电容的第一极板C31在基底上的正投影至少部分交叠，第三电容连接部C32B在基底上的正投影与第三电容的第一极板C31在基底上的正投影不存在交叠区域。
(4)形成第三绝缘层图案，包括：在形成有前述图案的基底上，沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行构图，形成覆盖前述结构的第三绝缘层图案，第三绝缘层开设有多个过孔图案，如图16所示，图16为形成第三绝缘层图案后的示意图。
在一种示例性实施例中，如图16所示，多个过孔图案可以包括：开设在第一绝缘层、第二绝缘层和第三绝缘层的第一过孔V1至第九过孔V9，开设在第二绝缘层和第三绝缘层的第十过孔V10至第十九过孔V19以及开设在第三绝缘层上的第二十过孔V20至第二十二过孔V22。
在一种示例性实施例中，第三绝缘薄膜可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层可以称为第二栅绝缘层。
如图16所示，第一过孔V1暴露出第一晶体管的有源层，第二过孔V2暴露出第二晶体管的有源层，第三过孔V3暴露出第三晶体管的有源层，第四过孔V4暴露出第四晶体管的有源层，第五过孔V5暴露出第五晶体管的有源层，第六过孔V6暴露出第六晶体管的有源层，第七过孔V7暴露出第七晶体管的有源层，第八过孔V8暴露出第八晶体管的有源层，第九过孔V9暴露出第十晶体管的有源层，第十过孔V10暴露出第一晶体管的控制极，第十一过孔V11暴露出第二晶体管的控制极，第十二过孔V12暴露出第三晶体管的控制极，第十三过孔V13暴露出第四晶体管的控制极，第十四过孔V14暴露出第五晶体管的控制极，第十五过孔V15暴露出第二连接线，第十六过孔V16暴露出第六晶体管的控制极，第十七过孔V17暴露出第七晶体管的控制极，第十八过孔V18暴露出第八晶体管的控制极，第九过孔V19暴露出第十晶体管的控制极，第二十过孔V20暴露出第一电容的第二极板的第一电容连 接部，第二十一过孔V21暴露出第二电容的第二极板，第二十二过孔V22暴露出第三电容的第二极板。
在一种示例性实施例中，第一过孔V1至第六过孔V6以及第十过孔V10的数量均为两个，分别设置为暴露出晶体管的有源层的两个电极连接部，其中，其中一个第五过孔和其中一个第六过孔为同一过孔。
在一种示例性实施例中，第七过孔V7的数量为多个，且多个第七过孔V7阵列排布。
在一种示例性实施例中，第八过孔V8的数量为多个，且多个第八过孔V8阵列排布。
在一种示例性实施例中，第十四过孔V14暴露出第五晶体管的控制极的与第一连接段中部连接的第一分支段。
在一种示例性实施例中，第二十一过孔V21的数量可以为多个，且多个第二十一过孔沿第一方向排布。
在一种示例性实施例中，第二十二过孔V21的数量可以为三个，其中两个第二十二过孔设置为暴露出第三电容主体部，且暴露出第三电容主体部的两个第二十二过孔沿第二方向排布。另一个第二十二过孔设置为暴露出第三电容连接部。图16仅示出暴露出第三电容主体部的两个第二十二过孔。
(5)形成第三导电层图案，包括：在形成前述图案的基底上，沉积第三金属薄膜，通过图案化工艺对第三金属薄膜进行构图，形成第三金属层图案，如图17和图18所示，图17为第三导电层图案的示意图，图18形成第三导电层图案后的示意图。
在一种示例性实施例中，如图17和图18所示，第三导电层图案可以包括：初始信号线STVL、第一时钟信号线CLK1、第二时钟信号线CLK2、第一电源线VL1、第二电源线VL2、位于栅极驱动电路的第一晶体管的第一极T13和第二极T14至第八晶体管的第一极T83和第二极T84以及第十晶体管的第一极T103和第二极T104。
在一种示例性实施例中，第三导电薄膜可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述 金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。
在一种示例性实施例中，如图17和图18所示，第一晶体管的第二极T14和第三晶体管的第二极T34为一体成型结构。第五晶体管的第二极T54和第六晶体管的第二极T63为一体成型结构。第七晶体管的第二极T74和第八晶体管的第二极T84为一体成型结构。第一电源线VL1、第三晶体管的第一极T33、第八晶体管的第一极T83和第十晶体管的第一极T103为一体成型结构。第二电源线VL2、第七晶体管的第一极T73和第二晶体管的第一极T24为一体成型结构。
在一种示例性实施例中，如图17和图18所示，初始信号线STVL位于第一电容远离第二电容的一侧，第一时钟信号线CLK1位于初始信号线STVL靠近第一电容C1的一侧，第二时钟信号线CLK2位于第一时钟信号线CLK1靠近第一电容C1的一侧，第一电源线VL1位于第二时钟信号线CLK2靠近第一电容C1的一侧，第二电源线VL2位于第七晶体管远离第一电容C1的一侧。
在一种示例性实施例中，第一电源线VL1在基底上的正投影与第五晶体管的控制极和第六晶体管的控制极在基底上的正投影至少部分交叠。
在一种示例性实施例中，如图17和图18所示，第二电源线VL2在基底上的正投影与第二电容的第二极板在基底上的正投影至少部分交叠。
在一种示例性实施例中，第一极移位寄存器的第五晶体管的第一极T53与初始信号线电连接。
在一种示例性实施例中，第五晶体管的第一极T53在基底上的正投影与上一级移位寄存器的第三电容连接部在基底上的正投影部分交叠，且通过暴露出第三电容连接部的第二十二过孔与上一级移位寄存器的第三电容连接部连接。
在一种示例性实施例中，如图17和图18所示，第一晶体管的第一极T13的形状可以为方形，且沿第一方向延伸。第一晶体管的第一极T13在基底上的正投影与第二连接线在基底上的正投影至少部分交叠。
在一种示例性实施例中，如图17和图18所示，第一晶体管的第二极T14的形状可以为“L”型，且设置有朝向第二晶体管的第二极T24的开口。第一晶体管的第二极T14在基底上的正投影与有源连接线在基底上的正投影部分交叠。
在一种示例性实施例中，如图17和图18所示，第二晶体管的第一极T23的形状可以为折线型，且与第七晶体管的第一极T73连接。第二晶体管的第二极T24的形状可以为条状，且沿第二方向延伸。
在一种示例性实施例中，如图17和图18所示，第三晶体管的第一极T33的形状可以为“L”型，且设置有朝向第一晶体管的第一极T13的开口。第三晶体管的第二极T34的形状可以为方形，且沿第一方向延伸。
在一种示例性实施例中，如图17和图18所示，第四晶体管的第一极T43的形状可以为块状。第四晶体管的第二极T44的形状可以为条形，且沿第二方向延伸，第四晶体管的第二极T44在基底上的正投影与第七晶体管的第一极的第三连接段在基底上的正投影至少部分交叠。
在一种示例性实施例中，如图17和图18所示，第五晶体管的第一极T53的形状可以为“丁”字形。第五晶体管的第二极T54和第六晶体管的第一极T63的一体成型结构的形状可以为条状，且沿第二方向延伸。
在一种示例性实施例中，如图17和图18所示，第六晶体管的第二极T64的形状可以为“哑铃状”，且沿第二方向延伸。
在一种示例性实施例中，如图17和图18所示，第七晶体管的第一极T73可以为梳状结构，且可以包括：沿第一方向延伸的第四连接段T73A和多个沿第二方向延伸的第四分支段T73B，多个第四分支段T73B沿第一方向排布。所有第四分支段T73B与第四连接段T73A连接，且其中一个第四分支段还分别与第二晶体管的第一极T23和第二电源线VL2连接，与第二晶体管的第一极T23和第二电源线VL2连接的第四分支段沿第二方向的长度大于其他第四分支段沿第二方向的长度。图17和图18是以四个分支段为例进行说明的。
在一种示例性实施例中，如图17和图18所示，第七晶体管的第二极T74可以为梳状结构，且可以包括：沿第一方向延伸的第五连接段T74A和多个沿第二方向延伸的第五分支段T74B，多个第五分支段T74B沿第一方向排布。 所有第五分支段T74B与第五连接段T74A连接，第五连接段T74A与第八晶体管的第二极连接。图17和图18是以三个第五分支段为例进行说明的。
在一种示例性实施例中，多个第四分支段T73B和多个第五分支段T74B沿第一方向排布，且交替设置，即第四分支段设置在相邻两个第五分支段之间，第五分支段设置在相邻两个第四分支段之间。
在一种示例性实施例中，如图17和图18所示，第八晶体管的第一极T83可以为梳状结构，且可以包括：沿第一方向延伸的第六连接段T83A和多个沿第二方向延伸的第六分支段T83B，多个第六分支段T83B沿第一方向排布。所有第六分支段T83B与第六连接段T83A连接，且其中一个第六分支段还分别与第十晶体管的第一极T103和第一电源线VL1连接，与第十晶体管的第一极T103和第一电源线VL1连接的第六分支段沿第二方向的长度大于其他第六分支段沿第二方向的长度。
在一种示例性实施例中，如图17和图18所示，第八晶体管的第二极T84可以为梳状结构，且可以包括：第七连接段T84A和多个沿第二方向延伸的第七分支段T84B，多个第七分支段T84B的形状为条状，且沿第一方向排布。第七连接段T84A的形状可以为丁字型，所有第七分支段T84B与第七连接段T84A连接，第七连接段T84A与第四连接端T74A连接。
在一种示例性实施例中，第七分支段T84B在基底上的正投影与第三电容主体部在基底上的正投影至少部分交叠。
在一种示例性实施例中，如图17和图18所示，多个第六分支段T83B和多个第七分支段T84B沿第一方向排布，且交替设置，即第六分支段设置在相邻两个第七分支段之间，第七分支段设置在相邻两个第六分支段之间。
在一种示例性实施例中，如图17和图18所示，第十晶体管的第一极T103可以为“L型”，且设置有朝向第三电容的开口，第十晶体管的第一极T103在基底上的正投影与第三电容连接部在基底上的正投影至少部分交叠。
在一种示例性实施例中，如图17和图18所示，第十晶体管的第二极104可以为“L型”，且设置有朝向第十晶体管的第一极103的开口，第十晶体管的第二极104在基底上的正投影与第十晶体管的控制极和第三电容主体部在基底上的正投影至少部分交叠。
在一种示例性实施例中，如图17和图18所示，第一晶体管的第一极T13和第二极T14通过第一过孔与第一晶体管的有源层电连接，且第一晶体管的第一极T13且通过十五过孔与第二连接线电连接，第一晶体管的第二极T14和第三晶体管的第二极T34的一体成型结构通过第十七过孔与第七晶体管的控制极电连接。第二晶体管的第一极T23和第二极T24通过第二过孔与第二晶体管的有源层电连接，且第二晶体管的第二极T24通过第十过孔与第一晶体管的控制极电连接。第三晶体管的第一极T33和第二极T34通过第三过孔与第三晶体管的有源层电连接。第四晶体管的第一极T43和第二极T44通过第四过孔与第四晶体管的有源层电连接，第四晶体管的第二极T44通过第十七过孔与第七晶体管的控制极电连接。第五晶体管的第一极T53和第二极T54通过第五过孔与第五晶体管的第一极连接，且第五晶体管的第一极T53通过第十一过孔与第二晶体管的控制极连接。第六晶体管的第一极T63和第二极T64通过第六过孔与第六晶体管的有源层电连接，且第五晶体管的第二极T54和第六晶体管的第一极T63的一体成型结构通过第十三过孔与第四晶体管的控制极电连接，第六晶体管的第二极T64通过第十八过孔与第八晶体管的控制极电连接。第七晶体管的第一极T73和第二极T74通过第七过孔与第七晶体管的有源层电连接。第八晶体管的第一极T83和第二极T84通过第八过孔与第八晶体管的有源层电连接，且第七晶体管的第二极T74与第八晶体管的第二极T84的一体成型结构通过第二十二过孔与第三电容的第二极板电连接。第十晶体管的第一极T103和第二极T104通过第九过孔与第十晶体管的有源层电连接，且第十晶体管的第二极T104通过第十九过孔与第十晶体管的控制极连接，通过第二十二过孔第三电容的第二极板连接。第三连接线CL3通过第十二过孔与第三晶体管的控制极电连接，且通过第二十过孔与第一电容的第二极板的第一电容连接部电连接。第一电源线VL1通过第十六过孔与第六晶体管的控制极连接，第二电源线VL2通过第二十一过孔与第二电容的第二极板电连接，第五晶体管所在的移位寄存器所连接的时钟信号线通过第十四过孔与第五晶体管的控制极电连接。
在一种示例性实施例中，如图17和图18所示，第四晶体管的第二极T44通过导体化的有源连接线与第二晶体管的第一极T23电连接。
在一种示例性实施例中，如图17和图18所示，第一晶体管的第一极T13通过第二连接线与第一电容的第一极板和第五晶体管的控制极电连接。
在一种示例性实施例中，当移位寄存器为图7提供的移位寄存器时，即移位寄存器还包括：第九晶体管时，图10至图18中的第七晶体管复用为第九晶体管，其中，第七晶体管的有源层复用为第九晶体管的有源层，第七晶体管的控制极复用为第九晶体管的控制极，第七晶体管的第一极复用为第九晶体管的第一极，第七晶体管的第二极复用为第九晶体管的第二极。
本公开实施例还提供了一种显示装置，该显示装置可以包括：显示基板。
显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。
在一种示例性实施例中，显示装置可以为液晶显示装置(Liquid Crystal Display，简称LCD)或有机发光二极管(Organic Light Emitting Diode，简称OLED)显示装置。该显示装置可以为：液晶面板、电子纸、OLED面板、有源矩阵有机发光二极管(active-matrix organic light emitting diode，简称AMOLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开实施例还提供了一种移位寄存器的驱动方法，设置为驱动移位寄存器，该方法包括以下步骤：
步骤100、在信号输入端、时钟信号端和第二节点的控制下，第一控制子电路向第一节点和第三节点提供第三电源端或者时钟信号端的信号。
步骤200、在第三节点的控制下，上拉控制子电路向第一节点提供第二电源端的信号。
步骤300、在时钟信号端和第一电源端的控制下，第二控制子电路向第二节点和第四节点提供信号输入端的信号。
步骤400、在第一节点和第四节点的控制下，输出控制子电路向信号输出端提供第一电源端或第三电源端的信号。
移位寄存器为前述任一个实施例提供的移位寄存器，实现原理和实现效果类似，在此不再赘述。
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
为了清晰起见，在用于描述本发明的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (24)
- 一种移位寄存器，包括：第一控制子电路、第二控制子电路、上拉控制子电路和输出控制子电路，所述移位寄存器与信号输入端、信号输出端、时钟信号端以及第一电源端至第三电源端电连接；所述第一控制子电路，分别与信号输入端、时钟信号端、第三电源端、第一节点、第二节点和第三节点电连接，设置为在信号输入端、时钟信号端和第二节点的控制下，向第一节点和第三节点提供第三电源端或者时钟信号端的信号；所述上拉控制子电路，分别与第二电源端、第一节点和第三节点电连接，设置为第三节点的控制下，向第一节点提供第二电源端的信号；所述第二控制子电路，分别与时钟信号端、信号输入端、第一电源端、第二节点和第四节点电连接，设置为在时钟信号端和第一电源端的控制下，向第二节点和第四节点提供信号输入端的信号；所述输出控制子电路，分别与信号输出端、第一电源端、第三电源端、第一节点和第四节点电连接，设置为在第一节点和第四节点的控制下，向信号输出端提供第一电源端或第三电源端的信号。
- 根据权利要求1所述的移位寄存器，其中，所述第一电源端和所述第二电源端为同一信号端；所述第一电源端的信号的电压值和所述第二电源端的信号的电压值大于所述第三电源端的信号的电压值。
- 根据权利要求1或2所述的移位寄存器，其中，所述第一控制子电路包括：第一晶体管、第二晶体管、第四晶体管和第一电容，所述第一电容包括：第一极板和第二极板；第一晶体管的控制极与第三节点电连接，第一晶体管的第一极与时钟信号端电连接，第一晶体管的第二极与第一节点电连接；第二晶体管的控制极与信号输入端电连接，第二晶体管的第一极与第三电源端电连接，第二晶体管的第二极与第三节点电连接；第四晶体管的控制极与第二节点电连接，第四晶体管的第一极与第三电 源端电连接，第四晶体管的第二极与第一节点电连接；第一电容的第一极板与时钟信号端电连接，第一电容的第二极板与第三节点电连接。
- 根据权利要求1或2所述的移位寄存器，其中，所述上拉控制子电路包括：第三晶体管；第三晶体管的控制极与第三节点电连接，第三晶体管的第一极与第二电源端电连接，第三晶体管的第二极与第一节点电连接。
- 根据权利要求1或2所述的移位寄存器，其中，所述第二控制子电路包括：第五晶体管和第六晶体管；第五晶体管的控制极与时钟信号端电连接，第五晶体管的第一极与信号输入端电连接，第五晶体管的第二极与第二节点电连接；第六晶体管的控制极与第一电源端电连接，第六晶体管的第一极与第二节点电连接，第六晶体管的第二极与第四节点电连接。
- 根据权利要求1或2所述的移位寄存器，其中，所述输出控制子电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第二电容和第三电容，所述第二电容和所述第三电容包括：第一极板和第二极板；第七晶体管的控制极与第一节点电连接，第七晶体管的第一极与第三电源端电连接，第七晶体管的第二极与信号输出端电连接；第八晶体管的控制极与第四节点电连接，第八晶体管的第一极与第一电源端电连接，第八晶体管的第二极与信号输出端连接；第九晶体管的控制极与第一节点电连接，第九晶体管的第一极与第三电源端电连接，第九晶体管的第二极与信号输出端电连接；第十晶体管的控制极与第二极与信号输出端电连接，第十晶体管的第一极与第一电源端电连接；第二电容的第一极板与第一节点电连接，第二电容的第二极板与第三电源端连接；第三电容的第一极板与第四节点电连接，第三电容的第二极板与信号输 出端电连接。
- 根据权利要求1或2所述的移位寄存器，其中，所述输出控制子电路包括：第七晶体管、第八晶体管、第十晶体管、第二电容和第三电容，所述第二电容和所述第三电容包括：第一极板和第二极板；第七晶体管的控制极与第一节点电连接，第七晶体管的第一极与第三电源端电连接，第七晶体管的第二极与信号输出端电连接；第八晶体管的控制极与第四节点电连接，第八晶体管的第一极与第一电源端电连接，第八晶体管的第二极与信号输出端连接；第十晶体管的控制极与第二极与信号输出端电连接，第十晶体管的第一极与第一电源端电连接；第二电容的第一极板与第一节点电连接，第二电容的第二极板与第三电源端连接；第三电容的第一极板与第四节点电连接，第三电容的第二极板与信号输出端电连接。
- 根据权利要求1所述的移位寄存器，其中，所述第一控制子电路包括：第一晶体管、第二晶体管、第四晶体管和第一电容，所述第二控制子电路包括：第五晶体管和第六晶体管，所述上拉控制子电路，包括：第三晶体管，所述输出控制子电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第二电容和第三电容；所述第一电容至所述第三电容包括：第一极板和第二极板，第一晶体管的控制极与第三节点电连接，第一晶体管的第一极与时钟信号端电连接，第一晶体管的第二极与第一节点电连接；第二晶体管的控制极与信号输入端电连接，第二晶体管的第一极与第三电源端电连接，第二晶体管的第二极与第三节点电连接；第三晶体管的控制极与第三节点电连接，第三晶体管的第一极与第二电源端电连接，第三晶体管的第二极与第一节点电连接；第四晶体管的控制极与第二节点电连接，第四晶体管的第一极与第三电源端电连接，第四晶体管的第二极与第一节点电连接；第五晶体管的控制极与时钟信号端电连接，第五晶体管的第一极与信号输入端电连接，第五晶体管的第二极与第二节点电连接；第六晶体管的控制极与第一电源端电连接，第六晶体管的第一极与第二节点电连接，第六晶体管的第二极与第四节点电连接；第七晶体管的控制极与第一节点电连接，第七晶体管的第一极与第三电源端电连接，第七晶体管的第二极与信号输出端电连接；第八晶体管的控制极与第四节点电连接，第八晶体管的第一极与第一电源端电连接，第八晶体管的第二极与信号输出端连接；第九晶体管的控制极与第一节点电连接，第九晶体管的第一极与第三电源端电连接，第九晶体管的第二极与信号输出端电连接；第十晶体管的控制极与第二极与信号输出端电连接，第十晶体管的第一极与第一电源端电连接；第一电容的第一极板与时钟信号端电连接，第一电容的第二极板与第三节点电连接；第二电容的第一极板与第一节点电连接，第二电容的第二极板与第三电源端连接；第三电容的第一极板与第四节点电连接，第三电容的第二极板与信号输出端电连接；所述第一晶体管至所述第十晶体管为氧化物晶体管，且为N型。
- 根据权利要求1所述的移位寄存器，其中，所述第一控制子电路包括：第一晶体管、第二晶体管、第四晶体管和第一电容，所述第二控制子电路包括：第五晶体管和第六晶体管，所述上拉控制子电路，包括：第三晶体管，所述输出控制子电路包括：第七晶体管、第八晶体管、第十晶体管、第二电容和第三电容；所述第一电容至所述第三电容包括：第一极板和第二极板，第一晶体管的控制极与第三节点电连接，第一晶体管的第一极与时钟信号端电连接，第一晶体管的第二极与第一节点电连接；第二晶体管的控制极与信号输入端电连接，第二晶体管的第一极与第三电源端电连接，第二晶体管的第二极与第三节点电连接；第三晶体管的控制极与第三节点电连接，第三晶体管的第一极与第二电源端电连接，第三晶体管的第二极与第一节点电连接；第四晶体管的控制极与第二节点电连接，第四晶体管的第一极与第三电源端电连接，第四晶体管的第二极与第一节点电连接；第五晶体管的控制极与时钟信号端电连接，第五晶体管的第一极与信号输入端电连接，第五晶体管的第二极与第二节点电连接；第六晶体管的控制极与第一电源端电连接，第六晶体管的第一极与第二节点电连接，第六晶体管的第二极与第四节点电连接；第七晶体管的控制极与第一节点电连接，第七晶体管的第一极与第三电源端电连接，第七晶体管的第二极与信号输出端电连接；第八晶体管的控制极与第四节点电连接，第八晶体管的第一极与第一电源端电连接，第八晶体管的第二极与信号输出端连接；第十晶体管的控制极与第二极与信号输出端电连接，第十晶体管的第一极与第一电源端电连接；第一电容的第一极板与时钟信号端电连接，第一电容的第二极板与第三节点电连接；第二电容的第一极板与第一节点电连接，第二电容的第二极板与第三电源端连接；第三电容的第一极板与第四节点电连接，第三电容的第二极板与信号输出端电连接；所述第一晶体管至所述第八晶体管以及第十晶体管为氧化物晶体管，且为N型。
- 一种显示基板，包括：基底以及设置在所述基底上的电路结构层，所述电路结构层包括：栅极驱动电路，栅极驱动电路包括：多个级联的移位寄存器；第i级移位寄存器的信号输出端与第i+1级移位寄存器的信号输入端电连接，1≤i≤M-1，M为移位寄存器的总级数；所述移位寄存器包括：第一控制子电路、第二控制子电路、上拉控制子电路和输出控制子电路；所述第一控制子电路，分别与信号输入端、时钟信号端、第三电源端、第一节点、第二节点和第三节点电连接，设置为在信号输入端、时钟信号端和第二节点的控制下，向第一节点和第三节点提供第三电源端或者时钟信号端的信号；所述上拉控制子电路，分别与第二电源端、第一节点和第三节点电连接，设置为第三节点的控制下，向第一节点提供第二电源端的信号；所述第二控制子电路，分别与时钟信号端、信号输入端、第一电源端、第二节点和第四节点电连接，设置为在时钟信号端和第一电源端的控制下，向第二节点和第四节点提供信号输入端的信号；所述输出控制子电路，分别与信号输出端、第一电源端、第三电源端、第一节点和第四节点电连接，设置为在第一节点和第四节点的控制下，向信号输出端提供第一电源端或第三电源端的信号。
- 根据权利要求10所述的显示基板，还包括：沿第一方向延伸的初始信号线、第一时钟信号线、第二时钟信号线、第一电源线和第二电源线，初始信号线、第一时钟信号线、第二时钟信号线、第一电源线和第二电源线沿第二方向排布，所述第一方向与所述第二方向相交；第一级移位寄存器的信号输入端与初始信号线电连接，所有移位寄存器的第一电源端和第二电源端与第一电源线电连接，所有移位寄存器的第三电源端与第二电源线电连接，第i级移位寄存器的时钟信号端与第一时钟信号线和第二时钟信号线中的一条时钟信号线电连接，第i+1级移位寄存器的时钟信号端与第一时钟信号线和第二时钟信号线中的另一条时钟信号线电连接。
- 据权利要求11所述的显示基板，其中，所述电路结构层包括：依次叠设在基底上的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层和第三导电层；所述半导体层包括：位于栅极驱动电路的所有晶体管的有源层；所述第一导电层包括：位于栅极驱动电路的所有晶体管的控制极以及第 一电容的第一极板至第三电容的第一极板；所述第二导电层包括：位于栅极驱动电路的第一电容的第二极板至第三电容的第二极板；所述第三导电层包括：初始信号线、第一时钟信号线、第二时钟信号线、第一电源线、第二电源线以及位于栅极驱动电路的所有晶体管的第一极和第二极。
- 根据权利要求12所述的显示基板，其中，所述移位寄存器包括：第一晶体管至第八晶体管以及第十晶体管，第三晶体管位于第一电容和第四晶体管之间；沿第二方向延伸的虚拟直线穿过第三晶体管的有源层和第一电容的第一极板；沿第二方向延伸的虚拟直线穿过第一电容的第一极板、第三晶体管的控制极和第四晶体管的控制极。
- 根据权利要求12或13所述的显示基板，其中，所述半导体层还包括：有源连接线，所述有源连接线设置为连接第二晶体管的有源层和第四晶体管的有源层；第一晶体管的第二极在基底上的正投影与所述有源连接线在基底上的正投影至少部分交叠。
- 根据权利要求12或13所述的显示基板，其中，所述第一导电层还包括：第一连接线和第二连接线；第一晶体管的控制极、第三晶体管的控制极和第一连接线为一体成型结构，且所述第一晶体管的控制极和所述第三晶体管的控制极分别位于所述第一连接线的两侧，第一电容的第一极板、第五晶体管的控制极和第二连接线为一体成型结构，且所述第五晶体管的控制极和所述第二连接线位于所述第一电容的第一极板的同一侧。
- 根据权利要求15所述的显示基板，其中，第一晶体管的第一极在基底上的正投影与第二连接线在基底上的正投影至少部分交叠；第一晶体管的第二极在基底上的正投影与第一连接线在基底上的正投影 至少部分交叠。
- 根据权利要求12或13所述的显示基板，其中，第一电容的第二极板包括：相互连接的第一电容主体部和第一电容连接部，第一电容连接部位于第一电容主体部靠近第二电容的第二极板的一侧；第一电容主体部在基底上的正投影与第一电容的第一极板在基底上的正投影至少部分交叠，第一电容连接部在基底上的正投影与第一电容的第一极板在基底上的正投影不存在交叠区域；第三电容的第二极板包括：相互连接的第三电容主体部和第三电容连接部，第三电容连接部位于第三电容主体部靠近第一电容的第二极板的一侧；第三电容主体部在基底上的正投影与第三电容的第一极板在基底上的正投影至少部分交叠，第三电容连接部在基底上的正投影与第三电容的第一极板在基底上的正投影不存在交叠区域。
- 根据权利要求12或13所述的显示基板，其中，初始信号线位于第一电容远离第二电容的一侧，第一时钟信号线位于初始信号线靠近第一电容的一侧，第二时钟信号线位于第一时钟信号线靠近第一电容的一侧，第一电源线位于第二时钟信号线靠近第一电容的一侧，第二电源线位于第七晶体管远离第一电容的一侧。
- 根据权利要求17所述的显示基板，其中，所述第三导电层还包括：第三连接线；所述第三连接线在基底上的正投影与第一电容连接部和第三晶体管的控制极在基底上的正投影至少部分交叠，且与第三晶体管的控制极和第一电容连接部电连接。
- 根据权利要求17所述的显示基板，其中，第五晶体管的第一极在基底上的正投影与上一级移位寄存器的第三电容连接部在基底上的正投影部分交叠，且与上一级移位寄存器的第三电容连接部连接。
- 根据权利要求17所述的显示基板，其中，第三电容连接部在基底上的正投影与第十晶体管的第一极在基底上的正投影至少部分交叠；第三电容主体部在基底上的正投影与第八晶体管的第二极和第十晶体管的第二极在基底上的正投影至少部分交叠，且分别与第八晶体管的第二极和第十晶体管的第二极连接。
- 根据权利要求12所述的显示基板，其中，所述第一电源线在基底上的正投影与第五晶体管的控制极和第六晶体管的控制极在基底上的正投影至少部分交叠；所述第二电源线在基底上的正投影与第二电容的第二极板在基底上的正投影至少部分交叠。
- 一种显示装置，包括：如权利要求10至22任一项所述的显示基板。
- 一种移位寄存器的驱动方法，设置为驱动如权利要求1至9任一项所述的移位寄存器，所述方法包括：在信号输入端、时钟信号端和第二节点的控制下，第一控制子电路向第一节点和第三节点提供第三电源端或者时钟信号端的信号；在第三节点的控制下，上拉控制子电路向第一节点提供第二电源端的信号；在时钟信号端和第一电源端的控制下，第二控制子电路向第二节点和第四节点提供信号输入端的信号；在第一节点和第四节点的控制下，输出控制子电路向信号输出端提供第一电源端或第三电源端的信号。
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