CN116129792A - 像素电路及其驱动方法、显示基板和显示装置 - Google Patents

Abstract

一种像素电路及其驱动方法、显示基板和显示装置，其中，像素电路包括：驱动子电路、节点控制子电路和发光控制子电路；节点控制子电路包括：写入子电路，节点控制子电路，被配置为在第一扫描信号线和第二扫描信号线的信号的控制下，向第一节点提供第二节点的信号，向第三节点提供数据信号线的信号，向第四节点提供初始信号线的信号，并存储第一节点和第四节点的信号之间的电压差，写入子电路，分别与第一扫描信号线、第二扫描信号线、数据信号线和第三节点电连接，被配置为在第一扫描信号线和第二扫描信号线的信号的控制下，向第三节点提供数据信号线的信号。

Description

像素电路及其驱动方法、显示基板和显示装置

技术领域

本公开涉及但不限于显示技术领域，具体涉及一种像素电路及其驱动方法、显示基板和显示装置。

背景技术

有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。

发明内容

以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

第一方面，本公开提供了一种像素电路，被配置为驱动发光器件发光，所述像素电路包括：驱动子电路、节点控制子电路和发光控制子电路；所述节点控制子电路包括：写入子电路；

所述驱动子电路，分别与第一节点、第二节点和第三节点电连接，被配置为在第一节点和第二节点的信号的控制下，向第三节点提供驱动电流；

所述发光控制子电路，分别与第二节点、第三节点、第四节点、第一发光信号线、第二发光信号线和第一电源线电连接，被配置为在第一发光信号线和第二发光信号线的控制下，向第四节点提供第三节点的信号，向第二节点提供第一电源线的信号；

所述节点控制子电路，分别与第一扫描信号线、第二扫描信号线、数据信号线、初始信号线、第一节点、第二节点、第三节点和第四节点电连接，被配置为在第一扫描信号线和第二扫描信号线的信号的控制下，向第一节点提供第二节点的信号，向第三节点提供数据信号线的信号，向第四节点提供初始信号线的信号，并存储第一节点和第四节点的信号之间的电压差；

所述写入子电路，分别与第一扫描信号线、第二扫描信号线、数据信号线和第三节点电连接，被配置为在第一扫描信号线和第二扫描信号线的信号的控制下，向第三节点提供数据信号线的信号；

所述发光器件，分别与第四节点和第二电源线电连接。

在示例性实施方式中，所述节点控制子电路还包括：复位子电路、补偿子电路以及存储子电路；

所述补偿子电路，分别与第一扫描信号线、第一节点和第二节点电连接，被配置为在第一扫描信号线的控制下，向第一节点提供第二节点的信号；

所述复位子电路，分别与第一扫描信号线和第二扫描信号线的其中一条信号线、初始信号线和第四节点电连接，被配置为在第一扫描信号线和第二扫描信号线的其中一条信号线的信号的控制下，向第四节点提供初始信号线的信号；

所述存储子电路，分别与第一节点和第四节点电连接，被配置为存储第一节点和第四节点的信号之间的电压差。

在示例性实施方式中，所述写入子电路包括：第三晶体管和第四晶体管；

第三晶体管的控制极与第一扫描信号线和第二扫描信号线中的其中一条信号线电连接，第三晶体管的第一极与第三节点电连接，第三晶体管的第二极与第四晶体管的第一极电连接；

第四晶体管的控制极与第一扫描信号线和第二扫描信号线中的另一条信号线电连接，第四晶体管的第二极与数据信号线电连接。

在示例性实施方式中，所述补偿子电路包括：第一晶体管，所述存储子电路包括：电容，电容包括：第一极板和第二极板，所述复位子电路包括：第七晶体管；

第一晶体管的控制极与第一扫描信号线电连接，第一晶体管的第一极与第一节点电连接，第一晶体管的第二极与第二节点电连接；

第七晶体管的控制极与第一扫描信号线和第二扫描信号线中的其中一条信号线电连接，第七晶体管的第一极与初始信号线电连接，第七晶体管的第二极与第四节点电连接；

电容的第一极板与第一节点电连接，电容的第二极板与第四节点电连接。

在示例性实施方式中，所述驱动子电路包括：第二晶体管，所述发光控制子电路包括：第五晶体管和第六晶体管；

第二晶体管的控制极与第一节点电连接，第二晶体管的第一极与第二节点电连接，第二晶体管的第二极与第三节点电连接；

第五晶体管的控制极与第二发光信号线电连接，第五晶体管的第一极与第一电源线电连接，第五晶体管的第二极与第二节点电连接；

第六晶体管的控制极与第一发光信号线电连接，第六晶体管的第一极与第三节点电连接，第六晶体管的第二极与第四节点电连接。

在示例性实施方式中，第一扫描信号线的信号为有效电平信号的持续时间包括：依次发生且连续的第一时间段和第二时间段，第二扫描信号线的信号为有效电平信号的持续时间包括：依次发生且连续的第三时间段和第四时间段，第一时间段和第二时间段的时间之和等于第三时间段和第四时间段的时间之和，且第二时间段和第三时间段至少部分重叠；

第一扫描信号线的信号为有效电平信号时，第一发光信号线的信号为无效电平信号，第二扫描信号线的信号为有效电平信号时，第二发光信号线的信号为无效电平信号；

第一扫描信号线的信号为有效电平信号的持续时间等于第二扫描信号线的信号为有效电平信号的持续时间，第一发光信号线的信号为无效电平信号的持续时间等于第二发光信号线的信号为无效电平信号的持续时间，第一发光信号线的信号为无效电平信号的持续时间大于或者等于第一扫描信号线的信号为有效电平信号的持续时间。

在示例性实施方式中，所述第一晶体管至所述第七晶体管为N型晶体管。

第二方面，本公开还提供了一种显示基板，包括：多个阵列排布的上述的像素电路、多条第一扫描信号线、多条第二扫描信号线、多条第一发光信号线、多条第二发光信号线、多条初始信号线、多条第一电源线、多条数据信号线、第一栅极驱动电路和第二栅极驱动电路，所述第一发光信号线和所述第二发光信号线沿第一方向延伸，所述初始信号线、所述第一电源线和所述数据信号线沿第二方向延伸，所述第一方向与所述第二方向相交；

所述第一栅极驱动电路分别与多条第一扫描信号线和多条第二扫描信号线电连接；所述第二栅极驱动电路分别与多条第一发光信号线和多条第二发光信号线电连接。

在示例性实施方式中，第i行像素电路电连接的第二扫描信号线与第i+1行像素电路电连接的第一扫描信号线电连接，1≤i≤M-1，M为像素电路的总行数。

在示例性实施方式中，所述显示基板包括：基底以及设置在基底上的电路结构层和发光结构层，所述电路结构层包括：多个像素电路，所述发光结构层包括：多个发光器件，所述像素电路包括：多个晶体管和至少一个电容；

所述电路结构层包括：依次叠设在基底上的半导体层、第一导电层、第二导电层和第三导电层；

所述半导体层至少包括：多个晶体管的有源层；

所述第一导电层至少包括：电容的第一极板、多个晶体管的控制极、第一发光信号线、第二发光信号线、第一扫描信号线和第二扫描信号线；

所述第二导电层至少包括：初始信号线和电容的第二极板；

所述第三导电层至少包括：第一电源线、数据信号线和信号连接线，所述信号连接线分别与位于同一列的相邻像素电路中的其中一个像素电路电连接的第一扫描信号线和另一个像素电路电连接的第二扫描信号线电连接。

在示例性实施方式中，所述像素电路包括：第一晶体管至第七晶体管，且第七晶体管与第二扫描信号线电连接；

所述第一扫描信号线沿第二方向延伸，所述第二扫描信号线沿第一方向延伸，所述第二扫描信号线位于所述第一扫描信号线远离第二发光信号线的一侧，所述第二扫描信号线和第四晶体管的控制极间隔设置；

第j列像素电路电连接的初始信号线在基底上的正投影位于第j列像素电路电连接的数据信号线和第j+1列像素电路电连接的第一电源线在基底上的正投影之间，1≤j≤N，N为像素电路的总列数。

在示例性实施方式中，所述信号连接线的至少部分沿第二方向延伸，信号连接线分别与第i行第j列像素电路的第四晶体管的控制极、第i行第j列像素电路电连接的第二扫描信号线和第i+1行第j列像素电路电连接的第一扫描信号线电连接，1≤i≤M-1。

在示例性实施方式中，所述像素电路包括：第一晶体管至第七晶体管，且第七晶体管与第一扫描信号线电连接，

所述第一扫描信号线和所述第二扫描信号线沿第一方向延伸，所述第二扫描信号线位于所述第一扫描信号线靠近第二发光信号线的一侧，所述第二扫描信号线和第四晶体管的控制极为一体成型结构；

第j列像素电路电连接的初始信号线在基底上的正投影位于第j列像素电路电连接的数据信号线和第j+1列像素电路电连接的第一电源线在基底上的正投影之间，1≤j≤N，N为像素电路的总列数。

在示例性实施方式中，所述第一导电层还包括：第一电极连接块，所述第三导电层还包括：第二电极连接块；

所述第一电极连接块沿第二方向延伸，且与信号连接线电连接；

所述第二电极连接块的至少部分沿第二方向延伸，第二电极连接块分别与第一电极连接块和第一扫描信号线电连接。

在示例性实施方式中，所述信号连接线的至少部分沿第二方向延伸，信号连接线分别与第i行第j列像素电路的第四晶体管的控制极和第i+1行第j列像素电路的第一电极连接块电连接。

第三方面，本公开还提供了一种显示装置，包括上述显示基板。

第四方面，本公开还提供了一种像素电路的驱动方法，被配置为驱动上述像素电路，所述方法包括：

在第一扫描信号线和第二扫描信号线的信号的控制下，节点控制子电路向第一节点提供第二节点的信号，向第三节点提供数据信号线的信号，向第四节点提供初始信号线的信号，并存储第一节点和第四节点的信号之间的电压差；

在第一节点和第二节点的信号的控制下，驱动子电路向第三节点提供驱动电流；

在第一发光信号线和第二发光信号线的控制下，发光控制子电路向第四节点提供第三节点的信号，向第二节点提供第一电源线的信号。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。

图1为本公开实施例提供的像素电路的结构示意图；

图2为一种示例性实施例提供的节点控制子电路的结构示意图；

图3为一种示例性实施例提供的节点控制子电路的等效电路图一；

图4为一种示例性实施例提供的节点控制子电路的等效电路图二；

图5为一种示例性实施例提供的驱动子电路和发光控制子电路的等效电路图；

图6为一种示例性实施例提供的像素电路的等效电路图一；

图7为一种示例性实施例提供的像素电路的等效电路图二；

图8为一种像素电路的工作时序图一；

图9为一种像素电路的工作时序图二；

图10为本公开实施例提供的显示基板的结构示意图一；

图11为本公开实施例提供的显示基板的结构示意图二；

图12为图10和图11提供的显示基板形成半导体层图案后的示意图；

图13为图10提供的显示基板的第一导电层图案的示意图；

图14为图10提供的显示基板形成第一导电层图案后的示意图；

图15为图11提供的显示基板的第一导电层图案的示意图；

图16为图11提供的显示基板形成第一导电层图案后的示意图；

图17为图10和图11提供的显示基板的第二导电层图案的示意图；

图18为图10提供的显示基板形成第二导电层图案后的示意图；

图19为图11提供的显示基板形成第二导电层图案后的示意图；

图20为图10提供的显示基板形成第三绝缘层后的示意图；

图21为图11提供的显示基板形成第三绝缘层后的示意图；

图22为图10提供的显示基板的第三导电层图案的示意图；

图23为图10提供的显示基板形成第三导电层图案后的示意图；

图24为图11提供的显示基板的第三导电层图案的示意图；

图25为图11提供的显示基板形成第三导电层图案后的示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计

本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个线子的元件。晶体管在漏电极(漏电极线子、漏区域或漏电极)与源电极(源电极线子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。

在本说明书中，所采用的“同层设置”是指两种(或两种以上)结构通过同一次图案化工艺得以图案化而形成的结构，它们的材料可以相同或不同。例如，形成同层设置的多种结构的前驱体的材料是相同的，最终形成的材料可以相同或不同。

本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。

本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。

图1为本公开实施例提供的像素电路的结构示意图，图2为一种示例性实施例提供的节点控制子电路的结构示意图。如图1和图2所示，本公开实施例提供了一种像素电路，被配置为驱动发光器件发光，像素电路可以包括：驱动子电路、节点控制子电路和发光控制子电路。节点控制子电路可以包括：写入子电路。

如图1所示，驱动子电路，分别与第一节点N1、第二节点N2和第三节点N3电连接，被配置为在第一节点N1和第二节点N2的信号的控制下，向第三节点N3提供驱动电流；发光控制子电路，分别与第二节点N2、第三节点N3、第四节点N4、第一发光信号线EM1、第二发光信号线EM2和第一电源线VDD电连接，被配置为在第一发光信号线EM1和第二发光信号线EM2的控制下，向第四节点N4提供第三节点N3的信号，向第二节点N2提供第一电源线VDD的信号；节点控制子电路，分别与第一扫描信号线Gate1、第二扫描信号线Gate2、数据信号线Data、初始信号线INIT、第一节点N1、第二节点N2、第三节点N3和第四节点N4电连接，被配置为在第一扫描信号线Gate1和第二扫描信号线Gate2的信号的控制下，向第一节点N1提供第二节点N2的信号，向第三节点N3提供数据信号线Data的信号，向第四节点N4提供初始信号线INIT的信号，并存储第一节点N1和第四节点N4的信号之间的电压差；发光器件，分别与第四节点N4和第二电源线VSS电连接。

如图2所示，写入子电路，分别与第一扫描信号线Gate1、第二扫描信号线Gate2、数据信号线Data和第三节点N3电连接，被配置为在第一扫描信号线Gate1和第二扫描信号线Gate2的信号的控制下，向第三节点N3提供数据信号线Data的信号。

在示例性实施方式中，第一电源线VDD可以持续提供高压电源信号，第二电源线VSS可以持续提供低压电源信号。

在示例性实施方式中，发光器件可以是有机电致发光二极管(OLED)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。示例性地，有机发光二极管的阳极与第四节点N4电连接，有机发光二极管的阴极与第二电源线VSS电连接。

在示例性实施方式中，有机发光层可以包括叠设的空穴注入层(Hole InjectionLayer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(EMectronBlock Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole BlockLayer，简称HBL)、电子传输层(EMectron Transport Layer，简称ETL)和电子注入层(EMectron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。

本公开实施例提供的像素电路被配置为驱动发光器件发光，像素电路包括：驱动子电路、节点控制子电路和发光控制子电路；节点控制子电路包括：写入子电路，驱动子电路，分别与第一节点、第二节点和第三节点电连接，被配置为在第一节点和第二节点的信号的控制下，向第三节点提供驱动电流；发光控制子电路，分别与第二节点、第三节点、第四节点、第一发光信号线、第二发光信号线和第一电源线电连接，被配置为在第一发光信号线和第二发光信号线的控制下，向第四节点提供第三节点的信号，向第二节点提供第一电源线的信号；节点控制子电路，分别与第一扫描信号线、第二扫描信号线、数据信号线、初始信号线、第一节点、第二节点、第三节点和第四节点电连接，被配置为在第一扫描信号线和第二扫描信号线的信号的控制下，向第一节点提供第二节点的信号，向第三节点提供数据信号线的信号，向第四节点提供初始信号线的信号，并存储第一节点和第四节点的信号之间的电压差；写入子电路，分别与第一扫描信号线、第二扫描信号线、数据信号线和第三节点电连接，被配置为在第一扫描信号线和第二扫描信号线的信号的控制下，向第三节点提供数据信号线的信号，发光器件，分别与第四节点和第二电源线电连接。本公开通过驱动子电路、节点控制子电路和发光控制子电路与第一扫描信号线、第二扫描信号线、第一发光信号线和第二发光信号线电连接，可以减少像素电路所连接的周边驱动电路的数量，进而减少周边驱动电路占用的面积，简化周边驱动电路的结构，并降低驱动风险。

在示例性实施方式中，如图2所示，节点控制子电路还可以包括：复位子电路、补偿子电路以及存储子电路。

如图2所示，补偿子电路，分别与第一扫描信号线Gate1、第一节点N1和第二节点N2电连接，被配置为在第一扫描信号线Gate1的控制下，向第一节点N1提供第二节点N2的信号；复位子电路，分别与第一扫描信号线Gate1和第二扫描信号线Gate2的其中一条信号线、初始信号线INIT和第四节点N4电连接，被配置为在第一扫描信号线Gate1和第二扫描信号线Gate2的其中一条信号线的信号的控制下，向第四节点N4提供初始信号线INIT的信号；存储子电路，分别与第一节点N1和第四节点N4电连接，被配置为存储第一节点N1和第四节点N4的信号之间的电压差。

在示例性实施方式中，初始信号线INIT的信号的电压值小于第二电源线VSS的信号的电压值。示例性地，初始信号线INIT的信号的电压值可以略小于第二电源线VSS的信号的电压值，初始信号线INIT的信号的电压值小于第二电源线VSS的信号的电压值可以保证在对发光器件的阳极进行复位时，发光器件不发光，可以提升显示效果。

在示例性实施方式中，复位子电路可以与第一扫描信号线Gate1电连接，或可以与第二扫描信号线Gate2电连接，本公开对此不做任何限定。

在示例性实施方式中，图3为一种示例性实施例提供的节点控制子电路的等效电路图一，图4为一种示例性实施例提供的节点控制子电路的等效电路图二。如图3和图4所示，补偿子电路可以包括：第一晶体管T1，存储子电路可以包括：电容C，电容C包括：第一极板C1和第二极板C2，复位子电路可以包括：第七晶体管T7。其中，第一晶体管T1的控制极与第一扫描信号线Gate1电连接，第一晶体管T1的第一极与第一节点N1电连接，第一晶体管T1的第二极与第二节点N2电连接；第七晶体管T7的控制极与第一扫描信号线Gate1和第二扫描信号线Gate2中的其中一条信号线电连接，第七晶体管T7的第一极与初始信号线INIT电连接，第七晶体管T7的第二极与第四节点N4电连接；电容C的第一极板C1与第一节点N1电连接，电容C的第二极板C2与第四节点N4电连接。

在示例性实施方式中，第一晶体管T1可以称为补偿晶体管。第一扫描信号线Gate1的信号为有效电平信号时，第二节点N2的信号写入至第一节点N1中，对第一节点N1的信号进行补偿。

在示例性实施方式中，第七晶体管T7的控制极可以与第一扫描信号线Gate1电连接，或可以与第二扫描信号线Gate2电连接，本公开对此不做任何限定。

在示例性实施方式中，第七晶体管T7可以称为复位晶体管。第七晶体管T7电连接的扫描信号线的信号为有效电平信号时，初始信号线INIT的信号写入至第四节点N4中。

在示例性实施方式中，如图3和图4所示，写入子电路可以包括：第三晶体管T3和第四晶体管T4。其中，第三晶体管T3的控制极与第一扫描信号线Gate1和第二扫描信号线Gate2中的其中一条信号线电连接，第三晶体管T3的第一极与第三节点N3电连接，第三晶体管T3的第二极与第四晶体管T4的第一极电连接；第四晶体管T4的控制极与第一扫描信号线Gate1和第二扫描信号线Gate2中的另一条信号线电连接，第四晶体管T4的第二极与数据信号线Data电连接。示例性地，第三晶体管T3的控制极可以与第一扫描信号线Gate1电连接，第四晶体管T4的控制极可以与第二扫描信号线Gate2电连接，或者第三晶体管T3的控制极可以与第二扫描信号线Gate2电连接，第四晶体管T4的控制极可以与第一扫描信号线Gate1电连接，本公开对此不做任何限定，图3是以第三晶体管T3的控制极与第一扫描信号线Gate1电连接，第四晶体管T4的控制极与第二扫描信号线Gate2电连接为例进行说明的，图4是以第三晶体管T3的控制极与第二扫描信号线Gate2电连接，第四晶体管T4的控制极与第一扫描信号线Gate1电连接为例进行说明的。

在示例性实施方式中，第三晶体管T3和第四晶体管T4可以称为写入晶体管。第一扫描信号线Gate1和第二扫描信号线Gate2的信号同时为有效电平信号时，数据信号线Data的信号写入至第三节点N3中。

图3和图4中示出了节点控制子电路的一个示例性结构。本领域技术人员容易理解是，节点控制子电路的实现方式不限于此。

在示例性实施方式中，图5为一种示例性实施例提供的驱动子电路和发光控制子电路的等效电路图。如图5所示，驱动子电路可以包括：第二晶体管T2，发光控制子电路可以包括：第五晶体管T5和第六晶体管T6。其中，第二晶体管T2的控制极与第一节点N1电连接，第二晶体管T2的第一极与第二节点N2电连接，第二晶体管T2的第二极与第三节点N3电连接；第五晶体管T5的控制极与第二发光信号线EM2电连接，第五晶体管T5的第一极与第一电源线VDD电连接，第五晶体管T5的第二极与第二节点N2电连接；第六晶体管T6的控制极与第一发光信号线EM1电连接，第六晶体管T6的第一极与第三节点N3电连接，第六晶体管T6的第二极与第四节点N4电连接。

在示例性实施方式中，第二晶体管T2可以称为驱动晶体管。第二晶体管T2根据其控制极与第一极之间的电位差来确定在第一电源线VDD与第二电源线VSS之间流经的驱动电流。

在示例性实施方式中，第五晶体管T5和第六晶体管T6可以称为发光晶体管。当第一发光信号线EM1和第二发光信号线EM2的信号为有效电平信号时，第五晶体管T5和第六晶体管T6通过在第一电源线VDD与第二电源线VSS之间形成驱动电流路径而使发光器件发光。

图5中示出了驱动子电路和发光控制子电路的一个示例性结构。本领域技术人员容易理解是，驱动子电路和发光控制子电路的实现方式不限于此。

在示例性实施方式中，图6为一种示例性实施例提供的像素电路的等效电路图一，图7为一种示例性实施例提供的像素电路的等效电路图二。如图6和图7所示，节点控制子电路可以包括：第一晶体管T1、第三晶体管T3、第四晶体管T4、第七晶体管T7和电容C，电容C包括：第一极板C1和第二极板C2，驱动子电路可以包括：第二晶体管T2，发光控制子电路可以包括：第五晶体管T5和第六晶体管T6。其中，第一晶体管T1的控制极与第一扫描信号线Gate1电连接，第一晶体管T1的第一极与第一节点N1电连接，第一晶体管T1的第二极与第二节点N2电连接；第二晶体管T2的控制极与第一节点N1电连接，第二晶体管T2的第一极与第二节点N2电连接，第二晶体管T2的第二极与第三节点N3电连接；第三晶体管T3的控制极与第一扫描信号线Gate1和第二扫描信号线Gate2中的其中一条信号线电连接，第三晶体管T3的第一极与第三节点N3电连接，第三晶体管T3的第二极与第四晶体管T4的第一极电连接；第四晶体管T4的控制极与第一扫描信号线Gate1和第二扫描信号线Gate2中的另一条信号线电连接，第四晶体管T4的第二极与数据信号线Data电连接；第五晶体管T5的控制极与第二发光信号线EM2电连接，第五晶体管T5的第一极与第一电源线VDD电连接，第五晶体管T5的第二极与第二节点N2电连接；第六晶体管T6的控制极与第一发光信号线EM1电连接，第六晶体管T6的第一极与第三节点N3电连接，第六晶体管T6的第二极与第四节点N4电连接；第七晶体管T7的控制极与第一扫描信号线Gate1和第二扫描信号线Gate2中的其中一条信号线电连接，第七晶体管T7的第一极与初始信号线INIT电连接，第七晶体管T7的第二极与第四节点N4电连接；电容C的第一极板C1与第一节点N1电连接，电容C的第二极板C2与第四节点N4电连接。图6是以第三晶体管T3的控制极与第一扫描信号线Gate1电连接，第四晶体管T4的控制极与第二扫描信号线Gate2电连接为例进行说明的，图7是以第三晶体管T3的控制极与第二扫描信号线Gate2电连接，第四晶体管T4的控制极与第一扫描信号线Gate1电连接为例进行说明的。

在示例性实施方式中，第一扫描信号线Gate1的信号为有效电平信号的持续时间包括：依次发生且连续的第一时间段和第二时间段，第二扫描信号线Gate2的信号为有效电平信号的持续时间包括：依次发生且连续的第三时间段和第四时间段，第一时间段和第二时间段的时间之和等于第三时间段和第四时间段的时间之和，且第二时间段和第三时间段至少部分重叠。

在示例性实施方式中，像素电路所在的显示基板所显示的画面包括多个显示帧。

在示例性实施方式中，信号线的信号为有效电平信号的持续时间指的是在一个显示帧内的持续时间。信号线指的是第一扫描信号线Gate1、第二扫描信号线Gate2、第一发光信号线EM1和第二发光信号线EM2中的至少一条。

在示例性实施方式中，第一扫描信号线Gate1的信号为有效电平信号的持续时间中的第一时间段和第二时间段与第二扫描信号线Gate2的信号为有效电平信号的持续时间中的第三时间段和第四时间段是在一个显示帧内的时间段。

在示例性实施方式中，第一扫描信号线Gate1的信号为有效电平信号时，第一发光信号线EM1的信号为无效电平信号，第二扫描信号线Gate2的信号为有效电平信号时，第二发光信号线EM2的信号为无效电平信号；

在示例性实施方式中，第一扫描信号线Gate1的信号为有效电平信号的持续时间等于第二扫描信号线Gate2的信号为有效电平信号的持续时间，第一发光信号线EM1的信号为无效电平信号的持续时间等于第二发光信号线EM2的信号为无效电平信号的持续时间，第一发光信号线EM1的信号为无效电平信号的持续时间大于或者等于第一扫描信号线Gate1的信号为有效电平信号的持续时间。

按照晶体管的特性区分可以将晶体管分为N型晶体管和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其它合适的电压)，关闭电压为高电平电压(例如，5V、10V或其它合适的电压)。当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其它合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其它合适的电压)。

在示例性实施方式中，第一晶体管T1到第七晶体管T7可以是是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。

在示例性实施方式中，第一晶体管T1到第七晶体管T7可以采用氧化物薄膜晶体管，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，可以提高显示品质。

图8为一种像素电路的工作时序图一，图9为一种像素电路的工作时序图二。图8是以第一发光信号线EM1的信号为无效电平信号的持续时间等于第一扫描信号线Gate1的信号为有效电平信号的持续时间为例进行说明的，图9是以第一发光信号线EM1的信号为无效电平信号的持续时间大于第一扫描信号线Gate1的信号为有效电平信号的持续时间为例进行说明的。图8和图9的区别在于第二阶段和第三阶段之间的时间间隔不同。

下面通过图6和图7示例的像素电路的工作过程说明本公开示例性实施例，图6和图7中的像素电路包括7个晶体管(第一晶体管T1到第七晶体管T7)和电容C，7个晶体管均为N型晶体管。

在示例性实施方式中，当图6中的第七晶体管的控制极与第一扫描信号线电连接时，如图8和图9所示，图6提供的像素电路的工作过程可以包括：

第一阶段S1，称为初始化阶段，第二发光信号线EM2和第一扫描信号线Gate1的信号为高电平信号，第一发光信号线EM1和第二扫描信号线Gate2的信号为低电平信号。第二发光信号线EM2的信号为高电平信号，第五晶体管T5导通，第一扫描信号线Gate1的信号为高电平信号，第一晶体管T1导通，第一电源线VDD的高压电源信号通过导通的第五晶体管T5、第二节点N2和导通的第一晶体管T1写入至第一节点N1，对电容C进行充电，第七晶体管T7导通，初始信号线INIT的初始信号通过导通的第七晶体管T7写入至第四节点N4，对第四节点N4进行初始化(复位)，清空其内部的预存电压，完成初始化，第一发光信号线EM1和第二扫描信号线Gate2的信号为低电平信号，第四晶体管T4和第六晶体管T6截止，虽然，第三晶体管T3导通，但是第四晶体管T4截止，数据信号线Data的信号无法写入至第三节点N3。此阶段，第一节点N1的信号的电压值V1＝Vdd,Vdd为高压电源信号的电压值，第四节点N4的信号的电压值V4＝Vinit,Vinit为初始信号的电压值，由于初始信号线INIT的信号的电压值小于第二电源线VSS的信号的电压值，发光器件L不发光。

第二阶段S2，称为数据写入和阈值补偿阶段，第一扫描信号线Gate1和第二扫描信号线Gate2的信号为高电平信号，第一发光信号线EM1和第二发光信号线EM2的信号为低电平信号，数据信号线Data输出数据信号。第一扫描信号线Gate1的信号为高电平信号，第一晶体管T1、第三晶体管T3、第四晶体管T4和第七晶体管T7持续导通，初始信号线INIT的初始信号通过导通的第七晶体管T7写入至第四节点N4，数据信号线Data的信号通过导通的第四晶体管T4、第三晶体管T3、第三节点N3、导通的第二晶体管T2、第二节点N2和导通的第一晶体管T1对第一节点N1进行充电，直至第一节点N1的信号的电压值跳变为Vdata+Vth，Vdata为数据信号的电压值。第一发光信号线EM1和第二发光信号线EM2的信号为低电平信号，第五晶体管T5和第六晶体管T6截止。此阶段，第一节点N1的信号的电压值V1＝Vdata+Vth，第四节点N4的信号的电压值V4＝Vinit，由于初始信号线INIT的信号的电压值略小于第二电源线VSS的信号的电压值，发光器件L不发光。

第三阶段S3、称为发光阶段，第一发光信号线EM1和第二发光信号线EM2的信号为高电平信号，第一扫描信号线Gate1和第二扫描信号线Gate2的信号为低电平信号。第一发光信号线EM1和第二发光信号线EM2的信号为高电平信号，第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的高压电源信号通过导通的第五晶体管T5、第二节点N2、导通的第二晶体管T2、第三节点N3、导通的第六晶体管T6和第四节点N4向发光器件L的第一极提供驱动电压，驱动发光器件L发光。第一扫描信号线Gate1和第二扫描信号线Gate2的信号为低电平信号，第一晶体管T1、第三晶体管T3、第四晶体管T4和第七晶体管T7截止。此阶段，发光器件L发光，此阶段，第三节点N3的信号的电压值V3＝V_OLED，V_OLED为发光器件L的阳极电压，第一节点N1的信号的电压值在电容C的作用下发生跳变，此阶段，第一节点N1的信号的电压值V1满足：V1＝Vdata+Vth+V_OLED–Vinit，第二晶体管T2的控制极和第一极之间的电压Vgs差满足

Vgs＝Vdata+Vth+(Voled-Vint)-Voled＝Vdata+Vth-Vint。

在像素电路驱动过程中，流过第二晶体管T2(驱动晶体管)的驱动电流由控制极和第一极之间的电压差决定。因而第二晶体管T2的驱动电流I为：

I＝K*(Vgs-Vth)²＝K*[Vdata–Vinit]²

其中，I为流过第二晶体管T2的驱动电流，也就是驱动发光器件L的驱动电流，K为常数。

由上述电流公式的推导结果可以看出，在发光阶段，第二晶体管T2的驱动电流已经不受第二晶体管T2的阈值电压的影响，从而消除了第三晶体管T3的阈值电压对驱动电流的影响，可以保证显示产品的显示亮度均匀，提升了整个显示产品的显示效果。

当图6中的第七晶体管的控制极与第二扫描信号线Gate2电连接时，图6提供的像素电路的工作过程与上述工作过程不同之处在于，第七晶体管T7在第一阶段截止，在第二阶段导通，对第四节点N4进行初始化(复位)。

当图7中的第七晶体管的控制极与第一扫描信号线Gate1电连接时，图7提供的像素电路的工作过程与上述工作过程不同之处在于，第四晶体管T4在第一阶段导通，第三晶体管T3在第一阶段截止。

当图7中的第七晶体管的控制极与第二扫描信号线Gate2电连接时，图7提供的像素电路的工作过程与上述工作过程不同之处在于，第四晶体管T4在第一阶段导通，第三晶体管T3和第七晶体管T7在第一阶段截止。

本公开实施例还提供一种显示基板，图10为本公开实施例提供的显示基板的结构示意图一，图11为本公开实施例提供的显示基板的结构示意图二。如图10和图11所示，显示基板可以包括：基底以及依次设置在基底上的电路结构层和发光结构层，电路结构层包括多个阵列排布的像素电路、多条第一发光信号线EM1、多条第二发光信号线EM2、多条第一扫描信号线Gate1、多条第二扫描信号线Gate2、多条初始信号线INIT、多条第一电源线VDD和多条数据信号线Data、第一栅极驱动电路和第二栅极驱动电路。发光结构层包括：多个发光器件。图10是以显示基板包括像素电路中的第七晶体管与第二扫描信号线电连接为例进行说明的，图11是以显示基板包括像素电路中的第七晶体管与第一扫描信号线电连接为例进行说明的。

在示例性实施方式中，如图10和图11所示，第一发光信号线EM1和第二发光信号线EM2沿第一方向X延伸，初始信号线INIT、第一电源线VDD和数据信号线Data沿第二方向延伸，第一方向X与第二方向Y相交。

在示例性实施方式中，第一栅极驱动电路分别与多条第一扫描信号线和多条第二扫描信号线电连接；所述第二栅极驱动电路分别与多条第一发光信号线和多条第二发光信号线电连接。

在示例性实施方式中，第二栅极电路中设置有脉冲宽度调制单元，脉冲宽度调制单元被配置为调节第一发光信号线和第二发光信号线的信号的脉冲持续时间。第一发光信号线和第二发光信号线的信号的脉冲是可调的，可以实现显示基板的适用范围。

像素电路为前述任一个实施例提供的像素电路，实现原理和实现效果类似，在此不再赘述。

在示例性实施方式中，显示基板还可以包括设置在发光结构层远离基底一侧的封装结构层。显示基板可以包括其它膜层，如触控结构层等，本公开在此不做限定。

在示例性实施方式中，在平行于显示基板的平面上，显示基板可以包括：多个子像素，至少一个子像素可以包括：像素电路和发光器件，像素电路被配置为向所连接的发光器件输出相应的电流，使该发光器件发出相应亮度的光。

在示例性实施方式中，多个子像素可以包括多个像素行和多个像素列。沿着水平方向依次排布的多个子像素可以称为像素行，沿着竖直方向依次排布的多个子像素可以称为像素列，多个像素行和多个像素列构成阵列排布的像素阵列。

在示例性实施方式中，多个子像素构成一个像素单元，像素单元可以包括第一子像素、第二子像素和第三子像素，或者第一子像素、第二子像素、第三子像素和第四子像素。

在示例性实施方式中，当像素单元包括第一子像素、第二子像素和第三子像素时，第一子像素可以是出射红色光线的红色子像素(R)，第二子像素可以是出射蓝色光线的蓝色子像素(B)，第三子像素P3可以是出射绿色光线的绿色子像素(G)，三个子像素的形状可以是三角形、矩形状、菱形、五边形或六边形等，本公开在此不做限定。在像素行方向上，第一子像素、第二子像素和第三子像素可以按照对齐方式依次设置，在像素列方向上，第一子像素、第二子像素和第三子像素可以按照错位方式依次设置，形成子像素的品字布局。例如，奇数行中的第一子像素可以位于偶数行中相邻的第二子像素和第三子像素之间，或者，偶数行中的第一子像素可以位于奇数行中相邻的第二子像素和第三子像素之间。又如，奇数行中的第二子像素可以位于偶数行中相邻的第一子像素和第三子像素之间，或者，偶数行中的第二子像素可以位于奇数行中相邻的第一子像素和第三子像素之间。再如，奇数行中的第三子像素可以位于偶数行中相邻的第一子像素和第二子像素之间，或者，偶数行中的第三子像素可以位于奇数行中相邻的第一子像素和第二子像素之间。

在示例性实施方式中，像素单元包括第一子像素、第二子像素、第三子像素和第四子像素时，第一子像素可以是出射红色光线的红色子像素(R)，第二子像素可以是出射蓝色光线的蓝色子像素(B)，第三子像素和第四子像素可以是出射绿色光线的绿色子像素(G)，三个子像素的形状可以是三角形、矩形状、菱形、五边形或六边形等，本公开在此不做限定。在示例性实施方式中，四个子像素可以采用水平并列、竖直并列或正方形等方式排列，本公开在此不做限定。四个子像素可以采用正方形(Square)方式排列，形成GGRB像素排布。在另一种示例性实施方式中，四个子像素可以采用钻石形(Diamond)方式排列，形成RGGB像素排布。

在示例性实施方式中，封装结构层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。

在示例性实施方式中，基底可以为刚性基底或柔性基底，其中，刚性基底可以为但不限于玻璃、导电箔片中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。

在示例性实施方式中，发光结构层包括：依次叠设在基底上的阳极导电层、像素定义层、有机结构层和阴极层；阳极导电层包括：阳极，有机结构层包括：有机发光层，阴极层包括：阴极。

在示例性实施方式中，如图10和图11所示，第i行像素电路电连接的第二扫描信号线Gate2与第i+1行像素电路电连接的第一扫描信号线Gate1电连接，1≤i≤M-1，M为像素电路的总行数。

在示例性实施方式中，如图10和图11所示，显示基板包括：基底以及设置在基底上的电路结构层和发光结构层，电路结构层包括：多个像素电路，发光结构层包括：多个发光器件，像素电路包括：多个晶体管和至少一个电容；

电路结构层包括：依次叠设在基底上的半导体层、第一导电层、第二导电层和第三导电层；

半导体层至少包括：多个晶体管的有源层；

第一导电层至少包括：电容的第一极板、多个晶体管的控制极、第一发光信号线EM1、第二发光信号线EM2、第一扫描信号线Gate1和第二扫描信号线Gate2；

第二导电层至少包括：初始信号线INIT和电容的第二极板；

第三导电层至少包括：第一电源线VDD、数据信号线Data和信号连接线VL，信号连接线VL分别与位于同一列的相邻像素电路中的其中一个像素电路电连接的第一扫描信号线和另一个像素电路电连接的第二扫描信号线电连接。

在示例性实施方式中，电路结构层还可以包括：多个绝缘层，多个绝缘层包括：设置在半导体层和第一导电层之间的第一绝缘层、设置在第一导电层和第二导电层之间的第二绝缘层、第二导电层和第三导电层之间的第三绝缘层以及依次设置在第三导电层远离基底一侧的第四绝缘层和平坦层。

在示例性实施方式中，如图10所示，像素电路包括：第一晶体管至第七晶体管，且第七晶体管与第二扫描信号线Gate2电连接；第一扫描信号线Gate1沿第二方向Y延伸，第二扫描信号线Gate2沿第一方向X延伸，第二扫描信号线Gate2位于第一扫描信号线Gate1远离第二发光信号线EM2的一侧，第二扫描信号线Gate2和第四晶体管的控制极间隔设置。

在示例性实施方式中，如图10所示，第j列像素电路电连接的初始信号线INIT在基底上的正投影位于第j列像素电路电连接的数据信号线Data和第j+1列像素电路电连接的第一电源线VDD在基底上的正投影之间，1≤j≤N，N为像素电路的总列数。

在示例性实施方式中，第二绝缘层和第三绝缘层开设有第六过孔、第八过孔和第九过孔，第六过孔暴露出第一扫描信号线，第八过孔暴露出第四晶体管的控制极，第九过孔暴露出第二扫描信号线，第六过孔位于第一扫描信号线的一端，沿第二方向延伸的虚拟直线穿过第八过孔和第九过孔。

在示例性实施方式中，如图10所示，信号连接线VL的至少部分沿第二方向Y延伸，信号连接线VL分别与第i行第j列像素电路的第四晶体管的控制极、第i行第j列像素电路电连接的第二扫描信号线Gate2和第i+1行第j列像素电路电连接的第一扫描信号线Gate1电连接，1≤i≤M-1。

在示例性实施方式中，如图11所示，像素电路包括：第一晶体管至第七晶体管，且第七晶体管与第一扫描信号线Gate1电连接，第一扫描信号线Gate1和第二扫描信号线Gate2沿第一方向X延伸，第二扫描信号线Gate2位于第一扫描信号线Gate1靠近第二发光信号线EM2的一侧，第二扫描信号线Gate2和第四晶体管的控制极为一体成型结构。

在示例性实施方式中，如图11所示，第j列像素电路电连接的初始信号线INIT在基底上的正投影位于第j列像素电路电连接的数据信号线Data和第j+1列像素电路电连接的第一电源线VDD在基底上的正投影之间，1≤j≤N，N为像素电路的总列数。

在示例性实施方式中，如图11所示，第一导电层还可以包括：第一电极连接块VE1，第三导电层还可以包括：第二电极连接块VE2。第一电极连接块VE1沿第二方向Y延伸，且与信号连接线VL电连接；第二电极连接块VE2的至少部分沿第二方向Y延伸，第二电极连接块VE2分别与第一电极连接块VE1和第一扫描信号线Gate1电连接。

在示例性实施方式中，第二绝缘层和第三绝缘层开设有第六过孔和第九过孔，第六过孔暴露出第一电极连接块，第九过孔暴露出第一扫描信号线，第六过孔的数量为两个，且分别位于第一电极连接块的两端；沿第二方向延伸的虚拟直线穿过第六过孔和第九过孔。

在示例性实施方式中，如图11所示，信号连接线VL的至少部分沿第二方向Y延伸，信号连接线VL分别与第i行第j列像素电路的第四晶体管的控制极和第i+1行第j列像素电路的第一电极连接块VE1电连接。

下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开在此不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施方式中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界交叠。

下面以两行两列像素电路说明图10和图11提供的显示基板的制备过程。一种示例性实施例提供的显示基板的制备过程可以包括：

(1)在基底上形成半导体层图案。在示例性实施方式中，形成半导体层图案可以包括：在基底上依次沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成半导体层图案，如图12所示，图12为图10和图11提供的显示基板形成半导体层图案后的示意图。

在示例性实施方式中，如图12所示，图10和图11提供的显示基板中的半导体层图案至少可以包括：第一晶体管的有源层T11至第七晶体管的有源层T71。第一晶体管的有源层T11至第七晶体管的有源层T71可以为相互连接的一体结构。

在示例性实施方式中，如图12所示，在第二方向Y上，第一晶体管的有源层T11和第五晶体管的有源层T51可以位于本子像素中第二晶体管的有源层T21的同一侧，第四晶体管的有源层T41、第六晶体管的有源层T61和第七晶体管T71可以位于本子像素中第二晶体管的有源层T21的同一侧，第一晶体管的有源层T11和第四晶体管的有源层T41可以位于本子像素的第二晶体管的有源层T21的不同侧。在第一方向Y上，第一晶体管的有源层T11、第三晶体管的有源层T31和第四晶体管的有源层T41可以位于本子像素中第三晶体管的有源层T31的同一侧。

在示例性实施方式中，如图12所示，第一晶体管的有源层T11和第七晶体管的有源层T71的形状可以呈“7”字形，第二晶体管的有源层T21的形状可以为折线状，第三晶体管的有源层T31的形状可以为水平翻转后的“L”字形，第四晶体管的有源层T41的形状可以为向左翻转后的““L”字形”，第五晶体管的有源层T51和第六晶体管的有源层T61的形状可以为沿第二方向Y延伸的线性状。

在示例性实施方式中，如图12所示，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施方式中，第一晶体管的有源层T11的第二区T11_2可以作为第二晶体管的有源层T21的第一区T21_1和第五晶体管的有源层T51的第二区T51_2，第三晶体管的有源层T31的第二区T31_2可以同时作为第四晶体管的有源层T41的第一区T41_1，第二晶体管的有源层T21的第二区T21_2可以同时作为第四晶体管的有源层T41的第二区T41_2和第六晶体管的有源层T61的第一区T61_1，第六晶体管的有源层T61的第二区T61_2可以作为第七晶体管的有源层T71的第二区T71_2，第一晶体管的有源层T11的第一区T11_1、第三晶体管的有源层T31的第一区T31_1、第五晶体管的有源层T51的第一区T51_1和第七晶体管的有源层T71的第一区T71_1可以单独设置。

(2)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第一绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层图案的第一绝缘层，以及位于第一绝缘层上的第一导电层图案，如图13至图16所示，其中，图13为图10提供的显示基板的第一导电层图案的示意图，图14为图10提供的显示基板形成第一导电层图案后的示意图，图15为图11提供的显示基板的第一导电层图案的示意图，图16为图11提供的显示基板形成第一导电层图案后的示意图。在示例性实施方式中，第一导电层可以称为第一栅金属层。

在示例性实施方式中，如图13至图16所示，图10和图11提供的显示基板的第一导电层图案至少可以包括：第一发光信号线EM1、第二发光信号线EM2、第一扫描信号线Gate1、第二扫描信号线Gate2、第一晶体管的控制极T12至第七晶体管的控制极T72以及电容的第一极板C1。

在示例性实施方式中，如图15和图16所示，图11提供的显示基板的第一导电层图案还可以包括：第一电极连接块VE1。

在示例性实施方式中，如图13至图16所示，电容的第一极板C1的形状可以为矩形状，电容的第一极板C1在基底上的正投影与第二晶体管T2的有源层在基底上的正投影至少部分交叠。在示例性实施方式中，电容的第一极板C1可以同时作为第二晶体管T2的控制极T22。

在示例性实施方式中，如图13至图16所示，第二发光信号线EM2沿第一方向X延伸，第二发光信号线EM2可以位于本子像素的电容的第一极板C1(也是第三晶体管的控制极T32)靠近上一行子像素电连接的第一发光信号线EM1的一侧。第二发光信号线EM2与第五晶体管T5的有源层相交叠的区域作为第五晶体管的控制极T52。

在示例性实施方式中，如图13至图16所示，第一发光信号线EM1沿第一方向X延伸，第一发光信号线EM1可以位于本子像素的电容的第一极板C1靠近下一行子像素电连接的第二发光信号线EM2的一侧。第一发光信号线EM1与第六晶体管的有源层相交叠的区域作为第六晶体管的控制极T62。

在示例性实施方式中，如图13和图14所示，当第七晶体管的控制极与第二扫描信号线Gate2电连接时，第二扫描信号线Gate2的形状可以为沿着第一方向X延伸的线性状，第二扫描信号线Gate2可以位于第一发光信号线EM1远离电容的第一极板C1的一侧。第二扫描信号线Gate2与第七晶体管的有源层相交叠的区域作为第七晶体管的控制极T72。

在示例性实施方式中，如图13和图14所示，当第七晶体管的控制极与第二扫描信号线Gate2电连接时，第一扫描信号线Gate1的形状可以为沿着第二方向Y延伸的线性状，第一扫描信号线Gate1可以位于本子像素的电容的第一极板靠近下一列子像素的电容的第一极板的一侧。

在示例性实施方式中，如图13和图14所示，当第七晶体管的控制极与第二扫描信号线Gate2电连接时，第一晶体管的控制极T12和第三晶体管的控制极T32的形状为沿第一方向X延伸的线形状，第一晶体管的控制极T12和第三晶体管的控制极T32位于第一扫描信号线Gate1远离电容的第一极板的一侧，且分别与第一扫描信号线Gate1电连接，第一晶体管的控制极T12、第三晶体管的控制极T32和第一扫描信号线Gate1形成的一体结构的形状可以为倒立的“F”字型。

在示例性实施方式中，如图13和图14所示，当第七晶体管的控制极与第二扫描信号线Gate2电连接时，第四晶体管的控制极T42单独设置，且形状可以为沿第一方向X延伸的线性状。

在示例性实施方式中，如图13和图14所示，第一发光信号线EM1、第二发光信号线EM2和第二扫描信号线Gate2可以为等宽度设计，或者可以为非等宽度设计，可以为直线，或者可以为折线，不仅可以便于像素结构的布局，而且可以降低信号线之间的寄生电容，本公开在此不做限定。

在示例性实施方式中，如图15和图16所示，当第七晶体管的控制极与第一扫描信号线Gate1电连接时，第一扫描信号线Gate1的形状可以为沿着第一方向X延伸的线性状，第一扫描信号线Gate1可以位于第一发光信号线EM1远离电容的第一极板C1的一侧。第一扫描信号线Gate1与第七晶体管的有源层相交叠的区域作为第七晶体管的控制极T72。

在示例性实施方式中，如图15和图16所示，当第七晶体管的控制极与第一扫描信号线Gate1电连接时，第二扫描信号线Gate2的形状可以为沿第一方向X延伸的线性状，第二扫描信号线Gate2位于第二发光信号线EM2和第一发光信号线EM1之间。第二扫描信号线Gate2与第四晶体管的控制极T42为一体成型结构。第二扫描信号线Gate2与第四晶体管的有源层相交叠的区域作为第四晶体管的控制极T42。

在示例性实施方式中，如图15和图16所示，当第七晶体管的控制极与第一扫描信号线Gate1电连接时，第一电极连接块VE1沿着第二方向Y延伸，第一晶体管的控制极T12和第三晶体管的控制极T32沿着第一方向X延伸，第一晶体管的控制极T12和第三晶体管的控制极T32位于第一电极连接块VE1远离电容的第一极板C1的一侧，且分别与第一电极连接块VE1电连接。第一晶体管的控制极T12、第三晶体管的控制极T32和第一电极连接块VE1形成的一体成型结构的形状可以为倒立的“F”字型。

在示例性实施方式中，如图15和图16所示，第一发光信号线EM1、第二发光信号线EM2和第一扫描信号线Gate1可以为等宽度设计，或者可以为非等宽度设计，可以为直线，或者可以为折线，不仅可以便于像素结构的布局，而且可以降低信号线之间的寄生电容，本公开在此不做限定。

在示例性实施方式中，形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成第一晶体管T1至第七晶体管T7的沟道区，未被第一导电层遮挡区域的半导体层被导体化，即第一晶体管的有源层至第七晶体管的有源层的第一区和第二区均被导体化，且导体化后的第一晶体管的有源层的第二区(也是第二晶体管的有源层的第一区和第五晶体管的有源层的第二区)可以同时作为第一晶体管的第二极T14、第二晶体管的第一极T23和第五晶体管的第二极T54，导体化后的第二晶体管的有源层的第二区(也是第四晶体管的有源层T41的第二区T41_2和第六晶体管的有源层T61的第一区T61_1)可以同时作为第二晶体管的第二极T24、第四晶体管的第二极T44和第六晶体管的第一极T63，导体化后的第三晶体管的有源层的第二区(也是第四晶体管的有源层的第一区)可以同时作为第三晶体管的第二极和第四晶体管的第一极。

(3)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，沉积第二绝缘层薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，在第二绝缘层上形成第二导电层图案。图17至图19所示，图17为图10和图11提供的显示基板的第二导电层图案的示意图，图18为图10提供的显示基板形成第二导电层图案后的示意图，图19为图11提供的显示基板形成第二导电层图案后的示意图。在示例性实施方式中，第二导电层可以称为第二栅金属层。

在示例性实施方式中，如图17至图19所示，图10和图11提供的显示基板中的第二导电层图案至少可以包括：初始信号线INIT和电容的第二极板C2。

在示例性实施方式中，如图17至图19所示，电容的形状可以为包括凹陷区域的矩形状。电容的第二极板在基底上的正投影与电容的第一极板在基底上的正投影至少部分交叠。电容的第二极板上的凹陷区域可以位于电容的第二极板C1的边缘，且暴露出覆盖电容的第一极板的第二绝缘层，且电容的第一极板在基底上的正投影包含凹陷区域在基底上的正投影。

在示例性实施方式中，如图17至图19所示，初始信号线INIT可以包括：沿第二方向Y延伸的初始信号主体部INIT1和沿第一方向X延伸的初始信号连接部INIT2，初始信号连接部INIT2位于初始信号主体部INIT1靠近电容的第二极板的一侧，且与初始信号主体部INIT1电连接。

在示例性实施方式中，如图17至图19所示，沿第一方向X延伸的虚拟信号线穿过初始信号连接部INIT2和第七晶体管的有源层的第一区。

(4)形成第三绝缘层图案。在示例性实施方式中，形成第三绝缘层图案可以包括：在形成前述图案的基底上，沉积第三绝缘薄膜，采用图案化工艺对第三绝缘薄膜进行图案化，形成覆盖第二导电层的第三绝缘层，第三绝缘层上设置有多个过孔，如图20和图21所示，图20为图10提供的显示基板形成第三绝缘层后的示意图，图21为图11提供的显示基板形成第三绝缘层后的示意图。

在示例性实施方式中，如图20和图21所示，图10和图11提供的显示基板中的第三绝缘层的多个过孔至少可以包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10和第十一过孔V11。图20和图21中的除第六过孔、第八过孔和第九过孔之外，其余的过孔暴露出的结构以及位置均相同。

在示例性实施方式中，如图20和图21所示，第一过孔V1在基底上的正投影位于第一晶体管的有源层的第一区在基底上的正投影的范围之内，第一过孔V1内的第一绝缘层和第二绝缘层被刻蚀掉，暴露出第一晶体管的有源层的第一区的表面，第一过孔V1被配置为使后续形成的第一晶体管T1的第一极通过该过孔与第一晶体管的有源层的第一区连接。

在示例性实施方式中，如图20和图21所示，第二过孔V2在基底上的正投影位于第三晶体管的有源层的第一区在基底上的正投影的范围之内，第二过孔V2内的第一绝缘层和第二绝缘层被刻蚀掉，暴露出第三晶体管的有源层的第一区的表面，第二过孔V2被配置为使后续形成的第三晶体管T3的第一极通过该过孔与第三晶体管的有源层的第一区连接。

在示例性实施方式中，如图20和图21所示，第三过孔V3在基底上的正投影位于第五晶体管的有源层的第一区在基底上的正投影的范围之内，第三过孔V3内的第一绝缘层和第二绝缘层被刻蚀掉，暴露出第五晶体管的有源层的第一区的表面，第三过孔V3被配置为使后续形成的第五晶体管的第一极通过该过孔与第五晶体管的有源层的第一区连接。

在示例性实施方式中，如图20和图21所示，第四过孔V4在基底上的正投影位于第六晶体管的有源层的第二区(也是第七晶体管的第二区)在基底上的正投影的范围之内，第四过孔V4内的第一绝缘层和第二绝缘层被刻蚀掉，暴露出第六晶体管的有源层的第二区(也是第七晶体管的第二区)的表面，第四过孔V4被配置为使后续形成的第六晶体管的第二极(也是第七晶体管的第二极)通过该过孔与第六晶体管的有源层的第二区(也是第七晶体管的第二区)连接。

在示例性实施方式中，如图20和图21所示，第五过孔V5在基底上的正投影位于第七晶体管的有源层的第一区在基底上的正投影的范围之内，第五过孔V5内的第一绝缘层和第二绝缘层被刻蚀掉，暴露出第七晶体管的有源层的第一区的表面，第五过孔V5被配置为使后续形成的第七晶体管的第一极通过该过孔与第七晶体管的有源层的第一区连接。

在示例性实施方式中，如图20和图21所示，第七过孔V7在基底上的正投影位于电容的第一极板在基底上的正投影的范围之内，第七过孔V7内的第二绝缘层被刻蚀掉，暴露出电容的第一极板的表面，暴露出电容的第一极板的表面，第八过孔V8被配置为使后续形成的第一晶体管的第一极通过该过孔与电容的第一极板连接。

在示例性实施方式中，如图20和图21所示，第十过孔V10在基底上的正投影位于电容的第二极板在基底上的正投影的范围之内，第十过孔V10暴露出电容的第二极板的表面，第十过孔V10被配置为使后续形成的第六晶体管的第二极(也是第七晶体管的第二极)通过该过孔与电容的第二极板连接。

在示例性实施方式中，如图20和图21所示，第十一过孔V11在基底上的正投影位于初始信号线的初始信号连接部在基底上的正投影的范围之内，第十一过孔V11暴露出初始信号线的初始信号连接部的表面，第十一过孔V11被配置为使后续形成的第七晶体管的第一极通过该过孔与初始信号线的初始信号连接部连接。

在示例性实施方式中，如图20所示，当第七晶体管的控制极与第二扫描信号线电连接时，第六过孔V6在基底上的正投影位于第一扫描信号线在基底上的正投影的范围之内，第六过孔V6内的第二绝缘层被刻蚀掉，暴露出第一扫描信号线的表面，第六过孔V6被配置为使后续形成的信号连接线通过该过孔与第一扫描信号线连接。第六过孔V6可以位于第一扫描信号线的一端，数量可以为一个，且位于第一扫描信号线的一端。

在示例性实施方式中，如图20所示，当第七晶体管的控制极与第二扫描信号线电连接时，第八过孔V8在基底上的正投影位于第四晶体管的控制极在基底上的正投影的范围之内，第八过孔V8内的第二绝缘层被刻蚀掉，暴露出第四晶体管的控制极的表面，第八过孔V8被配置为使后续形成的信号连接线通过该过孔与第四晶体管的控制极连接。

在示例性实施方式中，如图20所示，当第七晶体管的控制极与第二扫描信号线电连接时，第九过孔V9在基底上的正投影位于第二扫描信号线在基底上的正投影的范围之内，第九过孔V9内的第二绝缘层被刻蚀掉，暴露出第二扫描信号线的表面，第九过孔V9被配置为使后续形成的信号连接线通过该过孔与第二扫描信号线连接。

在示例性实施方式中，如图20所示，沿第二方向Y延伸的虚拟直线穿过第一过孔V1、第八过孔V8和第九过孔V9。

在示例性实施方式中，如图21所示，当第七晶体管的控制极与第一扫描信号线电连接时，第六过孔V6在基底上的正投影位于第一电极连接块在基底上的正投影的范围之内，第六过孔V6内的第二绝缘层被刻蚀掉，暴露出第一晶体管的控制极(也是第三晶体管的控制极)的表面。第六过孔V6的数量为两个，且分别位于第一电极连接块的两端，其中一个第六过孔V6被配置为使后续形成的信号连接线通过该过孔与第一电极连接块连接，另一个第六过孔V6被配置为使后续形成的第二电极连接块通过该过孔与第一电极连接块连接。

在示例性实施方式中，如图21所示，当第七晶体管的控制极与第一扫描信号线电连接时，第八过孔V8在基底上的正投影位于第二扫描信号线(也是第四晶体管的控制极)在基底上的正投影的范围之内，第八过孔V8内的第二绝缘层被刻蚀掉，暴露出第二扫描信号线(也是第四晶体管的控制极)的表面，第八过孔V8被配置为使后续形成的信号连接线通过该过孔与第二扫描信号线(也是第四晶体管的控制极)连接。

在示例性实施方式中，如图21所示，当第七晶体管的控制极与第一扫描信号线电连接时，第九过孔V9在基底上的正投影位于第一扫描信号线在基底上的正投影的范围之内，第九过孔V9内的第二绝缘层被刻蚀掉，暴露出第一扫描信号线的表面，第九过孔V9被配置为使后续形成的连接电极通过该过孔与第一扫描信号线连接。

在示例性实施方式中，如图21所示，沿第二方向Y延伸的虚拟直线穿过第六过孔V6和第九过孔V9。

在示例性实施方式中，如图21所示，沿第二方向Y延伸的虚拟直线穿过第一过孔V1和第八过孔V8。

(5)形成第三导电层。在示例性实施方式中，形成第三导电层可以包括：在形成前述图案的基底上，沉积第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成设置在第三绝缘层上的第三导电层，图22至图25所示，图22为图10提供的显示基板的第三导电层图案的示意图，图23为图10提供的显示基板形成第三导电层图案后的示意图，图24为图11提供的显示基板的第三导电层图案的示意图，图25为图11提供的显示基板形成第三导电层图案后的示意图。在示例性实施方式中，第三导电层可以称为源漏金属(SD)层。

在示例性实施方式中，如图22至图25所示，图10和图11提供的显示基板中的第三导电层图案至少可以包括：数据信号线Data、第一电源线VDD、信号连接线VL，第一晶体管的第一极T13、第三晶体管的第一极T33、第五晶体管的第一极T53、第六晶体管的第二极T64、第七晶体管的第一极T73和第二极T74。

在示例性实施方式中，如图24和图25所示，图11提供的显示基板中的第三导电层图案还可以包括：第二电极连接块VE2。

在示例性实施方式中，如图22至图25所示，第六晶体管的第二极T64可以同时作为第七晶体管的第二极T74，第一晶体管的第一极T13和第七晶体管的第一极T73可以单独设置。第一晶体管的第一极T13、第六晶体管的第二极T64(也是第七晶体管的第二极T74)以及第七晶体管的第一极T73位于第一电源线VDD和数据信号线Data之间。

在示例性实施方式中，如图22至图25所示，第一晶体管的第一极T13在基底上的正投影与电容的第二极板在基底上的正投影至少部分交叠。第一晶体管的第一极T13通过第一过孔与第一晶体管的有源层的第一区电连接，且通过第七过孔与电容的第一极板电连接。

在示例性实施方式中，如图22至图25所示，第六晶体管的第二极T64(也是第七晶体管的第二极T74)的形状可以为“L”字型。第六晶体管的第二极T64(也是第七晶体管的第二极T74)通过第四过孔与第六晶体管的有源层的第二区(也是第七晶体管的第二区)电连接，且通过第十过孔与电容的第二极板电连接。

在示例性实施方式中，如图22至图25所示，第七晶体管的第一极T73沿第一方形X延伸，第七晶体管的第一极T73通过第五过孔与第七晶体管的有源层的第一区电连接，且通过第十一过孔与初始信号线的初始信号连接部电连接。

在示例性实施方式中，如图22和图25所示，第一电源线VDD可以沿第二方向Y延伸。第一电源线VDD在基底上的正投影可以与第三过孔在基底上的正投影至少部分交叠。第一电源线VDD与第三过孔相交叠的区域可以作为第五晶体管的第一极T53，第一电源线VDD通过第三过孔与第五晶体管的有源层的第一区电连接。

在示例性实施方式中，如图22至图25所示，数据信号线Data可以沿第二方向Y延伸。数据信号线Data在基底上的正投影可以与第二过孔在基底上的正投影至少部分交叠。数据信号线Data与第二过孔相交叠的区域可以作为第三晶体管的第一极T33，数据信号线Data通过第二过孔与第三晶体管的有源层的第一区电连接。

在示例性实施方式中，如图22至图25所示，第N列像素电路电连接的初始信号线在基底上的正投影位于第N列像素电路电连接的数据信号线Data和第N+1列像素电路电连接的第一电源线VDD在基底上的正投影之间。

在示例性实施方式中，如图22和图23所示，当第七晶体管的控制极与第二扫描信号线电连接时，信号连接线VL通过第i行第j列像素电路的第八过孔与第i行第j列像素电路的第四晶体管的控制极电连接，通过第i行第j列像素电路的第九过孔与第i行第j列像素电路电连接的第二扫描信号线电连接，且通过第i+1行第j列像素电路的第六过孔与第i+1行第j列像素电路电连接的第一扫描信号线电连接。

在示例性实施方式中，如图24和图25所示，当第七晶体管的控制极与第仪扫描信号线电连接时，信号连接线VL通过第i行第j列像素电路的第八过孔与第i行第j列像素电路的第四晶体管的控制极电连接，通过一个第i+1行第j列像素电路的其中一个第六过孔与第i+1行第j列像素电路的第一电极连接块电连接。

在示例性实施方式中，如图24和图25所示，第二电极连接块VE2的至少部分沿第二方向Y延伸，第二电极连接块VE2通过另一个第六过孔与第一极连接块电连接，且通过第九过孔与第一扫描信号线电连接。

在示例性实施方式中，数据信号线Data和第一电源线VDD可以为等宽度设计，或者可以为非等宽度设计，可以为直线，或者可以为折线，不仅可以便于像素结构的布局，而且可以降低信号线之间的寄生电容，本公开在此不做限定。

(6)形成平坦层图案。在示例性实施方式中，形成平坦层图案可以包括：在形成前述图案的基底上，涂覆第四绝缘薄膜和平坦薄膜，采用图案化工艺对平坦薄膜进行图案化，形成覆盖第三导电层图案的第四绝缘层和覆盖第四绝缘层的平坦层。

至此，在基底上制备完成图10和图11提供的显示基板的电路结构层。在平行于显示基板的平面内，电路结构层还包括：多个像素电路、多条第一扫描信号线、多条第二扫描信号线、多条第一发光信号线、多条第二发光信号线、多条初始信号线、多条数据信号线和多条第一电源线连接。在垂直于显示基板的平面内，电路结构层可以设置在基底上，基底可以包括叠设的第一柔性层、阻挡层、基底导电层和第二柔性层。

电路结构层可以包括在基底上依次设置的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层、第三导电层、第四绝缘层和平坦层。半导体层可以至少包括第一晶体管至第七晶体管的有源层，第一导电层可以至少包括第一发光信号线、第二发光信号线、第一扫描信号线、第二扫描信号线、第一晶体管的控制极至第七晶体管的控制极以及电容的第一极板，第二导电层可以至少包括初始信号线和电容的第二极板，第三导电层可以至少包括数据信号线、第一电源线、信号连接线以及部分晶体管的第一极和第二极。

在示例性实施方式中，第一导电层、第二导电层和第三导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。

在示例性实施方式中，第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一绝缘层可以称为缓冲(Buffer)层，第二绝缘层和第三绝缘层可以称为栅绝缘(GI)层，第四绝缘层可以称为层间绝缘(ILD)层。平坦层可以采用有机材料，如树脂等。

在示例性实施方式中，制备完成电路结构层后，在电路结构层上制备发光结构层，发光结构层的制备过程可以包括如下操作。

(7)形成阳极导电层图案。在示例性实施方式中，形成阳极导电层图案可以包括：在形成前述图案的基底上，沉积阳极导电薄膜，采用图案化工艺对阳极导电薄膜进行图案化，形成设置在平坦层上的阳极导电层，阳极导电层至少包括多个阳极图案。

在示例性实施方式中，阳极导电层采用单层结构，如氧化铟锡ITO或氧化铟锌IZO，或者可以采用多层复合结构，如ITO/Ag/ITO等。

(8)形成像素定义层图案。在示例性实施方式中，形成像素定义层图案可以包括：在形成前述图案的基底上，涂覆像素定义薄膜，采用图案化工艺对像素定义薄膜进行图案化，形成像素定义层，每个子像素的像素定义层上设置有像素开口，像素开口内的像素定义薄膜被去掉，暴露出所在子像素的阳极。

在示例性实施方式中，后续制备流程可以包括：先采用蒸镀或喷墨打印工艺形成有机发光层，然后在有机发光层上形成阴极层，然后形成封装结构层，封装结构层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。

本公开实施例通过的显示基板可以适用于任何分辨率的显示产品中。

本公开实施例还提供了一种像素电路的驱动方法，设置驱动像素电路，本公开实施例提供的像素电路的驱动方法可以包括以下步骤：

步骤100、在第一扫描信号线和第二扫描信号线的信号的控制下，节点控制子电路向第一节点提供第二节点的信号，向第三节点提供数据信号线的信号，向第四节点提供初始信号线的信号，并存储第一节点和第四节点的信号之间的电压差。

步骤200、在第一节点和第二节点的信号的控制下，驱动子电路向第三节点提供驱动电流。

步骤300、在第一发光信号线和第二发光信号线的控制下，发光控制子电路向第四节点提供第三节点的信号，向第二节点提供第一电源线的信号。

本公开实施例还提供了一种显示装置，包括：显示基板。

显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。

在示例性实施方式中，显示装置可以为：液晶面板、电子纸、OLED面板、有源矩阵有机发光二极管(active-matrix organic light emitting diode，简称AMOLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开中的附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。

为了清晰起见，在用于描述本公开的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (17)

1.一种像素电路，其特征在于，被配置为驱动发光器件发光，所述像素电路包括：驱动子电路、节点控制子电路和发光控制子电路；所述节点控制子电路包括：写入子电路；

所述驱动子电路，分别与第一节点、第二节点和第三节点电连接，被配置为在第一节点和第二节点的信号的控制下，向第三节点提供驱动电流；

所述发光控制子电路，分别与第二节点、第三节点、第四节点、第一发光信号线、第二发光信号线和第一电源线电连接，被配置为在第一发光信号线和第二发光信号线的控制下，向第四节点提供第三节点的信号，向第二节点提供第一电源线的信号；

所述节点控制子电路，分别与第一扫描信号线、第二扫描信号线、数据信号线、初始信号线、第一节点、第二节点、第三节点和第四节点电连接，被配置为在第一扫描信号线和第二扫描信号线的信号的控制下，向第一节点提供第二节点的信号，向第三节点提供数据信号线的信号，向第四节点提供初始信号线的信号，并存储第一节点和第四节点的信号之间的电压差；

所述写入子电路，分别与第一扫描信号线、第二扫描信号线、数据信号线和第三节点电连接，被配置为在第一扫描信号线和第二扫描信号线的信号的控制下，向第三节点提供数据信号线的信号；

所述发光器件，分别与第四节点和第二电源线电连接。

2.根据权利要求1所述的像素电路，其特征在于，所述节点控制子电路还包括：复位子电路、补偿子电路以及存储子电路；

所述补偿子电路，分别与第一扫描信号线、第一节点和第二节点电连接，被配置为在第一扫描信号线的控制下，向第一节点提供第二节点的信号；

所述复位子电路，分别与第一扫描信号线和第二扫描信号线的其中一条信号线、初始信号线和第四节点电连接，被配置为在第一扫描信号线和第二扫描信号线的其中一条信号线的信号的控制下，向第四节点提供初始信号线的信号；

所述存储子电路，分别与第一节点和第四节点电连接，被配置为存储第一节点和第四节点的信号之间的电压差。

3.根据权利要求1或2所述的像素电路，其特征在于，所述写入子电路包括：第三晶体管和第四晶体管；

第三晶体管的控制极与第一扫描信号线和第二扫描信号线中的其中一条信号线电连接，第三晶体管的第一极与第三节点电连接，第三晶体管的第二极与第四晶体管的第一极电连接；

第四晶体管的控制极与第一扫描信号线和第二扫描信号线中的另一条信号线电连接，第四晶体管的第二极与数据信号线电连接。

4.根据权利要求3所述的像素电路，其特征在于，所述补偿子电路包括：第一晶体管，所述存储子电路包括：电容，电容包括：第一极板和第二极板，所述复位子电路包括：第七晶体管；

第一晶体管的控制极与第一扫描信号线电连接，第一晶体管的第一极与第一节点电连接，第一晶体管的第二极与第二节点电连接；

第七晶体管的控制极与第一扫描信号线和第二扫描信号线中的其中一条信号线电连接，第七晶体管的第一极与初始信号线电连接，第七晶体管的第二极与第四节点电连接；

电容的第一极板与第一节点电连接，电容的第二极板与第四节点电连接。

5.根据权利要求4所述的像素电路，其特征在于，所述驱动子电路包括：第二晶体管，所述发光控制子电路包括：第五晶体管和第六晶体管；

第二晶体管的控制极与第一节点电连接，第二晶体管的第一极与第二节点电连接，第二晶体管的第二极与第三节点电连接；

第五晶体管的控制极与第二发光信号线电连接，第五晶体管的第一极与第一电源线电连接，第五晶体管的第二极与第二节点电连接；

第六晶体管的控制极与第一发光信号线电连接，第六晶体管的第一极与第三节点电连接，第六晶体管的第二极与第四节点电连接。

6.根据权利要求1或5所述的像素电路，其特征在于，第一扫描信号线的信号为有效电平信号的持续时间包括：依次发生且连续的第一时间段和第二时间段，第二扫描信号线的信号为有效电平信号的持续时间包括：依次发生且连续的第三时间段和第四时间段，第一时间段和第二时间段的时间之和等于第三时间段和第四时间段的时间之和，且第二时间段和第三时间段至少部分重叠；

第一扫描信号线的信号为有效电平信号时，第一发光信号线的信号为无效电平信号，第二扫描信号线的信号为有效电平信号时，第二发光信号线的信号为无效电平信号；

第一扫描信号线的信号为有效电平信号的持续时间等于第二扫描信号线的信号为有效电平信号的持续时间，第一发光信号线的信号为无效电平信号的持续时间等于第二发光信号线的信号为无效电平信号的持续时间，第一发光信号线的信号为无效电平信号的持续时间大于或者等于第一扫描信号线的信号为有效电平信号的持续时间。

7.根据权利要求5所述的像素电路，其特征在于，所述第一晶体管至所述第七晶体管为N型晶体管。

8.一种显示基板，其特征在于，包括：多个阵列排布的如权利要求1至7任一项所述的像素电路、多条第一扫描信号线、多条第二扫描信号线、多条第一发光信号线、多条第二发光信号线、多条初始信号线、多条第一电源线、多条数据信号线、第一栅极驱动电路和第二栅极驱动电路，所述第一发光信号线和所述第二发光信号线沿第一方向延伸，所述初始信号线、所述第一电源线和所述数据信号线沿第二方向延伸，所述第一方向与所述第二方向相交；

所述第一栅极驱动电路分别与多条第一扫描信号线和多条第二扫描信号线电连接；所述第二栅极驱动电路分别与多条第一发光信号线和多条第二发光信号线电连接。

9.根据权利要求8所述的显示基板，其特征在于，第i行像素电路电连接的第二扫描信号线与第i+1行像素电路电连接的第一扫描信号线电连接，1≤i≤M-1，M为像素电路的总行数。

10.根据权利要求8或9所述的显示基板，其特征在于，所述显示基板包括：基底以及设置在基底上的电路结构层和发光结构层，所述电路结构层包括：多个像素电路，所述发光结构层包括：多个发光器件，所述像素电路包括：多个晶体管和至少一个电容；

所述电路结构层包括：依次叠设在基底上的半导体层、第一导电层、第二导电层和第三导电层；

所述半导体层至少包括：多个晶体管的有源层；

所述第一导电层至少包括：电容的第一极板、多个晶体管的控制极、第一发光信号线、第二发光信号线、第一扫描信号线和第二扫描信号线；

所述第二导电层至少包括：初始信号线和电容的第二极板；

所述第三导电层至少包括：第一电源线、数据信号线和信号连接线，所述信号连接线分别与位于同一列的相邻像素电路中的其中一个像素电路电连接的第一扫描信号线和另一个像素电路电连接的第二扫描信号线电连接。

11.根据权利要求10所述的显示基板，其特征在于，所述像素电路包括：第一晶体管至第七晶体管，且第七晶体管与第二扫描信号线电连接；

所述第一扫描信号线沿第二方向延伸，所述第二扫描信号线沿第一方向延伸，所述第二扫描信号线位于所述第一扫描信号线远离第二发光信号线的一侧，所述第二扫描信号线和第四晶体管的控制极间隔设置；

第j列像素电路电连接的初始信号线在基底上的正投影位于第j列像素电路电连接的数据信号线和第j+1列像素电路电连接的第一电源线在基底上的正投影之间，1≤j≤N，N为像素电路的总列数。

12.根据权利要求11所述的显示基板，其特征在于，所述信号连接线的至少部分沿第二方向延伸，信号连接线分别与第i行第j列像素电路的第四晶体管的控制极、第i行第j列像素电路电连接的第二扫描信号线和第i+1行第j列像素电路电连接的第一扫描信号线电连接，1≤i≤M-1。

13.根据权利要求10所述的显示基板，其特征在于，所述像素电路包括：第一晶体管至第七晶体管，且第七晶体管与第一扫描信号线电连接，

所述第一扫描信号线和所述第二扫描信号线沿第一方向延伸，所述第二扫描信号线位于所述第一扫描信号线靠近第二发光信号线的一侧，所述第二扫描信号线和第四晶体管的控制极为一体成型结构；

第j列像素电路电连接的初始信号线在基底上的正投影位于第j列像素电路电连接的数据信号线和第j+1列像素电路电连接的第一电源线在基底上的正投影之间，1≤j≤N，N为像素电路的总列数。

14.根据权利要求13所述的显示基板，其特征在于，所述第一导电层还包括：第一电极连接块，所述第三导电层还包括：第二电极连接块；

所述第一电极连接块沿第二方向延伸，且与信号连接线电连接；

所述第二电极连接块的至少部分沿第二方向延伸，第二电极连接块分别与第一电极连接块和第一扫描信号线电连接。

15.根据权利要求14所述的显示基板，其特征在于，所述信号连接线的至少部分沿第二方向延伸，信号连接线分别与第i行第j列像素电路的第四晶体管的控制极和第i+1行第j列像素电路的第一电极连接块电连接。

16.一种显示装置，其特征在于，包括如权利要求8至15任一项所述的显示基板。

17.一种像素电路的驱动方法，其特征在于，被配置为驱动如权利要求1至7任一项所述的像素电路，所述方法包括：

在第一扫描信号线和第二扫描信号线的信号的控制下，节点控制子电路向第一节点提供第二节点的信号，向第三节点提供数据信号线的信号，向第四节点提供初始信号线的信号，并存储第一节点和第四节点的信号之间的电压差；

在第一节点和第二节点的信号的控制下，驱动子电路向第三节点提供驱动电流；

在第一发光信号线和第二发光信号线的控制下，发光控制子电路向第四节点提供第三节点的信号，向第二节点提供第一电源线的信号。

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