TWI433460B - 可增加驅動能力之第ｎ級移位暫存器及增加移位暫存器驅動能力之方法 - Google Patents

Description

可增加驅動能力之第n級移位暫存器及增加移位暫存器驅動能力之方法

本發明係有關於一種移位暫存器，尤指一種可增加驅動能力以及降低動態功率消耗之移位暫存器。

先前技術將移位暫存器製作在玻璃基板上，所採用的製程係為非晶矽或多晶矽製程技術，由於其材質的載子遷移率低，在一定的操作電壓下，需要設計較大的薄膜電晶體，才能有效驅動面板的掃描線。然而越大的薄膜電晶體所產生的寄生電容效應也越大，造成驅動電路上的動態功率消耗也大幅上升。因此將移位暫存器作在基板上，雖然可以節省閘極驅動晶片之成本，但卻增加動態功率之消耗。

先前技術係利用移位暫存器的上拉電路拉升移位暫存器的輸出級電晶體的閘極的電位。當輸出級電晶體接收高頻時脈訊號時，閘極的電位會因為在移位暫存器的輸出級電晶體的閘極與源極之間的耦接電容的關係更往上拉升。但在先前技術中，輸出級電晶體的閘極的電位在被耦接電容拉升之前，受限於上拉電路的緣故，只能充電至V_GH -V_th (V_GH 係為時脈訊號的高電壓準位，V_th 係為輸出級電晶體的閥值電壓)無法充電至更高電位。因此，先前技術僅能增加部分輸出級電晶體的驅動能力。

本發明的一實施例提供一種可增加驅動能力之第n級移位暫存器。該第n級移位暫存器包含一下拉電路、一上拉電路、一驅動電路、一第一電容及一關鍵下拉電路。該下拉電路係用以利用一第一節點的電位及至少一低頻時脈訊號，將該第一節點的電位下拉至該第n級移位暫存器的輸出節點的電位以及該第n級移位暫存器的輸出節點的電位下拉至一參考低電位；該上拉電路係耦接於該下拉電路，用以使用一第n-2級移位暫存器的輸出訊號，第一次上拉該第一節點的電位，和一第n-1級移位暫存器的輸出訊號或一第一高頻時脈訊號，第二次上拉該第一節點的電位；該驅動電路係耦接於該上拉電路，用以根據一第二高頻時脈訊號，改變該第n級移位暫存器的輸出節點的電位；該第一電容係用以根據該第二高頻時脈訊號，透過該驅動電路提升該第一節點的電位；及該關鍵下拉電路係耦接於該驅動電路，用以使用一第n+2級移位暫存器的輸出訊號，將該第一節點的電位和該第n級移位暫存器的輸出節點的電位下拉至該參考低電位。

本發明的另一實施例提供一種增加移位暫存器驅動能力之方法。該方法包含使用一第n-2級移位暫存器的輸出訊號，將一第n級的一第一節點充電至一第一電位，和一第二節點充電至一第二電位；使用一第n-1級移位暫存器的輸出訊號或一第一高頻時脈訊號，將該第二節點提升至一第三電位，其中該第三電位大於該第一電位；使用該第三電位和該第一電位，將該第一節點充電至一第四電位；及使用一第二高頻時脈訊號的高電位，將該第一節點提升至一第五電位以及將該第n級移位暫存器的輸出節點充電至該高電位。

本發明所提供的一種可增加驅動能力之第n級移位暫存器及增加移位暫存器驅動能力之方法，係利用一上拉電路二次拉升用以驅動一驅動電路的第一節點的電位，然後再利用一高頻時脈訊號及一第一電容第三次拉升該第一節點的電位。因此，該第一節點的電位有三階段的抬升，以增加該驅動電路的驅動電流。而當該驅動電路有更大的驅動電流後，可將該驅動電路的通道寬度縮小，如此該驅動電路的寄生電容也跟著縮小，因而降低該驅動電路的動態功率消耗。

請參照第1圖，第1圖係為本發明的一實施例說明可增加驅動能力之第n級移位暫存器100的示意圖。第n級移位暫存器100包含下拉電路102、上拉電路104、驅動電路106、第一電容108及關鍵下拉電路110。下拉電路102係利用第一節點Q(n)的電位及第一低頻時脈訊號LC1、第二低頻時脈訊號LC2，將第一節點Q(n)的電位下拉至第n級移位暫存器100的輸出節點G(n)的電位以及將第n級移位暫存器100的輸出節點G(n)的電位下拉至參考低電位VSS。上拉電路104係耦接於下拉電路102，利用第n-2級移位暫存器的輸出訊號G(n-2)，第一次上拉第一節點Q(n)的電位，和第n-1級移位暫存器的輸出訊號G(n-1)，第二次上拉第一節點Q(n)的電位。驅動電路106係耦接於上拉電路104與下拉電路102，用以根據第二高頻時脈訊號HC2，改變第n級移位暫存器的輸出節點G(n)的電位。第一電容108係用以根據第二高頻時脈訊號HC2，第三次上拉第一節點Q(n)的電位。關鍵下拉電路110係耦接於驅動電路106、上拉電路104與下拉電路102，用以使用第n+2級移位暫存器的輸出訊號G(n+2)，將第一節點Q(n)的電位和第n級移位暫存器的輸出節點G(n)的電位下拉至參考低電位VSS。

上拉電路104包含第一電晶體1042、第二電晶體1044、第三電晶體1046、第四電晶體1048及第二電容1050。第一電晶體1042具有第一端，用以接收第n-2級移位暫存器的輸出訊號G(n-2)，第二端耦接於第一端，及第三端耦接於第二節點S(n)。第二電晶體1044具有第一端，用以接收第n-2級移位暫存器的輸出訊號G(n-2)，第二端耦接於第一端，及第三端耦接於第一節點Q(n)。第三電晶體1046具有第一端，用以接收第n-1級移位暫存器的輸出訊號G(n-1)，第二端耦接於第二節點S(n)，及第三端。第四電晶體1048具有第一端，耦接於第二節點S(n)，第二端耦接於第一端，及第三端耦接於第一節點Q(n)。第二電容1050具有第一端，耦接於第二節點S(n)，及第二端耦接於第三電晶體1046的第三端。第一電晶體1042、第二電晶體1044、第三電晶體1046及第四電晶體1048係為一玻璃基板上之薄膜電晶體。

下拉電路102包含第一下拉控制電路1022、第二下拉控制電路1024、第一下拉電路1026及第二下拉電路1028。第一下拉控制電路1022係根據第一節點Q(n)的電位和第一低頻時脈訊號LC1，產生第一下拉控制訊號P(n)。第二下拉控制電路1024係根據第一節點Q(n)的電位和第二低頻時脈訊號LC2，產生第二下拉控制訊號K(n)。第一下拉電路1026係耦接於第一下拉控制電路1022、第一節點Q(n)及第n級移位暫存器的輸出節點G(n)，用以根據第一下拉控制訊號P(n)，將第一節點Q(n)的電位下拉至第n級移位暫存器的輸出節點G(n)的電位，以及將第n級移位暫存器的輸出節點G(n)的電位下拉至參考低電位VSS。第二下拉電路1028係耦接於第二下拉控制電路1024、第一節點Q(n)及第n級移位暫存器的輸出節點G(n)，用以根據第二下拉控制訊號K(n)，將第一節點Q(n)的電位下拉至第n級移位暫存器的輸出節點G(n)的電位，以及將第n級移位暫存器的輸出節點G(n)的電位下拉至參考低電位VSS。另外，第一低頻時脈訊號LC1和第二低頻時脈訊號LC2係互為反向訊號。

請參照第2圖，第2圖係說明第一高頻時脈訊號HC1、第二高頻時脈訊號HC2、第三高頻時脈訊號HC3和第四高頻時脈訊號HC4之間的關係的示意圖。驅動電路106係用以根據第二高頻時脈訊號HC2，產生第n級移位暫存器的輸出訊號，亦即第n級移位暫存器的輸出節點G(n)的電位；第n-1級移位暫存器的驅動電路係用以根據第一高頻時脈訊號HC1，產生第n-1級移位暫存器的輸出訊號G(n-1)；第n-2級移位暫存器的驅動電路係用以根據第四高頻時脈訊號HC4，產生第n-2級移位暫存器的輸出訊號G(n-2)；第n-3級移位暫存器的驅動電路係用以根據第三高頻時脈訊號HC3，產生第n-3級移位暫存器的輸出訊號G(n-3)。第四高頻時脈訊號HC4和第二高頻時脈訊號HC2互為反向訊號，且用以讓奇數級移位暫存器的驅動電路產生輸出訊號，以及第一高頻時脈訊號HC1和第三高頻時脈訊號HC3亦互為反向訊號，且用以讓偶數級移位暫存器的驅動電路產生輸出訊號。但第四高頻時脈訊號HC4和第二高頻時脈訊號HC2亦能用以讓偶數級移位暫存器的驅動電路產生輸出訊號，以及第一高頻時脈訊號HC1和第三高頻時脈訊號HC3亦能用以讓奇數級移位暫存器的驅動電路產生輸出訊號。

請參照第3A圖和第3B圖，第3A圖係說明第一次上拉第一節點Q(n)的電路動作的示意圖，第3B圖係說明第n-2級移位暫存器的輸出訊號G(n-2)、第n-1級移位暫存器的輸出訊號G(n-1)、第n級移位暫存器的輸出節點G(n)的電位、第n+2級移位暫存器的輸出訊號G(n+2)、第二高頻時脈訊號HC2、第一節點Q(n)和第二節點S(n)的電位的示意圖。如第3A圖所示，當第n-2級移位暫存器的輸出訊號G(n-2)由低電位轉態至高電位時，第一電晶體1042、第四電晶體1048和第二電晶體1044導通，此時輸出訊號G(n-2)對第一節點Q(n)第一次充電至第一電位V1(亦即第一次上拉第一節點Q(n)的電位)，且輸出訊號G(n-2)亦對第二節點S(n)充電至第二電位V2。如第3B圖的第一時段T1所示，可看出第一節點Q(n)的電位被第一次上拉。

請參照第4A圖和第4B圖，第4A圖係說明第二次上拉第一節點Q(n)的電路動作的示意圖，第4B圖係說明第3B圖的第二時段T2之示意圖。如第4A圖所示，當第n-1級移位暫存器的輸出訊號G(n-1)由低電位轉態至高電位時，第三電晶體1046導通(因為第n-2級移位暫存器的輸出訊號G(n-2)仍為高電位，所以第一電晶體1042、第四電晶體1048和第二電晶體1044維持導通)，此時輸出訊號G(n-1)透過第三電晶體1046以及與第三電晶體1046耦接的第二電容1050提高第二節點S(n)的電位至第三電位V3，其中第三電位V3大於第二電位V1。此時第二節點S(n)的第三電位V3透過第四電晶體1048對第一節點Q(n)第二次充電至第四電位V4(亦即第二次上拉第一節點Q(n)的電位)。如第4B圖的T2區間所示，可看出第一節點Q(n)的電位被第二次上拉。

請參照第5A圖和第5B圖，第5A圖係說明第三次上拉第一節點Q(n)的電路動作的示意圖，第5B圖係說明第3B圖的第三時段T3之示意圖。如第5B圖所示，當第二高頻時脈訊號HC2由低電位轉態至高電位時，驅動電路106因第一節點Q(n)被拉高的電位而導通，所以第n級移位暫存器的輸出節點G(n)的電位被第二高頻時脈訊號HC2充電至高電位，且第二高頻時脈訊號HC2透過第一電容108將第一節點Q(n)拉升至第五電位V5(亦即第三次上拉第一節點Q(n)的電位)。如第5B圖所示，可看出第一節點Q(n)的電位被第三次上拉，以及第n級移位暫存器的輸出節點G(n)的電位由低電位轉為高電位。另外，當第二高頻時脈訊號HC2由高電位轉態至低電位時，第n級移位暫存器的輸出節點G(n)的電位亦會由高電位轉態至低電位。

請參照第6A圖和第6B圖，第6A圖係說明第n+2級移位暫存器的輸出訊號G(n+2)由低電位轉態至高電位時，關鍵下拉電路110的電路動作的示意圖，第6B圖係說明第3B圖的第四時段T4之示意圖。當輸出訊號G(n+2)由低電位轉態至高電位時，關鍵下拉電路110所包含的第六電晶體1102及第七電晶體1104被開啟，因此輸出節點G(n)的電位經由第六電晶體1102放電至參考低電位VSS、第一節點Q(n)的電位經由第七電晶體1104放電至參考低電位VSS及將第二節點S(n)的電位經由第四電晶體1048及第七電晶體1104放電至參考低電位VSS。

另外，由第2圖可知，第n-1級移位暫存器的輸出訊號G(n-1)和第一高頻時脈訊號HC1的時序相同。因此，本發明的另一實施例係將第n-1級移位暫存器的輸出訊號G(n-1)由第一高頻時脈訊號HC1取代，其餘的操作原理皆和第n級移位暫存器100相同，在此不再贅述。

另外，請參照第7圖，第7圖係為本發明的另一實施例說明可增加驅動能力之第n級移位暫存器700的示意圖。第n級移位暫存器700和第n級移位暫存器100的差異在於僅包含一下拉控制電路7022與一下拉電路7024。第n級移位暫存器700的其餘的操作原理皆和第n級移位暫存器100相同，在此不再贅述。

請參照第8圖，第8圖係為本發明的另一實施例說明增加移位暫存器驅動能力之方法之流程圖。第8圖之方法係利用第1圖的第n級移位暫存器100說明詳細步驟如下：步驟800：開始；步驟802：使用第n-2級移位暫存器的輸出訊號G(n-2)，將第n級的第一節點Q(n)的電位充電至第一電位V1，和第二節點S(n)的電位充電至第二電位V2；步驟804：使用第n-1級移位暫存器的輸出訊號G(n-1)或第一高頻時脈訊號HC1，將第二節點S(n)的電位提升至第三電位V3，其中第三電位V3大於第一電位V1；步驟806：使用第三電位V3和第一電位V1，將第一節點Q(n)的電位充電至第四電位V4；步驟808：根據第二高頻時脈訊號HC2的高電位，拉升第n級移位暫存器的輸出節點G(n)的電位，且第二高頻時脈訊號HC2的高電位亦將第一節點Q(n)的電位拉升至第五電位V5；步驟810：根據第二高頻時脈訊號HC2的低電位，將輸出節點G(n)的電位放電至第二高頻時脈訊號HC2的低電位；步驟812：使用第n+2級移位暫存器的輸出訊號G(n+2)開啟第六電晶體1102及第七電晶體1104，以將輸出節點G(n)的電位、第一節點Q(n)的電位及第二節點S(n)的電位放電至參考低電位VSS；步驟814：結束。

在步驟802中，係利用第n-2級移位暫存器的輸出訊號G(n-2)開啟第n級移位暫存器的第一電晶體1042及第二電晶體1044，以將第一節點Q(n)的電位充電至第一電位V1和第二節點S(n)的電位充電至第二電位V2。在步驟804中，係利用該第n-1級移位暫存器的輸出訊號G(n-1)或第一高頻時脈訊號HC1，藉由一第二電容1050將第二節點S(n)的電位提升至第三電位V3，其中第三電位V3大於第一電位V1。在步驟806中，係利用第三電位V3和第一電位V1開啟第四電晶體1048，以將第一節點Q(n)的電位拉升至第四電位V4。在步驟808中，係利用第二高頻時脈訊號HC2的高電位藉由第一電容108將第一節點Q(n)的電位提升至第五電位V5。在步驟812中，係利用開啟的第六電晶體1102將輸出節點G(n)的電位放電至參考低電位VSS、開啟的第七電晶體1104將第一節點Q(n)的電位放電至參考低電位VSS以及經由第四電晶體1048及第七電晶體1104將第二節點S(n)的電位放電至參考低電位VSS。

綜上所述，本發明所提供的可增加驅動能力之第n級移位暫存器及增加移位暫存器驅動能力之方法，係利用上拉電路二次拉升用以驅動驅動電路的第一節點的電位，然後再利用高頻時脈訊號及第一電容第三次拉升第一節點的電位。因此，用以驅動驅動電路的第一節點的電位有三階段的抬升，以增加驅動電路的驅動電流。而當驅動電路的驅動能力上升後，驅動電路有更大的驅動電流，因此可以將驅動電路的通道寬度縮小，如此寄生電容也跟著縮小，因而降低動態功率消耗。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、700．．．第n級移位暫存器

102、7024．．．下拉電路

104．．．上拉電路

106．．．驅動電路

108．．．第一電容

110．．．關鍵下拉電路

7022．．．下拉控制電路

1022．．．第一下拉控制電路

1024．．．第二下拉控制電路

1026．．．第一下拉電路

1028．．．第二下拉電路

1042．．．第一電晶體

1044．．．第二電晶體

1046．．．第三電晶體

1048．．．第四電晶體

1050．．．第二電容

1102．．．第六電晶體

1104．．．第七電晶體

Q(n)．．．第一節點

S(n)．．．第二節點

G(n)．．．輸出節點

VSS．．．參考低電位

G(n-2)、G(n-1)、G(n+2)．．．輸出訊號

HC1．．．第一高頻時脈訊號

HC2．．．第二高頻時脈訊號

HC3．．．第三高頻時脈訊號

HC4．．．第四高頻時脈訊號

T1．．．第一時段

T2．．．第二時段

T3．．．第三時段

T4．．．第四時段

P(n)．．．第一下拉控制訊號

K(n)．．．第二下拉控制訊號

LC1．．．第一低頻時脈訊號

LC2．．．第二低頻時脈訊號

800-814．．．步驟

第1圖係為本發明的一實施例說明可增加驅動能力之第n級移位暫存器的示意圖。

第2圖係說明第一高頻時脈訊號、第二高頻時脈訊號、第三高頻時脈訊號和第四高頻時脈訊號之間的關係的示意圖。

第3A圖係說明第一次上拉第一節點的電路動作的示意圖。

第3B圖係說明第n-2級移位暫存器的輸出訊號、第n-1級移位暫存器的輸出訊號、第n級移位暫存器的輸出節點的電位、第n+2級移位暫存器的輸出訊號、第二高頻時脈訊號、第一節點和第二節點的電位的示意圖。

第4A圖係說明第二次上拉第一節點的電路動作的示意圖。

第4B圖係說明第3B圖的第二時段之示意圖。

第5A圖係說明第三次上拉第一節點的電路動作的示意圖。

第5B圖係說明第3B圖的第三時段之示意圖。

第6A圖係說明第n+2級移位暫存器的輸出訊號由低電位轉態至高電位時，關鍵下拉電路的電路動作的示意圖。

第6B圖係說明第3B圖的第四時段之示意圖。

第7圖係為本發明的另一實施例說明可增加驅動能力之第n級移位暫存器的示意圖。

第8圖係為本發明的另一實施例說明增加移位暫存器驅動能力之方法之流程圖。

100．．．第n級移位暫存器

102．．．下拉電路

104．．．上拉電路

106．．．驅動電路

108．．．第一電容

110．．．關鍵下拉電路

1022．．．第一下拉控制電路

1024．．．第二下拉控制電路

1026．．．第一下拉電路

1028．．．第二下拉電路

1042．．．第一電晶體

1044．．．第二電晶體

1046．．．第三電晶體

1048．．．第四電晶體

1050．．．第二電容

1102．．．第六電晶體

1104．．．第七電晶體

Q(n)．．．第一節點

S(n)．．．第二節點

G(n)．．．輸出節點

VSS．．．參考低電位

G(n-2)、G(n-1)、G(n+2)．．．輸出訊號

HC2．．．第二高頻時脈訊號

P(n)．．．第一下拉控制訊號

K(n)．．．第二下拉控制訊號

LC1．．．第一低頻時脈訊號

LC2．．．第二低頻時脈訊號

Claims (14)

1. 一種可增加驅動能力之第n級移位暫存器，包含：一下拉電路，用以利用一第一節點的電位及至少一低頻時脈訊號，將該第一節點的電位下拉至該第n級移位暫存器的輸出節點的電位以及該第n級移位暫存器的輸出節點的電位下拉至一參考低電位；一上拉電路，耦接於該下拉電路，用以使用一第n-2級移位暫存器的輸出訊號，第一次上拉該第一節點的電位，和一第n-1級移位暫存器的輸出訊號或一第一高頻時脈訊號，第二次上拉該第一節點的電位；一驅動電路，耦接於該上拉電路，用以根據一第二高頻時脈訊號，改變該第n級移位暫存器的輸出節點的電位；一第一電容，用以根據該第二高頻時脈訊號，透過該驅動電路提升該第一節點的電位；及一關鍵下拉電路，耦接於該驅動電路，用以使用一第n+2級移位暫存器的輸出訊號，將該第一節點的電位和該第n級移位暫存器的輸出節點的電位下拉至該參考低電位。
2. 如請求項1所述之第n級移位暫存器，其中該上拉電路包含：一第一電晶體，具有一第一端，用以接收該第n-2級移位暫存器的輸出訊號，一第二端，耦接於該第一端，及一第三端，耦接於一第二節點；一第二電晶體，具有一第一端，用以接收該第n-2級移位暫存器的輸出訊號，一第二端，耦接於該第一端，及一第三端，耦接於該第一節點；一第三電晶體，具有一第一端，用以接收該第n-1級移位暫存器的輸出訊號或一第一高頻時脈訊號，一第二端，耦接於該第二節點，及一第三端；一第四電晶體，具有一第一端，耦接於該第二節點，一第二端，耦接於該第一端，及一第三端，耦接於該第一節點；及一第二電容，具有一第一端，耦接於該第二節點，及一第二端，耦接於該第三電晶體的第三端。
3. 如請求項2所述之第n級移位暫存器，其中該第一電晶體、該第二電晶體、該第三電晶體及該第四電晶體係為一玻璃基板上之薄膜電晶體。
4. 如請求項1所述之第n級移位暫存器，其中該下拉電路包含：一第一下拉控制電路，用以根據該第一節點電位和該至少一低頻時脈訊號之第一低頻時脈訊號，產生一第一下拉控制訊號；一第二下拉控制電路，用以根據該第一節點電位和該至少一低頻時脈訊號之第二低頻時脈訊號，產生一第二下拉控制訊號；一第一下拉電路，耦接於該第一下拉控制電路，用以根據該第一下拉控制訊號，將該第一節點的電位下拉至該第n級移位暫存器的輸出節點的電位，以及該第n級移位暫存器的輸出節點的電位下拉至該參考低電位；及一第二下拉電路，耦接於該第二下拉控制電路，用以根據該第二下拉控制訊號，將該第一節點的電位下拉至該第n級移位暫存器的輸出節點的電位，以及該第n級移位暫存器的輸出節點的電位下拉至該參考低電位。
5. 如請求項1所述之第n級移位暫存器，其中該第一低頻時脈訊號和該第二低頻時脈訊號係互為反向訊號。
6. 如請求項1所述之第n級移位暫存器，其中該驅動電路係用以根據該第二高頻時脈訊號，產生該第n級移位暫存器的輸出訊號；該第n-1級移位暫存器的驅動電路係用以根據一第一高頻時脈訊號，產生該第n-1級移位暫存器的輸出訊號；該第n-2級移位暫存器的驅動電路係用以根據一第四高頻時脈訊號，產生該第n-2級移位暫存器的輸出訊號；及該第n-3級移位暫存器的驅動電路係用以根據一第三高頻時脈訊號，產生該第n-3級移位暫存器的輸出訊號；其中該第四高頻時脈訊號和該第二高頻時脈訊號係互為反向訊號以及該第一高頻時脈訊號和該第三高頻時脈訊號亦係互為反向訊號。
7. 一種增加移位暫存器驅動能力之方法，包含：使用一第n-2級移位暫存器的輸出訊號，將一第n級的一第一節點充電至一第一電位，和一第二節點充電至一第二電位；使用一第n-1級移位暫存器的輸出訊號或一第一高頻時脈訊號，將該第二節點提升至一第三電位，其中該第三電位大於該第一電位；使用該第三電位和該第一電位，將該第一節點充電至一第四電位；及使用一第二高頻時脈訊號的高電位，將該第一節點提升至一第五電位以及將該第n級移位暫存器的輸出節點充電至該高電位。
8. 如請求項7所述之方法，另包含根據該第二高頻時脈訊號，改變該第n級移位暫存器的輸出節點的電位。
9. 如請求項7所述之方法，其中使用該第n-2級移位暫存器的輸出訊號，將該第n級的該第一節點充電至該第一電位，和該第二節點充電至該第二電位係使用該第n-2級移位暫存器的輸出訊號開啟該第n級移位暫存器的一第一電晶體及一第二電晶體，以將該第一節點充電至該第一電位和該第二節點充電至該第二電位。
10. 如請求項7所述之方法，其中使用該第n-1級移位暫存器的輸出訊號，將該第二節點提升至該第三電位係使用該第n-1級移位暫存器的輸出訊號，藉由一第二電容將該第二節點提升至該第三電位。
11. 如請求項7所述之方法，其中使用該第三電位和該第一電位，將該第一節點充電至該第四電位係使用該第三電位和該第一電位開啟一第四電晶體，以將該第一節點充電至該第四電位。
12. 如請求項7所述之方法，其中使用該高電位，將該第一節點提升至該第五電位以及將該第n級移位暫存器的輸出節點充電至該高電位係藉由一第一電容將該第一節點提升至該第五電位以及將該第n級移位暫存器的輸出節點充電至該高電位。
13. 如請求項7所述之方法，另包含：於該第五電晶體開啟時，根據該第二高頻時脈訊號的低電位，將該輸出節點放電至該第二高頻時脈訊號的低電位。
14. 如請求項7所述之方法，另包含：使用一第n+2級移位暫存器的輸出訊號開啟一第六電晶體及一第七電晶體，以將該輸出節點放電至一參考低電位、該第一節點放電至該參考低電位及將該第二節點經由該第四電晶體及該第七電晶體放電至該參考低電位。