KR100995627B1

KR100995627B1 - 쉬프트 레지스터 회로

Info

Publication number: KR100995627B1
Application number: KR1020030088970A
Authority: KR
Inventors: 장용호; 윤수영
Original assignee: 엘지디스플레이 주식회사
Priority date: 2003-12-09
Filing date: 2003-12-09
Publication date: 2010-11-19
Also published as: KR20050055913A

Abstract

본 발명은 쉬프트 레지스터의 동작 중 인가된 바이어스 스트레스를 회복시키어 소자의 특성 변화를 방지하여 회로의 안정성을 향상시키도록 한 쉬프트 레지스터 회로에 관한 것으로서, 종속적으로 접속되고 입력단자를 통해 입력되는 스타트펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하는 다수의 스테이지로 이루어진 쉬프트 레지스터 회로에 있어서, 제 1 및 제 2 노드의 전압에 따라 클럭신호 및 제 1 공급전압 중 하나를 선택하여 출력하는 출력 버퍼부와, 상기 스타트 펄스에 따라 상기 제 1 노드를 제어하는 제 1 제어부와, 상기 스타트 펄스 및 클럭신호에 따라 상기 제 2 노드를 제어하는 제 2 제어부와, 상기 제 1 노드에 네거티브 위상을 갖는 클럭신호를 인가하여 제어하는 제 3 제어부를 포함하여 이루어짐을 특징으로 한다.

쉬프트 레지스터, 부트스트래핑, 포지티브 전압, 네거티브 전압

Description

쉬프트 레지스터 회로{shift register circuit}

도 1은 일반적인 액정표시장치의 구동회로를 나타낸 블록 구성도

도 2는 종래의 쉬프트 레지스터 회로를 개략적으로 나타낸 블록 구성도

도 3은 도 2에 도시된 각 스테이지를 나타낸 상세 회로도

도 4는 도 3의 스테이지의 입/출력신호를 나타낸 파형도

도 5는 본 발명의 제 1 실시예에 의한 쉬프트 레지스터 회로를 나타낸 상세 회로도

도 6은 본 발명의 제 1 실시예에 의한 쉬프트 레지스터의 입/출력신호를 나타낸 파형도

도 7은 본 발명의 제 2 실시예에 의한 쉬프트 레지스터 회로를 나타낸 상세 회로도

도 8은 본 발명의 제 2 실시예에 의한 쉬프트 레지스터 회로의 입/출력신호를 나타낸 파형도

도 9는 본 발명에 의한 쉬프트 레지스터 회로의 시뮬레이션 결과를 나타낸 타이밍도

도 10은 본 발명의 제 3 실시예에 의한 쉬프트 레지스터 회로를 나타낸 상세 회로도

도 11은 본 발명의 제 3 실시예에 의한 쉬프트 레지스터 회로의 입/출력신호를 나타낸 파형도

도면의 주요 부분에 대한 부호의 설명

101 : 제 1 제어부 102 : 제 2 제어부

103 : 출력 버퍼부 104 : 제 3 제어부

본 발명은 액정표시장치의 구동회로에 관한 것으로, 특히 구동회로를 구동할 때 인가된 전압의 특성변화를 회복시켜 회로의 신뢰성을 향상시키는데 적당한 쉬프트 레지스터 회로에 관한 것이다.

정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력을 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이 하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하 게 개발되고 있다.

이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.

따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징으로 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.

이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.

여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.

그리고 제 2 유리 기판(칼라필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R,G,B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.

이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착되어 상기 두 기판 사이에 액정이 주입된다.

이하, 첨부된 도면을 참고하여 종래의 액정표시장치의 구동회로를 설명하면 다음과 같다.

도 1은 일반적인 액정표시장치의 구동회로를 나타낸 블록 구성도이다.

도 1에 도시한 바와 같이, 복수개의 게이트 라인(G)과 데이터 라인(D)이 서로 수직한 방향으로 배열되어 매트릭스 형태의 화소영역을 갖는 액정표시패널(21)과, 상기 액정표시패널(21)에 구동 신호와 데이터 신호를 공급하는 구동회로부(22)와, 상기 액정표시패널(21)에 일정한 광원을 제공하는 백 라이트(28)로 구분된다.

여기서, 상기 구동회로부(22)는, 상기 액정표시패널(21)의 각 데이터 라인에 데이터 신호를 입력하는 데이터 드라이버(21b)와 상기 액정표시패널(21)의 각 게이트 라인(G)에 게이트 구동 펄스를 인가하는 게이트 드라이버(21a)와, 액정표시패널의 구동 시스템(27)으로부터 입력되는 디스플레이 데이터(R, G, B)와 수직 및 수평동기신호(Vsync, Hsync) 그리고 클럭신호(DCLK) 등 제어신호를 입력받아 상기 액정표시패널(21)의 각 데이터 드라이버(21b)와 게이트 드라이버(21a)가 화면을 재생하기에 적합한 타이밍으로 각 디스플레이 데이터와 클럭 및 제어신호를 포맷하여 출력하는 타이밍 콘트롤러(23)와, 상기 액정표시패널(21) 및 각부에 필요한 전압을 공급하는 전원 공급부(24)와, 상기 전원 공급부(24)로부터 전원을 인가 받아 상기 데이터 드라이버(21b)에서 입력되는 디지털 데이터를 아날로그 데이터로 변환할 때 필요한 기준전압을 공급하는 감마 기준전압부(25)와, 상기 전원 공급부(24)로부터 출력된 전압을 이용하여 액정표시패널(21)에 사용되는 정전압(VDD), 게이트 고전압(VGH), 게이트 저전압(VGL), 기준전압(Vref) 및 공통전압(Vcom) 등을 출력하는 DC/DC 변환부(26)와, 상기 백 라이트(28)를 구동하는 인버터(29)를 구비하여 구성된다.

이와 같이 구성된 일반적인 액정표시장치의 구동회로의 동작은 다음과 같다.

즉, 타이밍 콘트롤러(23)가 액정표시패널의 구동 시스템(27)으로부터 입력되는 디스플레이 데이터(R, G, B)와 수직 및 수평동기신호(Vsync, Hsync) 그리고 클럭신호(DCLK) 등 제어신호를 입력받아 상기 액정표시패널(21)의 각 데이터 드라이버(21b)와 게이트 드라이버(21a)가 화면을 재생하기에 적합한 타이밍으로 각 디스플레이 데이터와 클럭 및 제어신호를 제공하므로, 상기 게이트 드라이버(21a)가 상기 액정표시패널(21)의 각 게이트 라인(G)에 게이트 구동 펄스를 인가하고 이에 동기되어 상기 데이터 드라이버(21b)가 상기 액정표시패널(21)의 각 데이터 라인(D)에 데이터 신호를 입력하여 입력된 영상신호를 디스플레이 한다.

이 때, 백 라이트(28)는 입력되는 영상신호의 휘도에 관계없이 일정한 밝기의 백 라이트를 제공한다.

도 2는 종래의 쉬프트 레지스터 회로를 개략적으로 나타낸 블록 구성도이고, 도 3은 도 2에 도시된 각 스테이지를 나타낸 상세 회로도이며, 도 4는 도 3의 스테이지의 입/출력신호를 나타낸 파형도이다.

먼저, 도 2에 도시한 바와 같이, 종래의 쉬프트 레지스터 회로는 종속적으로 접속됨과 아울러 각각의 출력단(Vout 1 내지 Vout n)에 각각 접속되어진 n개의 스테이지들(ST1 내지 STn)로 구성되어 있으며, 스타트펄스(SP), VDD, VSS와 4개의 순환 클럭(CLK1 내지 CLK4)을 이용하여 구동한다.

상기 제 1 스테이지(ST1)에는 스타트펄스(SP)가 입력되고, 제 2 내지 제 n 스테이지들(ST2 내지 STn)은 이전단의 출력신호(G1 내지 Gn-1)와 4개의 순환 클럭 신호(CLK1 내지 CLK4) 중 두 개의 클럭 신호에 의해 화소 열에 접속된 로우라인들을 선택하게 된다.

상기 각 스테이지들(ST1 내지 STn)은 도 3에서 나타낸 바와 같이, 스타트 펄스(SP)와 제 4 클럭신호(CLK4)에 따라 Q노드를 제어하는 제 1 제어부(51)와, 제 3 클럭신호(CLK3) 및 스타트 펄스(SP)에 따라 QB노드를 제어하는 제 2 제어부(52)와, 출력을 발생시키는 버퍼(buffer) 트랜지스터로 구성된 버퍼부(53)로 구성되어 있다.

여기서, 상기 제 1 제어부(51)는 Q노드 통해 버퍼부(53)의 제 6 NMOS 트랜지스터(T6)를 제어하여 제 1 클럭신호(CLK1)가 출력라인을 통해 출력신호(Vout1)로 공급되게 한다.

이를 위하여, 상기 제 1 제어부(51)는 스타트펄스(SP) 입력라인에 다이오드형으로 접속된 제 1 NMOS 트랜지스터(T1)와, 상기 제 1 NMOS 트랜지스터(T1)와 제 4 클럭신호(CLK4) 입력라인 및 Q노드 사이에 접속된 제 2 NMOS 트랜지스터(T2)를 구비한다.

그리고 상기 제 2 제어부(52)는 QB노드를 통해 상기 버퍼부(53)의 제 7 NMOS 트랜지스터(T7)와 출력 발생 후 Q노드를 방전 시키는 제 3 NMOS 트랜지스터(T3)를 제어하며, 제 1 공급전압(VSS)을 이용하여 다음 출력 발생 때까지 한 프레임(frame) 동안 Q노드와 출력 단을 오프(off) 상태로 유지한다.

이를 위하여, 상기 제 2 제어부(52)는 제 2 공급전압(VDD) 입력라인과 제 3 클럭신호(CLK3) 입력라인 및 QB노드 사이에 접속된 제 4 NMOS 트랜지스터(T4)와, 제 4 NMOS 트랜지스터(T4)와 스타트 펄스(SP) 입력라인 및 제 1 공급전압(VSS) 입력라인 사이에 접속된 제 5 NMOS 트랜지스터(T5)를 구비한다.

그리고 상기 버퍼부(53)는 Q노드의 전압에 따라 제 1 클럭신호(CLK1) 인가시 출력을 발생시키는 제 6 NMOS 트랜지스터(T6)와, QB노드의 충전에 따라 제 1 공급전압(VSS)을 이용하여 출력라인을 오프(off) 상태로 유지시켜주는 제 7 NMOS 트랜지스터(T7)를 구비한다.

또한, 상기 제 1 제어부(51)는 Q노드 및 QB노드와 제 1 공급전압(VSS) 입력라인 사이에 접속되어 제 7 NMOS 트랜지스터(T7)와 듀얼 동작으로 Q노드를 제어하는 제 3 NMOS 트랜지스터(T3)를 더 구비한다.

상기와 같이 구성된 종래의 쉬프트 레지스터 회로에는 도 4에 도시된 바와 같이, 스타트 신호와 한 클럭 만큼씩 위상 지연되며 순환하는 4개의 클럭 신호에 의해서 구동되며, 4개의 클럭신호는 10V 이상의 전압 폭을 가지는 양극성 타입으로 공급된다. 여기서는 20V의 전위를 하이 상태로, 0V의 전위를 로우 상태로 가정한다. 이러한 구동 파형을 참조하여 쉬프트 레지스터의 동작을 살펴보면 다음과 같 다.

먼저, T1 기간에서 스타트펄스(SP)와 제 4 클럭신호(CLK4)가 동시에 하이 상태가 되면 제 1 및 제 2 NMOS 트랜지스터(T1, T2)가 턴-온(turn-on)되어 Q노드는 일정전압으로 (약 VDD-Vth) 충전된다. 이에 따라, Q노드 충전에 의해 게이트 단자가 접속된 제 6 NMOS 트랜지스터(T6)가 on 상태로 된다.

또한 동시에, 스타트 신호에 의하여, 제 5 NMOS 트랜지스터(T5)가 on되어, QB 노드는 제 1 공급전압(VSS) 에 의하여 off 상태로 된다. 이에 따라, QB노드에 게이트 단자가 접속된 제 3 및 제 7 NMOS 트랜지스터(T3, T7)가 오프 된다.

이어, T2 기간에서 1 클럭신호(CLK1)가 인가되면, Q노드는 플로팅(floating) 된 상태이기 때문에 클럭신호 인가에 의해 부트스트래핑 (Bootstrapping) 현상에 의한 전압 증가로 이하여 Q노드는 매우 높은 전압 (>> VDD)이 걸리게 되며, 이에 따라 on 상태인 제 6 NMOS 트랜지스터(T6)를 통하여 전압(voltage) 감소 없이 출력라인에 출력이 발생한다.

이에 따라, 상기 버퍼부(53)를 구성하는 제 6 NMOS트랜지스터(T6)의 게이트에 상기 부트스트래핑 현상에 의해 매우 높은 포지티브 바이어스 전압이 인가되며, 구동에 따른 이러한 높은 전압의 인가로 인하여 게이트 구동회로를 구성한 트랜지스터의 소자 특성 변화 (문턱전압 이동)가 일어나 회로의 안정성을 저하시킨다.

T3 기간에서 제 1 클럭신호(CLK1)가 로우상태가 되면, 하이 상태였던 출력라인은 on 상태인 버퍼 트랜지스터를 통하여 방전된다. 이때 제 1 클럭신호 (CLK1)의 인가에 의한 부트스트래핑 (Bootstrapping)에 의하여 높아진 Q노드의 전압은 원리 의 하이상태의 전압으로 돌아와 버퍼 트랜지스터를 on 상태로 유지시킨다.

T4 기간에서 제 3 클럭신호(CLK3)가 하이상태가 되면 제 4 NMOS 트랜지스터(T4)가 턴-온되어 제 2 공급전압(VDD)인 20V가 QB노드가 충전되며, 이에 따라 제 3, 제 7 NMOS 트랜지스터(T3, T7)가 턴-온 된다. 턴-온된 제 3 NMOS 트랜지스터(T3)를 통하여 Q노드는 방전되어 off 상태가 되며, 다음 출력 발생 때가지 한 프레임 동안 off 상태를 유지한다. 또한 제 7 NMOS 트랜지스터에 의하여 출력라인은 off 상태를 유지한다. 출력 발생 후 QB노드는 제 3 클럭 신호와 제 2 공급전압(VDD)에 의하여 다음 출력 발생 전까지 한 프레임 동안 계속 on 상태를 유지한다.

T5 기간에서 제 4 클럭신호(CLK4)가 하이상태가 되면 제 2 NMOS 트랜지스터(T2)가 턴-온된다. 그러나, 제 1 및 제 5 NMOS 트랜지스터(T1, T5)는 턴-오프 상태를 유지하므로 QB노드는 on 상태를 유지하게 된다. 따라서 제 3, 제 7 NMOS 트랜지스터(T3, T7)는 계속 턴-온 상태를 유지하므로 제 1 스테이지(ST1)의 출력라인은 off (VSS) 상태를 유지한다.

위에서 상술한 쉬프트 레지스터 회로를 NMOS 트랜지스터로 구성할 경우 액정디스플레이 게이트 라인에 20V~25V의 스윙전압을 인가하기 위해서는 NMOS 트랜지스터로 구성된 쉬프트 레지스터에 입력되는 클럭펄스의 전압이 0V~20V가 입력되어야 한다.

마찬가지로 PMOS 트랜지스터로 구성된 쉬프트 레지스터에 의해 구동되는 액정디스플레이의 게이트라인에 20V의 스윙전압을 인가하기 위해서는 PMOS 트랜지스 터로 구성된 쉬프트 레지스터에 -8V~12V의 스윙전압을 가지는 입력 클럭전압이 필요하며, 이러한 스윙전압은 모델에 따라 변경 가능하다.

그러나 상기와 같은 종래의 액정표시장치의 구동회로에 있어서 다음과 같은 문제점이 있었다.

즉 게이트 구동회로에서 버퍼 트랜지스터를 통해 출력라인으로 출력이 발생할 때, 부트스트래핑 현상에 의한 Q 노드에 인가된 전압의 급격한 상승으로 인해 버퍼 트랜지스터에 매우 높은 바이어스 스트레스가 인가되며, 이에 따라 버퍼 트랜지스터의 소자 특성(문턱전압의 이동)이 변하여, 회로의 안정성이 저하된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 쉬프트 레지스터의 동작 중 인가된 포지티브 바이어스 스트레스에 의한 특성변화를 회복시켜 소자의 특성 변화를 방지하여 회로의 안정성을 향상시키도록 한 쉬프트 레지스터 회로를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 쉬프트 레지스터 회로는 종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하는 다수의 스테이지로 이루어진 쉬프트 레지스터 회로에 있어서, 제 1 및 제 2 노드의 전압에 따라 복수개의 클럭신호 및 제 1 공급전압 중 하나를 선택하여 출력하는 출력 버퍼부와, 상기 스타트펄스에 따라 상기 제 1 노드를 제어하는 제 1 제어부와, 상기 스타트펄스 및 클럭신호에 따라 상기 제 2 노드 를 제어하는 제 2 제어부와, 상기 제 1 노드에 네거티브 위상을 갖는 클럭신호를 인가하여 제어하는 제 3 제어부를 포함하여 이루어짐을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 쉬프트 레지스터 회로를 상세히 설명하면 다음과 같다.

도 5는 본 발명의 제 1 실시 예에 의한 쉬프트 레지스터 회로를 나타낸 상세 회로도이며, 도 6은 본 발명의 제 1 실시 예에 의한 쉬프트 레지스터 회로의 입/출력신호를 나타낸 파형도 이다.

먼저, 쉬프트 레지스터 회로는 종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트 시켜 순차적으로 쉬프트 펄스를 출력하는 다수의 스테이지로 이루어져 있다. 그 중 하나의 스테이지에 대해 예를 들어 설명한다.

도 5에 나타낸 바와 같이, 스타트 펄스(SP)와 제 4 클럭신호(CLK4)에 따라 Q노드를 제어하는 제 1 제어부(101)와, 제 3 클럭신호(CLK3) 및 스타트 펄스(SP)에 따라 QB노드를 제어하는 제 2 제어부(102)와, Q 노드의 충/방전 상태에 따라 출력라인에 출력을 선택적으로 발생시키는 버퍼 트랜지스터로 구성된 버퍼부(103)와, 상기 제 1 제어부(101)의 출력단인 Q 노드에 네거티브 바이어스 전압을 인가하는 제 3 제어부(104)를 포함하여 구성되어 있다.

여기서, 상기 제 1 제어부(101)는 Q노드를 통해 버퍼부(103)의 제 6 NMOS 트랜지스터(T6)를 제어하며, Q노드가 충전되어 on 상태일 때, 인가된 클럭신호(CLK1)에 의하여 출력라인에 출력신호(Vout1)로 공급되게 한다.

이를 위하여, 상기 제 1 제어부(101)는 스타트 펄스(SP) 입력라인에 다이오 드형으로 접속된 제 1 NMOS 트랜지스터(T1)와, 상기 제 1 NMOS 트랜지스터(T1)와 제 4 클럭신호(CLK4) 입력라인 및 Q노드 사이에 접속된 제 2 NMOS 트랜지스터(T2)를 구비한다. 이때 스타트 신호는 제 4 클럭신호(CLK4)와 동기 되어 있다.

그리고 상기 제 2 제어부(102)는 QB노드를 통해 상기 버퍼부(103)의 제 7 NMOS 트랜지스터(T7)를 제어하며 제 1 공급전압(VSS)이 출력라인을 통해 출력신호(Vout1)로 공급되어, 출력라인을 off 상태로 유지시켜 준다.

이를 위하여, 상기 제 2 제어부(102)는 제 2 공급전압(VDD) 입력라인과 제 3 클럭신호(CLK3) 입력라인 및 QB노드 사이에 접속된 제 4 NMOS 트랜지스터(T4)와, 제 4 NMOS 트랜지스터(T4)와 스타트 펄스(SP) 입력라인 및 제 1 공급전압(VSS) 입력라인 사이에 접속된 제 5 NMOS 트랜지스터(T5)를 구비한다.

그리고 상기 버퍼부(103)는 Q노드의 충/방전 상태에 따라 제 1 클럭신호(CLK1)를 선택하여 출력라인으로 공급하는 제 6 NMOS 트랜지스터(T6)와, QB노드의 충/방전 상태에 따라 제 1 공급전압(VSS)을 선택하여 출력라인으로 공급하는 제 7 NMOS 트랜지스터(T7)를 구비한다.

또한, 상기 제 1 제어부(103)는 Q노드 및 QB노드와 제 1 공급전압(VSS) 입력라인 사이에 접속되어 제 7 NMOS 트랜지스터(T7)와 듀얼 동작으로 Q노드를 제어하는 제 3 NMOS 트랜지스터(T3)를 더 구비한다.

또한, 상기 제 3 제어부(104)는 상기 Q 노드와 외부에서 인가되는 네거티브 위상을 갖는 클럭신호(Vneg) 사이에 제 8, 제 9 NMOS 트랜지스터(T8,T9)가 직렬로 연결되고, 상기 제 8, 제 9 NMOS 트랜지스터(T8,T9)의 게이트는 공통으로 다음 스 테이지와 연결되어 구동하고 있다.

상기와 같이 구성된 본 발명에 의한 쉬프트 레지스터 회로에는 도 6에 도시된 바와 같이, 순차적으로 한 클럭 만큼씩 위상 지연되는 형태를 가지는 제 1 내지 제 4 클럭신호(CLK1 내지 CLK4)가 공급된다.

여기서, 상기 제 4 클럭신호(CLK4)는 스타트 펄스(SP)와 동기 된 위상을 갖는다. 스타트 펄스(SP)를 포함하여 제 1 내지 제 4 클럭신호(CLK1 내지 CLK4)는 10V 이상의 스윙전압을 가지는 양극성 타입으로 공급된다.

여기서는 20V의 전위를 하이 상태로, 0V의 전위를 로우 상태로 가정한다. 또한 각 단에 인가되는 네거티브 위상을 갖는 클럭신호(Vneg)는 QB 노드를 충전시키는 제 3 클럭신호(CLK3)와 같은 주기를 갖고 위상은 반대인 클럭신호를 이용한다. 네거티브 위상을 갖는 클럭신호(Vneg)의 스윙 전압(swing voltage)은 제 1 공급전원(VSS)을 하이(high) 전원으로 하고, 로우(low) 전압은 제 1 공급전원(Vss) 보다 낮은 임의의 전압을 이용한다.

이러한 구동파형을 참조하여 쉬프트 레지스터의 동작을 살펴보면 다음과 같다. 먼저, T1 기간에서 스타트펄스(SP)와 제 4 클럭신호(CLK4)가 동시에 하이 상태가 되면 제 1 및 제 2 NMOS 트랜지스터(T1, T2)가 턴-온(turn-on)되어 Q노드는 일정전압으로(약 VDD-Vth) 충전된다.

이에 따라, Q노드 충전에 의해 게이트 단자가 접속된 제 6 NMOS 버퍼 트랜지스터(T6)가 on 상태로 된다. 또한 동시에, 스타트펄스에 의하여, 제 5 NMOS 트랜지스터(T5)가 on되어, QB 노드는 제 1 공급전원(VSS)에 의하여 off 상태로 된다. 이 에 따라, QB노드에 게이트 단자가 접속된 제 3 및 제 7 NMOS 트랜지스터(T3, T7)가 오프 된다.

이어, T2 기간에서 1 클럭신호(CLK1)가 인가되면, Q노드는 플로팅(floating) 된 상태이기 때문에 클럭신호 인가에 의해 부트스트래핑 (Bootstrapping) 현상에 의한 전압 증가로 이하여 Q노드는 매우 높은 전압 (>> VDD)이 걸리게 되며, 이에 따라 on 상태인 제 6 NMOS 트랜지스터(T6)를 통하여 전압 감소 없이 출력라인에 출력이 발생한다.

이에 따라, 상기 버퍼부를 구성하는 제 6 NMOS 트랜지스터(T6)의 게이트에 상기 부트스트래핑 현상에 의해 매우 높은 포지티브 바이어스 전압이 인가되며, 구동에 따른 이러한 높은 전압의 인가로 인하여 게이트 구동회로를 구성한 트랜지스터의 소자 특성 변화 (문턱전압 이동)가 일어나 회로의 안정성을 저하시킨다.

T3 기간에서 제 1 클럭신호(CLK1)가 로우상태가 되면, 하이 상태였던 출력라인은 on 상태인 제 6 NMOS 트랜지스터(T6)를 통하여 방전된다. 이때 제 1 클럭신호 (CLK1)의 인가에 의한 부트스트래핑 (Bootstrapping)에 의하여 높아진 Q노드의 전압은 원리의 하이상태의 전압으로 돌아와 제 6 NMOS 트랜지스터(T6)를 on 상태로 유지시킨다.

T4 기간에서 제 3 클럭신호(CLK3)가 하이 상태가 되면 제 4 NMOS 트랜지스터(T4)가 턴-온되어 제 2 공급전압(VDD)인 20V가 QB노드가 충전되며, 이에 따라 제 3, 제 7 NMOS 트랜지스터(T3, T7)가 턴-온 된다. 턴-온된 제 3 NMOS 트랜지스터(T3)를 통하여 Q노드는 방전되어 off 상태가 되며, 다음 출력 발생 때가지 한 프레임 동안 off 상태를 유지하게 된다. T4 기간에서 제 3 클럭신호(CLK3)가 하이상태가 되면, 다음 스테이지(n+2)의 출력이 나온다. 이때 다음 스테이지(n+2)단에서 나온 출력은 n번째 스테이지단의 제 8, 제 9 NMOS 트랜지스터(T8,T9)를 턴온 시켜 Q노드에 네거티브 위상을 갖는 클럭신호(Vneg)를 인가한다.

이때 제 3 클럭신호(CLK3)와 같은 주기를 갖는 네거티브 위상을 갖는 클럭신호(Vneg)가 인가되면 Q-노드는 네거티브 전압(negative voltage)이 인가된다(도 6의 B 부분).

따라서 제 1 클럭신호(CLK1)가 인가되어 출력이 발생할 때 인가된 부트스트래핑 현상에 의한 매우 높은 포지티브 바이어스 스트레스(positive bias stress)에 의한 특성변화는 네거티브 위상을 갖는 클럭신호(Vneg)를 이용하여 Q-노드에 반대 극성을 갖는 네거티브 위상을 갖는 클럭신호를 인가하여 동작 중 포지티브 바이어스에 의한 제 6 NMOS 트랜지스터(T6)의 특성 변화를 회복시켜, 회로의 신뢰성을 향상시킨다.

T5 기간에서 제 4 클럭신호(CLK4)가 하이 상태가 되면 제 2 NMOS 트랜지스터(T2)가 턴-온된다. 그러나, 제 1 및 제 5 NMOS 트랜지스터(T1, T5)는 턴-오프 상태를 유지하므로 QB노드는 on 상태를 유지하게 된다.

따라서 제 3, 제 7 NMOS 트랜지스터(T3, T7)는 계속 턴-온 상태를 유지하므로 제 1 스테이지(ST1)의 출력라인은 off (VSS) 상태를 유지한다. 이때 Q노드에 인가된 네거티브 위상을 갖는 클럭신호(Vneg)는 하이상태(VSS)가 되며, 제 3 NMOS 트랜지스터(T3)를 통하여 시간이 지남에 따라 Q노드의 전압은 Vss가 된다.

따라서 본 발명의 쉬프트 레지스터 회로에서는 Q노드에 네거티브 위상을 갖는 클럭신호를 인가하여 포지티브 바이어스 전압에 의한 스트레스 효과(stress effect)를 보상해 줌으로써 포지티브 바이어스 스트레스에 의한 특성 변화를 상쇄시킬 수 있다.

도 7은 본 발명의 제 2 실시예에 의한 쉬프트 레지스터 회로를 나타낸 회로도이고, 도 8은 본 발명의 제 2 실시예에 의한 쉬프트 레지스터 회로의 입/출력신호를 나타낸 타이밍도이다.

도 7 및 도 8에 도시한 바와 같이, 제 2 실시예에 의한 쉬프트 레지스터 회로는 제 1 실시예에 의한 쉬프트 레지스터 회로와 동일한 구성 및 동작을 갖고, 다만, 제 3 제어부(104)의 게이트에 연결되는 부분이 다음 스테이지가 아니라 제 3 클럭신호(CLK3)에 연결되어 있다.

도 9는 본 발명에 의한 쉬프트 레지스터 회로의 시뮬레이션 결과를 나타낸 타이밍도이다.

도 9에 도시한 바와 같이, Q노드에 포지티브 바이어스 전압과 대응되는 네거티브 위상을 갖는 클럭신호가 인가됨을 알 수 있다.

도 10은 본 발명의 제 3 실시 예에 의한 쉬프트 레지스터 회로를 나타낸 회로도이고, 도 11은 본 발명의 제 3 실시 예에 의한 쉬프트 레지스터 회로의 입/출력신호를 나타낸 패널 타이밍도이다.

도 10 및 도 11에 도시한 바와 같이, 제 3 실시 예에 의한 쉬프트 레지스터 회로는 제 1 실시 예에 의한 쉬프트 레지스터 회로와 동일한 구성 및 동작을 갖는 다. 다만 제 1 및 2 실시 예에서와 같이 제 3 제어부를 통하지 않고, 제 3 NMOS 트랜지스터(T3)의 소스 전극을 기존의 Vss에서 분리하여 네거티브 위상을 갖는 클럭신호(Vneg)에 연결하여 Q 노드에 네거티브 전원을 인가하는 것을 특징으로 한다.

이 경우에는 쉬프트 레지스터를 구성한 각 단의 모든 제 3 NMOS 트랜지스터(T3)가 동일한 한 개의 네거티브 위상을 갖는 클럭신호(Vneg)에 연결되어 있어 한 프레임 구동 후, 블랭크 타임(blank time) 영역을 이용하여 네거티브 위상을 갖는 Q 노드에 인가한다. 제 3 실시예의 경우에는 각 단의 제 3 트랜지스터가 Q노드에 네거티브 위상을 갖는 클럭신호를 인가하기 위한 제 3 제어부가 된다.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같이 본 발명에 의한 쉬프트 레지스터 회로는 다음과 같은 효과가 있다.

즉, 포지티브 바이어스 전압에 대응되는 네거티브 위상을 갖는 클럭신호를 인가하여 포지티브 바이어스에 의한 스트레스 효과를 보상해 줌으로써 포지티브 바이어스 스트레스에 의한 출력 버퍼 회로의 특성 변화를 상쇄시켜 회로의 신뢰성을 향상시킬 수 있다.

Claims

종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하는 다수의 스테이지로 이루어진 쉬프트 레지스터 회로에 있어서,

제 1 및 제 2 노드의 전압에 따라 복수개의 클럭신호 및 제 1 공급전압 중 하나를 선택하여 출력하는 출력 버퍼부와,

상기 스타트 펄스에 따라 상기 제 1 노드를 제어하는 제 1 제어부와,

상기 스타트 펄스 및 클럭신호에 따라 상기 제 2 노드를 제어하는 제 2 제어부와,

상기 제 1 노드에 네거티브 위상을 갖는 클럭신호를 인가하여 제어하는 제 3 제어부를 포함하여 이루어짐을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항에 있어서, 상기 각 스테이지는 동일 타입의 채널을 갖는 박막트랜지스터로만 구성되는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항에 있어서, 상기 각 스테이지는 비정질 실리콘 박막 트랜지스터로만 구성되는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항에 있어서, 상기 제 3 제어부는 상기 다수의 스테이지 중 다음 단의 스테이지에 의해 구동되는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항에 있어서, 상기 제 3 제어부는 외부에서 인가되는 복수개의 클럭신호 중 하나의 클럭신호에 의해 구동되는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항에 있어서, 상기 제 3 제어부는 소스가 제 1 공급전압에서 분리되어 네거티브 위상을 갖는 클럭신호에 연결된 제 3 트랜지스터로 구동되는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항에 있어서, 상기 제 1 제어부는 스타트펄스 입력라인에 다이오드형으로 접속된 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터와 복수개의 클럭신호 입력라인 및 제 1 노드 사이에 접속된 제 2 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항에 있어서, 상기 제 2 제어부는 제 2 공급전압 입력라인과 제 3 클럭신호 입력라인 및 제 2 노드 사이에 접속된 제 4 NMOS 트랜지스터와, 제 4 NMOS 트랜지스터와 스타트 펄스 입력라인 및 제 1 공급전압 입력라인 사이에 접속된 제 5 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항에 있어서, 상기 출력 버퍼부는 제 1 노드의 전압에 따라 복수개의 클럭신호 중 하나의 클럭신호를 선택하여 출력라인으로 공급하는 제 6 NMOS 트랜지스터와, 제 2 노드의 전압에 따라 제 1 공급전압을 선택하여 출력라인으로 공급하는 제 7 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항 또는 제 5 항에 있어서, 상기 제 1 제어부는 제 1 노드 및 제 2 노드와 제 1 공급전압 입력라인 사이에 접속되어 제 7 NMOS 트랜지스터와 듀얼 동작으로 제 1 노드를 제어하는 제 3 NMOS 트랜지스터를 더 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항에 있어서, 상기 제 3 제어부는 상기 제 1 노드와 외부에서 인가되는 네거티브 위상을 갖는 클럭신호 사이에 직렬로 구성되고 각 게이트에 다음 단의 스테이지가 연결되는 제 8, 제 9 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항에 있어서, 상기 제 3 제어부는 각 단의 모든 제 3 트랜지스터의 소스를 별도의 네거티브 위상을 갖는 클럭신호에 하나로 연결하여 구성하는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항 또는 제 11 항에 있어서, 상기 제 3 제어부에 인가되는 네거티브 위 상을 갖는 클럭신호를 통하여 제 1 공급전압보다 낮은 전압을 제 1 노드에 인가하는 것을 특징으로 하는 쉬프트 레지스터 회로.
제 1 항 또는 제 6 항에 있어서, 상기 제 3 제어부에 인가되는 네거티브 위상을 갖는 클럭신호를 통하여 제 1 공급전압보다 낮은 전압을 제 1 노드에 인가하는 것을 특징으로 하는 쉬프트 레지스터 회로.