KR102473538B1 - 표시패널 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예는 영상이 표시되는 표시영역과 상기 표시영역 외곽에 배치되는 비표시영역을 포함하는 표시패널에 있어서, 상기 표시영역에 매트릭스 배열된 복수의 화소영역, 상기 표시영역에 배치되고 상기 복수의 화소영역 중 수평방향으로 나란하게 배열된 화소영역들로 이루어진 복수의 수평라인에 대응하는 복수의 게이트라인, 상기 비표시영역에 배치되고, 상기 영상의 각 프레임에 대응하는 프레임 기간 중 상기 각 수평라인에 할당된 각 수평기간에 대응하는 적어도 일부 기간 동안 턴온상태로 구동하는 적어도 하나의 일시구동소자, 및 상기 비표시영역에 배치되고, 상기 프레임 기간 중 상기 각 수평기간에 대응한 적어도 일부 기간을 제외한 나머지 기간 동안 턴온상태의 구동을 유지하는 적어도 하나의 과구동소자를 포함하는 표시패널을 제공한다. 여기서, 상기 각 과구동소자의 게이트전극에 연결되는 신호배선은 투명도전성물질의 제 1 게이트층과 불투명도전성물질의 제 2 게이트층이 적층된 구조로 이루어지고, 상기 각 과구동소자의 게이트전극은 상기 제 1 게이트층으로만 이루어진다.

Description

표시패널 및 이를 포함하는 표시장치{DISPLAY PANEL AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 영상을 표시하는 표시패널과 이를 포함하는 표시장치에 관한 것이다.
표시장치(Display Device)는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이에 표시장치의 박형화, 경량화 및 저소비전력화 등을 개발시키기 위한 연구가 계속되고 있다.
표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이러한 표시장치는 영상이 표시되는 표시영역과 표시영역의 외곽인 비표시영역을 포함하는 표시패널과, 표시패널을 구동하는 패널구동부를 포함하는 것이 일반적이다.
표시패널은 표시영역에 매트릭스 배열된 복수의 화소영역을 포함한다. 각 화소영역은 각 수평기간의 적어도 일부 기간 동안 턴온상태로 구동되는 적어도 하나의 트랜지스터를 포함한다.
패널구동부는 표시패널과 별개의 기판으로 구현될 수 있다. 다만, 패널구동부 중 비교적 간단한 회로로 이루어진 일부는 표시패널의 비표시영역에 배치될 수 있다.
한편, 패널구동부는 프레임 기간 중 일부 기간 동안 턴온상태로 구동하는 일시구동소자와, 프레임 기간 중 대부분 기간 동안 턴온상태의 구동을 유지하는 과구동소자를 포함할 수 있다. 이러한 과구동소자는 소정 노드의 전압을 방전시키기 위한 풀다운 트랜지스터일 수 있다.
과구동소자는 일시구동소자보다 긴 기간 동안 턴온상태로 구동됨에 따라, 일시구동소자보다 더 많은 양의 포지티브 바이어스 스트레스(Positive Bias Temperature Stress)를 받는다. 그로 인해, 과구동소자는 일시구동소자보다 더 빠른 속도로 열화되는 문제점이 있다.
또한, 표시장치의 베젤 너비를 감소시키기 위하여, 표시패널의 비표시영역은 한정된 너비로 이루어지므로, 과구동소자의 열화속도를 지연시키기 위한 별도의 회로를 구비하거나 일시구동소자와 다른 구조로 이루어진 과구동소자를 마련하기 어려운 문제점이 있다.
이와 같이, 과구동소자의 열화속도를 지연시키기 어려우므로, 열화된 과구동소자로 인한 표시패널의 오동작 또는 수명 감소가 심화될 수 있는 문제점이 있다.
본 발명은 비표시영역에 배치된 과구동소자의 열화속도를 지연시킬 수 있는 표시패널 및 이를 포함하는 표시장치를 제공하기 위한 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 예시는 영상이 표시되는 표시영역과 상기 표시영역 외곽에 배치되는 비표시영역을 포함하는 표시패널에 있어서, 상기 표시영역에 매트릭스 배열된 복수의 화소영역, 상기 표시영역에 배치되고 상기 복수의 화소영역 중 수평방향으로 나란하게 배열된 화소영역들로 이루어진 복수의 수평라인에 대응하는 복수의 게이트라인, 상기 비표시영역에 배치되고, 상기 영상의 각 프레임에 대응하는 프레임 기간 중 상기 각 수평라인에 할당된 각 수평기간에 대응하는 적어도 일부 기간 동안 턴온상태로 구동하는 적어도 하나의 일시구동소자, 및 상기 비표시영역에 배치되고, 상기 프레임 기간 중 상기 각 수평기간에 대응한 적어도 일부 기간을 제외한 나머지 기간 동안 턴온상태의 구동을 유지하는 적어도 하나의 과구동소자를 포함하는 표시패널을 제공한다. 여기서, 상기 각 과구동소자의 게이트전극에 연결되는 신호배선은 투명도전성물질의 제 1 게이트층과 불투명도전성물질의 제 2 게이트층이 적층된 구조로 이루어지고, 상기 각 과구동소자의 게이트전극은 상기 제 1 게이트층으로만 이루어진다.
상기 각 과구동소자는 기판 상에 배치되고 상기 제 1 게이트층으로 이루어지는 상기 게이트전극, 상기 게이트전극을 덮는 게이트절연막 상에 배치되고 상기 게이트전극의 적어도 일부에 중첩하는 액티브층, 및 상기 액티브층 상에 배치되고 상호 이격하는 소스전극과 드레인전극을 포함한다.
상기 액티브층은 산화물반도체물질로 이루어진다.
상기 각 일시구동소자의 게이트전극은 상기 제 1 및 제 2 게이트층이 적층된 구조로 이루어진다.
상기 표시패널은 상기 비표시영역에 배치되고 상기 복수의 게이트라인에 순차적으로 게이트신호를 공급하는 게이트구동부를 더 포함한다. 상기 게이트구동부는 상기 복수의 게이트라인에 대응하고 서로 종속적으로 접속된 복수의 스테이지를 포함한다. 상기 각 스테이지는 상기 적어도 하나의 과구동소자를 포함한다.
상기 각 스테이지는 Q 노드의 전압에 기초하여 턴온되면 출력노드에 클럭신호를 전달하는 제 1 스테이지 트랜지스터, 제 1 게이트구동전압을 공급하는 제 1 게이트구동전원과 상기 Q 노드 사이에 배치되는 제 2 스테이지 트랜지스터, 상기 제 1 게이트구동전원과 QB 노드 사이에 배치되는 제 3 스테이지 트랜지스터, 상기 제 1 게이트구동전압보다 낮은 제 2 게이트구동전압을 공급하는 제 2 게이트구동전원과 상기 Q 노드 사이에 배치되고, 상기 QB 노드의 전압에 기초하여 턴온되면 상기 Q 노드에 상기 제 2 게이트구동전압을 공급하는 제 4 스테이지 트랜지스터, 및 상기 출력노드와 상기 제 2 게이트구동전원 사이에 배치되고, 상기 QB 노드의 전압에 기초하여 턴온되면 상기 출력노드에 상기 제 2 게이트구동전압을 공급하는 제 5 스테이지 트랜지스터를 포함한다. 여기서, 상기 적어도 하나의 과구동소자는 상기 QB 노드의 전압에 기초하여 턴온되는 상기 제 4 및 제 5 스테이지 트랜지스터를 포함한다.
상기 적어도 하나의 과구동소자 중 일부의 게이트전극은 상기 제 1 게이트층의 일부 상에 배치되고 상호 이격하는 적어도 하나의 차광패턴을 더 포함한다.
상기 표시패널은 상기 표시영역에 배치되고 상기 복수의 화소영역 중 수직방향으로 나란하게 배열된 화소영역들로 이루어진 복수의 수직라인에 대응하는 복수의 데이터라인, 및 상기 비표시영역에 배치되고, 상기 각 화소영역의 데이터신호를 공급하는 데이터구동부와 상기 복수의 데이터라인 사이를 연결하는 먹스구동부를 더 포함한다. 상기 먹스구동부는 상기 데이터구동부에 구비된 둘 이상의 데이터출력단자에 대응하는 둘 이상의 먹스채널을 포함한다. 상기 각 먹스채널은 상기 복수의 데이터라인 중 둘 이상의 데이터라인에 대응하는 둘 이상의 먹스 트랜지스터와, 상기 둘 이상의 먹스 트랜지스터의 게이트전극에 대응하는 둘 이상의 먹스스위칭부를 포함한다. 상기 각 먹스스위칭부는 상기 적어도 하나의 과구동소자를 포함한다.
상기 둘 이상의 먹스 트랜지스터는 서로 다른 두 개의 데이터라인에 대응하는 제 1 및 제 2 먹스 트랜지스터를 포함하고, 상기 둘 이상의 먹스스위칭부는 상기 제 1 및 제 2 먹스 트랜지스터에 대응하는 제 1 및 제 2 먹스스위칭부를 포함하며, 상기 제 1 먹스스위칭부는 제 1 먹스스위칭구동신호에 기초하여 턴온하면 상기 제 1 먹스 트랜지스터의 게이트전극에 상기 제 1 먹스스위칭구동신호를 공급하는 제 1 먹스게이트트랜지스터, 및 상기 제 1 먹스스위칭구동신호와 상이한 제 2 먹스스위칭구동신호에 기초하여 턴온하면 상기 제 1 먹스 트랜지스터의 게이트전극에 상기 제 1 먹스스위칭구동신호를 공급하는 제 2 먹스게이트트랜지스터를 포함하고, 상기 제 2 먹스스위칭부는 상기 제 2 먹스스위칭구동신호에 기초하여 턴온하면 상기 제 2 먹스 트랜지스터의 게이트전극에 상기 제 2 먹스스위칭구동신호를 공급하는 제 3 먹스게이트트랜지스터, 및 상기 제 1 먹스스위칭구동신호에 기초하여 턴온하면 상기 제 2 먹스 트랜지스터의 게이트전극에 상기 제 2 먹스스위칭구동신호를 공급하는 제 4 먹스게이트트랜지스터를 포함하며, 상기 적어도 하나의 과구동소자는 상기 제 2 및 제 4 먹스게이트트랜지스터를 포함한다.
그리고, 본 발명의 다른 일 예시는 상기 표시패널, 상기 각 화소영역의 데이터신호를 공급하는 데이터구동부, 및 상기 게이트구동부의 구동타이밍과 상기 데이터구동부의 구동타이밍을 제어하는 타이밍 컨트롤러를 포함하는 표시장치를 더 제공한다.
본 발명의 각 실시예에 따른 표시패널은 비표시영역에 배치되는 적어도 하나의 과구동소자와 적어도 하나의 일시구동소자를 포함한다. 각 과구동소자의 게이트전극에 연결되는 신호배선은 투명도전성물질의 제 1 게이트층과 불투명도전성물질의 제 2 게이트층이 적층된 구조로 이루어지고, 각 과구동소자의 게이트전극은 제 1 게이트층으로 이루어진다. 그리고, 각 과구동소자는 게이트전극을 덮는 게이트절연막 상에 배치되는 액티브층을 포함한다.
여기서, 적어도 하나의 일시구동소자는 프레임 기간 중 각 수평기간에 대응한 적어도 일부 기간 동안 턴온상태로 구동하는 트랜지스터를 포함할 수 있다. 반면, 적어도 하나의 과구동소자는 프레임 기간 중 각 수평기간에 대응한 적어도 일부 기간을 제외한 나머지 기간 동안 턴온상태의 구동을 유지하는 트랜지스터를 포함할 수 있다. 이러한 과구동소자는 소정 노드의 전압을 방전시키기 위한 풀다운 트랜지스터를 포함할 수 있다.
과구동소자는 일시구동소자에 비해 더 긴 시간 동안 턴온상태로 구동됨에 따라, 과구동소자에는 일시구동소자보다 많은 양의 포지티브 바이어스 스트레스(Positive Bias Temperature Stress)가 누적된다. 이러한 포지티브 바이어스 스트레스로 인해 과구동소자의 문턱전압은 포지티브 방향으로 이동(positive-shift)될 수 있다.
이러한 과구동소자의 열화를 지연시키기 위하여, 본 발명의 각 실시예에 따른 표시패널에 있어서, 비표시영역에 배치되는 각 과구동소자의 게이트전극은 투명도전성물질의 제 1 게이트층으로 이루어진다. 이에 따라, 과구동소자의 액티브층이 게이트전극을 투과한 광에 노출됨으로써, 반도체 특성을 회복할 수 있다. 그러므로, 광에 노출된 액티브층으로 인해, 과구동소자의 문턱전압이 네거티브 방향으로 이동(negative-shift)될 수 있다.
이상과 같이, 과구동소자의 게이트전극이 투명도전성물질의 제 1 게이트층으로 이루어짐에 따라, 과구동소자의 액티브층이 게이트전극을 투과한 광에 노출될 수 있으므로, 과구동소자의 열화속도가 지연될 수 있다.
따라서, 과구동소자의 오작동 또는 파손이 감소될 수 있다.
또한, 열화된 과구동소자로 인한 표시패널의 오작동 또는 수명 감소가 방지될 수 있으므로, 표시패널의 신뢰도 및 수명이 향상될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 표시장치를 나타낸 도면이다.
도 2는 도 1의 표시패널의 단면에 대한 일 예시를 나타낸 도면이다.
도 3는 도 2의 표시패널의 박막트랜지스터 어레이 기판 중 도 1의 화소영역에 대응한 등가회로의 일 예시를 나타낸 도면이다.
도 4는 도 2의 표시패널의 박막트랜지스터 어레이 기판 중 도 1의 화소영역에 대응한 등가회로의 다른 일 예시를 나타낸 도면이다.
도 5는 도 1의 표시패널에 구비된 복수의 게이트라인에 공급되는 게이트신호에 대한 일 예시를 나타낸 도면이다.
도 6은 도 5의 게이트신호를 공급하기 위한 게이트구동부의 일 예시를 나타낸 도면이다.
도 7은 도 6의 게이트구동부에 포함된 복수의 스테이지 중 어느 하나의 스테이지에 대응한 등가회로의 일 예시를 나타낸 도면이다.
도 8은 도 2의 표시패널의 박막트랜지스터 어레이 기판의 평면 중 도 7의 스테이지에 대응한 영역의 일 예시를 나타낸 도면이다.
도 9는 도 6의 복수의 클럭신호 및 도 7의 스테이지에 대응한 신호파형의 일 예시를 나타낸 도면이다.
도 10은 도 8의 A-A'를 나타낸 도면이다.
도 11은 도 8의 B-B'를 나타낸 도면이다.
도 12는 본 발명의 제 2 실시예에 따른 도 9의 B-B'를 나타낸 도면이다.
도 13은 본 발명의 제 3 실시예에 따른 표시장치를 나타낸 도면이다.
도 14는 도 13의 먹스구동부에 대한 일 예시를 나타낸 도면이다.
도 15는 도 14의 먹스구동부에 구비된 어느 하나의 먹스채널에 대응한 등가회로의 일 예시를 나타낸 도면이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하, 본 발명의 각 실시예에 따른 표시패널 및 이를 포함하는 표시장치에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11 및 도 12를 참조하여, 본 발명의 제 1 및 제 2 실시예에 따른 표시장치 및 그에 구비되는 표시패널에 대해 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 표시장치를 나타낸 도면이다. 도 2는 도 1의 표시패널의 단면에 대한 일 예시를 나타낸 도면이다.
도 3는 도 2의 표시패널의 박막트랜지스터 어레이 기판 중 도 1의 화소영역에 대응한 등가회로의 일 예시를 나타낸 도면이다. 도 4는 도 2의 표시패널의 박막트랜지스터 어레이 기판 중 도 1의 화소영역에 대응한 등가회로의 다른 일 예시를 나타낸 도면이다.
도 5는 도 1의 표시패널에 구비된 복수의 게이트라인에 공급되는 게이트신호에 대한 일 예시를 나타낸 도면이다. 도 6은 도 1의 게이트구동부에 대한 일 예시를 나타낸 도면이다.
도 7은 도 6의 게이트구동부에 포함된 복수의 스테이지 중 어느 하나의 스테이지에 대응한 등가회로의 일 예시를 나타낸 도면이다. 도 8은 도 2의 표시패널의 박막트랜지스터 어레이 기판의 평면 중 도 7의 스테이지에 대응한 영역의 일 예시를 나타낸 도면이다. 도 9는 도 6의 복수의 클럭신호 및 도 7의 스테이지에 대응한 신호파형의 일 예시를 나타낸 도면이다. 도 10은 도 8의 A-A'를 나타낸 도면이다. 도 11은 도 8의 B-B'를 나타낸 도면이다.
도 12는 본 발명의 제 2 실시예에 따른 도 9의 B-B'를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 표시장치(10)는 영상이 표시되는 표시영역(DA; Display Area)과 표시영역(DA)의 외곽에 배치되는 비표시영역(NA; Non display Area)을 포함하는 표시패널(11)을 포함한다.
표시패널(11)은 표시영역(DA)에 매트릭스 배열된 복수의 화소영역(PA; Pixel Area), 및 표시영역(DA)에 배치되고 복수의 화소영역(PA) 중 수평방향(도 1의 좌우방향)으로 나란하게 배열된 화소영역들로 이루어진 복수의 수평라인에 대응하는 복수의 게이트라인(GL_1, GL_2, GL_3, GL_4, GL_i, GL_n; 이하, "GL"로 통칭함)을 포함한다.
그리고, 표시패널(11)은 표시영역(DA)에 배치되고 복수의 화소영역(PA) 중 수직방향(도 1의 상하방향)으로 나란하게 배열된 화소영역들로 이루어진 복수의 수직라인에 대응하는 복수의 데이터라인(DL_1, DL_2, DL_3, DL_4, DL_m; 이하, "DL"로 통칭함)을 더 포함한다.
표시장치(10)는 표시패널(11)의 복수의 게이트라인(GL)에 순차적으로 게이트신호를 공급하는 게이트구동부(12)(G-DR; Gate DRiver)를 더 포함한다.
또한, 표시장치(10)는 표시패널(11)의 복수의 데이터라인(DL)을 통해 각 화소영역(PA; Pixel Area)의 데이터신호를 공급하는 데이터구동부(13), 및 게이트구동부(12)의 구동타이밍과 데이터구동부(13)의 구동타이밍을 제어하는 타이밍 컨트롤러(14)를 더 포함한다.
타이밍 컨트롤러(14)는 외부로부터 입력된 디지털 비디오 데이터를 표시패널(11)의 해상도에 따라 재정렬하고, 재정렬된 비디오 데이터를 데이터구동부(13)에 공급한다.
타이밍 컨트롤러(14)는 수직 동기신호, 수평 동기신호, 도트클럭신호 및 데이터 인에이블신호 등의 타이밍 신호들에 기초하여 게이트구동부(12)의 구동 타이밍을 제어하기 위한 게이트 제어신호와, 데이터구동부(13)의 구동 타이밍을 제어하기 위한 데이터 제어신호를 공급한다.
게이트구동부(12)는 게이트 제어신호에 기초하여 표시패널(11)에 구비된 복수의 게이트라인(GL)에 순차적으로 게이트신호를 공급한다. 이로써, 복수의 게이트라인(GL)을 통해 각 수평라인에 대응한 수평기간 동안 각 수평라인의 화소영역(PA)에 게이트신호가 공급된다.
데이터구동부(13)는 데이터 제어신호에 기초하여 재정렬된 디지털 비디오 데이터를 아날로그 데이터신호로 변환하고, 각 수평기간 동안 복수의 데이터라인(DL)에 각 화소영역(PA)의 데이터신호를 공급한다.
한편, 게이트구동부(12)는 복수의 게이트라인(GL)에 순차적으로 게이트신호를 공급하기 위한 것으로, 데이터구동부(13)에 비해 비교적 간단한 회로로 구현될 수 있다. 이에, 표시장치(10)의 구조 단순화를 위해, 게이트구동부(12)는 표시패널(11)의 비표시영역(NA)에 배치될 수 있다.
도 2에 도시된 바와 같이, 표시패널(11)은 상호 대향하는 한 쌍의 기판(100, 200) 및 한 쌍의 기판(100, 200) 사이에 배치되는 편광물질 또는 발광물질(300)을 포함한다.
한 쌍의 기판(100, 200)은 상호 합착된다. 한 쌍의 기판(100, 200) 중 어느 하나(100)는 표시영역(DA)에 복수의 화소영역(PA)을 정의하고 각 화소영역(PA)을 구동하는 박막트랜지스터 어레이 기판(100)일 수 있다.
한편, 표시패널(11)이 액정표시패널(Liquid Crystal Display Panel)인 경우, 편광물질인 액정이 한 쌍의 기판(100, 200) 사이에 배치된다. 이때, 액정표시패널은 스스로 광을 방출하는 자발광장치가 아니므로, 표시장치(11)는 표시패널(11) 아래에 배치되는 백라이트유닛(BLU; Back Light Unit)을 더 포함할 수 있다. 백라이트유닛(BLU)은 표시패널(11) 측으로 면광원을 공급한다. 표시패널(11)의 액정(300)은 각 화소영역(PA)에 대응한 전계에 의해 틸트됨으로써, 각 화소영역(PA)의 휘도가 표시될 수 있다.
도 3에 도시된 바와 같이, 표시패널(11)이 액정표시패널(Liquid Crystal Display Panel)인 경우, 각 화소영역(PA)은 게이트라인(GL)과 데이터라인(DL)에 연결되는 화소 트랜지스터(PT; Pixel Transistor), 화소 트랜지스터(PT)에 연결되는 화소전극(PE), 공통전원(Vcom)에 연결되는 공통전극(CE; Common Electrode), 화소전극(PE)과 공통전극(CE) 사이에 발생되는 전계의 영향을 받는 액정에 대응한 액정 커패시터(Clc; Capacitor of liquid crystal), 및 화소전극(PE)과 공통전극(CE)에 병렬로 연결되는 스토리지 커패시터(Cst; storage Capacitor)를 포함한다.
화소 트랜지스터(PT)는 게이트라인(GL)의 게이트신호에 기초하여 턴온하면 데이터라인(DL)의 데이터신호를 화소전극(PE; Pixel Electrode)에 공급한다. 여기서, 게이트라인(GL)은 프레임기간 중 각 수평라인에 대응한 각 수평기간의 적어도 일부 기간 동안 턴온레벨의 게이트신호를 공급한다. 이에 따라, 화소 트랜지스터(PT)는 각 수평기간의 적어도 일부 기간 동안 턴온상태로 구동된다.
한편, 도 4에 도시된 바와 같이, 표시패널(11)이 유기발광표시패널(Organic Light Emitting Display panel)인 경우, 각 화소영역(PA)은 유기발광소자(OLED), 제 1 및 제 2 소자구동전원(EVDD, EVSS) 사이에 배치되고 유기발광소자(OLED)와 직렬로 연결되는 구동 트랜지스터(DT; Driving Transistor), 구동 트랜지스터(DT)의 게이트전극에 대응한 제 1 노드(N1) 및 데이터라인(DL) 사이에 배치되는 스위칭 트랜지스터(ST; Switching Transistor), 구동 트랜지스터(DT)와 유기발광소자(OLED) 사이의 제 2 노드(N2) 및 제 1 노드(N1) 사이에 배치되는 스토리지 커패시터(Cst)를 포함한다.
스위칭 트랜지스터(ST)는 게이트라인(GL)의 게이트신호에 기초하여 턴온하면 데이터라인(DL)의 데이터신호를 제 1 노드(N1)에 공급한다. 여기서, 게이트라인(GL)은 각 수평기간의 적어도 일부 기간 동안 턴온레벨의 게이트신호를 공급한다. 이에 따라, 스위칭 트랜지스터(ST)는 각 수평기간의 적어도 일부 기간 동안 턴온상태로 구동된다.
스토리지 커패시터(Cst)는 제 1 노드(N1)의 전압으로 충전된다.
구동 트랜지스터(DT)는 제 1 노드(N1)의 전압에 기초하여 턴온하면 유기발광소자(OLED)에 구동전류를 공급한다.
도 3 및 도 4의 도시와 같이, 각 화소영역(PA)은 게이트라인(GL)의 게이트신호에 기초하여 턴온되는 트랜지스터(도 3의 PT, 도 4의 ST)를 포함한다. 이와 같이, 게이트라인(GL)에 연결되는 트랜지스터(도 3의 PT, 도 4의 ST)는 각 수평기간의 적어도 일부 기간 동안 게이트신호에 기초하여 턴온상태로 구동된다.
도 5에 도시된 바와 같이, 게이트구동부(도 1의 12)는 영상의 각 프레임에 대응하는 프레임기간(FP; Frame Period) 동안 복수의 수평라인에 대응한 복수의 게이트라인(GL)에 순차적으로 턴온레벨의 게이트신호를 공급한다.
즉, 프레임기간 중 각 수평라인에 할당되는 각 수평기간(HP; Horizontal Period) 동안, 턴온레벨의 게이트신호가 각 게이트라인(GL)을 통해 각 수평라인의 화소영역(PA)에 공급된다.
한편, 도 5에서는 각 수평기간(HP)이 그의 이전 또는 이후에 배치된 다른 수평기간(HP)과 적어도 일부 중첩되도록 배치되는 것을 도시한다. 이와 같이 하면, 한정된 프레임기간(FP) 및 수평라인의 개수에 관계없이, 각 수평기간(HP)이 길어질 수 있으므로, 각 화소영역에 데이터신호를 기입하는 기간이 충분하게 확보될 수 있는 장점이 있다.
그러나, 도 5의 도시와 달리, 각 수평기간(HP)은 그의 이전 또는 이후에 배치된 다른 수평기간(HP)과 중첩되지 않도록 배치될 수도 있다.
도 6에 도시된 바와 같이, 게이트구동부(12)는 복수의 스테이지(ST_1, ST_2, ST_3, ST_4, ST_5, ST_6, ST_7, ST_8, ST_i, ST_i+1, ST_i+2, ST_i+3, ST_i+4, ST_i+5, ST_i+6, ST_i+7, ST_i+8; 이하 "ST"로 통칭함)를 포함한다.
복수의 스테이지(ST)는 복수의 게이트라인(GL)에 대응하고 서로 종속적으로 접속된다. 이러한 복수의 스테이지(ST)는 복수의 게이트라인(GL)에 순차적으로 게이트신호를 공급한다.
각 스테이지(ST)는 복수의 클럭신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8) 중 어느 하나와, 각 스테이지(ST)의 하나 이상 이전에 배치되는 스테이지의 출력신호에 기초하여, 각 수평기간(HP)에 대응한 턴온레벨의 게이트신호(Vgout)를 출력할 수 있다. 그리고, 각 스테이지(ST)는 각 스테이지(ST)의 하나 이상 이후에 배치되는 스테이지의 출력신호에 기초하여 턴온레벨의 게이트신호(Vgout)의 출력을 종료할 수 있다.
일 예로, 이웃한 두 개의 수평기간(HP)이 세 개의 단위기간에 대응하는 폭만큼 상호 중첩되고, 여덟 개의 클럭신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8) 각각은 네 개의 단위기간에 대응하는 폭으로 이루어질 수 있다. 여기서, 단위기간은 각 프레임기간을 수평라인의 개수로 나눈 값에 대응한다. 이 경우, 각 스테이지(ST)는 네 개 이전의 스테이지의 출력신호에 기초하여 복수의 클럭신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8) 중 어느 하나를 턴온레벨의 게이트신호(Vgout)로 출력할 수 있다.
즉, k가 1 이상의 자연수일 때, 제 8k+1 게이트라인에 대응한 제 i 스테이지(ST_i)는 그보다 네 개 이전에 배치된 제 i-4 스테이지의 출력신호(Vgout_i-4) 및 제 1 클럭신호(CLK1)에 기초하여 턴온레벨의 게이트신호(Vgout_i)를 출력한다. 마찬가지로, 제 i+8 스테이지(ST_i+8)는 제 i+4 스테이지의 출력신호(Vgout_i+4) 및 제 1 클럭신호(CLK1)에 기초하여 턴온레벨의 게이트신호(Vgout_i+8)를 출력한다. 그리고, 제 1 게이트라인(GL_1)에 대응한 제 1 스테이지(ST_1)는 소정의 제 1 스타트신호(VST1) 및 제 1 클럭신호(CLK1)에 기초하여 턴온레벨의 게이트신호(Vgout_1)를 출력한다.
제 8k+2 게이트라인에 대응한 제 i+1 스테이지(ST_i+1)는 그보다 네 개 이전에 배치된 제 i-3 스테이지의 출력신호(Vgout_i-3) 및 제 2 클럭신호(CLK2)에 기초하여 턴온레벨의 게이트신호(Vgout_i+1)를 출력한다. 그리고, 제 2 게이트라인(GL_2)에 대응한 제 2 스테이지(ST_2)는 소정의 제 2 스타트신호(VST2) 및 제 2 클럭신호(CLK2)에 기초하여 턴온레벨의 게이트신호(Vgout_2)를 출력한다.
제 8k+3 게이트라인에 대응한 제 i+2 스테이지(ST_i+2)는 그보다 네 개 이전에 배치된 제 i-2 스테이지의 출력신호(Vgout_i-2) 및 제 3 클럭신호(CLK3)에 기초하여 턴온레벨의 게이트신호(Vgout_i+2)를 출력한다. 그리고, 제 3 게이트라인(GL_3)에 대응한 제 3 스테이지(ST_3)는 소정의 제 3 스타트신호(VST3) 및 제 3 클럭신호(CLK3)에 기초하여 턴온레벨의 게이트신호(Vgout_3)를 출력한다.
제 8k+4 게이트라인에 대응한 제 i+3 스테이지(ST_i+3)는 그보다 네 개 이전에 배치된 제 i-1 스테이지의 출력신호(Vgout_i-1) 및 제 4 클럭신호(CLK4)에 기초하여 턴온레벨의 게이트신호(Vgout_i+3)를 출력한다. 그리고, 제 4 게이트라인(GL_4)에 대응한 제 4 스테이지(ST_4)는 소정의 제 4 스타트신호(VST4) 및 제 4 클럭신호(CLK4)에 기초하여 턴온레벨의 게이트신호(Vgout_4)를 출력한다.
제 8k+5 게이트라인에 대응한 제 i+4 스테이지(ST_i+4)는 그보다 네 개 이전에 배치된 제 i 스테이지의 출력신호(Vgout_i) 및 제 5 클럭신호(CLK5)에 기초하여 턴온레벨의 게이트신호(Vgout_i+4)를 출력한다. 그리고, 제 5 게이트라인(GL_5)에 대응한 제 5 스테이지(ST_5)는 제 1 스테이지(ST_1)의 출력신호(Vgout_1) 및 제 5 클럭신호(CLK5)에 기초하여 턴온레벨의 게이트신호(Vgout_5)를 출력한다.
제 8k+6 게이트라인에 대응한 제 i+5 스테이지(ST_i+5)는 그보다 네 개 이전에 배치된 제 i+1 스테이지의 출력신호(Vgout_i+1) 및 제 6 클럭신호(CLK6)에 기초하여 턴온레벨의 게이트신호(Vgout_i+5)를 출력한다. 그리고, 제 6 게이트라인(GL_6)에 대응한 제 6 스테이지(ST_6)는 제 2 스테이지(ST_2)의 출력신호(Vgout_2) 및 제 6 클럭신호(CLK6)에 기초하여 턴온레벨의 게이트신호(Vgout_6)를 출력한다.
제 8k+7 게이트라인에 대응한 제 i+6 스테이지(ST_i+6)는 그보다 네 개 이전에 배치된 제 i+2 스테이지의 출력신호(Vgout_i+2) 및 제 7 클럭신호(CLK7)에 기초하여 턴온레벨의 게이트신호(Vgout_i+7)를 출력한다. 그리고, 제 7 게이트라인(GL_7)에 대응한 제 7 스테이지(ST_7)는 제 3 스테이지(ST_3)의 출력신호(Vgout_3) 및 제 7 클럭신호(CLK7)에 기초하여 턴온레벨의 게이트신호(Vgout_7)를 출력한다.
제 8k+8 게이트라인에 대응한 제 i+7 스테이지(ST_i+7)는 그보다 네 개 이전에 배치된 제 i+3 스테이지의 출력신호(Vgout_i+3) 및 제 8 클럭신호(CLK8)에 기초하여 턴온레벨의 게이트신호(Vgout_i+7)를 출력한다. 그리고, 제 8 게이트라인(GL_8)에 대응한 제 8 스테이지(ST_8)는 제 4 스테이지(ST_4)의 출력신호(Vgout_4) 및 제 8 클럭신호(CLK8)에 기초하여 턴온레벨의 게이트신호(Vgout_6)를 출력한다.
그리고, 복수의 스테이지(ST)는 각각의 출력리셋신호(RST)에 기초하여 턴오프레벨의 게이트신호(Vgout)를 출력한다. 여기서, 각 스테이지(ST)의 출력리셋신호(RST)는 각각보다 네 개 이후에 배치된 스테이지의 출력신호로 선택될 수 있다.
즉, 게이트구동부(12)에 구비된 복수의 스테이지(ST) 중 어느 하나인 제 i+4 스테이지(ST_i+4)는 네 개 이전의 스테이지의 출력신호(Vgout_i) 및 제 5 클럭신호(CLK5)에 기초하여 i+4번째 게이트라인에 턴온레벨의 게이트신호(Vgout_i+4)를 출력하고, 소정의 출력리셋신호(RST_i+4)에 기초하여 턴오프레벨의 게이트신호(Vgout_i+4)를 출력할 수 있다. 여기서, 제 i+4 스테이지(ST_i+4)의 출력리셋신호(RST_i+4)는 제 i+4 스테이지(ST_i+4)보다 네 개 이후의 스테이지(ST_i+8)의 출력신호(Vgout_i+8)일 수 있다.
도 7 및 도 8에 도시된 바와 같이, 제 i+4 스테이지(ST_i+4)는 Q 노드(NQ)의 전압에 기초하여 턴온되면 출력노드(NOut)에 클럭신호(제 i+4 스테이지의 경우 제 5 클럭신호(CLK5))를 전달하는 제 1 스테이지 트랜지스터(STT1), 제 1 게이트구동전압을 공급하는 제 1 게이트구동전원(GVDD)과 Q 노드(NQ) 사이에 배치되는 제 2 스테이지 트랜지스터(STT2), 제 1 게이트구동전원(GVDD)과 QB 노드(NQB) 사이에 배치되는 제 3 스테이지 트랜지스터(STT3), 제 1 게이트구동전압보다 낮은 제 2 게이트구동전압을 공급하는 제 2 게이트구동전원(GVSS)과 Q 노드(NQ) 사이에 배치되는 제 4 스테이지 트랜지스터(STT4) 및 출력노드(NOut)와 제 2 게이트구동전원(GVSS) 사이에 배치되는 제 5 스테이지 트랜지스터(STT5)를 포함한다.
그리고, 제 i+4 스테이지(ST_i+4)는 QB 노드(NQB)와 제 2 게이트구동전원(GVSS) 사이에 배치되는 제 6 스테이지 트랜지스터(STT6) 및 Q 노드(NQ)와 제 2 게이트구동전원(GVSS) 사이에 배치되는 제 7 스테이지 트랜지스터(STT7)를 더 포함할 수 있다.
그리고, 제 i+4 스테이지(ST_i+4)는 Q 노드(NQ)와 출력노드(NOut) 사이에 배치되는 버퍼커패시터(CB)를 더 포함할 수 있다.
도 9에 도시된 바와 같이, 제 i+4 스테이지(ST_i+4)에 있어서, 네 개 이전에 배치된 제 i 스테이지의 출력신호(Vgout_i)가 턴온레벨로 공급되면, 제 2 스테이지 트랜지스터(STT2)는 제 i 스테이지의 출력신호(Vgout_i)에 기초하여 턴온된다. 이와 같이 턴온된 제 2 스테이지 트랜지스터(STT2)는 Q 노드(NQ)에 제 1 게이트구동전원(GVDD)의 제 1 게이트구동전압을 공급한다. 이로써, Q 노드(NQ) 및 버퍼커패시터(CB)는 제 1 게이트구동전원(GVDD)의 제 1 게이트구동전압으로 충전된다.
그리고, 제 1 및 제 6 스테이지 트랜지스터(STT1, STT6)는 Q 노드(NQ)의 전압에 기초하여 턴온된다.
턴온된 제 6 스테이지 트랜지스터(STT6)는 QB 노드(NQB)에 제 2 게이트구동전원(GVSS)의 제 2 게이트구동전압을 공급한다. 이에, QB 노드(NQB)의 전압은 제 1 게이트구동전압보다 낮은 제 2 게이트구동전압이 된다. 이때, 제 4 및 제 5 스테이지 트랜지스터(STT4, STT5)의 게이트전극은 QB 노드(NQB)에 연결되므로, 제 4 및 제 5 스테이지 트랜지스터(STT4, STT5)는 QB 노드(NQB)의 제 2 게이트구동전압에 의해 턴오프된다.
이어서, 제 5 클럭신호(CLK5)가 공급되면, 턴온된 제 1 스테이지 트랜지스터(STT1)는 제 5 클럭신호(CLK5)를 출력노드(NOut)로 공급한다. 이에, 제 i+4 스테이지(ST_i+4)는 출력노드(NOut)를 통해 턴온레벨의 제 i+4 게이트신호(Vgout_i+4)를 출력한다.
이후, 제 i+4 스테이지(ST_i+4)의 출력리셋신호(RST_i+4)가 공급되면, 제 7 스테이지 트랜지스터(STT7)가 출력리셋신호(RST_i+4)에 기초하여 턴온된다. 여기서, 제 i+4 스테이지(ST_i+4)의 출력리셋신호(RST_i+4)는 제 i+4 스테이지(ST_i+4)보다 네 개 이후에 배치되는 제 i+8 스테이지(ST_i+8)로부터 출력되는 턴온레벨의 게이트신호(Vgout_i+8)일 수 있다.
턴온된 제 7 스테이지 트랜지스터(STT7)는 Q 노드(NQ)에 제 2 게이트구동전원(GVSS)의 제 2 게이트구동전압을 공급한다. 이에, 제 1 및 제 6 스테이지 트랜지스터(STT1, STT6)는 Q 노드(NQ)의 제 2 게이트구동전압에 기초하여 턴오프된다.
이와 같이 턴오프된 제 1 스테이지 트랜지스터(STT1)에 의해, 출력노드(NOut)의 게이트신호(Vgout_i+4)가 턴온레벨로 출력되는 것이 중단된다.
그리고, 제 3 스테이지 트랜지스터(STT3)는 제 1 게이트구동전원(GVDD)의 제 1 게이트구동전압에 기초하여 턴온되고, QB 노드(NQB)에 제 1 게이트구동전원(GVDD)의 제 1 게이트구동전압을 공급한다. 이때, 제 4 및 제 5 스테이지 트랜지스터(STT4, STT5)는 QB 노드(NQB)의 제 1 게이트구동전압에 기초하여 턴온된다.
턴온된 제 4 스테이지 트랜지스터(STT4)는 Q 노드(NQ)에 제 2 게이트구동전원(GVSS)의 제 2 게이트구동전압을 공급한다.
턴온된 제 5 스테이지 트랜지스터(STT5)는 출력노드(NOut)에 제 2 게이트구동전원(GVSS)의 제 2 게이트구동전압을 공급한다.
즉, 제 4 및 제 5 스테이지 트랜지스터(STT4, STT5)는 Q 노드(NQ)의 전압을 제 2 게이트구동전원(GVSS)으로 방전시키기 위한 풀다운 트랜지스터이다.
즉, Q 노드(NQ)의 제 1 게이트구동전압에 기초하여 제 6 스테이지 트랜지스터(STT6)가 턴온되기까지, QB 노드(NQB)의 전압은 턴온된 제 3 스테이지 트랜지스터(STT3)에 의해 제 1 게이트구동전원(GVDD)의 제 1 게이트구동전압으로 유지된다. 이에 따라, QB 노드(NQB)의 제 1 게이트구동전압에 기초하여 턴온되는 제 4 및 제 5 스테이지 트랜지스터(STT4, STT5)는 프레임기간(FP) 중 각 수평기간(HP)에 대응한 일부를 제외한 나머지 기간 동안 턴온상태의 구동을 유지한다. 즉, 표시패널(11)의 비표시영역(NA)에 배치되는 적어도 하나의 과구동소자(ODD; Over Driving Device)는 제 4 및 제 5 스테이지 트랜지스터(STT4, STT5)를 포함한다.
반면, 제 i+4 스테이지(ST_i+4)에 구비된 복수의 스테이지 트랜지스터(STT1, STT2, STT3, STT4, STT5, STT6, STT7) 중 제 4 및 제 5 스테이지 트랜지스터(STT4, STT5)를 제외한 나머지인 제 1, 제 2, 제 3, 제 6 및 제 7 스테이지 트랜지스터(STT1, STT2, STT3, STT6, STT7)는 프레임기간(FP) 중 각 수평기간(HP)에 대응한 일부에만 턴온상태로 구동된다. 즉, 표시패널(11)의 비표시영역(NA)에 배치되는 적어도 하나의 일시구동소자는 제 1, 제 2, 제 3, 제 6 및 제 7 스테이지 트랜지스터(STT1, STT2, STT3, STT6, STT7)를 포함한다.
이와 같이, 제 4 및 제 5 스테이지 트랜지스터(STT4, STT5)는 과구동소자(ODD)로서, 일시구동소자인 제 1, 제 2, 제 3, 제 6 및 제 7 스테이지 트랜지스터(STT1, STT2, STT3, STT6, STT7)에 비해 더 많은 포지티브 바이어스 스트레스를 받고, 더 빠른 속도로 열화되는 문제점이 있다.
아래의 표 1은 액티브층이 광에 노출되지 않은 상태에서 소정 시간 동안의 구동으로 인한 문턱전압의 변동을 나타낸 것이다.
소자 구동시간 구동전류(mA) 문턱전압(V) 문턱전압의 변동폭(V)
제 1 예시 0sec 911 -0.14 +0.96
3600sec 795 0.82
제 2 예시 0sec 1004 -0.30 +0.80
3600sec 831 0.50
제 3 예시 0sec 868 -0.80 +0.21
3600sec 827 -0.59
제 4 예시 0sec 1116 -1.55 +0.26
3600sec 1028 -1.29
표 1에 나타낸 바와 같이, 3600초의 구동 이후에, 제 1 내지 제 4 예시의 문턱전압은 모두 포지티브(+) 방향으로 이동되는 것을 확인할 수 있다.
아래의 표 2는 소자의 액티브층이 광에 노출된 상태에서 소정 시간 동안의 구동으로 인한 문턱전압의 변동을 나타낸 것이다.
소자 구동시간 구동전류(mA) 문턱전압(V) 문턱전압의 변동폭(V)
제 5 예시 0sec 1061 -1.98 -0.33
3600sec 946 -2.31
제 6 예시 0sec 965 -0.52 +0.04
3600sec 885 -0.48
제 7 예시 0sec 1032 -1.39 -0.13
3600sec 1008 -1.52
제 8 예시 0sec 910 -1.55 -0.36
3600sec 911 -1.29
표 2에 나타낸 바와 같이, 소자의 액티브층이 광에 노출된 상태에서 구동하는 경우, 3600초의 구동 이후에, 제 5, 제 7 및 제 8 예시의 문턱전압은 네가티브(-) 방향으로 이동되는 것을 확인할 수 있다. 그리고, 제 6 예시의 문턱전압은 포지티브(+) 방향으로 이동된다. 그러나, 제 6 예시에 따른 문턱전압의 변동폭은 제 1 내지 제 4 예시에 따른 문턱전압의 변동폭에 비해 작은 것을 확인할 수 있다.
이와 같이, 액티브층이 광에 노출된 상태에서 구동되면, 문턱전압이 네거티브 방향으로 이동되거나, 비교적 작은 변동폭의 포지티브 방향으로 이동되는 것을 확인할 수 있다.
이러한 점에 착안하여, 본 발명의 제 1 실시예에 따르면, 표시패널(11)의 비표시영역(NA)에 배치되는 과구동소자(ODD)의 게이트전극은 광을 투과하는 구조로 이루어진다. 이와 같이 하면, 바텀게이트구조의 트랜지스터에서, 액티브층이 게이트전극을 통해 투과된 광에 노출되고 반도체 특성을 회복할 수 있다. 즉, 과구동소자(ODD)의 문턱전압 특성이 과구동에 의한 포지티브 시프트의 영향을 받는 것과 동시에, 액티브층의 광 노출에 의한 네거티브 시프트의 영향을 받을 수 있다. 이로써, 과구동소자의 열화속도가 완화될 수 있다.
도 10에 도시된 바와 같이, 표시패널(11)의 비표시영역(NA)에 배치되는 적어도 하나의 일시구동소자 중 하나인 제 1 스테이지 트랜지스터(STT1)의 경우, 게이트전극(GE)은 기판(101) 상에 배치되는 투명도전성물질의 제 1 게이트층(111)과 제 1 게이트층(111) 상에 배치되고 불투명도전성물질의 제 2 게이트층(112)이 적층된 구조로 이루어진다. 예시적으로, 제 1 게이트층(111)은 ITO(Indium Tin Oxide)이고, 제 2 게이트층(112)은 Cu(구리)일 수 있다. 또는, 제 1 게이트층(111)은 서로 다른 조성 또는 두께로 이루어진 둘 이상의 투명도전성물질층이 적층된 구조인 투명한 다중층으로 이루어질 수도 있다.
그리고, 제 1 스테이지 트랜지스터(STT1)는 게이트전극(GE)을 덮는 게이트절연막(102) 상에 배치되는 액티브층(ACT)과, 액티브층(ACT) 상에 배치되는 소스전극(SE) 및 드레인전극(DE)을 더 포함한다. 여기서, 소스전극(SE) 및 드레인전극(DE)은 보호막(103)으로 커버될 수 있다.
여기서, 액티브층(ACT)은 산화물반도체물질로 이루어질 수 있다. 이와 같이 하면, 액티브층(ACT)이 광에 노출되는 것에 따른 네거티브 바이어스 효과가 발생될 수 있다.
도 11에 도시된 바와 같이, 표시패널(11)의 비표시영역(NA)에 배치되는 적어도 하나의 과구동소자(ODD) 중 하나인 제 4 스테이지 트랜지스터(STT4)의 경우, 게이트전극(GE')은 기판(101) 상에 배치되고 제 1 게이트층(111)으로만 이루어진다. 즉, 과구동소자(ODD)의 게이트전극(GE')은 제 1 및 제 2 게이트층(111, 112) 중 불투명도전성물질의 제 2 게이트층(112)이 제거된 구조로 이루어진다. 달리 설명하면, 순차 적층된 제 1 및 제 2 게이트층(111, 112)은 각 소자의 게이트전극(GE, GE') 및 그에 연결된 신호배선에 대응되는 마스크에 기초하여 패터닝된다. 그리고, 패터닝된 제 1 게이트층(111) 상에 배치된 제 2 게이트층(112) 중 과구동소자(ODD)의 게이트전극(GE')에 대응되는 일부는 제거된다.
이러한 과구동소자(ODD)의 게이트전극(GE')과 달리, 과구동소자(ODD)의 게이트전극(GE')에 연결되는 신호배선(SL; Signal Line)은 제 1 및 제 2 게이트층(111, 112)이 적층된 구조로 이루어진다. 이와 같이 하면 신호배선(SL)의 저항이 감소될 수 있다.
그리고, 제 4 스테이지 트랜지스터(STT4)는 게이트전극(GE')을 덮는 게이트절연막(102) 상에 배치되는 액티브층(ACT')과, 액티브층(ACT') 상에 배치되는 소스전극(SE') 및 드레인전극(DE')을 더 포함한다. 여기서, 소스전극(SE') 및 드레인전극(DE')은 보호막(103)으로 커버될 수 있다.
이상과 같이, 일시구동소자의 게이트전극(도 10의 GE) 및 신호배선(SL)은 저항 감소를 위해 비교적 낮은 저항의 제 2 게이트층(112)을 포함하는 적층구조로 이루어진다.
그러나, 과구동소자(ODD)의 게이트전극(GE')은 투명도전성물질의 제 1 게이트층(111)으로만 이루어진다. 이와 같이 하면, 기판(101) 아래에서 소자 측으로 입사되는 광(LIGHT)이 게이트전극(GE')을 투과하여 액티브층(ACT')에 도달될 수 있다.
예시적으로, 기판(101) 아래에서 입사되는 광(LIGHT)은 표시패널(11) 아래에 배치되는 백라이트유닛(도 2의 BLU)에서 공급될 수 있다. 또는, 백라이트유닛(BLU)을 포함하지 않는 경우, 기판(101) 아래에서 입사된 광(LIGHT)은 발광물질(도 2의 300)의 광이 산란되어 기판(101) 아래에 배치된 바텀커버(미도시)에 의해 반사되는 것일 수 있다.
이로써, 과구동소자(ODD)의 액티브층(ACT')이 게이트전극(GE')을 투과한 광(LIGHT)에 노출되므로, 광에 의한 네거티브 바이어스 효과에 의해 과구동소자(ODD)의 문턱전압은 네거티브 방향으로 이동될 수 있다. 즉, 과구동소자(ODD)의 열화속도가 지연될 수 있다. 그로 인해, 과구동소자(ODD)가 열화로 인해 오작동 또는 파손되는 것이 감소될 수 있다. 그러므로, 열화된 과구동소자로 인한 표시패널(11)의 오작동 또는 수명 감소가 방지될 수 있다.
한편, 도 11의 과구동소자(ODD)에 있어서, 각 소자에 인가되는 포지티브 바이어스는 구동시간에 비례한다. 그리고, 각 소자에 인가되는 네거티브 바이어스는 액티브층(ACT')이 광에 노출되는 정도에 비례한다.
이에 따라, 과구동소자(ODD) 중 비교적 짧은 기간 동안 구동되는 일부에는 포지티브 바이어스보다 큰 네거티브 바이어스가 인가될 수 있다.
이를 방지하기 위하여, 비교적 짧은 기간 동안 구동되는 과구동소자(ODD')는 액티브층(ACT')이 광에 노출되는 정도를 감소시키기 위한 적어도 하나의 차광패턴을 더 포함할 수 있다.
즉, 도 12에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 표시패널(11)은 과구동소자(ODD')가 적어도 하나의 차광패턴(LSP; Light Shield Pattern)을 더 포함하는 점을 제외하고는 도 1 내지 도 11에 따른 제 1 실시예와 동일하므로 이하에서 중복 설명을 생략한다.
적어도 하나의 차광패턴(LSP)은 제 1 게이트층(111)의 일부 상에 배치되고 상호 이격한다. 이러한 차광패턴(LSP)은 제 2 게이트층(112)으로 이루어질 수 있다.
즉, 구동기간이 비교적 짧은 과구동소자(ODD')의 경우, 게이트전극(GE')을 형성하기 위해 제 1 게이트전극(111) 상의 제 2 게이트층(112)을 제거하는 패터닝 과정에서, 제 1 게이트전극(111) 상의 제 2 게이트층(112) 중 일부만을 제거할 수 있다. 이때, 제 1 게이트전극(111) 상에 잔존하는 제 2 게이트층(112)의 나머지 일부는 적어도 하나의 차광패턴(LSP)으로 마련된다.
그리고, 구동기간이 비교적 긴 과구동소자(ODD)의 게이트전극(GE')은 제 1 게이트전극(111) 상의 제 2 게이트층(112)을 모두 제거하는 패터닝 과정으로 마련될 수 있다.
이러한 차광패턴(LSP)이 배치된 영역에서는 게이트전극(GE')을 투과한 광(LIGHT)이 차광패턴(LSP)에 의해 액티브층(ACT')으로 도달되는 것이 차단된다. 반면, 차광영역(LSP) 사이의 이격 영역에서는 게이트전극(GE')을 투과한 광(LIGHT)이 액티브층(ACT')으로 도달된다.
이러한 적어도 하나의 차광패턴(LSP) 사이의 이격영역의 너비를 통해, 액티브층(ACT') 중 광(LIGHT)에 노출되는 영역의 너비를 조절할 수 있다.
따라서, 차광패턴(LSP)을 포함함으로써, 구동기간이 비교적 짧은 과구동소자(ODD')에 과도한 네거티브 바이어스가 인가되는 것이 방지될 수 있다.
한편, 제 1 및 제 2 실시예는, 표시패널(11)의 비표시영역(NA)에 배치되는 적어도 하나의 과구동소자(ODD, ODD')가 게이트구동부(12)의 각 스테이지(ST)의 제 4 및 제 5 스테이지 트랜지스터(STT4, STT5)를 포함하는 것을 기재한다.
그러나, 표시패널(11)의 비표시영역(NA)에는 게이트구동부(12) 뿐만 아니라, 먹스구동부(15)가 더 배치될 수 있으며, 먹스구동부(15)는 적어도 하나의 과구동소자를 포함할 수 있다.
도 13은 본 발명의 제 3 실시예에 따른 표시장치를 나타낸 도면이다. 도 14는 도 13의 먹스구동부에 대한 일 예시를 나타낸 도면이다. 도 15는 도 14의 먹스구동부에 구비된 어느 하나의 먹스채널에 대응한 등가회로의 일 예시를 나타낸 도면이다.
도 13에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 표시장치(10')는 표시패널(11)과 데이터구동부(13) 사이에 배치되는 먹스구동부(M-DR; Mux-DRiver)(15)를 더 포함하는 것을 제외하고는 도 1에 도시된 제 1 실시예의 표시패널(10)과 동일하므로, 이하에서 중복 설명을 생략한다.
먼저, 데이터구동부(13)는 재정렬된 디지털 비디오 데이터에 기초하여 각 수평기간에 대응하는 각 화소영역(PA)의 데이터신호를 공급하는 것이므로, 비교적 복잡한 회로로 이루어진다. 또한, 데이터신호는 게이트신호에 비해 높은 전압레벨의 신호를 포함한다. 이에 따라, 데이터구동부(15)는 인쇄회로기판(미도시) 또는 표시패널(11)의 인쇄회로로 구현되기 어려우며, 별도의 기판에 본딩되는 적어도 하나의 집적회로 칩(IC chip)(이하, "데이터구동칩"이라 함)으로 구현되는 것이 일반적이다.
먹스구동부(15)는 표시패널(11)에 구비된 복수의 데이터라인(DL) 중 둘 이상의 데이터라인과 데이터구동부(13)의 각 출력단자(도 14의 OT; Output Terminal)를 연결한다. 다만, 이는 단지 예시일 뿐이며, 먹스구동부(15)는 표시패널(11)에 구비된 복수의 데이터라인(DL) 중 둘 이상의 데이터라인과 데이터구동부(13)에 구비된 적어도 하나의 출력단자를 연결할 수 있다.
먹스구동부(15)는 데이터구동부(13)의 데이터출력신호의 공급을 시분할하기 위한 것이므로, 데이터구동부(13)의 적어도 하나의 출력단자에 연결되고 각 데이터라인에 대응하는 먹스 트랜지스터로 이루어진다. 이와 같이, 먹스구동부(15)는 비교적 간단한 회로로 구현될 수 있으므로, 표시패널(11)의 비표시영역(NA)에 배치될 수 있다.
도 14에 도시된 바와 같이, 먹스구동부(15)는 데이터구동부(13)에 구비된 둘 이상의 데이터출력단자(OT)에 대응하는 둘 이상의 먹스채널(151, 152, 153, 154)을 포함한다. 여기서, 각 먹스채널(151, 152, 153, 154)은 데이터구동부(13)의 출력단자들(OT) 중 적어도 하나에 대응될 수 있다. 여기서, 데이터구동부(13)의 출력단자(OT)는 데이터구동칩(D-IC)의 출력단자 또는 그에 대응하는 데이터구동부(13)의 기판부의 본딩패드를 지칭할 수 있다.
각 먹스채널(151, 152, 153, 154)은 표시패널(11)에 구비된 복수의 데이터라인(DL) 중 둘 이상의 데이터라인에 대응한다.
다만, 도 14는 각 먹스채널(151, 152, 153, 154)이 나란하게 배열된 두 개의 데이터라인에 대응되는 것을 도시하고 있으나, 이는 단지 예시일 뿐이며, 각 먹스채널(151, 152, 153, 154)은 나란하게 배열되는 둘 이상의 데이터라인(DL)에 대응되거나, 또는 나란하게 배열되지 않은 둘 이상의 데이터라인에 대응될 수도 있다.
먹스구동부(15)의 각 먹스채널(151, 152, 153, 154)이 하나의 데이터출력단자(OT) 및 두 개의 데이터라인(DL)에 대응되는 경우, 두 개의 데이터라인(DL)에 대응하는 두 개의 먹스 트랜지스터(를 포함한다.
일 예로, 도 15에 도시된 바와 같이, 먹스구동부(15)의 먹스채널(151, 152, 153, 154) 중 제 1 먹스채널(151)은 제 1 및 제 2 데이터라인(DL_1, DL_2)에 대응하는 제 1 및 제 2 먹스 트랜지스터(MT1, MT2; Mux Transistor)와, 제 1 및 제 2 먹스 트랜지스터(MT1, MT2)에 대응하는 제 1 및 제 2 먹스스위칭부(MSW1, MSW2; Mux SWitching)를 포함한다.
제 1 먹스스위칭부(MSW1)는 제 1 먹스 트랜지스터(MT1)의 게이트전극에 대응하는 제 1 게이트노드(NG1; Node of Gate)에 연결된 제 1 먹스게이트커패시터(C_MG1)와 제 1 및 제 2 먹스게이트트랜지스터(MGT1, MGT2; Mux Gate Transistor)를 포함한다.
제 1 먹스게이트커패시터(C_MG1)는 제 1 게이트노드(NG1)와 제 1 먹스스위칭구동신호(ASW1)의 로우레벨전원(ASW2) 사이에 배치된다.
제 1 먹스게이트트랜지스터(MGT1)는 제 1 먹스스위칭구동신호(ASW1)에 기초하여 턴온하면 제 1 게이트노드(NG1)에 제 1 먹스스위칭구동신호(ASW1)를 공급한다.
즉, 제 1 먹스스위칭구동신호(ASW1)가 턴온레벨인 경우에, 제 1 먹스게이트트랜지스터(MGT1)가 턴온된다. 그러므로, 제 1 먹스 트랜지스터(MT1)는 턴온된 제 1 먹스게이트트랜지스터(MGT1)를 통해 제 1 게이트노드(NG1)에 공급된 턴온레벨의 제 1 먹스스위칭구동신호(ASW1)에 기초하여 턴온된다. 이때, 제 1 먹스게이트커패시터(C_MG1)는 제 1 게이트노드(NG1)에 공급된 제 1 먹스스위칭구동신호(ASW1)에 기초하여 충전된다.
제 2 먹스게이트트랜지스터(MGT2)는 제 1 먹스스위칭구동신호(ASW1)와 상이한 제 2 먹스스위칭구동신호(BSW1)에 기초하여 턴온되면, 제 1 게이트노드(NG1)에 제 1 먹스스위칭구동신호(ASW1)를 공급한다. 이때, 제 2 먹스스위칭구동신호(BSW1)가 턴온레벨인 경우, 제 1 먹스스위칭구동신호(ASW1)는 턴오프레벨이다. 그러므로, 제 1 먹스 트랜지스터(MT1)는 턴온된 제 2 먹스게이트트랜지스터(MGT2)를 통해 제 1 게이트노드(NG1)에 공급된 턴오프레벨의 제 1 먹스스위칭구동신호(ASW1)에 기초하여 턴오프된다.
이와 마찬가지로, 제 2 먹스스위칭부(MSW2)는 제 2 먹스 트랜지스터(MT2)의 게이트전극에 대응하는 제 2 게이트노드(NG2)에 연결된 제 2 먹스게이트커패시터(C_MG2)와 제 3 및 제 4 먹스게이트트랜지스터(MGT3, MGT4)를 포함한다.
제 2 먹스게이트커패시터(C_MG2)는 제 2 게이트노드(NG2)와 제 2 먹스스위칭구동신호(BSW1)의 로우레벨전원(BSW2) 사이에 배치된다.
제 3 먹스게이트트랜지스터(MGT3)는 제 2 먹스스위칭구동신호(BSW1)에 기초하여 턴온하면 제 2 게이트노드(NG2)에 제 2 먹스스위칭구동신호(BSW1)를 공급한다.
즉, 제 2 먹스스위칭구동신호(BSW1)가 턴온레벨인 경우에, 제 3 먹스게이트트랜지스터(MGT3)가 턴온된다. 그러므로, 제 2 먹스 트랜지스터(MT2)는 턴온된 제 3 먹스게이트트랜지스터(MGT3)를 통해 제 2 게이트노드(NG2)에 공급된 턴온레벨의 제 2 먹스스위칭구동신호(BSW1)에 기초하여 턴온된다. 이때, 제 2 먹스게이트커패시터(C_MG2)는 제 2 게이트노드(NG2)에 공급된 제 2 먹스스위칭구동신호(BSW1)에 기초하여 충전된다.
제 4 먹스게이트트랜지스터(MGT4)는 제 1 먹스스위칭구동신호(ASW1)에 기초하여 턴온되면, 제 2 게이트노드(NG2)에 제 2 먹스스위칭구동신호(BSW1)를 공급한다. 이때, 제 1 먹스스위칭구동신호(ASW1)가 턴온레벨인 경우, 제 2 먹스스위칭구동신호(BSW1)는 턴오프레벨이다. 그러므로, 제 2 먹스 트랜지스터(MT2)는 턴온된 제 4 먹스게이트트랜지스터(MGT4)를 통해 제 2 게이트노드(NG2)에 공급된 턴오프레벨의 제 2 먹스스위칭구동신호(BSW1)에 기초하여 턴오프된다.
여기서, 제 2 및 제 4 먹스게이트트랜지스터(MGT2, MGT4)는 제 1 및 제 2 게이트노드(NG1, NG2)의 전압을 방전시키기 위한 풀다운 트랜지스터이다. 이에, 표시패널(11)의 비표시영역(NA)에 배치되는 적어도 하나의 과구동소자(ODD)는 제 2 및 제 4 먹스게이트트랜지스터(MGT2, MGT4)를 포함한다.
그리고, 도 11 및 도 12에 도시된 제 1 및 제 2 실시예의 과구동소자(ODD, ODD')와 마찬가지로, 제 2 및 제 4 먹스게이트트랜지스터(MGT2, MGT4)의 게이트전극은 투명도전성물질의 제 1 게이트층(111)으로 이루어진다.
또한, 도 12에 도시된 제 2 실시예의 과구동소자(ODD')와 마찬가지로, 제 2 및 제 4 먹스게이트트랜지스터(MGT2, MGT4)는 게이트전극(GE') 상에 배치되는 적어도 하나의 차광패턴(LSP)을 더 포함할 수 있다.
제 3 실시예에 따른 표시패널(10')은 먹스구동부(15)를 더 포함하고, 먹스구동부(15)의 각 먹스채널(151, 152, 153, 154)의 각 먹스스위칭부(MSW1, MSW2)에 구비된 풀다운 트랜지스터(MGT2, MGT4)가 과구동소자(ODD, ODD')로서 제 1 게이트층(111)으로만 이루어진 게이트전극을 포함하는 것을 제외하고는, 제 1 및 제 2 실시예와 동일하므로 이하에서 중복 설명을 생략한다.
이상과 같이, 본 발명의 각 실시예에 따르면, 표시패널(10, 10')의 비표시영역(NA)에 배치되는 적어도 하나의 과구동소자(ODD, ODD')의 게이트전극(GE')이 신호배선(SL) 및 일시구동소자의 게이트전극(GE)과 달리, 투명도전성물질의 제 1 게이트층(111)을 포함하는 단일층구조로 이루어진다. 반면, 신호배선(SL) 및 일시구동소자의 게이트전극(GE)는 저항 감소를 위해 제 1 게이트층(111) 및 제 1 게이트층(111) 상에 배치되는 제 2 게이트층(112)을 포함하는 다중층구조로 이루어진다.
이와 같이 하면, 과구동소자(ODD, ODD')의 액티브층(ACT')이 과구동소자(ODD, ODD')의 게이트전극(GE')을 통해 투과된 광에 노출될 수 있다. 그로 인해, 광에 노출된 액티브층(ACT')은 반도체특성을 회복함에 따라, 과구동소자(ODD, ODD')에 네거티브 바이어스 효과가 발생될 수 있다. 이로써, 과구동소자(ODD, ODD')에 누적된 포지티브 바이어스가 상쇄될 수 있다.
따라서, 과구동소자(ODD, ODD')의 열화속도가 지연될 수 있다. 그리고, 열화된 과구동소자(ODD, ODD')의 오작동 또는 파손이 방지될 수 있으므로, 표시패널(11)의 신뢰도 및 수명이 향상될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
10, 10': 표시장치
11, 11': 표시패널
12: 게이트구동부, G-DR
13, 13': 데이터구동부, D-DR
14: 타이밍 컨트롤러, TC
GL: 게이트라인 DL: 데이터라인
DA: 표시영역 NA: 비표시영역
PA: 화소영역 FP: 프레임기간
HP: 수평기간 ST: 스테이지
Vgout: 게이트신호 STT: 스테이지 트랜지스터
ODD: 과구동소자
111: 제 1 게이트층 112: 제 2 게이트층
GE: 일시구동소자의 게이트전극
GE': 과구동소자의 게이트전극
LSP: 차광패턴
15: 먹스구동부, M-DR
151, 152, 153, 154: 먹스채널
OT: 데이터구동부의 출력단자
D-IC: 데이터구동칩 MT: 먹스 트랜지스터
MSW: 먹스스위칭부 MGT: 먹스게이트트랜지스터

Claims (15)

  1. 영상이 표시되는 표시영역과 상기 표시영역 외곽에 배치되는 비표시영역을 포함하는 표시패널에 있어서,
    상기 표시영역에 매트릭스 배열된 복수의 화소영역;
    상기 표시영역에 배치되고 상기 복수의 화소영역 중 수평방향으로 나란하게 배열된 화소영역들로 이루어진 복수의 수평라인에 대응하는 복수의 게이트라인;
    상기 비표시영역에 배치되고, 상기 영상의 각 프레임에 대응하는 프레임 기간 중 상기 각 수평라인에 할당된 각 수평기간에 대응하는 적어도 일부 기간 동안 턴온상태로 구동하는 적어도 하나의 일시구동소자; 및
    상기 비표시영역에 배치되고, 상기 프레임 기간 중 상기 각 수평기간에 대응한 적어도 일부 기간을 제외한 나머지 기간 동안 턴온상태의 구동을 유지하는 적어도 하나의 과구동소자를 포함하고,
    상기 각 과구동소자의 게이트전극에 연결되는 신호배선은 투명도전성물질의 제 1 게이트층과 불투명도전성물질의 제 2 게이트층이 적층된 구조로 이루어지고,
    상기 각 과구동소자의 게이트전극은 상기 제 1 게이트층으로만 이루어지고,
    상기 각 일시구동소자의 게이트전극은 상기 제 1 및 제 2 게이트층이 적층된 구조로 이루어지는 표시패널.
  2. 제 1 항에 있어서,
    상기 각 과구동소자는
    기판 상에 배치되고 상기 제 1 게이트층으로 이루어지는 상기 게이트전극;
    상기 게이트전극을 덮는 게이트절연막 상에 배치되고 상기 게이트전극의 적어도 일부에 중첩하는 액티브층; 및
    상기 액티브층 상에 배치되고 상호 이격하는 소스전극과 드레인전극을 포함하는 표시패널.
  3. 제 2 항에 있어서,
    상기 액티브층은 산화물반도체물질로 이루어지는 표시패널.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 비표시영역에 배치되고 상기 복수의 게이트라인에 순차적으로 게이트신호를 공급하는 게이트구동부를 더 포함하고,
    상기 게이트구동부는 상기 복수의 게이트라인에 대응하고 서로 종속적으로 접속된 복수의 스테이지를 포함하며,
    상기 각 스테이지는 상기 적어도 하나의 과구동소자를 포함하는 표시패널.
  6. 제 5 항에 있어서,
    상기 각 스테이지는
    Q 노드의 전압에 기초하여 턴온되면 출력노드에 클럭신호를 전달하는 제 1 스테이지 트랜지스터;
    제 1 게이트구동전압을 공급하는 제 1 게이트구동전원과 상기 Q 노드 사이에 배치되는 제 2 스테이지 트랜지스터;
    상기 제 1 게이트구동전원과 QB 노드 사이에 배치되는 제 3 스테이지 트랜지스터;
    상기 제 1 게이트구동전압보다 낮은 제 2 게이트구동전압을 공급하는 제 2 게이트구동전원과 상기 Q 노드 사이에 배치되고, 상기 QB 노드의 전압에 기초하여 턴온되면 상기 Q 노드에 상기 제 2 게이트구동전압을 공급하는 제 4 스테이지 트랜지스터; 및
    상기 출력노드와 상기 제 2 게이트구동전원 사이에 배치되고, 상기 QB 노드의 전압에 기초하여 턴온되면 상기 출력노드에 상기 제 2 게이트구동전압을 공급하는 제 5 스테이지 트랜지스터를 포함하고,
    상기 적어도 하나의 과구동소자는 상기 QB 노드의 전압에 기초하여 턴온되는 상기 제 4 및 제 5 스테이지 트랜지스터를 포함하는 표시패널.
  7. 제 6 항에 있어서,
    상기 각 수평기간의 적어도 일부 기간 동안 상기 제 2 스테이지 트랜지스터를 통해 상기 Q 노드에 상기 제 1 게이트 구동전압이 공급되고,
    상기 프레임 기간 중 상기 각 수평기간의 적어도 일부 기간을 제외한 나머지 기간 동안 상기 제 3 스테이지 트랜지스터를 통해 상기 QB 노드에 상기 제 1 게이트구동전압이 공급되는 표시패널.
  8. 제 6 항에 있어서,
    상기 각 스테이지는
    상기 QB 노드와 상기 제 2 게이트구동전원 사이에 배치되고, 상기 Q 노드의 전압에 기초하여 턴온되면 상기 QB 노드에 상기 제 2 게이트구동전압을 공급하는 제 6 스테이지 트랜지스터; 및
    상기 Q 노드와 상기 제 2 게이트구동전원 사이에 배치되고 게이트리셋신호에 기초하여 턴온되면 상기 Q 노드에 상기 제 2 게이트구동전압을 공급하는 제 7 스테이지 트랜지스터를 더 포함하는 표시패널.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 일시구동소자는 상기 각 스테이지의 상기 제 1, 제 2, 제 3, 제 6 및 제 7 스테이지 트랜지스터를 포함하는 표시패널.
  10. 제 1 항에 있어서,
    상기 적어도 하나의 과구동소자 중 일부의 게이트전극은 상기 제 1 게이트층의 일부 상에 배치되고 상호 이격하는 적어도 하나의 차광패턴을 더 포함하는 표시패널.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 차광패턴은 상기 제 1 게이트층 상에 배치된 상기 제 2 게이트층의 일부로 이루어지는 표시패널.
  12. 제 1 항에 있어서,
    상기 표시영역에 배치되고 상기 복수의 화소영역 중 수직방향으로 나란하게 배열된 화소영역들로 이루어진 복수의 수직라인에 대응하는 복수의 데이터라인; 및
    상기 비표시영역에 배치되고, 상기 각 화소영역의 데이터신호를 공급하는 데이터구동부와 상기 복수의 데이터라인 사이를 연결하는 먹스구동부를 더 포함하고,
    상기 먹스구동부는 상기 데이터구동부에 구비된 둘 이상의 데이터출력단자에 대응하는 둘 이상의 먹스채널을 포함하며,
    상기 각 먹스채널은 상기 복수의 데이터라인 중 둘 이상의 데이터라인에 대응하는 둘 이상의 먹스 트랜지스터와, 상기 둘 이상의 먹스 트랜지스터의 게이트전극에 대응하는 둘 이상의 먹스스위칭부를 포함하고,
    상기 각 먹스스위칭부는 상기 적어도 하나의 과구동소자를 포함하는 표시패널.
  13. 제 12 항에 있어서,
    상기 둘 이상의 먹스 트랜지스터는 서로 다른 두 개의 데이터라인에 대응하는 제 1 및 제 2 먹스 트랜지스터를 포함하고,
    상기 둘 이상의 먹스스위칭부는 상기 제 1 및 제 2 먹스 트랜지스터에 대응하는 제 1 및 제 2 먹스스위칭부를 포함하며,
    상기 제 1 먹스스위칭부는 제 1 먹스스위칭구동신호에 기초하여 턴온하면 상기 제 1 먹스 트랜지스터의 게이트전극에 상기 제 1 먹스스위칭구동신호를 공급하는 제 1 먹스게이트트랜지스터; 및 상기 제 1 먹스스위칭구동신호와 상이한 제 2 먹스스위칭구동신호에 기초하여 턴온하면 상기 제 1 먹스 트랜지스터의 게이트전극에 상기 제 1 먹스스위칭구동신호를 공급하는 제 2 먹스게이트트랜지스터를 포함하고,
    상기 제 2 먹스스위칭부는 상기 제 2 먹스스위칭구동신호에 기초하여 턴온하면 상기 제 2 먹스 트랜지스터의 게이트전극에 상기 제 2 먹스스위칭구동신호를 공급하는 제 3 먹스게이트트랜지스터; 및 상기 제 1 먹스스위칭구동신호에 기초하여 턴온하면 상기 제 2 먹스 트랜지스터의 게이트전극에 상기 제 2 먹스스위칭구동신호를 공급하는 제 4 먹스게이트트랜지스터를 포함하며,
    상기 적어도 하나의 과구동소자는 상기 제 2 및 제 4 먹스게이트트랜지스터를 포함하는 표시패널.
  14. 제 1 항에 있어서,
    상기 제 1 게이트층은 서로 다른 조성 또는 서로 다른 두께로 이루어진 둘 이상의 투명 도전성 물질층이 적층된 구조인 표시패널.
  15. 제 5 항 또는 제 6 항 내지 제 9 항 중 어느 한 항에 따른 표시패널;
    상기 각 화소영역의 데이터신호를 공급하는 데이터구동부; 및
    상기 게이트구동부의 구동타이밍과 상기 데이터구동부의 구동타이밍을 제어하는 타이밍 컨트롤러를 포함하는 표시장치.
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