KR101989609B1 - 게이트 드라이버 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

게이트 드라이버 회로 및 이를 포함하는 디스플레이 장치를 개시한다. 본 발명의 실시예에 따른 디스플레이 패널에 게이트 구동 신호를 제공하는 게이트 드라이버 회로는, 스타트 신호를 제공받는 입력 노드, 상기 스타트 신호에 의해 프리차지된 상기 입력 노드의 전압을 제 1 클록 신호에 따라 부트스트랩하여 상기 게이트 구동 신호를 출력 노드로 출력하는 출력부, 상기 스타트 신호에 응답하여 상기 제 1 클록 신호를 레벨 쉬프트하여 제 1 노드로 출력하는 1차 리플 제어부, 및 상기 제 1 노드에 형성된 상기 제 1 클록 신호의 리플을 차단하고, 상기 스타트 신호에 응답하여 상기 제 1 노드의 전압을 상기 출력부의 일단으로 제공하는 2차 리플 제어부를 포함한다.

Description

게이트 드라이버 회로 및 이를 포함하는 디스플레이 장치{Gate Driver Circuit And Display Device Including The Same}
본 발명은 게이트 드라이버 회로 및 이를 포함하는 디스플레이 장치에 대한 것으로, 보다 상세하게는 회로의 안정성을 향상시킨 게이트 드라이버 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 구동에 사용되는 게이트 드라이버 회로는, 부트스트래핑 (bootstrapping) 기법을 사용하여 입력 노드와 연결된 박막 트랜지스터(Thin Film Transistor, TFT)의 게이트 전압을 상승시킴으로써 출력 노드로 디스플레이 픽셀을 구동하는 게이트 구동 신호를 출력하는 것을 기본 구조로 한다. 게이트 구동 신호의 안정성은 게이트 드라이버 회로의 신뢰성과 픽셀 구동 성능에 영향을 미친다.
종래의 게이트 드라이버 회로는 부트스트래핑 기법이 적용되는 입력 노드인 Q 노드와 Q 노드를 제어하기 위한 인버터 구조의 QB 노드를 포함한다. QB 노드는 게이트 구동 신호를 출력하지 않는 구간에서 풀-업 트랜지스터(pull-up transistor)와 연결된 Q 노드를 방전시키기 위해 전압이 충전된다. Q 노드가 충전되는 시간은 1프레임 주기와 비교했을 때 매우 짧기 때문에, QB 노드는 상대적으로 매우 긴 시간 동안 충전된다. 그로 인해 QB 노드에 연결된 풀-다운 트랜지스터(pull-down transistor)에 지속적인 게이트 바이어스 스트레스(gate bias stress)가 발생 된다. 게이트 바이어스 스트레스는 트랜지스터를 열화 함으로써 문턱 전압의 이동, 온 전류 감소 등 트랜지스터의 전기적 특성을 변화시키고, 결과적으로 회로의 안정성과 신뢰성을 저하한다.
또한, 게이트 드라이버 회로는 Q 노드가 충전되는 구간에서 클록 신호가 풀-업 트랜지스터의 드레인으로 입력되는 경우 풀-업 트랜지스터의 기생 커패시터로 인해 의도치 않은 커플링 효과(coupling effect)가 발생함으로써 멀티 출력과 같은 이상출력이 발생될 수 있다.
본 발명은 상술한 게이트 드라이버 회로의 문제점을 해결하기 위한 것으로, 풀-다운 트랜지스터를 열화시키는 원인을 제거하고, 풀-업 트랜지스터의 기생 커패시터로 인한 영향을 감소시킴으로써 안정성과 신뢰성이 향상된 게이트 드라이버 회로 및 이를 포함하는 디스플레이 장치를 제공한다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 실시예에 따른 게이트 드라이버 회로는, 스타트 신호를 제공받는 입력 노드; 상기 스타트 신호에 의해 프리차지된 상기 입력 노드의 전압을 제 1 클록 신호에 따라 부트스트랩하여 상기 게이트 구동 신호를 출력 노드로 출력하는 출력부; 상기 스타트 신호에 응답하여 상기 제 1 클록 신호를 레벨 쉬프트하여 제 1 노드로 출력하는 1차 리플 제어부; 및 상기 제 1 노드에 형성된 상기 제 1 클록 신호의 리플을 차단하고, 상기 스타트 신호에 응답하여 상기 제 1 노드의 전압을 상기 출력부의 일단으로 제공하는 2차 리플 제어부를 포함한다.
본 발명의 실시예에 따른 게이트 드라이버 회로에 있어서, 상기 1차 리플 제어부는, 게이트가 상기 스타트 신호에 연결되고 드레인이 제 2 클록 신호에 연결되어 상기 스타트 신호에 응답하여 상기 제 2 클록 신호를 소스로 출력하는 제 1 트랜지스터; 게이트가 제 3 클록 신호에 연결되고 드레인이 상기 제 1 트랜지스터의 소스에 연결되고 소스가 기준 전위에 연결되는 제 2 트랜지스터; 게이트가 상기 제 1 트랜지스터의 소스 및 상기 제 2 트랜지스터의 드레인에 공통 연결되고 드레인이 상기 제 1 클록 신호에 연결되고 소스가 상기 제 1 노드에 연결되는 제 3 트랜지스터; 게이트가 상기 제 2 클록 신호에 연결되고 드레인이 상기 제 1 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제 4 트랜지스터; 및 일단이 상기 제 3 트랜지스터의 게이트에 연결되고 타단이 상기 제 1 노드에 연결되는 제 1 커패시터를 포함한다.
본 발명의 실시예에 따른 게이트 드라이버 회로에 있어서, 상기 게이트 드라이버 회로는, 게이트가 상기 제 3 클록 신호에 연결되는 제 5 트랜지스터를 더 포함하고, 상기 2차 리플 제어부는, 일단이 상기 제 5 트랜지스터의 드레인에 연결되고 타단이 상기 제 1 노드에 연결되는 제 2 커패시터; 및 게이트가 상기 제 5 트랜지스터의 드레인 및 상기 제 2 커패시터에 공통 연결되고 드레인이 상기 제 1 노드에 연결되고 소스가 상기 출력부의 일단에 연결되는 제 6 트랜지스터를 포함하고, 상기 제 5 트랜지스터의 일단은 상기 제 6 트랜지스터의 게이트에 연결되고 타단은 상기 기준 전위에 연결된다.
본 발명의 실시예에 따른 게이트 드라이버 회로에 있어서, 상기 게이트 드라이버 회로는, 게이트가 리셋 신호에 연결되고 일단이 상기 입력 노드에 연결되고 타단이 상기 기준 전위에 연결되어 상기 입력 노드에 충전된 전하를 상기 기준 전위로 방전하는 리셋 트랜지스터를 더 포함한다.
본 발명의 실시예에 따른 게이트 드라이버 회로에 있어서, 상기 출력부는, 게이트가 상기 입력 노드에 연결되고 드레인이 상기 2차 리플 제어부의 일단에 연결되고, 소스가 출력 노드에 연결되는 제 1 출력 트랜지스터; 및 게이트가 상기 제 3 클록 신호에 연결되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제 2 출력 트랜지스터를 포함한다.
본 발명의 실시예에 따른 게이트 드라이버 회로에 있어서, 상기 게이트 드라이버 회로는 산화물 박막 트랜지스터로 구현된다.
상술한 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 디스플레이 장치는, 복수의 픽셀들을 포함하는 디스플레이 패널; 상기 픽셀들에 계조 신호를 제공하는 소스 드라이버; 상기 픽셀들을 턴 온 하는 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하며, 상기 게이트 드라이버는, 스타트 신호를 제공받는 입력 노드; 상기 스타트 신호에 의해 프리차지된 상기 입력 노드의 전압을 제 1 클록 신호에 따라 부트스트랩하여 상기 게이트 구동 신호를 출력 노드로 출력하는 출력부; 상기 스타트 신호에 응답하여 상기 제 1 클록 신호의 전압을 레벨 쉬프트하여 제 1 노드로 출력하는 1차 리플 제어부; 및 상기 제 1 노드에 형성된 상기 제 1 클록 신호의 리플을 차단하고, 상기 스타트 신호에 응답하여 상기 제 1 노드의 전압을 상기 출력부의 일단으로 제공하는 2차 리플 제어부를 포함한다.
본 발명은 게이트 드라이버 회로의 QB 노드를 제거함으로써 게이트 바이어스 스트레스로 인한 풀-다운 트랜지스터의 열화를 방지하고 소비 전력을 절감하며 회로의 안정성과 신뢰성을 향상시킬 수 있다.
본 발명은 레벨 쉬프터 회로와 커패시터를 이용하여 이중으로 클록 신호의 리플을 제어함으로써 클록 리플 제거 성능을 향상시킬 수 있다.
또한, 본 발명은 게이트 구동 신호를 출력하지 않는 구간에서, 풀-업 트랜지스터의 드레인에 인가되는 클록 리플 전압의 크기를 낮추고 풀-업 트랜지스터가 턴-온 되지 않게 함으로써 멀티 출력을 방지할 수 있다. 따라서 회로의 안정성과 신뢰성이 더욱 향상되는 효과가 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른, 디스플레이 장치의 구성을 나타낸다.
도 2는 본 발명의 일 실시예에 따른, 게이트 드라이버의 한 채널에 포함된 게이트 드라이버 회로를 나타낸다.
도 3은 본 발명의 일 실시예에 따른, 게이트 드라이버 회로의 타이밍 다이어그램(timing diagram)을 나타낸다.
도 4는 본 발명의 일 실시예에 따른, 게이트 드라이버 회로의 CLK2 신호와 P 노드 전압의 시뮬레이션 결과를 나타낸다.
도 5는 본 발명의 일 실시예에 따른, 게이트 드라이버 회로의 P 노드, A 노드 및 B 노드 전압의 시뮬레이션 결과를 나타낸다.
도 6은 본 발명의 일 실시예에 따른, 게이트 드라이버 회로의 1, 5 및 9번째 스테이지의 게이트 구동 신호(VOUT)의 시뮬레이션 결과를 나타낸다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때는, 당해 기술분야의 통상의 지식을 가진 사람이 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다.
본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계 들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
본 명세서에서 사용되는 구성요소에 대한 접미사 "유닛" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
이하에서는, 용이한 설명 및 이해를 위해 본 발명의 실시예에 의한 게이트 드라이버의 구성 및 동작을 N 타입 트랜지스터를 기준으로 설명한다.
도 1은 본 발명의 일 실시예에 따른, 디스플레이 장치의 구성을 나타낸다.
디스플레이 장치는 디스플레이 패널(display panel), 게이트 드라이버(gate driver), 소스 드라이버(source driver)를 포함한다. 디스플레이 장치는 타이밍 제어부(timing controller)를 더 포함하고, 타이밍 제어부는 디스플레이 장치의 해상도 및 특성에 따라 외부로부터 인가되는 화면 소스의 특성을 변화시키거나 구동 시점을 조절한다. 타이밍 제어부와 소스 드라이버는 디스플레이 패널의 특성에 따라 별개의 칩으로 형성될 수 있고, 도면과 같이 원 칩(one chip)으로 구현될 수 있다. 전원부는 소스 드라이버, 타이밍 제어부 및 게이트 드라이버에 전력을 공급한다. 디스플레이 장치는 디스플레이 시스템으로도 지칭될 수 있다.
디스플레이 패널은 복수의 픽셀들을 포함한다. 각 픽셀은 게이트 라인(gate line, gl)을 사용하여 게이트 드라이버와 전기적으로 연결되고, 소스 라인(source line, sl)을 사용하여 소스 드라이버와 전기적으로 연결된다. 소스 라인은 각 픽셀이 표시해야 하는 계조 신호를 픽셀들에 전달한다. 소스 라인 및 게이트 라인은 도전성 선로로 구성된다. 디스플레이 패널은 게이트 드라이버에 의해 게이트 라인을 따라 순차적으로 구동된다.
도 2는 본 발명의 일 실시예에 따른, 게이트 드라이버의 한 채널에 포함된 게이트 드라이버 회로를 나타낸다.
게이트 드라이버는 복수의 채널들을 포함한다. 복수의 채널들은 연속적으로 연결된다. 각 채널은 게이트 구동 신호를 출력하는 게이트 드라이버 회로를 포함한다. 각 채널에 포함된 게이트 드라이버 회로의 구조는 모두 동일하다. 채널들은 각각 게이트 라인과 연결된다. 채널의 수는 디스플레이 패널의 크기 또는 패널에 포함된 픽셀의 수에 따라 변경될 수 있다. 이전 채널에서 출력된 신호는 다음 채널로 입력된다. 채널은 스테이지로 지칭될 수 있다.
게이트 드라이버에 포함된 복수의 채널들은 각각, 도 2에 개시된 구조를 갖는 게이트 드라이버 회로를 포함한다.
이하에서는, 각 채널에 포함된 도 2에 개시된 구조를 갖는 게이트 드라이버 회로를, 회로로 지칭할 수 있다.
회로는 입력 노드(Q), 출력 노드(o), 1차 리플 제어부(2010), 2차 리플 제어부(2020) 및 출력부(2030)를 포함한다. 회로는 3개의 클록 신호(CLK)를 제공받고, 타단에 기준 전위(VSS)가 연결된다. 회로는 스타트 신호(VST)와 리셋 신호(RESET)를 입력받을 수 있다.
게이트 드라이버는 총 4상의 클록 신호를 사용하고, 각 채널의 게이트 드라이버 회로는 그 중 3상의 클록 신호를 사용한다. 4상의 클록 신호는 CLK1, CLK2, CLK3 및 CLK4에 해당한다. 이하에서는, CLK1, CLK2, CLK3 및 CLK4를 각각 제1 클록, 제2 클록, 제3 클록 및 제4 클록으로 지칭할 수 있다.
도2에 개시된 예시 회로는 제2 클록, 제3 클록 및 제4 클록을 사용한다. 한 채널의 회로에 사용되는 3상의 클록은 일정한 위상차를 갖는 연속하는 신호에 해당하고, 3상의 클록은 채널에 따라 변경될 수 있다. 예를 들어, 도 2에 개시된 회로가 포함된 채널의 다음 채널은 각 클록들의 다음 위상의 클록들인 제1 클록, 제2 클록 및 제3 클록을 사용한다. 각 클록의 파형과 위상은 도3 및 도3에 대한 상세한 설명을 참조하여 후술한다.
회로는 하나의 입력 노드(Q)를 포함한다. 입력 노드(Q)는 일단이 T11 트랜지스터의 소스와 리셋 트랜지스터(T7)의 드레인에 공통 연결되고, 타단이 출력부(2030)의 풀-업 트랜지스터(T8)의 게이트과 연결된다. T11 트랜지스터의 게이트 및 드레인은 스타트 신호(VST)에 연결된다. 스타트 신호(VST)는 T11 트랜지스터를 통해 입력 노드(Q)로 제공된다. 입력 노드(Q)의 전압은 부트스트랩 페이즈에서 부트스트랩 된다. 입력 노드(Q)의 부트스트랩에 대한 자세한 사항은 도 3에 대한 상세한 설명을 참조하여 후술한다.
종래의 게이트 드라이버 회로는 부트스트래핑 기법이 적용되는 Q 노드와 Q 노드를 제어하기 위해 상보적으로 구동되는 QB 노드를 포함한다. QB 노드는 게이트 구동 신호(VOUT)가 출력되지 않는 구간에서 출력 노드(o)를 방전하기 위해 항상 전압으로 충전된다. 따라서 QB 노드에 연결된 풀-다운 트랜지스터에 지속적인 게이트 바이어스 스트레스가 발생 된다. 게이트 바이어스 스트레스는 풀-다운 트랜지스터를 열화하고 전기적 특성을 변화시킨다. 전기적 특성은 문턱 전압의 이동, 온 전류 감소 등을 포함한다. 풀-다운 트랜지스터의 전기적 특성의 변화는 출력 신호의 크기 감소, 멀티 출력과 같은 이상 출력을 발생시킨다. 결과적으로 게이트 드라이버의 픽셀 구동 능력, 회로의 안정성 및 신뢰성이 저하된다.
회로는 종래의 게이트 드라이버 회로와 달리, QB노드를 포함하지 않는다. 출력부(2030)의 풀-다운 트랜지스터(T9)는 QB 노드가 아닌 클록 신호에 의해 제어된다. 풀-다운 트랜지스터(T9)의 게이트 바이어스 스트레스는 게이트가 QB 노드가 아닌 클록 신호에 의해 제어됨으로써 완화될 수 있다. 회로는 게이트 바이어스 스트레스가 감소함으로써 풀-다운 트랜지스터(T9)의 열화를 방지할 수 있다. 회로는 풀-다운 트랜지스터(T9)의 전기적 특성이 유지됨으로써 안정적으로 일정한 크기의 전압을 출력할 수 있다. 즉, 회로의 안정성 및 신뢰성이 향상될 수 있다. 또한, 회로는 종래와 달리 QB 노드가 제거됨으로써 풀-다운 트랜지스터(T9)의 게이트에 지속적으로 전하를 공급할 필요가 없기 때문에 소모 전력을 절감할 수 있다. 따라서 디스플레이 장치는 상대적으로 저전력으로 픽셀들을 구동할 수 있고, 전력 효율이 향상될 수 있다.
기생 커패시터는 게이트와 소스, 게이트와 드레인의 오버랩(overlap)으로 인해 발생 된다. 특히, 기생 커패시터는 일반적으로 많이 사용되는 staggered 구조의 TFT에서 게이트와 소스/드레인 사이의 상당 부분의 면적이 오버랩됨으로써 발생된다.
풀-업 트랜지스터(T8)의 기생 커패시터는 입력 노드(Q)에 의도치 않은 커플링 효과를 발생시킨다. 커플링 효과는 게이트 구동 신호(VOUT)가 출력되지 않는 구간에서 풀-업 트랜지스터(T8)를 턴-온 시켜 멀티 출력을 포함하는 이상 출력을 발생시킬 수 있다. 회로는 이와 같은 이상 출력을 방지하기 위해 풀-업 트랜지스터(T8)의 드레인 부분에 1차 리플 제어부(2010)와 2차 리플 제어부(2020)를 사용한다. 이하에서는, 1차 리플 제어부(2010)에 대해 먼저 설명한다.
1차 리플 제어부(2010)는 T1, T2, T3, T4 트랜지스터 및 C1 커패시터를 포함한다. 1차 리플 제어부(2010)는 레벨 쉬프트(level-shift) 구조를 갖는다.
T1 트랜지스터는 게이트가 스타트 신호(VST)에 연결되고 드레인이 제4 클록에 연결된다. T1 트랜지스터의 소스는 T3 트랜지스터의 게이트, C1 커패시터의 일단 및 T2 트랜지스터의 드레인과 공통 연결된다. T1 트랜지스터는 스타트 신호(VST)에 응답하여 제4 클록의 전압을 소스로 인가한다. T2 트랜지스터는 게이트가 제3 클록에 연결되고 드레인이 T1 트랜지스터의 소스에 연결되고 소스가 기준 전위에 연결된다. T2 트랜지스터는 제3 클록 신호에 의해 제어되어 T3 트랜지스터의 게이트에 충전된 전압을 기준 전위로 방전한다. T3 트랜지스터는 게이트가 T1 트랜지스터의 소스 및 T2 트랜지스터의 드레인 및 C1 커패시터의 일단에 공통 연결되고 드레인이 제2 클록에 연결되고 소스가 P 노드에 연결된다. T4 트랜지스터는 게이트가 제4 클록에 연결되고 드레인이 P 노드에 연결되고 소스가 기준 전위에 연결된다. T4 트랜지스터는 제4 클록에 의해 제어되어 P 노드에 충전된 전하를 기준 전위로 방전한다.
C1 커패시터는 일단이 T3 트랜지스터의 게이트, T1 트랜지스터의 소스 및 T2 트랜지스터의 드레인에 공통 연결되고 타단이 P 노드에 연결된다. C1 커패시터는 제1 커패시터로 지칭될 수 있다.
P 노드는 C1 커패시터의 타단. T3 커패시터의 소스, T4 커패시터의 드레인 및 2차 리플 제어부의 일단이 공통 연결된 노드에 해당한다. P 노드는 제1 노드로 지칭될 수 있다.
1차 리플 제어부(2010)의 T3 트랜지스터는 스타트 신호(VST), 제4 클록, T1 트랜지스터, T2 트랜지스터 및 C1 커패시터에 의해 선택적으로 턴-온 된다. 1차 리플 제어부(2010)는 출력 노드(o)의 멀티 출력을 방지하기 위해, 게이트 구동 신호(VOUT)가 출력되지 않는 구간에서 P 노드가 하이 상태로 충전되지 않도록 한다. 즉, 1차 리플 제어부(2010)는 풀-업 트랜지스터(T8)의 드레인에 하이 전압이 인가되는 것을 방지하여 이상 출력의 발생을 1차적으로 제어할 수 있다. 또한, 1차 리플 제어부(2010)는 레벨 쉬프트 구조를 사용하여 제2 클록의 리플 크기도 레벨 쉬프트함으로써 리플을 1차적으로 제어한다.
이하에서는, 2차 리플 제어부(2020)에 대해 설명한다.
2차 리플 제어부(2020)는 1차 리플 제어부(2010)와 출력부(2030) 사이에 위치하고, C2 커패시터와 T6 트랜지스터를 포함한다. C2 커패시터는 일단이 T6 트랜지스터의 게이트 및 T5 트랜지스터의 드레인과 공통 연결되고, 타단이 P 노드에 연결된다. C2 커패시터는 제2 커패시터로 지칭될 수 있다. T6 트랜지스터는 게이트가 A 노드에 연결되고 드레인이 P 노드에 연결되고 소스가 B 노드에 연결된다. A 노드는 T6 트랜지스터의 게이트, T5 트랜지스터의 드레인 및 C2 커패시터의 일단이 공통 연결된 노드에 해당한다.
P 노드는 스타트 신호(VST)가 입력되어 T3 트랜지스터의 게이트가 전하로 차지된 후, 제 2 클록이 하이 상태가 됨에 따라 T3 트랜지스터가 턴-온 되어 하이 상태가 된다. 차지된 P 노드의 전압은 T6 트랜지스터의 드레인에 인가된다. A 노드는 제3 클록에 의해 제어되는 T5 트랜지스터에 의해 주기적으로 방전된다. 따라서 게이트 구동 신호(VOUT)는 제 3 클록이 하이 상태인 구간에서 출력되지 않는다.
T3 트랜지스터의 커플링 효과는 게이트-소스와 게이트-드레인 간 오버랩으로 인해 발생 된다. 커플링 효과는 게이트 구동 신호(VOUT)가 출력되지 않는 구간에서 T3 트랜지스터를 턴-온 시켜 P 노드에 제2 클록의 리플을 형성한다. 제2 클록의 리플은 제2 클록이 T3 트랜지스터의 드레인으로 입력되는 구간에서 주기적으로 반복하여 발생된다. 제2 클록의 리플은 도면3의 P 노드 파형에서 나타난다(도3 참조).
2차 리플 제어부(2020)는 제2 클록의 리플을 제어한다. 2차 리플 제어부(2020)는 T6 트랜지스터가 게이트 구동 신호(VOUT)가 출력되는 구간 이외에는 턴-오프 되게 함으로써, P 노드에 형성된 제2 클록의 리플이 풀-업 트랜지스터(T8)에 미치는 영향을 감소시킨다. 즉, 2차 리플 제어부는 1차적으로 제어된 제2 클록 신호를 한 번 더 제어함으로써 이상 출력의 발생을 이중으로 방지할 수 있다. 따라서 회로는 이상 출력이 발생할 확률이 더 감소됨으로써 안정성 및 신뢰성을 더욱 향상시킬 수 있다.
출력부(2030)는 풀-업 트랜지스터(T8) 및 풀-다운 트랜지스터(T9)를 포함한다. 풀-업 트랜지스터(T8)와 풀-다운 트랜지스터(T9)는 직렬 연결된다. 출력부(2030)는 프리 차지된 입력 노드(Q)를 제2 클록 신호로 부트스트랩하여 게이트 구동 신호(VOUT)를 출력 노드(o)로 출력한다. 출력 노드(o)는 풀-업 트랜지스터(T8)의 소스와 풀-다운 트랜지스터(T9)의 드레인이 공통 연결된 노드에 해당한다. 출력 노드(o)는 T10 트랜지스터의 드레인과 연결되고, 게이트 구동 신호(VOUT)를 출력한다.
풀-업 트랜지스터(T8)는 풀-업 유닛(pull-up unit) 또는 제 1 출력 트랜지스터로 지칭될 수 있다. 풀-업 트랜지스터(T8)의 게이트는 입력 노드(Q)에 연결되고, 드레인은 2차 리플 제어부(2020)의 B 노드에 연결되고, 소스는 출력 노드(o)에 연결된다. B 노드는 T6 트랜지스터의 소스 및 풀-업 트랜지스터(T8)의 드레인이 공통 연결된 노드에 해당한다.
풀-다운 트랜지스터(T9)는 풀-다운 유닛(pull-down unit) 또는 제 2 출력 트랜지스터로 지칭될 수 있다. 풀-다운 트랜지스터(T9)의 게이트는 제3 클록에 연결되고, 일단은 출력 노드(o)에 연결되고, 타단은 기준 전위(VSS)에 연결된다. 풀-다운 트랜지스터(T9)는 출력 노드(o)에 충전된 전압을 제3 클록에 따라 기준 전위(VSS)로 방전한다.
T10 트랜지스터는 제4 클록에 의해 제어되고, 1차 리플 제어부(2010)의 일부와 연결된다. T10 트랜지스터의 타단은 기준 전위(VSS)에 연결된다. 출력 노드(o)에 충전된 전하는 제4 클록이 하이(high) 전압을 갖는 구간에서 T10 트랜지스터가 턴 온 됨에 따라 기준 전위로 방전된다. 게이트 구동 신호(VOUT)는 제4 클록 및 제3 클록이 로우(low) 상태인 구간에서 출력될 수 있다.
회로는 입력 노드를 리셋하는 리셋 트랜지스터(T7)를 더 포함할 수 있다. 리셋 트랜지스터(T7)는 게이트가 리셋 신호(RESET)에 의해 제어되고, 일단이 입력 노드(Q)에 연결되고 타단이 기준 전위(VSS)에 연결된다. 리셋 트랜지스터(T7)는 회로에 리셋 신호(RESET)가 입력된 경우 턴-온 된다. 턴-온 된 리셋 트랜지스터(T7)는 입력 노드(Q)에 충전된 전하를 기준 전위로 방전(flush)함으로써 입력 노드(Q)를 리셋한다.
회로는 산화물 박막 트랜지스터(Oxide TFT), 유기물 박막 트랜지스터(Organic TFT), 수소화 비정질 실리콘 박막 트랜지스터(a-Si:H TFT) 및 폴리 실리콘 박막 트랜지스터(Poly-Si TFT) 중 어느 하나로 구현될 수 있다.
도 3은 본 발명의 일 실시예에 따른, 게이트 드라이버 회로의 타이밍 다이어그램(timing diagram)을 나타낸다.
CLK1, CLK2, CLK3 및 CLK4은 일정한 위상 차(90°)를 갖는다. 각 클록의 duty ratio는 50%이다. 각 채널에 사용되는 클록에 대한 상세한 설명은 상술한 도2와 관련된 설명을 참조한다.
준비 페이즈(P1)는 스타트 신호(VST)가 입력되지 않아 게이트 드라이버 회로가 게이트 구동 신호(VOUT)를 출력하지 않는 상태에 해당한다. 픽셀을 구동하지 않는 게이트 드라이버 회로는 기본적으로 준비 페이즈(P1) 상태에 있다.
T1 트랜지스터 및 T7 트랜지스터는 스타트 신호(VST)에 의해 제어되기 때문에, 준비 페이즈(P1) 에서 턴-온 되지 않는다. 입력 노드(Q)는 T7 트랜지스터가 턴-온 되지 않음으로써 로우 상태를 유지한다. 제4 클록의 전압은 T3 트랜지스터의 게이트에 인가되지 않는다. P 노드는 T3 트랜지스터가 턴-오프 상태이기 때문에 제 2 클록이 하이 상태가 되어도 전압이 충전되지 않는다.
다만, 회로는 준비 페이즈(P1) 구간 중 제2 클록이 하이 상태가 되는 구간에서 P 노드에 일정한 전압이 형성될 수 있다. P 노드에 형성된 전압은 제2 클록의 리플에 해당한다. 도3에 개시된 P 파형의 우측 부분이 P 노드에 형성된 제2 클록 신호의 리플을 나타낸다. 제2 클록 신호의 리플 형성 및 제어 과정은 상술한 도2와 관련된 설명을 참조한다.
프리 차지 페이즈(pre-charge phase, P2)에서, 스타트 신호(VST)는 T11 트랜지스터에 제공된다. 입력 노드(Q)는 하이(high) 상태의 전압으로 프리 차지(pre-charge)된다. T1 트랜지스터는 스타트 신호와 하이 상태의 제4 클록에 의해 턴-온되어 소스로 전압을 인가한다. 따라서 T3 트랜지스터의 게이트 전극은 프리 차지 페이즈(P2)에서 전하로 충전된 상태가 된다.
부트 스트랩 페이즈(boot strap phase, P3)에서, 입력 노드(Q)는 하이 전압으로 프리 차지되어 전기적 플로팅(floating) 상태에 있다. T3 트랜지스터는 프리 차지 페이즈(P2)에서 충전된 게이트 전압과 하이 상태의 제2 클록으로 인해 턴-온되고, P 노드를 차지(charge)한다. T6 트랜지스터는 P 노드가 차지됨으로써 턴-온되고 B 노드를 차지한다. 입력 노드(Q)의 전위는 하이 상태의 전압이 풀-업 트랜지스터(T8)의 드레인에 제공됨에 따라 드레인의 전위에 부트스트랩되어 상승한다. 풀-업 트랜지스터(T8)는 게이트 전극에 부트스트랩되어 상승된 전압이 제공되므로 턴-온 된다. 턴-온 된 풀-업 트랜지스터(T8)는 출력 노드(o)로 하이 상태의 게이트 구동 신호(VOUT)를 출력한다.
리셋 페이즈(P4)에서, 리셋 신호(RESET)는 리셋 트랜지스터(T7)의 게이트에 제공되어 리셋 트랜지스터(T7)를 턴-온 시킨다. 입력 노드(Q)에 충전된 전하들은 리셋 트랜지스터(T7)가 턴-온 됨에 따라 기준 전위(VSS)로 방전(flush)된다. 입력 노드(Q)는 기준 전위(VSS)와 전기적으로 연결됨으로써 전압이 로우 상태가 된다.
리셋 페이즈(P4)가 종료된 후, 회로는 다시 준비 페이즈(P1) 상태가 된다. 게이트 라인이 순차적으로 구동됨에 따라 각 회로가 스타트 신호(VST)를 제공 받고, 프리 차지 페이즈(P2), 부트스트랩 페이즈(P3) 및 리셋 페이즈(P4)를 반복함으로써 디스플레이 장치를 구동한다.
도 4는 본 발명의 일 실시예에 따른, 게이트 드라이버 회로의 CLK2 신호와 P 노드 전압의 시뮬레이션 결과를 나타낸다.
시뮬레이션은 ITZO를 반도체 층으로 하는 Oxide TFT를 기반으로 진행되었다. 사용된 모델의 이동도와 문턱 전압은 각각 31cm^2/V*s, -0.35V이고, channel length는 5um이다. CLK1, CLK2, CLK3, CLK4, VST, RESET은 -5V ~ +28V로 스윙하고, VSS는 -5V 전압을 갖는다. 120~140us 구간에서 게이트 구동 신호(VOUT)가 출력된다.
tran1.v(clk2)은 제2 클록의 파형을 나타내고, tran1.v(p1)은 P 노드에서 측정된 파형을 나타낸다. 제2 클록의 주기는 80us 이다. P 노드에 형성된 전압은 제2 클록이 1차 리플 제어부를 통과하여 레벨 쉬프트된 전압에 해당된다.
도 2와 관련된 설명에서 상술한 바와 같이, P 노드에 제2 클록의 리플이 형성된다. 제2 클록의 리플은 게이트 구동 신호(VOUT) 출력 구간(120~140us) 외에도 제2 클록의 전압이 상승하는 구간에서 주기적으로 발생 된다. 이는 도 4의 시뮬레이션 결과에서도 확인할 수 있다. 측정된 제2 클록의 리플은 -6.95 ~ -3.2V로 스윙한다. 제2 클록 리플은 2차 리플 제어부를 사용하여 제어될 수 있다. 제2 클록 리플의 형성과 제어와 관련된 상세한 사항은 상술한 도2와 관련된 설명을 참조한다.
도 5는 본 발명의 일 실시예에 따른, 게이트 드라이버 회로의 P 노드, A 노드 및 B 노드 전압의 시뮬레이션 결과를 나타낸다.
tran.v(p1), tran.v(a1), tran.v(b1)은 각각 P 노드, A 노드, B 노드에서 측정된 파형을 나타낸다. T6 트랜지스터의 문턱 전압은 -0.35V로 모델링 되었다. P 노드의 +28V 전압이 T6 트랜지스터의 드레인으로 입력될 때 C2 커패시터에 의해 T6 트랜지스터의 게이트는 커플링 효과로 인해 전압이 +27.5V까지 상승한다. 이는 도5의 시뮬레이션 결과에서 확인할 수 있다.
또한, 도5의 시뮬레이션 결과는 2차 리플 제어부를 통과한 제2 클록 신호의 리플 스윙 범위가 감소된 것을 나타낸다. 제2 클록의 리플의 스윙 범위는 P 노드에서 -6.9 ~ -3.3V, B 노드에서 -6.7 ~ -4.2V로 측정되었다. 제2 클록의 리플 스윙 범위는 0.2~0.9V 감소 되었다. 시뮬레이션 결과는 2차 리플 제어부로 인해 클록 리플의 크기가 감소됨으로써, 회로의 클록 리플 제거 성능이 향상된 것을 나타낸다. 또한, 시뮬레이션 결과는 회로가 준비 페이즈(P1)에서 풀-업 트랜지스터(T8)의 드레인에 인가되는 전압의 크기를 낮춰 멀티 출력을 방지할 수 있음을 나타낸다. 2차 리플 제어부에 대한 상세한 사항은 상술한 도2와 관련된 설명을 참조한다.
도 6은 본 발명의 일 실시예에 따른, 게이트 드라이버 회로의 1, 5 및 9번째 채널의 게이트 구동 신호(VOUT) 시뮬레이션 결과를 나타낸다.
tran1.v(out1), tran1.v(out5) 및 tran1.v(out9)는 각각 1,5 및 9번째 채널의 출력 노드에서 측정된 게이트 구동 신호(VOUT) 파형을 나타낸다. 시뮬레이션 결과에서, 1,5,9번째 채널에서 출력된 각각의 게이트 구동 신호(VOUT)의 크기가 +26.6V까지 출력된 것을 확인할 수 있다. 시뮬레이션 결과는 게이트 구동 신호(VOUT)의 크기가 다수의 채널을 거쳐도 일정하게 유지된다는 것을 나타낸다. 따라서 게이트 드라이버는 디스플레이 픽셀에 신호를 안정적으로 제공할 수 있다.
2010: 1차 리플 제어부
2020: 2차 리플 제어부
2030: 출력부
CLK2: 제2 클록
CLK3: 제3 클록
CLK4: 제4 클록
VST: 스타트 신호
RESET: 리셋 신호
VSS: 기준 전위
VOUT: 게이트 구동 신호
o: 출력 노드
P: 제 1 노드
Q: 입력 노드

Claims (12)

  1. 디스플레이 패널에 게이트 구동 신호를 제공하는 게이트 드라이버 회로에 있어서,
    스타트 신호를 제공받는 입력 노드;
    상기 스타트 신호에 의해 프리차지된 상기 입력 노드의 전압을 제 1 클록 신호에 따라 부트스트랩하여 상기 게이트 구동 신호를 출력 노드로 출력하는 출력부;
    상기 스타트 신호에 응답하여 상기 제 1 클록 신호를 레벨 쉬프트하여 제 1 노드로 출력하는 1차 리플 제어부; 및
    상기 제 1 노드에 형성된 상기 제 1 클록 신호의 리플을 차단하고, 상기 스타트 신호에 응답하여 상기 제 1 노드의 전압을 상기 출력부의 일단으로 제공하는 2차 리플 제어부를 포함하는, 게이트 드라이버 회로.
  2. 제1항에 있어서, 상기 1차 리플 제어부는,
    게이트가 상기 스타트 신호에 연결되고 드레인이 제 2 클록 신호에 연결되어 상기 스타트 신호에 응답하여 상기 제 2 클록 신호를 소스로 출력하는 제 1 트랜지스터;
    게이트가 제 3 클록 신호에 연결되고 드레인이 상기 제 1 트랜지스터의 소스에 연결되고 소스가 기준 전위에 연결되는 제 2 트랜지스터;
    게이트가 상기 제 1 트랜지스터의 소스 및 상기 제 2 트랜지스터의 드레인에 공통 연결되고 드레인이 상기 제 1 클록 신호에 연결되고 소스가 상기 제 1 노드에 연결되는 제 3 트랜지스터;
    게이트가 상기 제 2 클록 신호에 연결되고 드레인이 상기 제 1 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제 4 트랜지스터; 및
    일단이 상기 제 3 트랜지스터의 게이트에 연결되고 타단이 상기 제 1 노드에 연결되는 제 1 커패시터를 포함하는, 게이트 드라이버 회로.
  3. 제2항에 있어서, 상기 게이트 드라이버 회로는, 게이트가 상기 제 3 클록 신호에 연결되는 제 5 트랜지스터를 더 포함하고,
    상기 2차 리플 제어부는, 일단이 상기 제 5 트랜지스터의 드레인에 연결되고 타단이 상기 제 1 노드에 연결되는 제 2 커패시터; 및 게이트가 상기 제 5 트랜지스터의 드레인 및 상기 제 2 커패시터에 공통 연결되고 드레인이 상기 제 1 노드에 연결되고 소스가 상기 출력부의 일단에 연결되는 제 6 트랜지스터를 포함하고,
    상기 제 5 트랜지스터의 일단은 상기 제 6 트랜지스터의 게이트에 연결되고 타단은 상기 기준 전위에 연결되는, 게이트 드라이버 회로.
  4. 제3항에 있어서, 상기 게이트 드라이버 회로는, 게이트가 리셋 신호에 연결되고, 일단이 상기 입력 노드에 연결되고 타단이 상기 기준 전위에 연결되어 상기 입력 노드에 충전된 전하를 상기 기준 전위로 방전하는 리셋 트랜지스터를 더 포함하는, 게이트 드라이버 회로.
  5. 제2항에 있어서, 상기 출력부는, 게이트가 상기 입력 노드에 연결되고, 드레인이 상기 2차 리플 제어부의 일단에 연결되고, 소스가 출력 노드에 연결되는 제 1 출력 트랜지스터; 및
    게이트가 상기 제 3 클록 신호에 연결되고, 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제 2 출력 트랜지스터를 포함하는, 게이트 드라이버 회로.
  6. 제1항에 있어서, 상기 게이트 드라이버 회로는, 산화물 박막 트랜지스터(Oxide TFT), 유기물 박막 트랜지스터(Organic TFT), 수소화 비정질 실리콘 박막 트랜지스터(a-Si:H TFT) 및 폴리 실리콘 박막 트랜지스터(Poly-Si TFT) 중 어느 하나로 구현된 게이트 드라이버 회로.
  7. 컨텐츠를 표시하는 디스플레이 장치로, 상기 디스플레이 장치는,
    복수의 픽셀들을 포함하는 디스플레이 패널;
    상기 픽셀들에 계조 신호를 제공하는 소스 드라이버;
    상기 픽셀들을 턴 온 하는 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하며, 상기 게이트 드라이버는,
    스타트 신호를 제공받는 입력 노드;
    상기 스타트 신호에 의해 프리차지된 상기 입력 노드의 전압을 제 1 클록 신호에 따라 부트스트랩하여 상기 게이트 구동 신호를 출력 노드로 출력하는 출력부;
    상기 스타트 신호에 응답하여 상기 제 1 클록 신호의 전압을 레벨 쉬프트하여 제 1 노드로 출력하는 1차 리플 제어부; 및
    상기 제 1 노드에 형성된 상기 제 1 클록 신호의 리플을 차단하고, 상기 스타트 신호에 응답하여 상기 제 1 노드의 전압을 상기 출력부의 일단으로 제공하는 2차 리플 제어부를 포함하는, 디스플레이 장치.
  8. 제7항에 있어서, 상기 1차 리플 제어부는,
    게이트가 상기 스타트 신호에 연결되고 드레인이 제 2 클록 신호에 연결되어 상기 스타트 신호에 응답하여 상기 제 2 클록 신호를 소스로 출력하는 제 1 트랜지스터;
    게이트가 제 3 클록 신호에 연결되고 드레인이 상기 제 1 트랜지스터의 소스에 연결되고 소스가 기준 전위에 연결되는 제 2 트랜지스터;
    게이트가 상기 제 1 트랜지스터의 소스 및 상기 제 2 트랜지스터의 드레인에 공통 연결되고 드레인이 상기 제 1 클록 신호에 연결되고 소스가 상기 제 1 노드에 연결되는 제 3 트랜지스터;
    게이트가 상기 제 2 클록 신호에 연결되고 드레인이 상기 제 1 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제 4 트랜지스터; 및
    일단이 상기 제 3 트랜지스터의 게이트에 연결되고 타단이 상기 제 1 노드에 연결되는 제 1 커패시터를 포함하는, 디스플레이 장치.
  9. 삭제
  10. 제8항에 있어서, 상기 게이트 드라이버는, 게이트가 리셋 신호에 연결되고, 일단이 상기 입력 노드에 연결되고 타단이 상기 기준 전위에 연결되어 상기 입력 노드에 충전된 전하를 상기 기준 전위로 방전하는 리셋 트랜지스터를 더 포함하는, 디스플레이 장치.
  11. 제8항에 있어서, 상기 출력부는, 게이트가 상기 입력 노드에 연결되고, 드레인이 상기 2차 리플 제어부의 일단에 연결되고, 소스가 출력 노드에 연결되는 제 1 출력 트랜지스터; 및
    게이트가 상기 제 3 클록 신호에 연결되고, 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제 2 출력 트랜지스터를 포함하는, 디스플레이 장치.
  12. 제7항에 있어서, 상기 게이트 드라이버는, 산화물 박막 트랜지스터(Oxide TFT), 유기물 박막 트랜지스터(Organic TFT), 수소화 비정질 실리콘 박막 트랜지스터(a-Si:H TFT) 및 폴리 실리콘 박막 트랜지스터(Poly-Si TFT) 중 어느 하나로 구현된, 디스플레이 장치.
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