KR102296784B1 - 쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법 - Google Patents

쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법에 관한 것으로서, 특히, 하이레벨을 갖는 펄스부와 로우레벨을 갖는 홀딩부가 비대칭적으로 형성된 게이트 클럭들을 입력받아 게이트 펄스들을 출력하는, 쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.

Description

쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법{SHIFT RESISTER, DISPLAY DEVICE USING THE SAME AND METHOD OF DRIVING THE SAME}
본 발명은 쉬프트 레지스터에 관한 것으로서, 특히, 패널에 내장되어 있는 쉬프트 레지스터 및 이를 이용한 표시장치 및 그 구동방법에 관한 것이다.
휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(Flat Panel Display)가 이용되고 있다. 평판표시장치에는, 액정표시장치(Liquid Crystal Display), 플라즈마 디스플레이 패널(Plasma Display Panel), 유기발광표시장치(Organic Light Emitting Display Device) 등이 있으며, 최근에는 전기영동표시장치(EPD : ELECTROPHORETIC DISPLAY)도 널리 이용되고 있다.
평판표시장치(이하, 간단히 '표시장치'라 함)들 중에서, 액정표시장치는 액정의 광학적 이방성을 이용하여 영상을 표시하는 장치이며, 박형, 소형, 저소비전력 및 고화질 등의 장점이 있기 때문에, 널리 이용되고 있다.
표시장치들 중에서, 유기발광표시장치는, 스스로 발광하는 자발광소자를 이용하고 있으며, 이에 따라, 빠른 응답속도, 높은 발광효율, 높은 휘도 및 큰 시야각과 같은 장점을 가지고 있기 때문에, 차세대 평판표시장치로 주목받고 있다.
표시장치는 게이트 드라이버, 데이터 드라이버, 패널 및 제어부 등을 포함한다. 상기 패널은 유기발광패널 또는 액정패널일 수 있다.
상기 게이트 드라이버는 집적회로(IC)로 구성된 후, 칩온필름(COF) 또는 테이프 캐리어 패키지(TCP) 등의 형태로 상기 패널에 장착될 수 있으나, 최근에는, 상기 패널에 상기 게이트 드라이버가 내장되는 게이트 인 패널(GIP) 방식의 게이트 드라이버가 널리 이용되고 있다.
도 1은 종래의 게이트 인 패널 방식의 게이트 드라이버에 적용되는 쉬프트 레지스터의 구성도이며, 도 2는 종래의 쉬프트 레지스터로 입력되는 게이트 클럭들의 파형을 나타낸 파형도이다.
쉬프트 레지스터는 복수의 스테이지들을 포함하며, 각각의 스테이지는, 게이트 라인으로, 게이트 펄스를 출력한다.
종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, N-5번째 스테이지에서 출력되는 N-5번째 게이트 펄스가, N번째 스테이지를 구동시켜, N번째 게이트 펄스를 출력시키고, N+5번째 게이트 펄스가 N번째 스테이지를 리셋시키도록 구성된다.
예를 들어, N이 6인 경우, 제1스테이지(Stage1)에서 출력되는 제1게이트 펄스(Vgout1)가, 제6스테이지(Stage6)를 구동시켜, 제6게이트 펄스(Vgout6)를 출력시키며, 제11게이트 펄스가 제6스테이지(Stage6)를 리셋시킨다.
이 경우, 10개의 게이트 클럭이, 도 1 및 도 2에 도시된 바와 같이, 상기 쉬프트 레지스터에 순차적으로 입력된다.
상기 게이트 클럭(CLK)과 상기 게이트 펄스(Vgout)의 폭이, 도 2에 도시된 바와 같이, 5H인 종래의 표시장치에서는, 각 픽셀에 구비된 트랜지스터의 차징 타임(Charging time)의 부족으로 인해, 데이터 전압이 섞여 노이즈가 발생될 수 있다. 또한, 상기한 바와 같이 구성된 종래의 표시장치가 장기간 사용되면, 쉬프트 레지스터의 신뢰도가 저하될 수 있다.
따라서, 상기 게이트 클럭(CLK)과 상기 게이트 펄스(Vgout)의 폭이, 도 2에 도시된 바와 같이, 5H인 종래의 표시장치는, 고해상도로 구성되어, 고주파수로 구동되기 어렵다.
부연하여 설명하면, 도 1에 도시된 바와 같은 쉬프트 레지스터를 포함하고, 도 2에 도시된 바와 같은 게이트 클럭들을 이용하는 종래의 표시장치가, 고해상도의 패널을 이용하고, 고주파수에 의해 구동되면, 게이트 차징 타임(Gate charging time)의 부족하다.
예를 들어, 1H가 3.8㎲인 경우, 5H는 19㎲가 되므로, 19㎲ 동안 트랜지스터의 게이트가 충분히 차징될 수 있다. 그러나, 표시장치가 고주파수로 구동되어, 1H가 1.9㎲인 경우, 5H는 9.5㎲에 불과하며, 이 경우, 트랜지스터의 게이트가 9.5㎲ 동안 충분히 차징되기 어렵다.
따라서, 도 2에 도시된 바와 같은 게이트 클럭들 및 도 1에 도시된 바와 같은 쉬프트 레지스터를 이용하는 종래의 표시장치는 고속으로 구동될 수 없다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 하이레벨을 갖는 펄스부와 로우레벨을 갖는 홀딩부가 비대칭적으로 형성된 게이트 클럭들을 입력받아 게이트 펄스들을 출력하는, 쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 패널에 내장되어 있으며, 상기 패널에 형성된 게이트 라인들로 게이트 펄스를 순차적으로 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은, 게이트 클럭들을 이용하여, 상기 게이트 펄스를 생성하고, 상기 게이트 클럭들 각각은, 상기 게이트 펄스의 폭에 대응되는 폭을 갖는 펄스부들 및 상기 펄스부들 사이에서 상기 게이트 펄스의 전압과 반대되는 전압을 갖는 홀딩부들을 포함하며, 상기 게이트 클럭의 1주기를 구성하는 상기 펄스부와 상기 홀딩부 중에서, 상기 펄스부의 폭이 상기 홀딩부의 폭보다 더 크다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 게이트 라인들과 데이터 라인들이 형성되어 있는 패널; 상기 패널에 내장되어 있으며, 게이트 클럭들을 이용하여 게이트 펄스를 생성한 후, 상기 게이트 라인들로 상기 게이트 펄스를 순차적으로 출력하는 쉬프트 레지스터; 상기 쉬프트 레지스터로 상기 게이트 펄스들을 공급하는 제어부를 포함하며, 상기 쉬프트 레지스터는, 상기 게이트 라인들로 상기 게이트 펄스를 순차적으로 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은, 상기 게이트 클럭들을 이용하여, 상기 게이트 펄스를 생성하고, 상기 게이트 클럭들 각각은, 상기 게이트 펄스의 폭에 대응되는 폭을 갖는 펄스부들 및 상기 펄스부들 사이에서 상기 게이트 펄스의 전압과 반대되는 전압을 갖는 홀딩부들을 포함하며, 상기 게이트 클럭의 1주기를 구성하는 상기 펄스부와 상기 홀딩부 중에서, 상기 펄스부의 폭이 상기 홀딩부의 폭보다 더 크다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치 구동방법은, 패널에 내장되어 있는 쉬프트 레지스터에 구비된 스테이지들 중, 제N-4스테이지에서 출력되는 제N-4게이트 펄스가, 제N스테이지를 스타트시켜, 제N게이트 펄스를 상기 패널에 구비된 게이트 라인으로 출력시키는 단계; 및 상기 스테이지들 중, 제N+8스테이지에서 출력되는 제N+8게이트 펄스가 상기 제N스테이지를 리셋시키는 단계를 포함하며, 상기 스테이지들 각각은, 게이트 클럭들을 이용하여, 상기 게이트 펄스를 생성하고, 상기 게이트 클럭들 각각은, 상기 게이트 펄스의 폭에 대응되는 폭을 갖는 펄스부들 및 상기 펄스부들 사이에서 상기 게이트 펄스의 전압과 반대되는 전압을 갖는 홀딩부들을 포함하며, 상기 게이트 클럭의 1주기를 구성하는 상기 펄스부와 상기 홀딩부 중에서, 상기 펄스부의 폭이 상기 홀딩부의 폭보다 더 크다.
본 발명에 의하면, 쉬프트 레지스터로 입력되는 게이트 클럭의 펄스부의 폭이 홀딩부의 폭보다 크기 때문에, 상기 쉬프트 레지스터로부터 출력되는 게이트 펄스가 기 설정된 레벨로 유지되는 기간이 증가된다. 이에 따라, 상기 게이트 펄스가 입력되는 박막트랜지스터의 게이트에서의 충전 기간이 안정적으로 확보될 수 있다.
따라서, 본 발명에 의하면, 고해상도를 갖고, 고속으로 구동되는 표시장치가 구현될 수 있다.
도 1은 종래의 게이트 인 패널 방식의 게이트 드라이버에 적용되는 쉬프트 레지스터의 구성도.
도 2는 종래의 쉬프트 레지스터로 입력되는 게이트 클럭들의 파형을 나타낸 파형도.
도 3은 본 발명에 따른 표시장치의 구성을 나타낸 예시도.
도 4는 본 발명에 따른 쉬프트 레지스터로 입력되는 게이트 클럭들의 파형을 나타낸 예시도.
도 5는 도 4에 도시된 게이트 클럭들의 1주기의 파형을 나타낸 예시도.
도 6은 본 발명에 따른 쉬프트 레지스터의 구성을 나타낸 예시도.
도 7은 본 발명에 따른 쉬프트 레지스터에서 출력되는 게이트 펄스의 파형과 종래의 쉬프트 레지스터에서 출력되는 게이트 펄스의 파형을 비교한 예시도.
이하, 첨부된 도면을 참조하여 본 발명이 상세히 설명된다.
도 3은 본 발명에 따른 표시장치의 구성을 나타낸 예시도이다.
본 발명에 따른 표시장치는, 도 3에 도시된 바와 같이, 게이트 라인들(GL1 to GLg)과 데이터 라인들(DL1 to DLd)이 형성되어 있는 패널(100), 상기 패널에 내장되어 있으며, 게이트 클럭(CLK)들을 이용하여 게이트 펄스를 생성한 후, 상기 게이트 라인들(GL1 to GLg)로 상기 게이트 펄스를 순차적으로 출력하는 쉬프트 레지스터(600), 상기 데이터 라인들(DL1 to DLd)로 데이터 전압을 공급하는 데이터 드라이버(300) 및 상기 쉬프트 레지스터(600)와 상기 데이터 드라이버(300)를 제어하는 제어부(400)를 포함한다.
여기서, 상기 쉬프트 레지스터(600)는, 상기 패널(100)에 형성된 상기 게이트 라인들(GL1 to GLg)로 상기 게이트 펄스를 순차적으로 출력하는 복수의 스테이지들을 포함한다.
상기 스테이지들 각각은, 게이트 클럭(CLK)들을 이용하여, 상기 게이트 펄스를 생성한다.
상기 게이트 클럭(CLK)들 각각은, 상기 게이트 펄스의 폭에 대응되는 폭을 갖는 펄스부들 및 상기 펄스부들 사이에서 상기 게이트 펄스의 전압과 반대되는 전압을 갖는 홀딩부들을 포함한다.
상기 게이트 클럭(CLK)의 1주기를 구성하는 상기 펄스부와 상기 홀딩부 중에서, 상기 펄스부의 폭이 상기 홀딩부의 폭보다 더 크다. 예를 들어, 상기 펄스부의 폭은 상기 홀딩부의 폭보다 적어도 1수평기간 만큼 더 크다.
상기 쉬프트 레지스터(600)는 게이트 드라이버(200)가 될 수도 있으며, 또는 상기 게이트 드라이버(200)에 포함될 수도 있다.
우선, 상기 패널(100)에는 상기 게이트 라인(GL)과 상기 데이터 라인(DL)이 교차하는 영역에 픽셀(P)이 형성되어 있다.
상기 픽셀(P)의 구조는 상기 표시장치의 종류에 따라 다양하게 변경될 수 있다.
상기 표시장치가 유기발광표시장치인 경우, 각 픽셀(P)은, 유기발광다이오드, 상기 데이터 라인(DL) 또는 상기 게이트 라인(GL)에 접속되어 유기발광다이오드를 제어하기 위한 복수의 박막트랜지스터들, 및 스토리지 커패시터(Cst) 등을 포함하여 구성될 수 있다.
상기 픽셀(P)을 구동하기 위해, 하나의 신호만이 요구될 수도 있으나, 두 개의 신호들이 요구될 수도 있으며, 세 개 이상의 신호들이 요구될 수도 있다.
예를 들어, 상기 픽셀(P)에는 상기 게이트 펄스 이외에도, 에미션 박막트랜지스터를 제어하기 위한 에미션 제어신호, 또는 내부 보상용 트랜지스터를 턴온시키기 위한 보상 제어신호들이 공급될 수 있다.
여기서, 상기 게이트 펄스는, 상기 픽셀에 형성되어 있으며, 상기 게이트 라인과 상기 데이터 라인에 연결되어 있는 상기 박막트랜지스터를 턴온시키는 기능을 수행한다.
상기 게이트 펄스는, 상기 게이트 드라이버(200)를 구성하는 상기 쉬프트 레지스터(600)를 통해, 각 게이트 라인으로 순차적으로 공급된다.
상기 게이트 펄스가 공급되지 않는 동안, 상기 게이트 라인으로는, 상기 박막트랜지스터를 턴오프시키는 게이트 오프 신호가 공급된다. 상기 게이트 오프 신호 역시, 상기 쉬프트 레지스터(600)를 통해, 각 게이트 라인으로 공급된다.
상기 게이트 펄스와 상기 게이트 오프 신호를 총칭하여 게이트 신호라 한다.
상기 에미션 제어신호, 상기 보상 제어신호 등도, 상기 게이트 드라이버(200)에서 생성되어, 상기 픽셀들로 출력될 수 있다.
상기 표시장치는, 상기한 바와 같이, 액정표시장치 또는 유기발광표시장치 등으로 구성될 수 있다.
상기 표시장치가 액정표시장치(LCD)인 경우, 상기 패널(100)은, 두 장의 유리기판 사이에 액정층이 형성되어 있는 액정패널이 될 수 있다.
이 경우, 상기 패널(100)의 TFT기판에는, 상기 데이터 라인들(DL1 to DLd), 상기 데이터 라인들과 교차되는 다수의 게이트 라인들(GL1 to GLg), 상기 데이터 라인들과 상기 게이트 라인들의 교차부들 각각에 의해 정의되는 픽셀(P)에 형성되는 다수의 박막트랜지스터(TFT : Thin Film Transistor)들, 상기 픽셀에 형성되어 있으며 데이터 전압을 충전시키기 위한 다수의 픽셀전극들(미도시) 및 상기 픽셀전극과 함께 액정층에 충전된 액정을 구동하기 위한 터치전극(510)이 형성된다. 즉, 상기 패널(100)에는, 상기 데이터 라인들과 상기 게이트 라인들이 교차하는 영역에, 상기 픽셀(110)들이 매트릭스 형태로 배치된다.
이 경우, 상기 게이트 펄스는 상기 픽셀(P)에 형성되어 있는 상기 박막트랜지스터로 공급된다.
상기 패널(100)의 비표시영역에는 상기 쉬프트 레지스터(600)를 포함하는 상기 게이트 드라이버(200)가 내장되어 있다.
다음, 상기 제어부(400)는, 상기 제어부(400)는 외부 시스템(미도시)으로부터 공급되는 수직 동기신호, 수평 동기신호 및 클럭을 이용하여, 상기 게이트 드라이버(200)를 제어하기 위한 게이트 제어신호(GCS)와, 상기 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 상기 제어부(400)는 상기 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후에 이를 재정렬하여, 재정렬된 디지털 영상데이터를 상기 데이터 드라이버(300)에 공급한다.
다음, 상기 데이터 드라이버(300)는 상기 제어부(400)로부터 입력된 상기 영상데이터를 상기 데이터 전압으로 변환하여, 상기 게이트 라인에 상기 스캔 펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 상기 데이터 라인들에 공급한다. 예를 들어, 상기 데이터 드라이버(300)는 감마전압 발생부(미도시)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 데이터 전압으로 변환시킨 후, 상기 데이터 전압들을 상기 데이터 라인들로 출력시킨다.
마지막으로, 상기 게이트 드라이버(200)는, 상기 패널(100) 내에 실장되어 있는 게이트 인 패널(Gate In Panel : GIP) 방식으로 구성되어 있다. 이 경우, 상기 게이트 드라이버(200)를 제어하기 위한 상기 게이트 제어신호들에는 스타트신호(VST) 및 상기 게이트클럭들이 포함될 수 있다.
상기 게이트 드라이버(200)는, 상기 게이트 펄스 이외에도, 상기 에미션 제어신호 및 상기 보상 제어신호 등을 생성할 수 있다.
상기 게이트 펄스는, 상기 액정표시장치 또는 상기 유기발광표시장치의 각 픽셀에 구비되어 있으며, 상기 게이트 라인과 상기 데이터 라인에 연결되어 있는 상기 박막트랜지스터를, 턴온시키는 기능을 수행한다.
상기 게이트 펄스는, 상기 게이트 드라이버(200) 중, 특히, 상기 쉬프트 레지스터(600)에서 생성된다.
상기 쉬프트 레지스터(600)는, 상기 제어부(400)로부터 입력되는 상기 게이트 클럭들을 이용하여, 상기 패널(100)의 상기 게이트 라인들(GL1 to GLg)에 상기 게이트 펄스를 순차적으로 공급한다. 이에 따라, 상기 게이트 펄스가 입력되는 게이트 라인에 연결되어 있는 박막트랜지스터(TFT)들이 턴온되어, 각 픽셀(P)로 영상이 출력될 수 있다.
상기 게이트 펄스는, 상기 픽셀에 형성되어 있는 박막트랜지스터를 턴온시킬 수 있는 턴온전압을 가지고 있다.
상기 쉬프트 레지스터(600)는, 1프레임 중, 상기 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 상기 게이트 라인에, 상기 박막트랜지스터를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다.
상기한 바와 같이, 상기 게이트 펄스와 상기 게이트 오프 신호를 총칭하여 게이트 신호라 한다.
특히, 본 발명에 따른 상기 쉬프트 레지스터(600)는, 상기 패널(100)에 형성된 상기 게이트 라인들(GL1 to GLg)로 상기 게이트 펄스를 순차적으로 출력하는 복수의 스테이지들을 포함한다.
상기 스테이지들 각각은, 상기 게이트 클럭들을 이용하여, 상기 게이트 펄스를 생성한다. 상기 게이트 클럭들의 갯수는 다양하게 변경될 수 있다. 이하에서는, 10개의 게이트 클럭들이 이용되는 표시장치가 본 발명의 일예로서 설명된다.
상기 게이트 클럭들 각각은, 상기 게이트 펄스의 폭에 대응되는 폭을 갖는 펄스부들 및 상기 펄스부들 사이에서 상기 게이트 펄스의 전압과 반대되는 전압을 갖는 홀딩부들을 포함한다.
예를 들어, 상기 게이트 클럭들 각각에서는, 상기 펄스부와 홀딩부가 지속적으로 반복된다.
상기 게이트 클럭의 1주기를 구성하는 상기 펄스부와 상기 홀딩부 중에서, 상기 펄스부의 폭이 상기 홀딩부의 폭보다 적어도 1수평기간 만큼 더 크다.
도 4는 본 발명에 따른 쉬프트 레지스터로 입력되는 게이트 클럭들의 파형을 나타낸 예시도이며, 도 5는 도 4에 도시된 게이트 클럭들의 1주기의 파형을 나타낸 예시도이다.
상기한 바와 같이, 본 발명에 따른 쉬프트 레지스터(600)는, 복수의 스테이지들을 포함하고 있으며, 상기 스테이지들 각각은, 상기 게이트 클럭들을 이용하여, 상기 게이트 펄스를 생성한다.
상기 게이트 클럭들의 갯수는 다양하게 변경될 수 있으나, 이하에서는, 도 4에 도시된 바와 같이, 10개의 게이트 클럭들(CLK1 to CLK10)이 이용되는 표시장치가 본 발명의 일예로서 설명된다.
상기 게이트 클럭들(CLK1 to CLK10) 각각은, 도 4에 도시된 바와 같이, 상기 게이트 펄스의 폭에 대응되는 폭을 갖는 펄스부(A)들 및 상기 펄스부(A)들 사이에서 상기 게이트 펄스의 전압과 반대되는 전압을 갖는 홀딩부(B)들을 포함한다.
예를 들어, 상기 게이트 클럭들(GL1 to GL10) 각각에서는, 상기 펄스부(A)와 홀딩부(B)가 지속적으로 반복된다.
이 경우, 상기 게이트 클럭을 구성하는 상기 펄스부(A)들 중 어느 하나의 펄스부(A)가, 상기 스테이지에서 선택되면, 선택된 상기 펄스부는 상기 게이트 클럭이되어 상기 게이트 라인으로 출력된다. 따라서, 상기 펄스부(A)들은 상기 게이트 클럭과 동일한 극성의 전압을 가지며, 상기 홀딩부(B)들은 상기 게이트 펄스의 전압과 반대되는 극성의 전압을 갖는다.
하나의 상기 펄스부(A)와 하나의 상기 홀딩부(B)는, 도 5에 도시된 바와 같이, 상기 게이트 클럭(CLK)의 1주기(1Period)를 형성한다.
본 발명에서는, 상기 게이트 클럭(CLK)의 1주기(1Period)를 구성하는 상기 펄스부(A)와 상기 홀딩부(A) 중에서, 상기 펄스부(A)의 폭이 상기 홀딩부(B)의 폭보다 적어도 1수평기간(1H) 만큼 더 크게 형성된다.
예를 들어, 도 4 및 도 5에 도시된 바와 같이, 상기 게이트 클럭(CLK)의 1주기가 10H라고 할 때, 상기 펄스부(A)의 폭이 6H이고, 상기 홀딩부(B)의 폭이 4H가 될 수 있다.
부연하여 설명하면, 상기 쉬프트 레지스터(600)로는, 하이레벨(또는 로우레벨)을 갖는 상기 펄스부(A)와 로우레벨(또는 하이레벨)을 갖는 상기 홀딩부(B)가 비대칭적으로 형성된 게이트 클럭들이 입력되며, 상기 쉬프트 레지스터(600)는 상기 게이트 클럭들을 이용하여 상기 게이트 펄스들을 출력한다.
여기서, 상기 1수평기간(1H)은, 수평동기신호의 펄스폭을 의미하는 것으로서, 상기 1수평기간 동안, 상기 데이터 라인으로 상기 데이터 전압이 출력된다. 그러나, 상기 1수평기간(1H)은, 단순히 시간을 의미하는 단위로 사용될 수도 있다. 예를 들어, 상기 1수평기간(1H)은 수평동기신호의 펄스폭을 의미할 수도 있으며, 또는, 단순히, 상기 펄스부(A)의 폭을 표시하는 단위로 이용될 수도 있다.
도 6은 본 발명에 따른 쉬프트 레지스터의 구성을 나타낸 예시도이다.
본 발명에 따른 쉬프트 레지스터(600)는, 도 3에 도시된 바와 같이, 상기 패널(100)에 내장되어 있으며, 도 6에 도시된 바와 같이, 상기 패널(100)에 형성된 게이트 라인들(GL1 to GLg)로 게이트 펄스(Vgout)를 순차적으로 출력하는 복수의 스테이지들(Stage 1 to Stage g)을 포함한다.
상기 스테이지들(Stage 1 to Stage g) 각각은, 상기 게이트 클럭들(CLK1 to CLK10)을 이용하여, 게이트 펄스(Vgout)를 생성한 후, 생성된 게이트 펄스(Vgout)를 상기 게이트 라인(GL)으로 출력한다.
이 경우, 상기한 바와 같이, 상기 게이트 클럭(CLK)의 1주기를 구성하는 상기 펄스부(A)와 상기 홀딩부(B) 중에서, 상기 펄스부(A)의 폭이 상기 홀딩부(B)의 폭보다 적어도 1수평기간 만큼 더 크다. 특히, 도 6에는, 상기 펄스부(A)의 폭이 상기 홀딩부(B)의 폭보다 1수평기간(1H) 만큼 더 큰, 10개의 상기 게이트 클럭들(CLK1 to CLK10)을 이용하는, 쉬프트 레지스터(600)가 도시되어 있다.
이 경우, 상기 1주기는, 도 4 및 도 5에 도시된 바와 같이, 10수평기간(10H)을 갖고, 상기 펄스부(A)의 폭은 6수평기간을 갖으며, 상기 홀딩부(B)의 폭은 4수평기간을 갖는다. 부연하여 설명하면, 상기 1주기가 10수평기간에 대응되는 기간을 갖을 때, 상기 펄스부(A)의 폭은 10수평기간의 6/10인 6수평기간을 갖고, 상기 홀딩부(B)의 폭은 10수평기간의 4/10인 4수평기간을 갖는다. 즉, 상기 펄스부(A)의 폭과 상기 홀딩부(B)의 폭은 6:4의 비율을 갖도록 형성될 수 있다.
상기한 바와 같이, 상기 펄스부(A)는 상기 게이트 펄스에 대응되는 것이다. 상기 펄스부(A)의 폭이, 상기 홀딩부(B)의 폭보다 증가되며, 특히, 종래의 5수평기간 보다 1수평기간이 더 증가된 6수평기간을 갖게 됨으로써, 상기 게이트 펄스가 공급되는 상기 박막트랜지스터의 게이트의 차징 타임이 안정적으로 확보될 수 있다.
이에 따라, 고해상도의 표시장치가 고속으로 구동될 수 있다.
상기 펄스부(A)의 폭이 상기 홀딩부(B)의 폭보다 1수평기간(1H) 만큼 더 큰, 10개의 상기 게이트 클럭들(CLK1 to CLK10)을 이용하는, 쉬프트 레지스터(600)는, 도 6에 도시된 바와 같이, 제1스테이지(Stage 1) 내지 제g스테이지(Stage g)를 포함한다. 이하에서는, 도 6에 도시된 쉬프트 레지스터가 본 발명에 따른 쉬프트 레지스터의 일예로서 설명된다.
상기 스테이지들(Stage 1 to Stage g) 각각은, Q노드의 논리상태에 따라 턴온 또는 턴오프되고, 턴온시 상기 게이트 펄스(Vgout)를 출력하는 풀업 박막트랜지스터 및 상기 게이트 펄스가 출력되지 않는 동안 상기 게이트 오프 신호를 출력하기 위한 하나 이상의 풀다운 트랜지터를 포함한다.
상기 스테이지들 중 어느 하나는, 상기 제어부로부터 전송되는 스타트 신호에 따라 구동된다.
상기 스테이지들(Stage 1 to Stage g) 각각은, 10개의 상기 게이트 클럭들(CLK1 to CLK10) 중 적어도 어느 하나를 입력받고, 상기 게이트 클럭을 이용하여 상기 게이트 펄스를 생성한 후, 상기 게이트 펄스(Vgout)를 상기 게이트 라인으로 출력한다.
상기 스테이지의 내부 구성은, 현재 일반적인 스테이지의 내부 구성과 유사한 형태로 형성될 수 있으며, 각 모델에 따라, 다양하게 변경될 수 있다. 따라서, 상기 스테이지의 내부 구성에 대한 상세한 설명은 생략된다.
상기 제1스테이지 내지 상기 제g스테이지(Stage 1 to Stage g)들은 상기 게이트 라인들(GL1 to Glg)과 연결되어 있으며, 제1게이트 펄스 내지 제g게이트 펄스(Vgout 1 to Vgout g)를 출력한다.
이 경우, 상기 스테이지들 중, 제N-4스테이지에서 출력되는 제N-4게이트 펄스에 의해, 제N스테이지가 스타트되어, 제N게이트 펄스가 출력되고, 상기 스테이지들 중, 제N+8스테이지에서 출력되는 제N+8게이트 펄스에 의해, 제N스테이지가 리셋된다.
예를 들어, N이 5인 경우, 도 6에 도시된 바와 같이, 제1스테이지(Stage 1)에서 출력되는 제1게이트 펄스(Vgout1)에 의해, 제5스테이지(Stage 5)가 스타트(start)되어, 제N게이트 펄스(Vgout5)가 출력된다.
또한, 상기 스테이지들 중, 제13스테이지에서 출력되는 제13게이트 펄스(Vgout13)에 의해 제5스테이지가 리셋(reset)된다.
이 경우, 상기 제1스테이지 내지 상기 제4스테이지를 스타트시키기 위해, 복수의 더미 스테이지들(미도시)이 상기 쉬프트 레지스터에 더 포함될 수 있다.
또한, 상기 제g-7스테이지 내지 상기 제g스테이지를 리셋시키기 위해, 복수의 더미 스테이지들(미도시)이 상기 쉬프트 레지스터에 더 포함될 수 있다.
도 7은 본 발명에 따른 쉬프트 레지스터에서 출력되는 게이트 펄스의 파형과 종래의 쉬프트 레지스터에서 출력되는 게이트 펄스의 파형을 비교한 예시도이며, 특히, (a)는 종래의 쉬프트 레지스터에서 출력되는 게이트 펄스의 파형을 나타내고, (b)는 본 발명에 따른 쉬프트 레지스터에서 출력되는 게이트 펄스의 파형을 나타낸다.
상기에서 설명된 바와 같이, 본 발명에 따른 쉬프트 레지스터(600)로 입력되는 상기 게이트 클럭(CLK)의 1주기를 구성하는 상기 펄스부(A)와 상기 홀딩부(B) 중에서, 상기 펄스부(A)의 폭이 상기 홀딩부(B)의 폭보다 적어도 1수평기간 만큼 더 크다.
이 경우, 상기 쉬프트 레지스터(600)로부터 출력되는 상기 게이트 펄스(Vgout)는 상기 펄스부(A)에 대응되는 폭을 가지고 있다. 따라서, 상기 게이트 펄스(Vgout)의 폭이 증가된다.
부연하여 설명하면, 본 발명에서는, 상기 게이트 클럭(CLK)의 상기 펄스부(A)의 폭이 1H 이상 증가되기 때문에, 상기 쉬프트 레지스터(600)로부터 출력되는 게이트 펄스(Vgout)가 충분히 원하는 레벨(L)로 증가된 상태에서 출력될 수 있다. 따라서, (b)에 도시된 바와 같이, 게이트 펄스의 레벨(Voltage)은 이상적인 게이트 펄스의 레벨(L)에 가까운 값을 갖는다.
그러나, 종래에는 게이트 클럭의 펄스부의 폭이 작기 때문에, 쉬프트 레지스터로부터 출력되는 게이트 펄스가 충분히 원하는 레벨(L)로 증가되지 못한 상태에서 출력된다. 따라서, (a)에 도시된 바와 같이, 게이트 펄스의 레벨은 이상적인 게이트 펄스의 레벨(L)에 미치지 못한다.
또한, 본 발명에서는, 상기 게이트 클럭(CLK)의 상기 펄스부(A)의 폭이 1H 이상 증가되기 때문에, (b)에 도시된 바와 같이, 상기 쉬프트 레지스터(600)로부터 출력되는 게이트 펄스(Vgout)가 기 설정된 레벨로 유지되는 기간(K)이 증가된다. 이에 따라, 상기 게이트 펄스(Vout)가 입력되는 박막트랜지스터의 게이트에서의 충전 기간이 안정적으로 확보될 수 있다. 따라서, 고해상도를 갖고, 고속으로 구동되는 표시장치가 구현될 수 있다.
그러나, 종래에는 게이트 클럭의 펄스부의 폭이 작기 때문에, (a)에 도시된 바와 같이, 쉬프트 레지스터로부터 출력되는 게이트 펄스가 기 설정된 레벨로 유지되는 기간이 충분하지 않다. 이에 따라, 상기 게이트 펄스가 입력되는 박막트랜지스터의 게이트에서의 충전 기간이 안정적으로 확보될 수 없다. 따라서, 고해상도를 갖고, 고속으로 구동되는 표시장치가 구현되기 어렵다.
상기에서 설명된 본 발명에 따른 쉬프트 레지스터 및 이를 이용한 표시장치를 참조하여, 본 발명에 따른 표시장치의 구동방법을 간단히 설명하면 다음과 같다.
첫째, 상기 패널(100)에 내장되어 있는 상기 쉬프트 레지스터(600)에 구비된 스테이지들 중, 제N-4스테이지에서 출력되는 제N-4게이트 펄스가, 제N스테이지를 스타트시켜, 제N게이트 펄스를 상기 패널에 구비된 게이트 라인으로 출력시킨다.
예를 들어, N이 5라고 할 때, 제1스테이지(Stage1)에서 출력되는 제1게이트 펄스(Vgout1)에 의해, 제5스테이지(Stage5)가 스타트되며, 이에 따라, 제5게이트 펄스(Vgout5)가 게이트 라인으로 출력된다.
이 경우, 상기 패널(100)에 형성되어 있는 데이터 라인들(DL1 to DLd)로는 데이터 전압들이 공급된다.
따라서, 상기 제5게이트 펄스가 출력되는 게이트 라인에 연결되어 있는 픽셀들로부터 영상이 출력된다.
둘째, 상기 스테이지들 중, 제N+8스테이지에서 출력되는 제N+8게이트 펄스에 의해, 상기 제N스테이지가 리셋된다.
예를 들어, 상기 예에서, 제13스테이지(Stage13)에서 출력되는 제13게이트 펄스(Vgout13)에 의해, 상기 제5스테이지가 리셋된다.
이 경우, 상기 제5게이트 펄스가 상기 게이트 라인으로 더 이상 출력되지 않는다. 그러나, 상기 게이트 라인으로 상기 제5게이트 펄스가 또 다시 출력될 때 까지, 상기 영상이 상기 픽셀들로부터 지속적으로 출력된다.
상기한 바와 같은 과정들이, 모든 스테이지들(Stage 1 to Stage g)에 반복적으로 수행됨으로써, 상기 패널(100)을 통해 영상이 출력된다.
이 경우, 상기 스테이지들 각각은, 상기 제어부(400)로부터 공급되는 상기 게이트 클럭들(CLK1 to CLK10)을 이용하여, 상기 게이트 펄스(Vgout)를 생성하고, 상기 게이트 클럭들(CLK1 to CLK10) 각각은, 상기 게이트 펄스의 폭에 대응되는 폭을 갖는 펄스부(A)들 및 상기 펄스부(A)들 사이에서 상기 게이트 펄스의 전압과 반대되는 전압을 갖는 홀딩부(B)들을 포함한다.
상기 게이트 클럭의 1주기를 구성하는 상기 펄스부(A)와 상기 홀딩부(B) 중에서, 상기 펄스부(A)의 폭이 상기 홀딩부(B)의 폭보다 적어도 1수평기간 만큼 더 크게 형성된다.
상기에서 설명된 본 발명은, 1G2D 컨셉이 적용되는 표시장치에도 적용될 수 있다.
이하, 상기에서 설명된 본 발명을 간단히 정리하면 다음과 같다.
본 발명의 목적은, 각 픽셀에 구비된 박막트랜지스터의 게이트의 차징 타임을 충분히 확보하는 것이다.
예를 들어, 본 발명에서는, 10개의 게이트 클럭들(CLK1 to CLK10)이 적용되며, 각각의 게이트 클럭의 폭이 6H이다. 따라서, 게이트 클럭의 폭이 5H인 종래와 비교할 때, 게이트의 충전 타임이 1H만큼 더 증가될 수 있다.
이를 위해, 본 발명에서는, N-4번째 스테이지에서 출력되는 N-4번째 게이트 펄스가, N번째 스테이지를 스타트시켜, N번째 게이트 펄스를 스타트시키고, N+8번째 스테이지에서 출력되는 N+8번째 게이트 펄스가 N번째 스테이지를 리셋시킨다.
상기한 바와 같은 본 발명에 의하면, 패널의 로드(Load)가 큰 고해상도의 표시장치에서도, 게이트의 차징 타임이 안정적으로 확보될 수 있으며, 이에 따라, 고해상도의 표시장치가 고속으로 구동될 수 있다.
따라서, 본 발명에 의하면, 고해상도 모델도, 고속으로 구동될 수 있다.
또한, 본 발명에 의하면, 게이트 클럭의 홀딩 타임이, 종래의 5H에서 4H로 변경되며, 따라서, 프리차징(Precharging) 구간이 1H 감소된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 패널 200 : 게이트 드라이버
300 : 데이터 드라이버 400 : 제어부
600 : 쉬프트 레지스터

Claims (7)

  1. 패널에 내장되어 있으며, 상기 패널에 형성된 게이트 라인들로 게이트 펄스를 순차적으로 출력하는 복수의 스테이지들을 포함하고,
    상기 스테이지들 각각은, 게이트 클럭들을 이용하여, 상기 게이트 펄스를 생성하고,
    상기 게이트 클럭들 각각은, 상기 게이트 펄스의 폭에 대응되는 폭을 갖는 펄스부들 및 상기 펄스부들 사이에서 상기 게이트 펄스의 전압과 반대되는 전압을 갖는 홀딩부들을 포함하며,
    상기 게이트 클럭의 1주기를 구성하는 상기 펄스부와 상기 홀딩부 중에서, 상기 펄스부의 폭이 상기 홀딩부의 폭보다 더 크고,
    상기 스테이지들은, 10개의 상기 게이트 클럭들을 이용하여 상기 게이트 펄스를 생성하는 쉬프트 레지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 펄스부의 폭은 6수평기간을 갖고, 상기 홀딩부의 폭은 4수평기간을 갖는 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 스테이지들 중, 제N-4스테이지에서 출력되는 제N-4게이트 펄스에 의해, 제N스테이지가 스타트되어, 제N게이트 펄스가 출력되고,
    상기 스테이지들 중, 제N+8스테이지에서 출력되는 제N+8게이트 펄스에 의해, 제N스테이지가 리셋되고,
    상기 제N스테이지가 N=1, 2, 3, 4인 스테이지들을 스타트시키기 위한 스타트용 더미 스테이지들을 더 포함하고,
    상기 제N스테이지가 마지막 스테이지인 경우 제N-7스테이지 내지 상기 제N스테이지를 리셋시키기 위한 리셋용 더미 스테이지들을 더 포함하는 쉬프트 레지스터.
  5. 게이트 라인들과 데이터 라인들이 형성되어 있는 패널;
    상기 패널에 내장되어 있으며, 게이트 클럭들을 이용하여 게이트 펄스를 생성한 후, 상기 게이트 라인들로 상기 게이트 펄스를 순차적으로 출력하는, 청구항 1, 3, 4 중 어느 한 청구항에 기재된 쉬프트 레지스터를 포함하는 표시장치.
  6. 패널에 내장되어 있는 쉬프트 레지스터에 구비된 스테이지들 중, 제N-4스테이지에서 출력되는 제N-4게이트 펄스가, 제N스테이지를 스타트시켜, 제N게이트 펄스를 상기 패널에 구비된 게이트 라인으로 출력시키는 단계; 및
    상기 스테이지들 중, 제N+8스테이지에서 출력되는 제N+8게이트 펄스가 상기 제N스테이지를 리셋시키는 단계를 포함하며,
    상기 제N스테이지가 N=1, 2, 3, 4인 스테이지들은 스타트용 더미 스테이지들에 의해 스타트되고,
    상기 제N스테이지가 마지막 스테이지인 경우 제N-7스테이지 내지 상기 제N스테이지는 리셋용 더미 스테이지들에 의해 리셋되고,
    상기 스테이지들 각각은, 게이트 클럭들을 이용하여, 상기 게이트 펄스를 생성하고,
    상기 게이트 클럭들 각각은, 상기 게이트 펄스의 폭에 대응되는 폭을 갖는 펄스부들 및 상기 펄스부들 사이에서 상기 게이트 펄스의 전압과 반대되는 전압을 갖는 홀딩부들을 포함하며,
    상기 게이트 클럭의 1주기를 구성하는 상기 펄스부와 상기 홀딩부 중에서, 상기 펄스부의 폭이 상기 홀딩부의 폭보다 더 큰 표시장치 구동방법.
  7. 제 6 항에 있어서,
    상기 쉬프트 레지스터는 위상이 서로 다른 10상의 상기 게이트 클럭들을 공급받고, 상기 스테이지들 각각은 상기 게이트 클럭들 중 어느 하나의 게이트 클럭을 이용하여 상기 게이트 펄스를 생성하고,
    상기 게이트 클럭의 1주기에서 상기 펄스부의 폭은 6수평기간을 갖고, 상기 홀딩부의 폭은 4수평기간을 갖는 표시장치의 구동방법.
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