KR20160074812A - 게이트 드라이버 및 그것을 포함하는 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 복수의 데이터 라인들; 상기 복수의 데이터 라인들의 일단과 연결된 데이터 드라이버; 복수의 게이트 라인들; 상기 복수의 게이트 라인들과 연결된 게이트 드라이버들; 상기 게이트 드라이버들은, 상기 복수의 게이트 라인들 중 제1 그룹의 일단과 연결된 제1 게이트 드라이버들 및 상기 복수의 게이트 라인들 중 제2 그룹의 타단과 연결된 제2 게이트 드라이버들을 포함함, 상기 게이트 드라이버들로부터 출력되는 게이트 신호들의 라이징 타임 및 폴링 타임을 보상하는 보상 회로들; 및 상기 보상 회로들은, 상기 제1 그룹의 게이트 라인들의 타단과 연결된 제1 보상 회로들 및 상기 제2 그룹의 게이트 라인들의 일단과 연결된 제2 보상 회로들을 포함함, 상기 복수의 데이터 라인들과 상기 복수의 게이트 라인들의 교차 영역에 각각 배치된 복수의 픽셀들; 을 포함할 수 있다.

Description

게이트 드라이버 및 그것을 포함하는 표시 장치{GATE DRIVER AND DISPLAY APPARATUS HAVING THEM}
본 발명은 표시 장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 대두되고 있다. 이러한 평판 표시장치로는 크게 액정표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시장치(Plasma Display Panel) 및 유기전계발광 표시장치(Organic electroluminescence Display device) 등이 있다.
이와 같은 평판 표시장치들은 TV, 컴퓨터 모니터 등의 영상표시기기에 구비되어 동영상을 비롯하여 각종 영상 및 문자를 디스플레이하는 역할을 한다. 특히, 박막 트랜지스터(TFT: thin film transistor)를 이용하여 액정 셀을 구동하는 액티브 매트릭스 타입의 액정 표시 장치는 화질이 우수하고 소비전력이 낮은 장점이 있으며, 최근의 양산기술 확보와 연구개발의 성과로 대형화와 고해상도화로 급속히 발전하고 있다.
이와 같이 평판 표시장치가 대형화 및 고해상도화되더라도 표시 품질의 저하를 최소화하기 위한 노력이 요구된다. 또한, 평판 표시장치들의 대형화 및 고해상도화와 아울러 내로우 베젤(Narrow bezel) 구현을 위한 연구가 활발히 진행되고 있다.
본 발명의 목적은 슬림 베젤을 구현하되 표시 품질 저하를 최소화할 수 있는 표시 장치를 제공하는데 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 데이터 라인들; 상기 복수의 데이터 라인들의 일단과 연결된 데이터 드라이버; 복수의 게이트 라인들; 상기 복수의 게이트 라인들과 연결된 게이트 드라이버들; 상기 게이트 드라이버들은, 상기 복수의 게이트 라인들 중 제1 그룹의 일단과 연결된 제1 게이트 드라이버들 및 상기 복수의 게이트 라인들 중 제2 그룹의 타단과 연결된 제2 게이트 드라이버들을 포함함, 상기 게이트 드라이버들로부터 출력되는 게이트 신호들의 라이징 타임 및 폴링 타임을 보상하는 보상 회로들; 및 상기 보상 회로들은, 상기 제1 그룹의 게이트 라인들의 타단과 연결된 제1 보상 회로들 및 상기 제2 그룹의 게이트 라인들의 일단과 연결된 제2 보상 회로들을 포함함, 상기 복수의 데이터 라인들과 상기 복수의 게이트 라인들의 교차 영역에 각각 배치된 복수의 픽셀들; 을 포함할 수 있다.
상기 제1 및 제2 게이트 드라이버들은 상기 복수의 픽셀들이 배치된 표시 영역을 중심으로 마주보도록 배치될 수 있다.
상기 제1 및 제2 보상 회로들은 상기 표시 영역을 중심으로 마주보도록 배치될 수 있다.
상기 제1 게이트 드라이버들 및 상기 제2 보상 회로들은 수직 방향으로 교대로 배치되며, 상기 제2 게이트 드라이버들 및 상기 제1 보상 회로들은 상기 수직 방향으로 교대로 배치될 수 있다.
상기 게이트 드라이버들은 각각 연결된 게이트 라인들을 통해 상기 보상 회로들의 제1 노드들과 각각 연결될 수 있다.
상기 보상 회로들 각각은, 상기 게이트 신호들의 라이징 타임을 보상하는 프리 챠지부; 및 상기 게이트 신호들의 폴링 타임을 보상하는 디스 챠지부; 를 포함할 수 있다.
상기 디스 챠지부는, 상기 제1 노드와 제1 전압 단자 사이에 연결되고, 반전 클락 신호에 의해 제어되는 제1 트랜지스터; 를 포함할 수 있다.
상기 반전 클락 신호는, 상기 디스 챠지부가 포함된 보상 회로와 연결된 게이트 드라이버에 입력되는 클락 신호가 반전된 신호일 수 있다.
상기 제1 전압 단자는 그라운드 전압 레벨을 가질 수 있다.
상기 프리 챠지부는, 상기 제1 노드와 상기 클락 신호 사이에 연결된 제2 트랜지스터; 및 상기 제2 트랜지스터의 게이트와 상기 클락 신호 사이에 연결되며, 상기 제1 노드와 연결된 게이트를 갖는 제3 트랜지스터; 를 포함할 수 있다.
상기 프리 챠지부는, 상기 제1 노드와 상기 제2 트랜지스터의 상기 게이트 사이에 연결된 제1 커패시터; 를 더 포함할 수 있다.
상기 프리 챠지부는, 상기 제2 트랜지스터의 상기 게이트와 상기 제1 트랜지스터의 게이트 사이에 연결된 제2 커패시터; 를 더 포함할 수 있다.
상기 표시 장치는 상기 제2 트랜지스터의 상기 게이트와 제2 전압 단자 사이에 연결된 제4 트랜지스터; 상기 제4 트랜지스터의 게이트와 상기 제2 트랜지스터의 상기 게이트 사이에 연결된 제3 커패시터; 를 더 포함할 수 있다.
상기 제2 전압 단자의 전압 레벨은 상기 제1 전압 단자의 전압 레벨보다 낮을 수 있다.
상기 프리 챠지부는, 상기 제1 노드와 비반전 클락 신호 사이에 연결된 제2 트랜지스터; 상기 제2 트랜지스터의 게이트와 제2 전압 단자 사이에 연결되고, 상기 반전 클락 신호에 의해 제어되는, 제4 트랜지스터; 상기 제2 트랜지스터의 게이트와 상기 제4 트랜지스터의 게이트 사이에 연결된 제3커패시터; 및 상기 제2 트랜지스터의 상기 게이트와 상기 클락 신호 사이에 연결되고, 이전 게이트 드라이버로부터 수신한 게이트 신호에 의해 제어되는, 제5 트랜지스터; 를 포함할 수 있다.
본 발명에 의하면, 게이트 드라이버의 전체 폭이 줄어들어 표시 패널의 내로우 베젤을 구현할 수 있다.
또한, 본 발명에 의하면, 인터레이스 방식으로 구현된 표시 장치에서의 가로줄 불량이 발생하는 것을 최소화할 수 있다.
도 1은 표시 장치의 구성을 나타내는 블록도이다.
도 2a는 듀얼 방식으로 구동되는 표시 장치의 블록도이다. 도 2b는 인터레이스 방식으로 구동되는 표시 장치의 블록도이다.
도 3 내지 도 7은 보상 회로의 회로도이다.
도 8은 도 7에 도시된 회로도에서 사용되는 신호들의 타이밍도이다.
도 9는 도 7의 회로도의 게이트 신호 그래프를 도시한 도면이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도 1은 표시 장치의 구성을 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(150), 타이밍 컨트롤러(110), 데이터 드라이버(120), 게이트 드라이버들(130, 140), 제1 및 제2 보상 회로들(160, 170)을 포함한다.
표시 패널(150)은 복수의 데이터 라인들(D1~Dm)과 복수의 게이트 라인들(G1~Gn)을 포함할 수 있다. 복수의 데이터 라인들(D1~Dm)과 복수의 게이트 라인들(G1~Gn)은 서로 교차하여 표시 패널(150) 상에 배치될 수 있다. 복수의 데이터 라인들(D1~Dm)과 복수의 게이트 라인들(G1~Gn)은 서로 절연된다. 표시 패널(150)은 복수의 데이터 라인들(D1~Dm)과 복수의 게이트 라인들(G1~Gn)이 서로 교차하는 교차 영역에 매트릭스 형태로 배열된 복수의 픽셀들(PX11~PXnm)을 포함할 수 있다.
표시 패널(150)은 복수의 데이터 라인들(D1~Dm)과 연결된 데이터 드라이버(120), 및 복수의 게이트 라인들(G1~Gn)과 연결된 게이트 드라이버들(130, 140)로부터 데이터 신호 및 게이트 신호들을 각각 수신하여 복수의 픽셀들(PX11~PXnm)을 구동함으로써 영상을 표시한다.
특히, 게이트 라인들(G1~Gn)은 다양한 방식으로 제1 및 제2 그룹으로 그룹핑될 수 있다. 예를 들어, 게이트 라인들(G1~Gn) 중 홀수 번째 라인들(G1, G3, …, Gn-1)은 제1 그룹으로 그룹핑되며, 게이트 라인들 중 짝수 번째 라인들(G2, G4, ..., Gn)은 제2 그룹으로 그룹핑될 수 있다. 이외에도, 게이트 라인들(G1~Gn)은 다양한 실시예로서 제1 및 제2 그룹으로 그룹핑될 수 있으며, 상술한 실시예에 한정되는 것은 아니다. 이렇게 그룹핑된 게이트 라인들(G1~Gn)은 각각 대응하는 게이트 드라이버들(130, 140)과 연결되어, 게이트 신호들을 각 픽셀들(PX11~PXnm)로 전송할 수 있다.
표시 패널(150)은 액정 표시 패널(liquid crystal display panel), 유기 전계 발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 일렉트로웨팅 표시패널(electrowetting display panel) 등이 채용될 수 있다. 다만, 상술한 실시예에 한정되는 것은 아니다.
타이밍 컨트롤러(110)는 외부로부터 영상 신호(RGB) 및 영상 신호(RGB)의 표시를 제어하기 위한 제어 신호들(CTRL)을 제공받는다. 예를 들어, 타이밍 컨트롤러(110)는 제어 신호들(CTRL)로서 수직 동기 신호, 수평 동기 신호, 메인 클락 신호 및 데이터 인에이블 신호 등을 제공받는다. 타이밍 컨트롤러(110)는 영상 신호(RGB) 및 제어 신호들(CTRL)에 기초하여 표시 패널(150)의 동작 조건에 맞는 영상 데이터(DATA) 및 구동 신호들(CONT1, CONT2, CONT3)을 생성할 수 있다. 타이밍 컨트롤러(110)는 영상 데이터(DATA) 및 데이터 구동 신호들(CONT1)을 데이터 드라이버(120)로 제공하고, 게이트 구동 신호들(CONT2, CONT3)을 게이트 드라이버들(130, 140)로 제공한다. 데이터 구동 신호들(CONT1)은 수평 동기 시작 신호, 클락 신호 및 라인 래치 신호 등을 포함한다. 게이트 구동 신호들(CONT2, CONT3)은 수직 동기 시작 신호, 출력 인에이블 신호, 게이트 펄스 신호, 그리고 더미 인에이블 신호 등을 포함한다.
데이터 드라이버(120)는 타이밍 컨트롤러(110)로부터 수신한 영상 데이터(DATA) 및 데이터 구동 신호들(CONT1)에 응답하여 연결된 데이터 라인들(D1~Dm)을 통해 데이터 신호들을 전송한다.
게이트 드라이버들(130, 140)은 타이밍 컨트롤러(110)로부터 게이트 구동 신호들(CONT2, CONT3)에 응답하여 연결된 게이트 라인들(G1~Gn)에 게이트 신호들을 전송한다.
게이트 드라이버들(130, 140)은 각각 연결된 게이트 라인(G1~Gn)을 기준으로 제1 게이트 드라이버들(130) 및 제2 게이트 드라이버들(140)로 구분될 수 있다. 보다 상세하게는, 게이트 라인들(G1~Gn) 중 제1 그룹의 게이트 라인들(G1, G3, …, Gn-1)과 연결된 게이트 드라이버들(130)은 제1 게이트 드라이버들(130)로 구분되고, 게이트 라인들(G1~Gn) 중 제2 그룹의 게이트 라인들(G2, G4, ..., Gn)과 연결된 게이트 드라이버들(140)은 제2 게이트 드라이버(140)로 구분될 수 있다.
예를 들어, 홀수 번째 게이트 라인들(G1, G3, …, Gn-1)이 제1 그룹, 짝수 번째 게이트 라인들(G2, G4, ..., Gn)이 제2 그룹으로 그룹핑된 경우, 홀수 번째 게이트 라인들(G1, G3, …, Gn-1)과 연결된 게이트 드라이버들(130)은 제1 게이트 드라이버들(130), 짝수 번째 게이트 라인들(G2, G4, ..., Gn)과 연결된 게이트 드라이버들(140)은 제2 게이트 드라이버들(140)로 구분될 수 있다.
이렇게 구분된 제1 및 제2 게이트 드라이버들(130, 140)은 픽셀들(PX11~PXnm)이 포함된 표시 영역을 중심으로 서로 마주보도록 배치될 수 있다. 또한, 제1 및 제2 게이트 드라이버들(130, 140)은 타이밍 컨트롤러(110)로부터 제1 및 제2 게이트 구동 신호들(CONT2, CONT3)을 각각 수신할 수 있다.
제1 및 제2 게이트 드라이버들(130, 140)은 연결된 게이트 라인들(G1~Gn)에 게이트 신호들을 순차적으로 전송할 수 있다. 예를 들어, 제1 게이트 드라이버(130)는 제1 게이트 라인(G1)으로 제1 게이트 신호를 전송하면, 제2 게이트 드라이버(140)는 제1 게이트 라인(G1)과 수직 방향으로 이웃하는 제2 게이트 라인(G2)에 제2 게이트 신호를 전송할 수 있다. 이러한 방식을 인터레이스(Interlace) 방식이라 칭한다.
다만, 이러한 인터레이스 방식을 차용하는 경우, 게이트 드라이버들(130, 140)과 인접하게 위치한 픽셀들에 제공되는 게이트 신호들의 전송 지연 시간과, 게이트 드라이버들과 멀리 떨어져 위치한 픽셀들에 제공되는 게이트 신호들의 전송 지연 시간 사이에 서로 차이가 발생한다. 게이트 신호들의 전송 지연 시간 격차에 따라 픽셀들(PX11~PXnm) 간의 충전 시간 역시 서로 달라지게 된다. 그 결과, 게이트 라인들(G1~Gn)마다 영상의 계조가 다르게 보이는 가로줄 불량이 사용자에게 시인된다는 문제점이 발생한다.
따라서, 각 게이트 드라이버들(130, 140)은 이러한 가로줄 시인 현상을 방지하기 위해, 게이트 신호들의 라이징 타임 및 폴링 타임을 보상하기 위한 보상 회로들(160, 170)과 각각 연결될 수 있다. 각 보상 회로들(160, 170)의 구체적인 구조는 도 3 내지 도 7과 관련하여 이하에서 상세히 후술하기로 한다.
보상 회로들(160, 170)은 연결된 게이트 드라이버(130, 140)를 기준으로 제1 보상 회로들(170), 및 제2 보상 회로들(160)로 구별될 수 있다. 제1 보상 회로들(170)은 제1 게이트 드라이버들(130)과 제1 그룹의 게이트 라인들(G1, G3, …, Gn-1)을 통해 연결된 보상 회로, 제2 보상 회로들(160)은 제2 게이트 드라이버들(140)과 제2 그룹의 게이트 라인들(G2, G4, ..., Gn)을 통해 연결된 보상 회로이다. 따라서, 제1 그룹의 게이트 라인들(G1, G3, …, Gn-1)의 일단은 제1 게이트 드라이버들(130)과 연결되며, 타단은 제1 보상 회로들(170)과 연결될 수 있다. 또한, 제2 그룹의 게이트 라인들(G2, G4, ..., Gn)의 일단은 제2 보상 회로들(160)과 연결되며, 타단은 제2 게이트 드라이버들(140)과 연결될 수 있다.
제1 및 제2 보상 회로들(160, 170)은 제1 및 제2 게이트 드라이버들(130, 140)과 일대일 대응하여 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 제조사의 설계 방식에 따라 게이트 드라이버들(130, 140)과 보상 회로들(160, 170)은 N:M 대응하여 배치될 수 있다(N과 M은 0보다 큰 자연수).
이렇게 구분된 제1 및 제2 보상 회로들(160, 170)은 픽셀들(PX11~PXnm)이 포함된 표시 영역을 중심으로 서로 마주보도록 배치될 수 있다. 제1 및 제2 게이트 드라이버들(130, 140)과 제1 및 제2 보상 회로들(160, 170)의 배치 방식은 이하에서 상세히 후술하기로 한다.
도 2a는 듀얼 방식으로 구동되는 표시 장치의 블록도이다. 도 2b는 인터레이스 방식으로 구동되는 표시 장치의 블록도이다. 듀얼 방식이란, 두 게이트 드라이버들(130, 140)이 하나의 게이트 라인의 양단에 연결되어, 양단에서 동시에 게이트 신호들을 전송하여 픽셀들(PX11~PXnm)을 구동하는 방식을 칭한다.
도 2a를 참조하면, 인터레이스 방식과 마찬가지로, 게이트 신호들을 전송하는 게이트 구동부들(130, 140)이 표시 패널(150)을 중심으로 양측에 구비될 수 있다. 다만, 인터레이스 방식과는 달리, 듀얼 방식의 경우 하나의 게이트 라인(G1)의 양단에 두 게이트 구동부들(130-1, 140-1)이 연결된다는 점에서 차이가 존재한다. 듀얼 방식은 하나의 게이트 라인(G1) 양단에서 게이트 신호들을 동시에 전송하므로, 게이트 라인들 간의 게이트 신호 전송 지연 시간의 격차를 최소화하여, 가로줄 시인 현상을 방지할 수 있다.
다만, 듀얼 방식의 경우, 게이트 구동부(130, 140)의 폭이 넓어 표시 장치(100)의 내로우 베젤을 구현하기 어렵다는 문제점이 존재한다.
따라서, 본 명세서의 표시 장치(100)는 비교적 좁은 폭의 게이트 구동부(130, 140)를 필요로 하는 인터레이스 방식을 차용하여 표시 장치(100)의 내로우 베젤을 구현함과 동시에, 가로줄 시인 현상을 방지하기 위한 보상 회로들을 구비할 수 있다.
도 2b를 참조하면, 표시 장치(100)는 제1 게이트 드라이버들(130-1~130-n)과 상기 제1 게이트 드라이버들(130-1~130-n)에 각각 일대일 대응하는 제1 보상 회로들(171-1~171-n)을 구비할 수 있다. 또한, 표시 장치(100)는 제2 게이트 드라이버들(140-1~140-n)과 상기 제2 게이터 드라이버들(140-1~140-n)에 각각 일대일 대응하는 제2 보상 회로들(161-1~161-n)을 구비할 수 있다. 제1 및 제2 게이트 드라이버들(130-1~130-n, 140-1~140-n)은 표시 영역을 중심으로 양측에 각각 배치될 수 있으며, 제1 및 제2 보상 회로들(171-1~171-n, 161-1~161-n) 역시 표시 영역을 중심으로 양측에 각각 배치될 수 있다.
제1 게이트 드라이버들(130-1~130-n)은 표시 영역의 제1 측에 인접하여 배치될 수 있으며, 상기 제1 게이트 드라이버들(130-1~130-n)에 각각 대응하는 제1 보상 회로들(171-1~171-n)은 표시 영역의 제2 측에 인접하여 배치될 수 있다. 제2 게이트 드라이버들(140-1~140-n)은 표시 영역의 제2 측에 인접하여 배치될 수 있으며, 상기 제2 게이트 드라이버들(140-1~140-n)에 각각 대응하는 제2 보상 회로들(161-1~161-n)은 표시 영역의 제1 측에 인접하여 배치될 수 있다.
즉, 제1 게이트 드라이버들(130-1~130-n)과 제2 보상 회로들(161-1~161-n)은 표시 영역의 제1 측에, 제2 게이트 드라이버들(140-1~140-n)과 제1 보상 회로들(171-1~171-n)은 표시 영역의 제2 측에 배치될 수 있다. 제1 게이트 드라이버들(130-1~130-n)과 제2 보상 회로들(161-1~161-n)은 수직 방향으로 교대로 배치될 수 있으며, 제2 게이트 드라이버들(140-1~140-n)과 제1 보상 회로들(171-1~171-n) 역시 수직 방향으로 교대로 배치될 수 있다.
도 2a 및 도 2b를 참조하면, 인터레이스 방식은 듀얼 방식에 비해 좁은 폭(d1>d2) 및 적은 개수의 게이트 구동부들(130, 140)을 요구하므로 제조 비용 및 설계 측면에서 유리하다. 다만, 인터레이스 방식은 가로줄 시인 현상이 발생한다는 문제점이 존재한다. 따라서, 본 명세서의 표시 장치(100)는 인터레이스 방식을 차용함으로써 내로우 베젤을 구현함과 동시에, 가로줄 시인 현상을 방지하기 위한 보상 회로들(160, 170)을 구비할 수 있다. 이하에서는 보상 회로에 관하여 상세히 후술하기로 한다.
도 3 내지 도 7은 보상 회로의 회로도이다.
도 3을 참조하면, 게이트 드라이버(130-1)는 클락 신호(CKV), 반전 클락 신호(CKVB), 수직 개시 신호(STVP) 또는 이전 게이트 드라이버의 캐리 신호(CR(N-1*4)), 및 다음 게이트 드라이버들의 캐리 신호들(CR(N+1*4), CR(N+2*4))에 응답하여 캐리 신호(CR(N)), 및 게이트 신호(G-OUT(N))를 출력한다.
게이트 드라이버(130-1)는 게이트 라인(GL1)을 통해 보상 회로(170-1)의 제1 노드(N1)와 연결될 수 있다. 게이트 드라이버(130-1)는 게이트 라인(GL1)을 통해 보상 회로(170-1)의 제1 노드(N1)로 게이트 신호(G-OUT(N))를 전송할 수 있다.
보상 회로(170-1)는 크게 디스 챠지부(171-2)와 프리 챠지부(171-1)를 포함할 수 있다. 디스 챠지부(171-2)는 게이트 드라이버(130-1)로부터 게이트 라인(GL1)을 통해 전송된 게이트 신호(G-OUT(N))의 폴링 타임을 보상하는 기능을 수행한다. 프리 챠지부(171-1)는 게이트 드라이버(130-1)로부터 게이트 라인(GL1)을 통해 전송된 게이트 신호(G-OUT(N))의 라이징 타임을 보상하는 기능을 수행한다.
디스 챠지부(171-2)는 제1 노드(N1) 및 제1 전압 단자 사이에 연결되고, 반전 클락 신호(CKVB)에 의해 제어되는 제1 트랜지스터(TR1)를 포함할 수 있다. 여기서 반전 클락 신호(CKVB)는, 상기 디스 챠지부(171-2)가 포함된 보상 회로(170-1)와 연결된 게이트 드라이버(130-1)에 입력되는 클락 신호(CKV)가 반전된 신호(CKVB)를 나타낸다. 제1 전압 단자는 그라운드 전압 레벨(VSS1)을 가질 수 있다.
게이트 드라이버(130-1)에 공급되는 클락 신호(CKV)가 로우 레벨에서 하이 레벨로 상승하는 경우 제1 트랜지스터(TR1)가 턴 온되므로, 제1 노드(N1)는 그라운드 전압 레벨(VSS1)로 디스 챠지된다. 표시 장치(100)는 보상 회로(170-1)를 구비함으로써, 게이트 라인(GL1)의 게이트 신호(G-OUT(N))가 디스 챠지되는 경로를 추가로 확보한다. 그 결과, 표시 장치(100)는 게이트 신호(G-OUT(N))의 폴링 타임을 보상한다는 효과를 갖는다.
프리 챠지부(171-1)는 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)를 포함할 수 있다. 제2 트랜지스터(TR2)는 제1 노드(N1)와 클락 신호(CKV) 사이에 연결된다. 제3 트랜지스터(TR3)는 제2 트랜지스터(TR2)의 게이트와 클락 신호(CKV) 사이에 연결되며, 제1 노드(N1)와 연결된 게이트를 갖는다.
게이트 드라이버(130-1)에 공급되는 클락 신호(CKV)가 로우 레벨에서 하이 레벨로 상승하는 경우 게이트 신호(G-OUT(N))가 제1 노드(N1)로 전송됨에 따라, 제1 노드(N1) 역시 로우 레벨에서 하이 레벨로 상승할 수 있다. 그 결과, 제3 트랜지스터(TR3) 및 제2 트랜지스터(TR2)가 순차적으로 턴 온되어 클락 신호(CKV)가 제1 노드(N1)로 전송될 수 있다. 따라서, 제1 노드(N1)의 전압 레벨이 상승한다.
본 발명의 표시 장치(100)는 보상 회로(170-1)를 구비함으로써, 게이트 라인(GL1)의 게이트 신호(G-OUT(N))가 챠지되는 경로를 추가로 확보한다. 그 결과, 표시 장치(100)는 게이트 신호(G-OUT(N))의 라이징 타임을 보상한다는 효과를 갖는다.
프리 챠지부(171-1)는 제2 트랜지스터(TR2)의 안정적인 동작을 확보하기 위해 적어도 하나의 커패시터를 추가로 포함할 수 있다.
도 4를 참조하면, 도 3의 프리 챠지부(171-1)는 제1 노드(N1)와 제2 트랜지스터(TR2)의 게이트 사이에 연결된 제1 커패시터(C1)를 추가로 포함할 수 있다.
도 5를 참조하면, 도 3의 프리 챠지부(171-1)는 제2 트랜지스터(TR2)의 게이트와 제1 트랜지스터(TR1)의 게이트 사이에 연결된 제2 커패시터(C2)를 추가로 포함할 수 있다.
제1 및 제2 커패시터(C1, C2)는 각 보상 회로(170-1) 내에서 제2 트랜지스터(TR2)의 게이트와 연결된다. 제1 및 제2 커패시터(C1, C2)는 제2 트랜지스터(TR2)의 게이트의 전압을 안정적으로 유지하여, 제1 노드(N1)의 리플을 방지하는 기능을 수행한다.
도 6을 참조하면, 도 3의 프리 챠지부(171-1)는 제1 노드(N1)의 리플을 방지하기 위해 제4 트랜지스터(TR4), 및 제3 커패시터(C3)를 추가로 포함할 수 있다. 이때, 제4 트랜지스터(TR4)는 제2 트랜지스터(TR2)의 게이트와 제2 전압 단자 사이에 연결될 수 있다. 제2 전압 단자의 전압 레벨(VSS2)은 제1 전압 단자의 전압 레벨(VSS1)보다 낮을 수 있다.
제4 트랜지스터(TR4)는 반전 클락 신호(CKVB)가 하이 레벨로 상승하는 경우 턴 온된다. 그 결과, 제2 트랜지스터(TR2)의 게이트는 제2 전압 단자의 전압 레벨(VSS2)로 디스 챠지된다. 따라서, 반전 클락 신호(CKVB)가 하이 레벨인 동안에는 제2 트랜지스터(TR2)가 턴 온되지 않는다.
제3 커패시터(C3)는 제4 트랜지스터(TR4)의 게이트와 제2 트랜지스터(TR2)의 게이트 사이에 연결될 수 있다.
제4 트랜지스터(TR4) 및 제3 커패시터(C3) 역시, 제1 및 제2 커패시터(C1, C2)와 마찬가지로, 제2 트랜지스터(TR2)의 게이트와 연결되어 제2 트랜지스터(TR2)의 게이트 전압을 안정적으로 유지하는 기능을 수행한다. 이로써, 제1 노드(N1)의 리플이 방지된다는 효과가 발생한다.
도 7을 참조하면, 도 3의 프리 챠지부(171-1)는 제2 트랜지스터(TR2)의 게이트와 제2 전압 단자 사이에 연결되고, 반전 클락 신호(CKVB)에 의해 제어되는 제4 트랜지스터(TR4), 및 제2 트랜지스터(TR2)의 게이트와 제4 트랜지스터(TR4)의 게이트 사이에 연결된 제3 커패시터(C3)를 추가로 포함할 수 있다. 또한, 프리 챠지부(171-1)는 제3 트랜지스터(TR3) 대신, 제2 트랜지스터(TR2)의 게이트와 클락 신호(CKV) 사이에 연결되고, 이전 게이트 드라이버로부터 수신한 게이트 신호(G-OUT(N-1~3))에 의해 제어되는 제5 트랜지스터(TR5)를 포함할 수 있다. 이전 게이트 드라이버란, 현재 게이트 드라이버(130-1)보다 이전 시점에 게이트 신호를 출력하는 게이트 드라이버를 지칭한다. 따라서, 이전 게이트 드라이버의 게이트 신호(G-OUT(N-1~3))는 현재 게이트 드라이버(130-1)의 게이트 신호(G-OUT(N))가 출력되기 전 출력된 게이트 신호를 나타낼 수 있다.
도 7의 보상 회로는 이전 게이트 신호(G-OUT(N-1~3))를 수신하여 제2 트랜지스터(TR2)를 미리 턴 온 시켜 제1 노드(N1)를 프리 챠징한다는 측면에서 라이징 타임의 보상 기능이 도 3 내지 도 6의 회로들보다는 뛰어나다. 이와 관련된 보다 상세한 설명은 도 8의 타이밍도와 관련하여 이하에서 후술하기로 한다.
도 8은 도 7에 도시된 회로도에서 사용되는 신호들의 타이밍도이다.
도 8을 참조하면, 이전 게이트 드라이버(130-1)부터 캐리 신호(CR(N-4))가 하이 레벨에서 로우 레벨로 전환되면, 게이트 드라이버(130-1)는 상기 캐리 신호(CR(N-4))에 응답하여 하이 레벨로 상승한 클락 신호(CKV)를 게이트 신호(G-OUT(N))로서 출력한다.
캐리 신호(CR(N-4))가 하이 레벨인 동안 이전 게이트 드라이버들로부터 활성화된 게이트 신호들(G-OUT(N-1~3))이 보상 회로(170-1)로 전송될 수 있다. 이렇게 전송된 이전 게이트 신호들(G-OUT(N-1~3))은 보상 회로(170-1)의 제5 트랜지스터(TR5)를 턴 온 시킬 수 있다. 제5 트랜지스터(TR5)는 클락 신호(CKV)가 하이 레벨로 상승함과 동시에 제2 트랜지스터(TR2)를 턴 온 시켜 제1 노드(N1)를 프리 챠징한다. 따라서, 제1 노드(N1)의 게이트 신호(G-OUT(N))가 챠징되는 라이징 타임이 줄어든다는 효과가 발생한다.
클락 신호(CKV)가 하이 레벨에서 로우 레벨로 하강하는 경우, 게이트 신호(G-OUT(N))는 상기 클락 신호(CKV)에 응답하여 하이 레벨에서 로우 레벨로 하강할 수 있다.
클락 신호(CKV)가 로우 레벨로 하강함에 따라, 반전 클락 신호(CKVB)가 로우 레벨에서 하이 레벨로 상승할 수 있다. 이때, 보상 회로(170-1)의 제1 트랜지스터(TR1)가 턴 온 되어 제1 노드(N1)를 디스 챠징한다. 따라서, 제1 노드(N1)의 게이트 신호(G-OUT(N))가 디스 챠징되는 폴링 타임이 줄어든다는 효과가 발생한다.
도 9는 도 7의 회로도의 게이트 신호 그래프를 도시한 도면이다. 듀얼 방식의 게이트 드라이버, 보상 회로를 구비하지 않은 인터레이스 방식의 게이트 드라이버, 보상 회로를 구비한 인터레이스 방식의 게이트 드라이버(도 7의 회로를 포함하는 게이트 드라이버)가 출력하는 각 게이트 신호들을 시간에 따라 기록하는 실험을 진행하였다.
도 9를 참조하면, 제1 파형(G1)은 듀얼 방식의 게이트 드라이버로부터 출력되는 게이트 신호 파형이고, 제2 파형(G2)은 도 7의 회로로부터 출력되는 게이트 신호 파형이며, 제3 파형(G3)은 보상 회로(170-1)와 연결되지 않은 인터레이스 방식의 게이트 드라이버로부터 출력되는 게이트 신호 파형이다.
각 파형(G1~G3)을 살펴보면, 각 게이트 신호들이 동일한 전압 레벨로 상승하기까지의 라이징 타임이 제1 파형(G1)→제2 파형(G2)→제3 파형(G3) 순으로 짧았다. 즉, 보상 회로(170-1)를 구비한 인터레이스 방식의 라이징 타임(t2)은, 보상 회로(170-1)를 구비하지 않은 인터레이스 방식보다 라이징 타임(t3)이 짧다는 것을 확인할 수 있었다.
또한, 각 게이트 신호들이 동일한 전압 레벨로 하강하기까지의 폴링 타임 역시, 제1 파형(G1)→제2 파형(G2)→제3 파형(G3) 순으로 짧았다. 특히, 제2 파형(G2)과 제3 파형(G3) 사이의 폴링 타임은 차이가 컸으며, 제1 파형(G1)과 제2 파형(G2)의 폴링 타임은 거의 차이가 나지 않았다.
즉, 보상 회로(170-1)를 구비한 인터레이스 방식의 경우, 보상 회로(170-1)를 구비하지 않은 인터레이스 방식보다 라이징 타임 및 폴링 타임의 세이브 측면에서 효과적이라는 것을 알 수 있다.
설명의 편의를 위하여 각 도면을 나누어 설명하였으나, 각 도면에 서술되어 있는 실시예들을 병합하여 새로운 실시예를 구현하도록 설계하는 것도 가능하다. 또한, 표시 장치(100)는 상술한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상술한 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시 예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
또한, 이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 명세서는 상술한 특정의 실시예에 한정되지 아니하며, 청구 범위에서 청구하는 요지를 벗어남이 없이 당해 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 명세서의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
100: 표시 장치
110: 타이밍 컨트롤러
120: 데이터 드라이버
130: 제1 게이트 드라이버들
140: 제2 게이트 드라이버들
150: 표시 패널
160: 제2 보상 회로들
170: 제1 보상 회로들
PX11~PXnm: 픽셀들
D1~Dm: 데이터 라인들
G1~Gn: 게이트 라인들

Claims (15)

  1. 복수의 데이터 라인들;
    상기 복수의 데이터 라인들의 일단과 연결된 데이터 드라이버;
    복수의 게이트 라인들;
    상기 복수의 게이트 라인들과 연결된 게이트 드라이버들;
    상기 게이트 드라이버들은, 상기 복수의 게이트 라인들 중 제1 그룹의 일단과 연결된 제1 게이트 드라이버들 및 상기 복수의 게이트 라인들 중 제2 그룹의 타단과 연결된 제2 게이트 드라이버들을 포함함,
    상기 게이트 드라이버들로부터 출력되는 게이트 신호들의 라이징 타임 및 폴링 타임을 보상하는 보상 회로들; 및
    상기 보상 회로들은, 상기 제1 그룹의 게이트 라인들의 타단과 연결된 제1 보상 회로들 및 상기 제2 그룹의 게이트 라인들의 일단과 연결된 제2 보상 회로들을 포함함,
    상기 복수의 데이터 라인들과 상기 복수의 게이트 라인들의 교차 영역에 각각 배치된 복수의 픽셀들; 을 포함하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 드라이버들은 상기 복수의 픽셀들이 배치된 표시 영역을 중심으로 마주보도록 배치되는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 보상 회로들은 상기 표시 영역을 중심으로 마주보도록 배치되는, 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1 게이트 드라이버들 및 상기 제2 보상 회로들은 수직 방향으로 교대로 배치되며,
    상기 제2 게이트 드라이버들 및 상기 제1 보상 회로들은 상기 수직 방향으로 교대로 배치되는, 표시 장치.
  5. 제 1 항에 있어서,
    상기 게이트 드라이버들은 각각 연결된 게이트 라인들을 통해 상기 보상 회로들의 제1 노드들과 각각 연결되는, 표시 장치.
  6. 제 5 항에 있어서,
    상기 보상 회로들 각각은,
    상기 게이트 신호들의 라이징 타임을 보상하는 프리 챠지부; 및
    상기 게이트 신호들의 폴링 타임을 보상하는 디스 챠지부; 를 포함하는, 표시 장치.
  7. 제 6 항에 있어서,
    상기 디스 챠지부는,
    상기 제1 노드와 제1 전압 단자 사이에 연결되고, 반전 클락 신호에 의해 제어되는 제1 트랜지스터; 를 포함하는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 반전 클락 신호는,
    상기 디스 챠지부가 포함된 보상 회로와 연결된 게이트 드라이버에 입력되는 클락 신호가 반전된 신호인, 표시 장치.
  9. 제 8 항에 있어서,
    상기 제1 전압 단자는 그라운드 전압 레벨을 갖는, 표시 장치.
  10. 제 9 항에 있어서,
    상기 프리 챠지부는,
    상기 제1 노드와 상기 클락 신호 사이에 연결된 제2 트랜지스터; 및
    상기 제2 트랜지스터의 게이트와 상기 클락 신호 사이에 연결되며, 상기 제1 노드와 연결된 게이트를 갖는 제3 트랜지스터; 를 포함하는, 표시 장치.
  11. 제 10 항에 있어서,
    상기 프리 챠지부는,
    상기 제1 노드와 상기 제2 트랜지스터의 상기 게이트 사이에 연결된 제1 커패시터; 를 더 포함하는, 표시 장치.
  12. 제 10 항에 있어서,
    상기 프리 챠지부는,
    상기 제2 트랜지스터의 상기 게이트와 상기 제1 트랜지스터의 게이트 사이에 연결된 제2 커패시터; 를 더 포함하는, 표시 장치.
  13. 제 10 항에 있어서,
    상기 제2 트랜지스터의 상기 게이트와 제2 전압 단자 사이에 연결된 제4 트랜지스터; 및
    상기 제4 트랜지스터의 게이트와 상기 제2 트랜지스터의 상기 게이트 사이에 연결된 제3 커패시터; 를 더 포함하는, 표시 장치.
  14. 제 13 항에 있어서,
    상기 제2 전압 단자의 전압 레벨은 상기 제1 전압 단자의 전압 레벨보다 낮은, 표시 장치.
  15. 제 8 항에 있어서,
    상기 프리 챠지부는,
    상기 제1 노드와 비반전 클락 신호 사이에 연결된 제2 트랜지스터;
    상기 제2 트랜지스터의 게이트와 제2 전압 단자 사이에 연결되고, 상기 반전 클락 신호에 의해 제어되는, 제4 트랜지스터;
    상기 제2 트랜지스터의 게이트와 상기 제4 트랜지스터의 게이트 사이에 연결된 제3커패시터; 및
    상기 제2 트랜지스터의 상기 게이트와 상기 클락 신호 사이에 연결되고, 이전 게이트 드라이버로부터 수신한 게이트 신호에 의해 제어되는, 제5 트랜지스터; 를 포함하는, 표시 장치.
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