KR20090013514A - 액정 표시장치의 구동장치와 그 구동방법 - Google Patents

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Abstract

본 발명은 게이트 드라이버에 구비된 쉬프트 레지스터의 불량위치를 신속하고 정확하게 찾아내어 액정 표시장치의 제조공정 수율을 향상시킬 수 있도록 한 액정 표시장치의 구동장치와 그 구동방법에 관한 것으로, 순차적으로 스캔펄스를 출력하여 액정패널의 각 게이트 라인을 순차적으로 구동시키는 쉬프트 레지스트를 구비한 액정 표시장치에 있어서, 상기 쉬프트 레지스터는 상기 스캔펄스를 상기 각 게이트 라인에 순차적으로 출력함과 아울러 상기 각 스캔펄스의 출력과 동기되도록 제 1 구동전압을 테스트 패턴에 순차적으로 공급하는 적어도 하나의 스테이지를 구비한 것을 특징으로 한다.
게이트 드라이버, 쉬프트 레지스터, 테스트 패턴, 테스트 트랜지스터

Description

액정 표시장치의 구동장치와 그 구동방법{Driving circuit for liquid crystal display device and method for driving the same}
본 발명은 액정 표시장치에 관한 것으로, 특히 게이트 드라이버에 구비된 쉬프트 레지스터의 불량위치를 신속하고 정확하게 찾아내어 액정 표시장치의 제조공정 수율을 향상시킬 수 있도록 한 액정 표시장치의 구동장치와 그 구동방법에 관한 것이다.
일반적으로, 액정 표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널에는 다수의 게이트 라인과 다수의 데이터 라인이 교차하도록 배열되고, 게이트 라인들과 데이터 라인들이 교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 화소영역들 각각에는 전계를 인가하기 위한 화소전극과 공통전극이 형성된다. 여기서, 화소전극들 각각은 스위칭 소자인 박막 트랜지스터(TFT; Thin Film Transistor)를 경유하여 데이터 라인에 접속된다. 그리고, TFT는 각 게이트 라인을 경유하여 게이트 단자에 인가되는 게이트 온 신호에 의해 턴- 온되어, 데이터 라인의 데이터 신호가 화소전극에 충전되도록 한다.
구동회로는 게이트 라인들을 구동하는 게이트 드라이버, 데이터 라인들을 구동하는 데이터 드라이버, 게이트 및 데이터 제어신호를 생성하여 게이트 및 데이터 드라이버를 제어하는 타이밍 컨트롤러, 및 액정 표시장치에서 사용되는 여러 구동전압들을 공급하는 전원부를 구비한다.
여기서, 게이트 드라이버는 게이트 온 신호 예를 들어, 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널 상의 각 화소들을 1라인분씩 순차적으로 구동한다. 이러한, 게이트 드라이버에는 각 게이트 라인에 스캔펄스를 순차적으로 공급하기 위한 쉬프트 레지스터가 구비된다.
최근에는 액정 표시장치의 크기를 줄이기 위해 액정패널의 유리기판상에 게이트 드라이버를 형성하는 게이트 인 패널(GIP; Gate In Panel) 방식에 따른 액정 표시장치가 개발되었는데 이때, 쉬프트 레지스터를 포함하는 게이트 드라이버는 액정패널의 TFT 어레이와 일체화된 공정으로 제조된다.
이러한, 종래의 쉬프트 레지스터는 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 다수의 스테이지(st1 내지 Dst)를 구비한다. 여기서, 더미 스테이지(Dst)를 제외한 나머지 스테이지(st1 내지 stn)는 차례로 스캔펄스를 출력하여 각 게이트 라인들에 공급한다. 이때, 각 스테이지(st1 내지 Dst)는 전단 스테이지로부터의 스캔펄스에 따라 인에이블되고, 다음단 스테이지로부터의 스캔펄스에 따라 디세이블 된다.
하지만, 종래의 쉬프트 레지스터는 각 스테이지(st1 내지 Dst) 중 어느 하나 에 불량이 발생하여 동작불능 일 때, 동작불능 상태인 스테이지의 다음단에 위치한 모든 스테이지들은 출력을 발생할 수 없게 되는 문제가 발생한다.
예를 들어, 도 1과 같이 제 3 스테이지(st3)에 불량이 발생하여 제 3 스테이지(st3)가 동작불능인 경우, 제 3 스테이지(st3)로부터는 스캔펄스가 출력되지 않게 된다. 여기서, 제 3 스테이지(st3)의 바로 다음단에 위치한 제 4 스테이지(st4)는 제 3 스테이지(st3)로부터의 스캔펄스를 공급받아 인에이블되는데, 제 3 스테이지(st3)가 동작불능 상태가 되면 제 4 스테이지(st4)는 인에이블되지 못한다. 따라서, 제 4 스테이지 내지 제 n 스테이지(st4 내지 stn)가 모두 스캔펄스를 출력할 수 없게 되어, 제 4 내지 제 n 게이트 라인에 접속된 화소들이 화상을 표시하지 못하게 되는 문제점이 발생한다.
특히, GIP 방식에 따른 액정 표시장치의 제조공정에 있어서는 상술한 바와 같이 어느 한 스테이지에 불량이 발생할 경우 액정패널 자체가 불량으로 나타나기 때문에 액정 표시장치의 제조공정 수율이 더욱 저하될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 게이트 드라이버에 구비된 쉬프트 레지스터의 불량위치를 신속하고 정확하게 찾아내어 액정 표시장치의 제조공정 수율을 향상시킬 수 있도록 한 액정 표시장치의 구동장치와 그 구동방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 액정 표시장치의 구동장치는 순차적으로 스캔펄스를 출력하여 액정패널의 각 게이트 라인을 순차적으로 구동시키는 쉬프트 레지스트를 구비한 액정 표시장치에 있어서, 상기 쉬프트 레지스터는 상기 스캔펄스를 상기 각 게이트 라인에 순차적으로 출력함과 아울러 상기 각 스캔펄스의 출력과 동기되도록 제 1 구동전압을 테스트 패턴에 순차적으로 공급하는 적어도 하나의 스테이지를 구비한 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 액정 표시장치의 구동방법은 적어도 하나의 스캔펄스를 순차적으로 출력하여 액정패널의 각 게이트 라인을 순차적으로 구동시키는 쉬프트 레지스트를 구비한 액정 표시장치의 구동방법에 있어서, 상기 적어도 하나의 스캔펄스를 생성하여 상기 각 게이트 라인에 순차적으로 출력하는 단계; 및 상기 각 스캔펄스의 출력과 동기되도록 제 1 구동전압을 테스트 패턴에 순차적으로 공급하는 단계를 포함한 것을 특징으로 한다.
본 발명의 실시 예에 따른 액정 표시장치의 구동장치와 그 구동방법은 다음과 같은 효과가 있다.
첫째, 본 발명의 쉬프트 레지스터에 구비된 각 스테이지는 적어도 하나의 테스트 트랜지스터를 구비하여 각 스캔펄스에 따라 제 1 구동전압을 테스트 패턴에 공급할 수 있다. 이에 따라, 각 게이트 라인에 공급되는 스캔펄스의 전압레벨에는 영향을 주지 않고도 각 스캔펄스의 정상적인 출력 여부를 판단할 수 있다.
둘째, 쉬프트 레지스터의 불량위치를 신속하고 정확하게 찾아내어 액정 표시장치의 제조공정 수율을 향상시킬 수 있다.
셋째, 쉬프트 레지스터의 크기를 크게 형성하지 않고도 각 스테이지의 불량 여부를 판단할 수 있기 때문에 쉬프트 레지스터가 형성되는 액정패널을 소형화할 수 있다.
상기와 같은 특징을 갖는 본 발명의 실시 예에 따른 액정 표시장치의 구동장치와 그 구동방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 액정 표시장치를 나타낸 구성도이며, 도 3은 도 2에 도시된 게이트 드라이버와 액정패널을 나타낸 구성도이다.
도 2 및 도 3에 도시된 액정 표시장치는 TFT 어레이 기판(10) 상에 복수의 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLn)을 구비하여 형성된 영상패널(20), 복수의 데이터 라인(DL1 내지 DLm)을 구동하는 데이터 드라이버(30)가 각각 실장된 복수의 회로필름(50), 및 복수의 게이트 라인(GL1 내지 GLn)을 구동하는 게이트 드라이버(40)를 구비한다.
액정패널(20)은 복수의 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)에 의해 정의되는 각 화소영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor), TFT와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 TFT와 접속된 화소전극, 화소전극과 액정을 사이에 두고 대면하는 공통전극으로 구성된다. TFT는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 출력펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 데이터 신호를 화소전극에 공급한다. 이때, 액정 커패시터(Clc)는 화소전극에 공급된 데이터 신호와 공통전극에 공급된 공통전압의 차전압을 충전하고, 그 차전압에 따라 액정 분자들의 배열을 가변시켜 광투과율을 조절함으로써 계조를 구현한다. 그리고, 액정 커패시터(Clc)에는 스토리지 커패시터(Cst)가 병렬로 접속되어 액정 커패시터(Clc)에 충전된 전압이 다음 데이터 신호가 공급될 때까지 유지되게 한다. 스토리지 커패시터(Cst)는 화소전극이 이전 또는 다음 게이트 라인과 절연막을 사이에 두고 중첩되어 형성된다. 이와 달리, 스토리지 커패시터(Cst)는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성되기도 한다.
데이터 드라이버(30)는 도시되지 않은 타이밍 컨트롤러로부터의 디지털 영상 데이터를 타이밍 컨트롤러로부터의 데이터 제어신호에 따라 아날로그 영상 데이터로 변환한다. 그리고 각 게이트 라인(GL1 내지 GLn)에 게이트 온 신호 예를 들어,스캔펄스가 공급되는 1수평 주기마다 1수평 라인분의 아날로그 영상 데이터를 데이 터 라인(DL1 내지 DLm)으로 공급한다. 즉, 데이터 드라이버(30)는 아날로그 영상 데이터의 계조값에 따라 소정 레벨을 가지는 감마전압을 선택하고 선택된 감마전압을 각 데이터 라인으로 공급한다.
게이트 드라이버(40)는 타이밍 컨트롤러로부터의 게이트 제어신호에 응답하여 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터를 포함하며 이 스캔펄스에 응답하여 TFT가 턴-온 되게 한다. 이러한, 쉬프트 레지스터는 액정패널(20)의 TFT 어레이 공정시 TFT 어레이 기판(10)에 아몰퍼스 실리콘(a-si; amorphous silicon) 등을 이용하여 형성할 수 있다.
도 3에 도시된 쉬프트 레지스터는 서로 종속적으로 연결된 n개의 스테이지(ST1 내지 STn) 및 하나의 더미 스테이지(DST)로 구성된다. n개의 스테이지(ST1 내지 STn)와 더미 스테이지(DST)는 스캔펄스(Vout1 내지 Voutn)를 순차적으로 출력한다. 여기서, n개의 스테이지(ST1 내지 STn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 액정패널(20)의 각 게이트 라인(GL1 내지 GLn)에 순차적으로 공급되어 각 게이트 라인(GL1 내지 GLn)을 순차적으로 스캐닝하게 된다.
이러한, 쉬프트 레지스터는 각 스테이지(ST1 내지 STn)로부터 순차적으로 발생하는 스캔펄스(Vout1 내지 Voutn)를 모니터링 하기 위한 테스트 패턴(TP)을 구비한다. 여기서, 테스트 패턴(TP)은 각각의 스캔펄스 출력라인에 모두 연결되어 순차적으로 발생하는 각 스캔펄스(Vout1 내지 Voutn)를 공급받는다. 다시 말하여, n개의 스테이지(ST1 내지 STn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 액정패널(20)의 각 게이트 라인(GL1 내지 GLn)에 순차적으로 공급됨과 아울러 테스트 패턴(TP)을 통해 외부로 출력될 수 있다.
이를 위하여, n+1개의 스테이지(ST1 내지 DST)는 제 1 및 제 2 구동전압(VDD,VSS)을 공통으로 공급받는다. 또한, 서로 순차적인 위상차를 갖는 복수의 클럭 예를 들어, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 적어도 하나의 클럭펄스를 인가받는다. 따라서, 복수의 신호라인이 쉬프트 레지스터의 외곽에 형성되어 쉬프트 레지스터에 클럭펄스(CLK1 내지 CLK4)와 구동전압(VDD,VSS)들을 인가하게 된다.
또한, 제 1 스테이지(ST1)는 외부로부터 스타트 펄스(SP)를, 제 2 스테이지 내지 더미 스테이지(ST2 내지 DST)는 전단 스테이지의 출력신호 즉, 스캔펄스(Vout)를 트리거 신호로 공급받는다. 그리고 제 1 내지 제 n 스테이지(ST1 내지 STn)는 다음단 스테이지의 스캔펄스(Vout)를 리셋 신호로 공급받는다. 여기서, 제 1 구동전압(VDD)은 게이트 온 전압(VGON) 또는 정극성 전압을 의미하며, 제 2 구동전압(VSS)은 게이트 오프전압(VGOFF) 또는 부극성 전압을 의미한다.
여기서, 쉬프트 레지스터에 구비된 각 스테이지(ST1 내지 DST)의 구성을 좀 더 구체적으로 설명하면 다음과 같다. 여기서, 제 1 내지 제 n 스테이지(ST1 내지 STn), 그리고 더미 스테이지(DST)의 구성은 모두 동일하므로 제 2 스테이지(ST2)만을 대표적으로 설명하기로 한다.
도 4는 도 3에 도시된 제 2 스테이지를 나타낸 구성도이다.
도 4에 도시된, 제 2 스테이지(ST2)는, 제 1 노드(Q)의 충전 및 방전, 그리 고 제 2 노드(QB)의 충전 및 방전을 제어하는 노드 제어부(NC)와 제 1 및 제 2 노드(Q,QB)의 충전 및 방전 상태에 따라 제 2 스캔펄스(Vout2) 또는 제 2 구동전압(VSS)을 출력하여 이를 제 2 게이트 라인(GL2), 제 1 스테이지(ST1), 제 3 스테이지(ST3) 및 테스트 패턴(TP)에 공급하는 출력부(OC)를 구비한다.
출력부(OC)는 제 1 노드(Q)가 충전상태 일 때 제 2 스캔펄스(Vout2) 공급하는 풀업 트랜지스터(Tru)와 제 2 노드(QB)가 충전상태 일 때 제 2 구동전압(VSS)을 공급하는 풀다운 트랜지스터(Trd)를 구비한다.
제 1 노드(Q)와 제 2 노드(QB)는 서로 교번적으로 충전 및 방전되는데 구체적으로, 제 1 노드(Q)가 충전된 상태일 때에는 제 2 노드(QB)가 방전된 상태를 유지하며, 제 2 노드(QB)가 충전된 상태일 때에는 제 1 노드(Q)가 방전된 상태를 유지하게 된다. 이와 같은, 제 1 노드(Q) 및 제 2 노드(QB)의 충전 및 방전 상태는 노드 제어부(NC)에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다. 이상 상술한 바와 같이, 제 1 스테이지(ST1), 제 3 내지 제 n 스테이지(ST3 내지 STn), 및 더미 스테이지(DST)도 제 2 스테이지(ST2)와 동일한 구성을 갖는다.
도 5는 도 3에 도시된 쉬프트 레지스터의 입/출력 파형도이다.
도 3 내지 도 5를 참조하여 본 발명에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
먼저, 타이밍 컨트롤러(도시되지 않음)로부터의 스타트 펄스(SP)가 한 수평기간(1H) 동안 제 1 스테이지(ST1)에 인가되면, 제 1 스테이지(ST1)는 스타트 펄 스(SP)에 응답하여 인에이블된다.
인에이블된 제 1 스테이지(ST1)는 타이밍 컨트롤러로부터 제 1 및 제 2 클럭펄스(CLK1,CLK2)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인(GL1)과 제 2 스테이지(ST2) 및 테스트 패턴(TP)에 함께 공급한다. 그러면, 제 2 스테이지(ST2)는 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다. 이때, 테스트 패턴(TP)은 제 1 스캔펄스(Vout1)가 공급됨에 따라 제 1 스캔펄스(Vout1)와 동일한 레벨의 전압을 외부로 출력할 수 있다. 다시 말하여, 테스트 패턴(TP)은 제 1 스캔펄스(Vout1)와 동일한 레벨의 게이트 하이 전압(VGH)을 공급받는다.
인에이블된 제 2 스테이지(ST2)는 제 2 및 제 3 클럭펄스(CLK2,CLK3)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인(GL2), 제 3 스테이지(ST3), 제 1 스테이지(ST1) 및 테스트 패턴(TP)에 함께 공급한다. 그러면, 제 2 스캔펄스(Vout2)에 응답하여 제 3 스테이지(ST3)는 인에이블되고 아울러, 제 1 스테이지(ST1)는 디세이블되어 제 2 구동전압(VSS)을 게이트 로우 전압(VGL)으로 제 1 게이트 라인(GL1)에 공급한다. 그리고, 테스트 패턴(TP)은 제 2 스캔펄스(Vout2)가 공급됨에 따라 제 2 스캔펄스(Vout2)와 동일한 레벨의 전압 예를 들어, 게이트 하이 전압(VGH)을 외부로 출력할 수 있다.
인에이블된 제 3 스테이지(ST3)는 제 3 및 제 4 클럭펄스(CLK3,CLK4)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인(GL3), 제 4 스테이지(ST4), 제 2 스테이지(ST2) 및 테스트 패턴(TP)에 함께 공급한다. 그러면, 제 3 스캔펄스(Vout3)에 응답하여 제 4 스테이지(ST4)는 인에이블되고, 제 2 스테이지(ST2)는 디세이블되어 제 2 구동전압(VSS)을 게이트 로우 전압(VGL)으로 제 2 게이트 라인(GL2)에 공급한다. 그리고, 테스트 패턴(TP)은 제 3 스캔펄스(Vout3)가 공급됨에 따라 제 3 스캔펄스(Vout3)와 동일한 레벨의 게이트 하이 전압(VGH)을 외부로 출력할 수 있다.
이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(ST4 내지 STn)까지 순차적으로 제 4 내지 제 n 스캔펄스(Voutn)를 출력하여 제 4 내지 제 n 게이트 라인(GL4 내지 GLn)에 순차적으로 인가할 수 있다. 이 경우, 제 1 내지 제 n 게이트 라인(GL1 내지 GLn)은 순차적으로 출력되는 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝된다. 이에 따라, 테스트 패턴(TP)은 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)가 출력되는 구간 동안 게이트 하이 전압(VGH)으로 충전될 수 있다.
더미 스테이지(DST)는 제 n 스테이지(STn)로부터의 제 n 스캔펄스(Voutn)에 응답하여 인에이블된 후, 제 2 및 제 3 클럭펄스(CLK2,CLK3)를 입력받아 제 n+1 스캔펄스를 출력하고, 이를 제 n 스테이지(STn) 및 테스트 패턴(TP)에 함께 공급한다. 그러면, 제 n+1 스캔펄스에 응답하여 제 n 스테이지(STn)는 디세이블되어 제 2 구동전압(VSS)을 제 n 게이트 라인(GLn)에 공급한다. 한편, 더미 스테이지(DST)는 스타트 펄스(SP)에 의해 디세이블될 수도 있다.
하지만, 도 5와 같이 제 4 스테이지(ST4)에 불량이 발생하여 제 4 스캔펄 스(Vout4)를 출력하지 못하는 경우, 다음단 스테이지들(ST5 내지 STn)은 제 5 내지 제 n 스캔펄스(Vout5 내지 Voutn)를 출력할 수 없게 된다. 이때, 테스트 패턴(TP)은 제 2 구동전압(VSS) 즉, 게이트 로우 전압(VGL) 레벨로 유지된다.
이와 같이, 제 1 스테이지(ST1)에 스타트 펄스(SP)가 공급된 후 테스트 패턴(TP)에 공급된 스캔펄스(Vout) 즉, 게이트 하이 전압(VGH)이 3 수평기간(3H) 동안 유지되고, 나머지 기간 동안 게이트 로우 전압(VGL)이 공급된다면 제 4 스테이지(ST4)에 불량이 발생했음을 알 수 있다. 따라서, 사용자는 제 4 스테이지(ST4)에 리페어 라인을 형성하거나 도시되지 않은 보조 스테이지 등을 사용함으로써 제 4 스테이지(ST4)의 불량을 해결할 수 있게 된다.
하지만, 도 3 및 도 4와 같이 쉬프트 레지스터의 각 출력단자에 연결된 테스트 패턴(TP)을 통해 각 스캔펄스(Vout1 내지 Voutn)의 출력 여부를 모니터링 하는 경우, 각 스캔펄스(Vout1 내지 Voutn)의 전압 레벨이 저하되는 문제가 발생한다. 다시 말하여, 순차적으로 출력되는 각 스캔펄스(Vout1 내지 Voutn)는 각 게이트 라인(GL1 내지 GLn)에 공급됨과 아울러 테스트 패턴(TP)에 공급되어야 한다. 이때, 게이트 하이 전압(VGH) 레벨의 스캔펄스(Vout)를 출력하는 하나의 스테이지 외에 나머지 스테이지들은 게이트 로우 전압(VGL)을 테스트 패턴(TP)으로 출력한다. 따라서, 테스트 패턴(TP)과 게이트 라인(GL)에 함께 공급되는 스캔펄스(Vout)의 전압레벨은 저하될 수밖에 없다. 이를 해결하기 위해서는 출력되는 각 스캔펄스(Vout1 내지 Voutn)의 전압레벨을 높여주어야 하는데 이 경우, 각 스테이지(ST1 내지 DST) 를 전체적으로 크게 형성해야 하기 때문에 액정패널(20)이 커지는 문제가 발생한다.
도 6은 도 2에 도시된 게이트 드라이버와 액정패널을 나타낸 다른 구성도이다. 그리고, 도 7은 도 6에 도시된 제 2 스테이지를 나타낸 구성도이다.
도 6에 도시된 쉬프트 레지스터는 서로 종속적으로 연결된 n개의 스테이지(ST1 내지 STn), 하나의 더미 스테이지(DST) 및 각 스테이지(ST1 내지 STn)로부터 발생되는 복수의 스캔펄스(Vout1 내지 Voutn)를 모니터링 하기 위한 테스트 패턴(TP)을 구비한다. 여기서, n개의 스테이지(ST1 내지 STn)는 n개의 스캔펄스(Vout1 내지 Voutn)를 각 게이트 라인(GL1 내지 GLn)에 순차적으로 공급함과 아울러, 각 스캔펄스(Vout1 내지 Voutn)의 출력과 동기되도록 제 1 구동전압(VDD)을 순차적으로 테스트 패턴(TP)에 공급한다.
이를 위하여, n+1개의 스테이지(ST1 내지 DST)는 제 1 및 제 2 구동전압(VDD,VSS)을 공통으로 공급받는다. 또한, 서로 순차적인 위상차를 갖는 복수의 클럭 예를 들어, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 적어도 하나의 클럭펄스를 인가받는다. 따라서, 복수의 신호라인이 쉬프트 레지스터의 외곽에 형성되어 쉬프트 레지스터에 클럭펄스(CLK1 내지 CLK4)와 제 1 및 제 2 구동전압(VDD,VSS)을 인가하게 된다.
또한, 제 1 스테이지(ST1)는 외부로부터 스타트 펄스(SP)를 트리거 신호로 공급받고, 제 2 스테이지 내지 더미 스테이지(ST2 내지 DST)는 전단 스테이지의 스 캔펄스(Vout)를 트리거 신호로 공급받는다. 그리고, 제 1 내지 제 n 스테이지(ST1 내지 STn)는 다음단 스테이지의 스캔펄스(Vout)를 리셋 신호로 공급받는다. 여기서, 제 1 구동전압(VDD)은 게이트 온 전압(VGON) 또는 정극성 전압을 의미하며 제 2 구동전압(VSS)은 게이트 오프 전압(VGOFF) 또는 부극성 전압을 의미한다.
여기서, 도 6에 도시된 각 스테이지(ST1 내지 DST)의 구성을 좀 더 구체적으로 설명하면 다음과 같다. 제 1 내지 제 n 스테이지(ST1 내지 STn) 및 더미 스테이지(DST)의 구성은 모두 동일하므로 제 2 스테이지(ST2)만을 대표적으로 설명하기로 한다.
도 7은 도 6에 도시된 제 2 스테이지를 나타낸 구성도이다.
도 7에 도시된, 제 2 스테이지(ST2)는 제 1 노드(Q)의 충전 및 방전 그리고 제 2 노드(QB)의 충전 및 방전을 제어하는 노드 제어부(NC), 제 1 및 제 2 노드(Q,QB)의 충전 및 방전 상태에 따라 제 2 스캔펄스(Vout2) 또는 제 2 구동전압(VSS)을 출력하여 이를 제 2 게이트 라인(GL2), 제 1 스테이지(ST1), 및 제 3 스테이지(ST3)에 공급하는 출력부(OC), 그리고 출력부(OC)로부터의 제 2 스캔펄스(Vout2)에 따라 제 1 구동전압(VDD)을 테스트 패턴(TP)에 공급하는 테스트 트랜지스터(Trp)를 구비한다.
출력부(OC)는 제 1 노드(Q)가 충전상태 일 때 제 2 스캔펄스(Vout2) 공급하는 풀업 트랜지스터(Tru) 및 제 2 노드(QB)가 충전상태 일 때 제 2 구동전압(VSS)을 공급하는 풀다운 트랜지스터(Trd)를 구비한다.
테스트 트랜지스터(Trp)는 풀업 트랜지스터(Tru)로부터 제 2 스캔펄스(Vout2)가 공급되면 턴-온되어 외부로부터의 제 1 구동전압(VDD)을 테스트 패턴(TP)에 공급한다. 그리고, 풀다운 트랜지스터(Trd)로부터 제 2 구동전압(VSS)이 공급되면 턴-오프된다.
제 1 노드(Q)와 제 2 노드(QB)는 서로 교번적으로 충전 및 방전되는데 구체적으로, 제 1 노드(Q)가 충전된 상태일 때에는 제 2 노드(QB)가 방전된 상태를 유지하며, 제 2 노드(QB)가 충전된 상태일 때에는 제 1 노드(Q)가 방전된 상태를 유지하게 된다. 이와 같은, 제 1 노드(Q) 및 제 2 노드(QB)의 충전 및 방전 상태는 노드 제어부(NC)에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다. 이상 상술한 바와 같이, 제 1 스테이지(ST1), 제 3 내지 제 n 스테이지(ST3 내지 STn), 및 더미 스테이지(DST)도 제 2 스테이지(ST2)와 동일한 구성을 갖는다.
여기서, 제 2 스테이지(ST2)에 구비된 노드 제어부(NC), 출력부(OC)의 회로구성을 살펴보면 다음과 같다.
도 8은 도 7에 도시된 테스트 트랜지스터와 노드 제어부 및 출력부를 나타낸 회로 구성도이다.
도 8에 도시된 노드 제어부(NC)는 제 1 내지 제 6 NMOS 트랜지스터(Tr1 내지 Tr6)를 구비한다. 제 1 NMOS 트랜지스터(Tr1)는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 구동전압(VDD)으로 충전시킨다. 즉, 제 2 스 테이지(ST2)의 제 1 NMOS 트랜지스터(Tr1)는 제 1 스테이지(ST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 노드(Q)를 제 1 구동전압(VDD)으로 충전시킨다. 이를 위해, 제 1 NMOS 트랜지스터(Tr1)의 게이트 단자는 제 1 스테이지(ST1)의 출력부(OC)에 접속되며, 드레인 단자는 제 1 구동전압(VDD)을 전송하는 전원 라인에 접속되며, 소스 단자는 제 1 노드(Q)에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB)를 제 2 구동전압(VSS)으로 방전시킨다. 즉, 제 2 스테이지(ST2)의 제 2 NMOS 트랜지스터(Tr2)는, 제 1 스테이지(ST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 제 2 노드(QB)를 제 2 구동전압(VSS)으로 방전시킨다. 이를 위해, 제 2 NMOS 트랜지스터(Tr2)의 게이트 단자는 제 1 스테이지(ST1)의 출력부(OC)에 접속되고 드레인 단자는 제 2 노드(QB)에 접속되며, 소스 단자는 제 2 구동전압(VSS)을 전송하는 전원 라인에 접속된다.
제 3 NMOS 트랜지스터(Tr3)는 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 제 2 노드(QB)를 제 1 구동전압(VDD)으로 충전시킨다. 즉, 제 2 스테이지(ST2)의 제 3 NMOS 트랜지스터(Tr3)는 제 3 클럭펄스(CLK3)(제 3 스테이지(ST3)로부터 출력된 제 3 스캔펄스(Vout3)에 동기된 클럭펄스)에 응답하여, 제 2 노드(QB)를 제 1 구동전압(VDD)으로 충전시킨다. 이를 위해, 제 3 NMOS 트랜지스터(Tr3)의 게이트 단자는 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접 속되고 드레인 단자는 제 1 구동전압(VDD)을 전송하는 전원 라인에 접속되며, 소스 단자는 제 2 노드(QB)에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는 제 2 노드(QB)에 충전된 제 1 구동전압(VDD)에 응답하여 제 1 노드(Q)를 제 2 구동전압(VSS)으로 방전시킨다. 이를 위해, 제 4 NMOS 트랜지스터(Tr4)의 게이트 단자는 제 2 노드(QB)에 접속되고 드레인 단자는 제 1 노드(Q)에 접속되며, 소스 단자는 제 2 구동전압(VSS)을 전송하는 전원 라인에 접속된다.
제 5 NMOS 트랜지스터(Tr5)는 제 1 노드(Q)에 충전된 제 1 구동전압(VDD)에 응답하여 제 2 노드(QB)를 제 2 구동전압(VSS)으로 방전시킨다. 이를 위해, 제 5 NMOS 트랜지스터(Tr5)의 게이트 단자는 제 1 노드(Q)에 접속되고 드레인 단자는 제 2 노드(QB)에 접속되며, 소스 단자는 제 2 구동전압(VSS)을 전송하는 전원 라인에 접속된다.
제 6 NMOS 트랜지스터(Tr6)는 방전용 트랜지스터로써 다음단 스테이지로부터 출력된 스캔펄스에 응답하여 제 1 노드(Q)를 제 2 구동전압(VSS)으로 방전시킨다. 즉, 제 6 NMOS 트랜지스터(Tr6)는 제 3 스테이지(ST3)로부터의 제 3 스캔펄스에 응답하여 제 1 노드(Q)를 제 2 구동전압(VSS)으로 방전시킨다. 이를 위해, 제 6 NMOS 트랜지스터(Tr6)의 게이트 단자는 제 3 스테이지(ST3)의 출력부(OC)에 접속되고 드 레인 단자는 제 1 노드(Q)에 접속되며, 소스 단자는 제 2 구동전압(VSS)을 전송하는 전원 라인에 접속된다.
출력부(OC)는 풀업 트랜지스터(Tru) 및 풀다운 트랜지스터(Trd)를 구비한다.
풀업 트랜지스터(Tru)는 제 1 노드(Q)에 충전된 제 1 구동전압(VDD)에 응답하여, 제 3 NMOS 트랜지스터(Tr3)의 게이트 단자에 인가되는 클럭펄스 보다 한 클럭펄스 폭 만큼 앞선 클럭펄스를 출력한다. 즉, 풀업 트랜지스터(Tru)는 제 3 클럭펄스(CLK3)보다 한 펄스폭 만큼 앞선 제 2 클럭펄스(CLK2)를 출력한다. 그리고, 이 출력된 제 2 클럭펄스(CLK2)를 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 다음단의 스테이지, 및 테스트 트랜지스터(Trp)의 게이트 단자에 공급한다.
다시 말하여, 제 2 스테이지(ST2)의 풀업 트랜지스터(Tru)는 제 2 클럭펄스(CLK2)를 제 2 게이트 라인(GL2)을 구동하기 위한 제 2 스캔펄스(Vout2)로서 출력한다. 이러한, 제 2 스캔펄스(Vout2)는 제 2 게이트 라인(GL2), 제 1 스테이지(ST1), 제 3 스테이지(ST3) 및 테스트 트랜지스터(Trp)의 게이트 단자에 공급된다.
풀업 트랜지스터(Tru)의 게이트 단자는 제 1 노드(Q)에 접속되어 있으며, 드레인 단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되어 있으며, 소스 단자는 제 2 게이트 라인(GL2), 제 1 스테이지(ST1), 제 3 스테이지(ST3) 및 테스트 트랜지스터(Trp)의 게이트 단자에 공통으로 접속된다. 이에 따라, 제 1 스테이 지(ST1)에 공급된 제 2 스캔펄스(Vout2)는 제 1 스테이지(ST1)를 디세이블시키고, 제 3 스테이지(ST3)에 공급된 제 2 스캔펄스(Vout2)는 제 3 스테이지(ST3)를 인에이블시킨다.
풀다운 트랜지스터(Trd)는 제 2 노드(QB)에 충전된 제 1 구동전압(VDD)에 응답하여 제 2 구동전압(VSS)을 출력한다. 그리고, 제 2 구동전압(VSS)을 자신이 속한 스테이지에 접속된 게이트 라인, 이전단의 스테이지, 다음단의 스테이지 및 테스트 트랜지스터(Trp)의 게이트 단자에 공급한다.
풀다운 트랜지스터(Trd)는 제 2 구동전압(VSS)을 제 2 게이트 라인(GL2), 제 1 스테이지(ST1), 제 3 스테이지(ST3) 및 테스트 트랜지스터(Trp)의 게이트 단자에 공급한다. 제 2 게이트 라인(GL2)에 공급된 제 2 구동전압(VSS)은 제 2 게이트 라인(GL2)을 비활성화시키게 된다. 이를 위해, 풀다운 트랜지스터(Trd)의 게이트 단자는 제 2 노드(QB)에 접속되며, 드레인 단자는 제 2 게이트 라인(GL2), 제 1 스테이지(ST1), 제 3 스테이지(ST3) 및 테스트 트랜지스터(Trp)의 게이트 단자에 공통으로 접속되며, 소스 단자는 제 2 구동전압(VSS)을 전송하는 전원 라인에 접속된다.
이와 같이, 제 1 스테이지(ST1), 제 3 내지 제 n 스테이지(STn), 및 더미 스테이지(DST)도 상술한 제 2 스테이지(ST2)와 동일한 구성을 갖는다.
단, 제 1 스테이지(ST1)는 자신으로부터 이전단의 스테이지가 존재하지 않기 때문에, 제 1 스테이지(ST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는 타이밍 컨트롤 러로부터의 스타트 펄스(SP)를 공급받는다. 다시 말하여, 제 1 스테이지(ST1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는 타이밍 컨트롤러로부터의 스타트 펄스(SP)에 응답하여 제 1 노드(Q)를 제 1 구동전압(VDD)으로 충전시킨다. 또한, 제 1 스테이지(ST1)에 구비된 제 2 NMOS 트랜지스터(Tr2)도 타이밍 컨트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 제 1 스테이지(ST1)에 구비된 제 2 NMOS 트랜지스터(Tr2)는 타이밍 컨트롤러로부터의 스타트 펄스(SP)에 응답하여 제 2 노드(QB)를 제 2 구동전압(VSS)으로 방전시킨다.
각 스테이지(ST1 내지 DST)에 구비된 각 테스트 트랜지스터(Trp)는 각 풀업 트랜지스터(Tru)로부터 스캔펄스(Vout)가 공급되면 턴-온되어, 제 1 NMOS 트랜지스터로 공급되는 제 1 구동전압(VDD)을 테스트 패턴(TP)에 공급한다. 그리고, 풀다운 트랜지스터(Trd)로부터 제 2 구동전압(VSS)이 공급되면 턴-오프 된다.
도 9는 도 6에 도시된 쉬프트 레지스터의 입/출력 파형도이다.
도 6 내지 도 9를 참조하여 본 발명에 따른 쉬프트 레지스터의 다른 동작을 상세히 설명하면 다음과 같다.
먼저, 타이밍 컨트롤러로부터의 스타트 펄스(SP)가 한 수평기간(1H) 동안 제 1 스테이지(ST1)에 인가되면, 제 1 스테이지(ST1)는 스타트 펄스(SP)에 응답하여 인에이블된다.
인에이블된 제 1 스테이지(ST1)는 타이밍 컨트롤러로부터 제 1 및 제 2 클럭펄스(CLK1,CLK2)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인(GL1)과 제 2 스테이지(ST2) 및 테스트 트랜지스터(Trp)의 게이트 단자에 함께 공급한다. 그러면, 제 2 스테이지(ST2)는 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다. 이때, 테스트 트랜지스터(Trp)는 제 1 스캔펄스(Vout1)가 공급됨에 따라 턴-온되어 제 1 구동전압(VDD)을 테스트 패턴(TP)에 공급한다. 다시 말하여, 테스트 패턴(TP)에는 제 1 스캔펄스(Vout1)가 제 1 게이트 라인(GL1)에 인가되는 1 수평기간(1H) 동안 제 1 구동전압(VDD)이 공급된다.
인에이블된 제 2 스테이지(ST2)는 제 2 및 제 3 클럭펄스(CLK2,CLK3)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고 이를 제 2 게이트 라인(GL2), 제 3 스테이지(ST3), 제 1 스테이지(ST1) 및 테스트 트랜지스터(Trp)의 게이트 단자에 함께 공급한다. 그러면, 제 2 스캔펄스(Vout2)에 응답하여 제 3 스테이지(ST3)는 인에이블 되고 아울러, 제 1 스테이지(ST1)는 디세이블되어 제 2 구동전압(VSS)을 게이트 로우 전압(VGL)으로 제 1 게이트 라인(GL1)에 공급한다. 이때, 제 1 스테이지(ST1)의 테스트 트랜지스터(Trp)는 게이트 단자에 제 2 구동전압(VSS)이 공급됨에 따라 턴-오프된다. 한편, 제 2 스테이지(ST2)에 구비된 테스트 트랜지스터(Trp)는 제 2 스캔펄스(Vout2)가 공급됨에 따라 턴-온되어 제 1 구동전압(VDD)을 테스트 패턴(TP)에 공급한다. 즉, 테스트 패턴(TP)에는 제 2 스캔펄스(Vout2)가 제 2 게이트 라인(GL2)에 인가되는 1 수평기간 동안 제 1 구동전압(VDD)이 공급된다.
인에이블된 제 3 스테이지(ST3)는 제 3 및 제 4 클럭펄스(CLK3,CLK4)를 입력 받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인(GL3), 제 4 스테이지(ST4), 제 2 스테이지(ST2) 및 테스트 트랜지스터(Trp)의 게이트 단자에 함께 공급한다. 그러면, 제 3 스캔펄스(Vout3)에 응답하여 제 4 스테이지(ST4)는 인에이블되고, 제 2 스테이지(ST2)는 디세이블되어 게이트 로우 전압(VGL)인 제 2 구동전압(VSS)을 제 2 게이트 라인(GL2)에 공급한다. 이때, 제 2 스테이지(ST3)의 테스트 트랜지스터(Trp)는 게이트 단자에 제 2 구동전압(VSS)이 공급됨에 따라 턴-오프된다. 한편, 제 3 스테이지(ST3)에 구비된 테스트 트랜지스터(Trp)는 제 3 스캔펄스(Vout2)가 공급됨에 따라 턴-온되어 제 1 구동전압(VDD)을 테스트 패턴(TP)에 공급한다. 즉, 테스트 패턴(TP)에는 제 3 스캔펄스(Vout3)가 제 3 게이트 라인(GL3)에 인가되는 1 수평기간(1H) 동안 제 1 구동전압(VDD)이 공급된다.
이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(ST4 내지 STn)까지 순차적으로 제 4 내지 제 n 스캔펄스(Voutn)를 출력하여 제 4 내지 제 n 게이트 라인(GL4 내지 GLn)에 순차적으로 인가할 수 있다. 이 경우, 제 1 내지 제 n 게이트 라인(GL1 내지 GLn)은 순차적으로 출력되는 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝된다. 이에 따라, 제 4 내지 제 n 스테이지(ST4 내지 STn)에 구비된 각 테스트 트랜지스터(Trp)는 제 4 내지 제 n 스캔펄스(Voutn)가 공급됨에 따라 턴-온되어 순차적으로 제 1 구동전압(VDD)을 테스트 패턴(TP)에 공급한다. 즉, 테스트 패턴(TP)에는 제 4 내지 제 n 스캔펄스(Voutn)가 제 4 내지 제 n 게이트 라인(GL4 내지 GLn)에 인가되는 n 수평기간(nH) 동안 제 1 구동전압(VDD)이 공급된다.
더미 스테이지(DST)는 제 n 스테이지(STn)로부터의 제 n 스캔펄스(Voutn)에 응답하여 인에이블된 후, 제 2 및 제 3 클럭펄스(CLK2,CLK3)를 입력받아 제 n+1 스캔펄스를 출력하고 이를 제 n 스테이지(STn) 및 테스트 트랜지스터(Trp)의 게이트 단자에 함께 공급한다. 그러면, 제 n+1 스캔펄스에 응답하여 제 n 스테이지(STn)는 디세이블되어 제 2 구동전압(VSS)을 제 n 게이트 라인(GLn)에 공급한다. 이때, 제 n 스테이지(STn)의 테스트 트랜지스터(Trp)는 게이트 단자에 제 2 구동전압(VSS)이 공급됨에 따라 턴-오프된다. 한편, 더미 스테이지(STn+1)에 구비된 테스트 트랜지스터(Trp)는 제 n+1 스캔펄스가 공급됨에 따라 턴-온되어 제 1 구동전압(VDD)을 테스트 패턴(TP)에 공급한다.
하지만, 도 9 와 같이 제 4 스테이지(ST4)에 불량이 발생하여 제 4 스캔펄스(Vout4)를 출력하지 못하는 경우, 다음단 스테이지(ST5 내지 STn)는 제 5 내지 제 n 스캔펄스(Voutn)를 출력할 수 없게 된다. 이때, 테스트 패턴(TP)은 제 2 구동전압(VSS) 레벨로 유지될 수 있다.
이와 같이, 제 1 스테이지(ST1)에 스타트 펄스(SP)가 공급된 후 테스트 패턴(TP)이 제 1 구동전압(VDD) 레벨로 3 수평기간(3H) 동안 유지되고, 나머지 기간 동안 제 2 구동전압(VSS) 레벨로 유지된다면 제 4 스테이지(ST4)에 불량이 발생했음 을 알 수 있다. 이때, 사용자 또는 검수자는 제 4 스테이지(ST4)에 리페어 라인을 형성하거나 도시되지 않은 보조 스테이지 등을 사용함으로써 제 4 스테이지(ST4)의 불량을 해결할 수 있게 된다.
이상 상술한 바와 같이, 본 발명의 실시 예에 따른 각 스테이지(ST1 내지 STn)는 적어도 하나의 테스트 트랜지스터(Trp)를 구비하여 각 스캔펄스(Vout1 내지 Voutn)에 따라 제 1 구동전압(VDD)을 테스트 패턴(TP)에 공급할 수 있다. 이 경우, 각 게이트 라인(GL)에 공급되는 스캔펄스(Vout)의 전압레벨에는 영향을 주지 않고도 각 스캔펄스(Vout1 내지 Voutn)의 정상적인 출력 여부를 모니터링 할 수 있다. 따라서, 각 스테이지(ST1 내지 DST)의 크기를 크게 형성하지 않아도 되기 때문에 액정패널(20)를 소형화할 수 있다.
이러한, 본 발명의 쉬프트 레지스터는 액정 표시장치에 대해서만 적용되는 것이 아니라 유기 발광 표시장치(Organic Electro Luminescence Display Device)를 포함한 다른 종류의 표시장치에 대해서도 적용될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 쉬프트 레지스터를 나타낸 구성도.
도 2는 본 발명의 실시 예에 따른 액정 표시장치를 나타낸 구성도.
도 3은 도 2에 도시된 게이트 드라이버와 액정패널을 나타낸 구성도.
도 4는 도 3에 도시된 제 2 스테이지를 나타낸 구성도.
도 5는 도 3에 도시된 쉬프트 레지스터의 입/출력 파형도.
도 6은 도 2에 도시된 게이트 드라이버와 액정패널을 나타낸 다른 구성도.
도 7은 도 6에 도시된 제 2 스테이지를 나타낸 구성도.
도 7은 도 6에 도시된 제 2 스테이지를 나타낸 구성도.
도 8은 도 7에 도시된 테스트 트랜지스터와 노드 제어부 및 출력부를 나타낸 구성도.
도 9는 도 6에 도시된 쉬프트 레지스터의 입/출력 파형도.
＊도면의 주요 부분에 대한 부호의 간단한 설명＊
10 : TFT 어레이 기판 20 : 액정패널
30 : 데이터 IC 40 : 게이트 드라이버
VDD : 제 1 구동전압 VSS : 제 2 구동전압
ST1 내지 STn : 제 1 내지 제 n 스테이지
CLK1 내지 CLK4 : 제 1 내지 제 4 클럭펄스
Vout1 내지 Voutn : 제 1 내지 제 n 스캔펄스

Claims (8)

  1. 순차적으로 스캔펄스를 출력하여 액정패널의 각 게이트 라인을 순차적으로 구동시키는 쉬프트 레지스트를 구비한 액정 표시장치에 있어서,
    상기 쉬프트 레지스터는 상기 스캔펄스를 상기 각 게이트 라인에 순차적으로 출력함과 아울러 상기 각 스캔펄스의 출력과 동기되도록 제 1 구동전압을 테스트 패턴에 순차적으로 공급하는 적어도 하나의 스테이지를 구비한 것을 특징으로 하는 액정 표시장치의 구동장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는
    제 1 노드의 충전 및 방전 그리고 제 2 노드의 충전 및 방전을 제어하는 노드 제어부,
    상기 제 1 및 제 2 노드의 충전 및 방전 상태에 따라 상기 스캔펄스 또는 제 2 구동전압을 출력하는 출력부, 및
    상기 출력부로부터 상기 스캔펄스가 입력되면 상기 제 1 구동전압을 상기 테스트 패턴에 공급하는 테스트 트랜지스터를 구비한 것을 특징으로 하는 액정 표시장치의 구동장치.
  3. 제 2 항에 있어서,
    상기 테스트 트랜지스터는
    상기 출력부로부터 상기 스캔펄스가 공급되면 턴-온되어 상기 제 1 구동전압을 상기 테스트 패턴에 공급하고, 상기 출력부로부터 상기 제 2 구동전압이 공급되면 턴-오프된 것을 특징으로 하는 액정 표시장치의 구동장치.
  4. 제 3 항에 있어서,
    상기 제 1 구동전압은
    게이트 온 전압 또는 게이트 하이 전압이며, 상기 제 2 구동전압은 게이트 오프 전압 또는 게이트 로우 전압인 것을 특징으로 하는 액정 표시장치의 구동장치.
  5. 적어도 하나의 스캔펄스를 순차적으로 출력하여 액정패널의 각 게이트 라인을 순차적으로 구동시키는 쉬프트 레지스트를 구비한 액정 표시장치의 구동방법에 있어서,
    상기 적어도 하나의 스캔펄스를 생성하여 상기 각 게이트 라인에 순차적으로 출력하는 단계; 및
    상기 각 스캔펄스의 출력과 동기되도록 제 1 구동전압을 테스트 패턴에 순차적으로 공급하는 단계를 포함한 것을 특징으로 하는 액정 표시장치의 구동방법.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 스캔펄스 생성단계는,
    노드 제어부를 이용하여 제 1 및 제 2 노드의 충전 및 방전 상태를 제어하는 단계; 및
    상기 제 1 및 제 2 노드의 충전 및 방전 상태에 따라 상기 스캔펄스 또는 제 2 구동전압을 출력하는 단계를 포함한 것을 특징으로 하는 액정 표시장치의 구동방법.
  7. 제 6 항에 있어서,
    상기 테스트 패턴에 상기 제 1 구동전압을 공급하는 단계는,
    상기 스캔펄스가 공급되면 테스트 트랜지스터를 턴-온시켜서 상기 제 1 구동전압을 상기 테스트 패턴에 공급하고, 상기 제 2 구동전압이 공급되면 상기 테스트 트랜지스터를 턴-오프시키는 것을 특징으로 하는 액정 표시장치의 구동방법.
  8. 제 7 항에 있어서,
    상기 제 1 구동전압은
    게이트 온 전압 또는 게이트 하이 전압이며, 상기 제 2 구동전압은 게이트 오프 전압 또는 게이트 로우 전압인 것을 특징으로 하는 액정 표시장치의 구동방법.
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