KR102548841B1

KR102548841B1 - 스캔구동회로 및 이를 포함하는 표시장치

Info

Publication number: KR102548841B1
Application number: KR1020170183376A
Authority: KR
Inventors: 김선영; 유재성
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-12-29
Filing date: 2017-12-29
Publication date: 2023-06-27
Also published as: KR20190081075A

Abstract

본 발명은 스캔구동회로 및 이를 포함하는 표시장치에 관한 것이다. 상기 스캔구동회로는, 제1 Q 노드(Q'(n))의 전압에 대응하여, 상기 화소 어레이의 제1 화소에 제1 게이트 펄스(SRO1)를 출력하는 풀사이즈 구동부, 및 제2 Q 노드(Q'(n+1))의 전압에 대응하여, 상기 화소 어레이의 제2 화소에 제2 게이트 펄스(SRO2)를 출력하고, 상기 풀사이즈 구동부보다 적은 수의 스위칭 소자를 포함하는 축약 구동부를 포함하되, 상기 축약 구동부는, 제1 게이트 쉬프트 클럭(CLK1)이 인가되는 게이트 단자와, 상기 풀사이즈 구동부의 출력노드(NO) 또는 상기 제1 Q 노드(Q'(n))에 연결되는 소스 단자와, 상기 제2 Q 노드(Q'(n+1))에 연결되는 드레인 단자를 포함하는 제1 스위칭 소자(T1)와, 상기 제2 Q 노드(Q'(n+1))에 연결되는 게이트 단자와, 제2 게이트 쉬프트 클럭(CLK2)이 인가되는 소스 단자와, 상기 제2 게이트 펄스(SRO2)가 출력되는 드레인 단자를 포함하는 제2 스위칭 소자(T2)를 포함한다.

Description

스캔구동회로 및 이를 포함하는 표시장치{Scan driving circuit and display device comprising the same}

본 발명은 스캔구동회로 및 이를 포함하는 표시장치에 관한 것이다.

휴대폰(Mobile Phone), 노트북, 컴퓨터와 같은 각종 포터블기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되고 있다.

상기 평판표시장치 중에 유기발광 표시장치는 자발광 소자를 이용함으로써, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점을 갖는다.

일반적인 유기발광 표시장치는 각각의 화소에 유기발광소자를 포함하는 표시패널, 상기 표시패널의 데이터 라인에 데이터를 공급하기 위한 데이터 구동회로와, 표시패널의 게이트 라인에 게이트 펄스를 공급하기 위한 게이트 구동회로와, 데이터 구동회로 및 게이트 구동회로를 제어하기 위한 타이밍 컨트롤러를 구비한다. 상기 게이트 구동회로는 타이밍 컨트롤러로부터 입력되는 게이트 제어신호에 응답하여 게이트라인들에 스캔신호 및 에미션 신호를 순차적으로 공급한다. 표시패널은 상기 스캔신호에 의해 수평 라인의 트랜지스터가 턴-온되고, 상기 에미션 신호를 통해서 각각의 화소의 발광 타임이 결정된다.

일반적인 게이트 구동회로는 스캔신호를 생성하는 쉬프트레지스터(Shift Register)를 포함하는 스캔 드라이버(Scan Driver)와, 에미션 신호를 생성하는 에미션 드라이버(EM Driver)를 포함하고, 표시패널의 가장자리에 GIP(Gate In Panel)로 구성될 수 있다.

이와 같이, 종래의 스캔 드라이버는 동일한 쉬프트레지스터가 중복되어 사용됨에 따라, 부품 비용이 증가하고 크기 또한 증가하는 문제가 있었다. 특히, 유기발광 표시장치의 해상도가 높아짐에 따라, 표시 패널의 가장자리에 스캔 드라이버를 구성할 수 있는 면적이 좁아지게 되므로 하나의 게이트라인마다 하나의 스캔 드라이버를 구성하는데 어려움이 있었다.

이를 해결하기 위한 방법으로, 하나의 스캔 드라이버에서 2개의 스캔 신호를 출력할 수 있는 회로 구조가 제안될 수 있다. 예를 들어, 하나의 스캔 드라이버는, (n)번째 회로를 풀사이즈 구동부로 구성하고, (n+1)번째 회로를 축약 형태의 구동회로로 구성함으로써, 스캔 드라이버의 전체 크기를 감소시킬 수 있다. 다만, 이 경우, (n+1)번째의 축약 형태의 구동회로는 안정적으로 구동을 하지 못하고 리플(ripple) 현상이 발생하는 문제점이 있었다.

본 발명이 해결하고자 하는 기술적 과제는, 제1 게이트 펄스를 출력하는 풀사이즈 구동부와, 제2 게이트 펄스를 출력하되 풀사이즈 구동부보다 적은 수의 스위칭 소자를 포함하는 축약 구동부를 구비함으로써, 회로 전체의 크기를 감소시킬 수 있는 스캔구동회로 및 이를 포함하는 표시장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 풀사이즈 구동부와 축약 구동부를 포함하는 스캔구동회로에 커패시터를 추가함으로써, 리플 현상을 최소화시켜 안정적인 게이트 펄스를 출력할 수 있는 스캔구동회로 및 이를 포함하는 표시장치를 제공하는 것이다.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 스캔구동회로는, 제1 Q 노드(Q'(n))의 전압에 대응하여, 상기 화소 어레이의 제1 화소에 제1 게이트 펄스(SRO1)를 출력하는 풀사이즈 구동부, 및 제2 Q 노드(Q'(n+1))의 전압에 대응하여, 상기 화소 어레이의 제2 화소에 제2 게이트 펄스(SRO2)를 출력하고, 상기 풀사이즈 구동부보다 적은 수의 스위칭 소자를 포함하는 축약 구동부를 포함하되, 상기 축약 구동부는, 제1 게이트 쉬프트 클럭(CLK1)이 인가되는 게이트 단자와, 상기 풀사이즈 구동부의 출력노드(NO) 또는 상기 제1 Q 노드(Q'(n))에 연결되는 소스 단자와, 상기 제2 Q 노드(Q'(n+1))에 연결되는 드레인 단자를 포함하는 제1 스위칭 소자(T1)와, 상기 제2 Q 노드(Q'(n+1))에 연결되는 게이트 단자와, 제2 게이트 쉬프트 클럭(CLK2)이 인가되는 소스 단자와, 상기 제2 게이트 펄스(SRO2)가 출력되는 드레인 단자를 포함하는 제2 스위칭 소자(T2)를 포함한다.

또한, 상기 풀사이즈 구동부는, 상기 제1 Q 노드(Q'(n))와 상기 출력노드(NO) 사이에 배치되는 제1 커패시터(CB1)를 포함하고, 상기 축약 구동부는, 상기 제2 Q 노드(Q'(n+1))와, 게이트하이전압(VGH) 배선 사이에 배치되는 제2 커패시터(CB2)를 더 포함하되, 상기 제1 스위칭 소자(T1)의 상기 소스 단자는, 상기 출력노드(NO)에 연결될 수 있다.

또한, 상기 제2 커패시터(CB2)는, 상기 제2 스위칭 소자(T2)의 게이트 패턴(GP2)에 전기적으로 연결되는 제1 커패시터 레이어(CB2a)와, 상기 게이트하이전압(VGH) 배선에 전기적으로 연결되고, 상기 제1 커패시터 레이어(CB2a)와 마주보며 서로 이격되는 제2 커패시터 레이어(CB2b)를 포함할 수 있다.

또한, 상기 제1 커패시터 레이어(CB2a)는, 상기 제2 Q 노드(Q'(n+1))에 해당하는 상기 게이트 패턴(GP2)과 일부가 오버랩되거나, 상기 게이트 패턴(GP2)에 접하고, 상기 제2 커패시터 레이어(CB2b)는, 상기 게이트하이전압(VGH) 배선과 일부가 오버랩될 수 있다.

또한, 상기 풀사이즈 구동부는, 상기 제1 Q 노드(Q'(n))와 상기 출력노드(NO) 사이에 배치되는 제1 커패시터(CB1)를 포함하고, 상기 축약 구동부는, 상기 제2 Q 노드(Q'(n+1))와, 상기 제1 스위칭 소자(T1)의 게이트 단자 사이에 배치되는 제2 커패시터(CB2)를 더 포함하되, 상기 제1 스위칭 소자(T1)의 상기 소스 단자는, 상기 제1 Q 노드(Q'(n))에 연결될 수 있다.

또한, 상기 제2 커패시터(CB2)는, 상기 제2 스위칭 소자(T2)의 게이트 패턴(GP2)에 전기적으로 연결되는 제1 커패시터 레이어(CB2a)와, 상기 제1 스위칭 소자(T1)의 게이트 패턴(GP1)에 전기적으로 연결되고, 상기 제1 커패시터 레이어(CB2a)와 마주보며 서로 이격되는 제2 커패시터 레이어(CB2b)를 포함할 수 있다.

또한, 상기 제1 커패시터 레이어(CB2a)는, 상기 제2 Q 노드(Q'(n+1))에 해당하는 상기 게이트 패턴(GP2)과 일부가 오버랩되거나, 상기 게이트 패턴(GP2)에 접하고, 상기 제2 커패시터 레이어(CB2b)는, 상기 제1 스위칭 소자(T1)의 게이트 패턴(GP1)과 상기 제2 스위칭 소자(T2)의 게이트 패턴(GP2) 사이에 배치될 수 있다.

또한, 상기 풀사이즈 구동부는, 상기 제1 Q 노드(Q'(n))와 상기 출력노드(NO) 사이에 배치되는 제1 커패시터(CB1)를 포함하고, 상기 축약 구동부는, 상기 제2 Q 노드(Q'(n+1))와, 상기 제1 스위칭 소자(T1)의 게이트 단자 사이에 배치되는 제2 커패시터(CB2)를 더 포함하되, 상기 제1 스위칭 소자(T1)의 상기 소스 단자는, 상기 출력노드(NO)에 연결될 수 있다.

또한, 상기 풀사이즈 구동부는, 상기 제1 Q 노드(Q'(n))의 전압에 따라 턴-온되어, 상기 제1 게이트 쉬프트 클럭(CLK1)을 상기 출력노드(NO)에 공급하는 풀다운 스위칭소자(PD)와, QB 노드(QB(n))의 전압에 따라 턴-온되어, 게이트하이전압(VGH)을 상기 출력노드(NO)에 공급하는 풀업 스위칭소자와, 상기 제1 및 제2 게이트 쉬프트 클럭(CLK1, CLK2)를 기초로, 상기 제1 Q 노드(Q'(n)) 및 상기 QB 노드(QB(n))를 충전 또는 방전시키는 구동부를 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 표시장치는, 복수의 화소를 갖는 표시패널, 복수의 게이트 쉬프트 클럭(CLKs)를 발생시키는 타이밍 컨트롤러, 및 상기 표시패널의 가장자리에 배치되어 상기 게이트 쉬프트 클럭(CLKs)를 입력받고, 각 화소에 대응되는 게이트배선에 게이트펄스를 순차적으로 출력하는 복수의 스캔구동회로를 구비하는 스캔드라이버를 포함하되, 각각의 상기 스캔구동회로는, 제1 게이트 펄스(SRO1)를 출력하는 풀사이즈 구동부와, 제2 게이트 펄스(SRO2)를 출력하고, 상기 풀사이즈 구동부보다 적은 수의 스위칭 소자를 포함하는 축약 구동부를 포함하고, 상기 축약 구동부는, 제1 게이트 쉬프트 클럭(CLK1)이 인가되는 게이트 단자와, 상기 풀사이즈 구동부의 출력노드(NO) 또는 상기 제1 Q 노드(Q'(n))에 연결되는 소스 단자와, 상기 제2 Q 노드(Q'(n+1))에 연결되는 드레인 단자를 포함하는 제1 스위칭 소자(T1)와, 상기 제2 Q 노드(Q'(n+1))에 연결되는 게이트 단자와, 제2 게이트 쉬프트 클럭(CLK2)이 인가되는 소스 단자와, 상기 제2 게이트 펄스(SRO2)가 출력되는 드레인 단자를 포함하는 제2 스위칭 소자(T2)를 포함한다.

본 발명의 스캔구동회로는, 하나의 스캔구동회로에서 두개의 게이트 펄스를 출력하도록 풀사이즈 구동부와, 풀사이즈 구동부보다 적은 수의 스위칭 소자를 포함하는 축약 구동부를 구비함으로써, 회로 전체 크기를 감소시킬 수 있다. 또한, 스캔구동회로의 크기가 감소됨에 따라, 스캔구동회로가 배치되는 베젤의 크기는 감소될 수 있으며, 이를 통해 표시장치의 전체 크기도 감소될 수 있다.

또한, 본 발명의 스캔구동회로는, 축약 구동부에 리플 현상을 최소화시키는 커패시터를 추가함으로써, 안정적인 게이트 펄스를 출력할 수 있으며, 스캔구동회로가 구비된 표시장치의 동작 성능을 향상시킬 수 있다.

도 1은 본 발명의 몇몇 실시예에 따른 표시장치를 개략적으로 도시한 블럭도이다.
도 2는 본 발명의 몇몇 실시예에 따른 화소 구조의 일예를 도시한 회로도이다.
도 3은 본 발명의 몇몇 실시예에 따른 표시장치의 동작을 개략적으로 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 스캔구동회로를 나타내는 회로도이다.
도 5는 도 4의 축약 구동부를 나타내는 회로도이다.
도 6은 도 4의 축약 구동부를 나타내는 레이아웃도이다.
도 7은 도 4의 스캔구동회로의 동작을 나타내는 그래프이다.
도 8은 본 발명의 다른 실시예에 따른 스캔구동회로를 나타내는 회로도이다.
도 9는 도 8의 축약 구동부를 나타내는 회로도이다.
도 10은 도 8의 축약 구동부를 나타내는 레이아웃도이다.
도 11은 도 8의 스캔구동회로의 동작을 나타내는 그래프이다.
도 12는 본 발명의 또 다른 실시예에 따른 스캔구동회로를 나타내는 회로도이다.
도 13은 도 12의 축약 구동부를 나타내는 회로도이다.
도 14는 도 12의 축약 구동부를 나타내는 레이아웃도이다.
도 15는 도 12의 스캔구동회로의 동작을 나타내는 그래프이다.
도 16은 본 발명의 또 다른 실시예에 따른 스캔구동회로를 나타내는 회로도이다.
도 17은 도 16의 축약 구동부를 나타내는 회로도이다.
도 18은 도 16의 축약 구동부를 나타내는 레이아웃도이다.
도 19는 도 16의 스캔구동회로의 동작을 나타내는 그래프이다.

전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.

이하에서는, 도 1 내지 도 19를 참조하여 본 발명의 몇몇 실시예에 따른 스캔구동회로 및 이를 포함하는 표시장치에 관하여 상세히 설명하도록 한다.

도 1은 본 발명의 몇몇 실시예에 따른 표시장치를 개략적으로 도시한 블럭도이다. 도 2는 본 발명의 몇몇 실시예에 따른 화소 구조의 일예를 도시한 회로도이다. 도 3은 본 발명의 몇몇 실시예에 따른 표시장치의 동작을 개략적으로 도시한 도면이다.

우선, 도 1을 참조하면, 본 발명의 실시예에 따른 표시장치(10)는 표시패널(100), 소스 드라이버(110), 스캔 드라이버(120), 및 타이밍 컨트롤러(130)를 포함할 수 있다.

표시패널(100)은 표시영역(AA)에 다수의 행라인과 열라인을 따라 매트릭스 형태로 배치되는 복수의 화소(P)를 포함한다.

한편, 표시패널(100)의 어레이기판에는 행라인을 따라 연장되어 해당 행라인의 화소(P)에 게이트신호를 전달하는 게이트배선(GL) 및 발광제어신호를 전달하는 발광제어배선(EL)이 형성되고, 열라인을 따라 연장되어 해당 열라인의 화소(P)에 데이터신호를 전달하는 데이터배선(DL)이 형성된다.

이때, 화소(P) 구조의 일예에 대해 도 2를 함께 참조하여 설명한다. 화소(P)는 스위칭트랜지스터(Ts), 구동트랜지스터(Td), 발광제어트랜지스터(Te), 발광다이오드(OD), 및 스토리지커패시터(Cst)로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 다른 종류의 트랜지스터가 추가적으로 구비될 수 있다.

이하에서는 설명의 편의를 위해, 로우 레벨 전압에 의해 턴-온(turn-on)되는 P 타입의 트랜지스터가 사용되는 경우를 예로 들어 설명하도록 한다. 다만, 본 발명이 이에 한정되는 것은 아니며, 통상의 기술자에게 자명한 방식으로 N 타입의 트랜지스터가 대신 사용될 수 있다.

스위칭트랜지스터(Ts)의 게이트전극은 게이트배선(GL)에 연결되고 소스전극은 데이터배선(DL)에 연결된다. 구동트랜지스터(Td)의 게이트전극은 스위칭트랜지스터(Ts)의 드레인전극에 연결되고, 드레인전극은 고전위전압(Vdd)에 연결될 수 있다. 발광제어트랜지스터(Te)의 게이트전극은 발광제어배선(EL)에 연결되고, 드레인전극은 구동트랜지스(Td)의 소스전극에 연결될 수 있다.

유기발광다이오드(OD)의 제1전극으로서 예를 들어 애노드(anode)는 발광제어트랜지스터(Te)의 소스전극에 연결되고, 제2전극으로서 예를 들어 캐소드(cathode)는 저전위 전원전압(Vss)에 연결될 수 있다. 스토리지커패시터(Cst)는 구동트랜지스터(Td)의 게이트전극과 드레인전극 사이에 연결될 수 있다.

이와 같이 구성된 화소영역(P)의 영상표시 동작을 살펴보면, 게이트배선(GL)을 통해 인가된 턴-온레벨(즉, 로우레벨)의 게이트신호(Vg)에 따라 스위칭트랜지스터(Ts)가 턴-온 되고, 이에 동기하여 데이터배선(DL)으로 인가된 데이터신호(Vdata)가 스위칭트랜지스터(Ts)를 통해 구동트랜지스터(Td)의 게이트전극에 인가된다.

구동트랜지스터(Td)는 인가된 데이터신호(Vdata)에 따라 턴-온 되어 유기발광다이오드(OD)에 공급되는 전류를 제어하게 된다.

구동트랜지스터(Td)에 의해 제어된 전류는 발광제어트랜지스터(Te)가 턴-온레벨의 발광제어신호(Vem)에 의해 턴-온되면 유기발광다이오드(OD)에 공급되어 유기발광다이오드(OD)는 대응되는 계조의 빛을 발광하게 된다.

여기서, 유기발광다이오드(OD)에 흐르는 전류의 양은 데이터신호(Vdata)의 크기에 비례하고, 유기발광다이오드(OD)가 방출하는 빛의 세기는 유기발광다이오드(OD)를 흐르는 전류의 양에 비례하므로, 화소(P)는 데이터신호(Vdata)의 크기에 따라 상이한 계조를 표시하고, 그 결과 유기발광소자 표시장치(10)는 영상을 표시한다.

한편, 소스 드라이버(110)는 타이밍 컨트롤러(130)로부터 디지털 영상데이터와 소스제어신호를 입력받고, 이 소스제어신호에 응답하여 영상데이터를 아날로그 데이터신호(Vdata)로 변환하여 각 데이터배선(DL)에 출력한다. 소스 드라이버(110)는 적어도 하나의 구동IC로 구성될 수 있으나, 본 발명이 이에 한정되지는 않는다.

스캔 드라이버(120)는 타이밍 컨트롤러(130)로부터 스캔제어신호를 입력받아 게이트신호(Vg)와 발광제어신호(Vem)를 대응되는 게이트배선(GL)과 발광제어배선(EL)에 각각 출력하게 된다. 이와 같은　스캔 드라이버(120)는 게이트배선을 구동하는 스캔구동회로(121)와 발광제어배선(EL)을 구동하는 발광제어회로(122)를 포함하여 구성될 수 있다.

이때, 스캔제어신호는 게이트신호(Vg) 출력을 위해 스캔구동회로(121)에 공급되는 제어신호로서 예를 들면 스타트전압(VST), N상(N은 2 이상의 정수)의 게이트 쉬프트 클럭(CLKs) 등을 포함할 수 있다. 또한, 스캔제어신호는 발광제어신호(Vem) 출력을 위해 발광제어회로(122)에 공급되는 제어신호로서 예를 들면 N상(N은 2 이상의 정수) 발광제어 쉬프트 클럭(ECLKs)을 포함할 수 있다.

이와 같은 스캔 드라이버(120)는 GIP(Gate In Panel) 방식으로 표시패널(100)의 어레이기판에 직접 형성될 수 있다. 다만 본 발명이 이에 한정되지는 않으며 IC 형태로 제작될 수도 있다. GIP 방식인 경우에,　스캔 드라이버(120)는 화소(P) 내의 소자들을 형성하는 공정과 동일한 공정에서 형성될 수 있다.

도 3을 참조하면, GIP 방식의 표시패널(100)은, 복수의 화소(P)가 구비된 발광영역과, 상기 발광영역을 기준으로 좌우 양측 가장자리에 형성된 베젤 영역을 포함한다. 좌측 베젤 영역과 우측 베젤 영역에는 각각 스캔구동회로(121a~121d)와 발광제어회로(122a~122d)가 배치된다. 스캔구동회로(121a~121d)와 발광제어회로(122a~122d)는 각각 게이트신호(Vg)와 발광제어신호(Vem)를 각 화소(P)에 제공할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 스캔구동회로(121a~121d)와 발광제어회로(122a~122d)의 배치는 자유로이 변경되어 구현될 수 있다.

이때, 스캔구동회로(121)는 제1 화소에 제1 게이트신호를 제공하기 위한 풀사이즈(full size) 구동회로와, 상기 제1 화소와 다른 제2 화소에 제2 게이트신호를 제공하기 위한 축약 구동부(예를 들어, SS1)를 포함할 수 있다.

위와 같은 스캔구동회로(121)에 포함된 풀사이즈 구동부와, 축약형태의 구동회로에 대한 구체적인 구조에 대해서는 이하에서 보다 상세하게 설명한다.

타이밍 컨트롤러(130)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 타이밍신호와 디지털 영상데이터를 입력받고, 이를 사용하여 소스제어신호와 스캔제어신호를 생성하여 소스 드라이버(110)와　스캔 드라이버(120)에 각각 출력하게 된다.

이하에서는, 본 발명의 특징적 구성인 스캔 드라이버(120)에 포함된 스캔구동회로(121)의 구조 및 동작에 대해 보다 상세하게 설명한다.

도 4는 본 발명의 일 실시예에 따른 스캔구동회로를 나타내는 회로도이다. 도 5는 도 4의 축약 구동부를 나타내는 회로도이다.

도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 스캔구동회로(121_1)는 제1 화소에 제1 게이트 펄스(SRO1)를 출력하는 풀사이즈 구동부(FSC)와, 풀사이즈 구동부(FSC)에 연결되어 제2 화소에 제2 게이트 펄스(SRO2)를 출력하는 제1 축약 구동부(AC1)를 포함한다.

제1 축약 구동부(AC1)는 풀사이즈 구동부(FSC) 보다 적은 수의 소자로 구성된다. 스캔구동회로(121_1)가 제1 축약 구동부(AC1)를 구비함에 따라, 스캔구동회로(121_1)는, 동일한 수의 게이트 펄스를 각 화소에 공급하면서도 전체 크기와 제조 비용을 감소시킬 수 있다. 따라서, 스캔구동회로(121_1)의 크기가 감소됨에 따라, 스캔구동회로(121_1)가 배치되는 표시장치의 베젤의 크기도 감소될 수 있다.

이때, 풀사이즈 구동부(FSC)에 포함된 구성요소는 다음과 같다.

풀사이즈 구동부(FSC)는 출력노드(NO), 풀다운 스위칭소자(PD), 풀업 스위칭소자(PU), 구동 커패시터(CB), 및 구동부(DC)를 포함한다.

출력노드(NO)는 제1 게이트배선을 통해 제1 화소에 인가되는 제1 게이트 펄스(SRO1)를 출력한다.

풀다운 스위칭소자(PD)는 Q'(n) 노드의 전압에 따라 턴-온되어 제1 게이트 쉬프트 클럭(CLK1)을 출력노드(NO)에 공급한다. 즉, 풀다운 스위칭소자(PD)는 Q'(n) 노드에 연결되는 게이트 단자와, 제1 게이트 쉬프트 클럭(CLK1) 배선에 연결되는 드레인 단자와, 출력노드(NO)에 연결되는 소스 단자를 포함한다.

풀업 스위칭소자(PU)는 QB(n) 노드의 전압에 따라 턴-온되어 게이트하이전압(VGH)을 출력노드(NO)에 공급한다. 즉, 풀업 스위칭소자(PU)는 QB(n) 노드에 연결되는 게이트 단자와, 출력노드(NO)에 연결되는 드레인 단자와, 게이트하이전압(VGH) 배선에 연결되는 소스 단자를 포함한다.

구동 커패시터(CB)는 Q'(n) 노드와 출력노드(NO) 사이에 연결된다. 구동 커패시터(CB)는 Q'(n) 노드와 QB(n) 노드가 충전된 상태에서 제1 게이트 쉬프트 클럭(CLK1)이 입력될 때, 제1 게이트 쉬프트 클럭(CLK1)에 동기하여 풀업 스위칭소자(PU)의 게이트전극을 부스트 스트랩핑(boost strapping) 시킴으로써 풀업 스위칭소자(PU)를 효과적으로 턴-온 시킬 수 있다.

구동부(DC)는 Q'(n) 노드 및 QB(n) 노드를 충전 또는 방전시키는 구동회로이다. 구동부(DC)는 제1 내지 제 6 스위칭 소자(T11~T16)와 커패시터(CQ)를 포함한다.

구체적으로, 제1 스위칭 소자(T11)는 제2 게이트 쉬프트 클럭(CLK2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 스타트펄스(VST)가 인가되는 스타트펄스라인과 Q(n) 노드를 연결시킨다.

제2 스위칭 소자(T12)는 제1 게이트 쉬프트 클럭(CLK1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 Q(n) 노드를 제3 스위칭 소자(T13)의 드레인 단자에 연결시킨다.

제3 스위칭 소자(T13)는 QB(n) 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 게이트하이전압(VGH)를 제2 스위칭 소자(T12)의 소스 단자에 인가한다.

제4 스위칭 소자(T14)는 Q(n) 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 게이트 쉬프트 클럭(CLK2)을 QB(n) 노드에 인가한다.

제5 스위칭 소자(T15)는 게이트로우전압(VGL)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 Q(n) 노드와 Q'(n) 노드를 접속시킨다. 일반적으로, 제5 스위칭 소자(T15)는 게이트로우전압(VGL)의 전압에 의해 항상 턴-온될 수 있으며, Q(n) 노드와 Q'(n) 노드의 전압은 같아질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제6 스위칭 소자(T16)는 제2 게이트 쉬프트 클럭(CLK2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 QB(n) 노드에 게이트로우전압(VGL)를 인가한다.

커패시터(CQ)는 QB(n) 노드와 게이트하이전압(VGH) 사이에 배치되어, QB(n) 노드에 충전된 전압을 일정시간 동안 유지시킨다.

다만, 본 발명이 이에 한정되는 것은 아니며, 구동부(DC)는 특정 트랜지스터 및 커패시터가 추가 또는 생략된 다양한 구조를 가질 수 있다.

이어서, 제1 축약 구동부(AC1)에 포함된 구성요소는 다음과 같다.

제1 축약 구동부(AC1)는 제1 및 제2 스위칭 소자(T1, T2)를 포함한다.

제1 스위칭 소자(T1)는 제1 게이트 쉬프트 클럭(CLK1)이 인가되는 게이트 단자와, 출력노드(NO)에 연결되는 소스 단자와, Q'(n+1) 노드에 연결되는 드레인 단자를 포함한다. 제1 스위칭 소자(T1)는 제1 게이트 쉬프트 클럭(CLK1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력노드(NO)의 전압을 제2 스위칭 소자(T2)의 게이트 단자(즉, Q'(n+1) 노드)에 인가한다.

제2 스위칭 소자(T2)는 Q'(n+1) 노드에 연결되는 게이트 단자와, 제2 게이트 쉬프트 클럭(CLK2)이 인가되는 소스 단자와, 제2 게이트 펄스(SRO2)가 출력되는 드레인 단자를 포함한다. 제2 스위칭 소자(T2)는 Q'(n+1) 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 게이트 쉬프트 클럭(CLK2)을 제2 게이트 펄스(SRO2)로 출력한다.

도 4 및 도 5에 예시된 스위칭 소자들은 P 타입 MOS-FET으로 구현된다. 다만, 스위치 소자들은 P 타입 MOS-FET에 한정되지 않고, N 타입 MOS-FET으로 구현될 수 있다.

도 6은 도 4의 축약 구동부를 나타내는 레이아웃도이다.

도 6을 참조하면, 제1 축약 구동부(AC1)의 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)를 이루는 패턴은 게이트로우전압(VGL) 배선(216)과 게이트하이전압(VGH) 배선(218) 사이에 배치될 수 있다. 이때, 게이트로우전압(VGL) 배선(216)과 게이트하이전압(VGH) 배선(218)은 서로 동일한 방향으로 연장되며, 서로 이격되도록 배치될 수 있다.

게이트로우전압(VGL) 배선(216)의 일측에는 제1 게이트 쉬프트 클럭(CLK1) 배선(212)과, 제2 게이트 쉬프트 클럭(CLK2) 배선(214)이 배치될 수 있다. 제1 게이트 쉬프트 클럭(CLK1) 배선(212)과, 제2 게이트 쉬프트 클럭(CLK2) 배선(214)은 게이트로우전압(VGL) 배선(216)과 동일한 방향으로 연장되도록 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

제1 스위칭 소자(T1)는 제1 액티브 패턴(A1), 제1 게이트 패턴(GP1), 제1 액티브 패턴(A1), 제1 소스 패턴(SP1), 및 제1 드레인 패턴(DP1)으로 구성될 수 있다. 제1 스위칭 소자(T1)를 구성하는 각각의 패턴은 기판 상에 배치될 수 있다. 이때, 기판은 광투과율이 높은 투명 유리기판으로 구성될 수 있다. 다만, 이는 하나의 실시예에 불과하며 본 발명이 이에 한정되는 것은 아니다.

제1 액티브 패턴(A1)은 기판 상에서 게이트로우전압(VGL) 배선(216)과 게이트하이전압(VGH) 배선(218) 사이에 일방향으로 연장되는 형상으로 형성될 수 있다. 제1 액티브 패턴(A1)은 비정질 실리콘(a-Si), 폴리 실리콘 (polycrystalline silicon), 저온 폴리 실리콘(즉,　Low-temperature poly-Si; LTPS), 전이금속 칼코겐 화합물(Transition Metal Dichalcogenides), 실리콘(Si), 산화물 반도체, 유기반도체, III-V 화합물의 반도체 중 적어도 하나의 물질로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

제1 액티브 패턴(A1) 상에는 제1 게이트 패턴(GP1)이 형성된다. 제1 게이트 패턴(GP1)은 제1 스위칭 소자(T1)의 게이트 전극으로 동작하며, 제1 게이트 쉬프트 클럭(CLK1)이 인가될 수 있다.

제1 게이트 패턴(GP1)은 일측은 제1 액티브 패턴(A1)의 일부를 덮도록 배치되며, 제1 게이트 패턴(GP1)의 타측은 제1 게이트 쉬프트 클럭(CLK1) 배선(212)과 전기적으로 연결될 수 있다. 도 6에서 제1 게이트 패턴(GP1)은 듀얼 게이트 구조(Dual Gate structure)를 갖도록 형성되었으나, 본 발명이 이에 한정되는 것은 아니다.

여기에서, 제1 게이트 패턴(GP1)은 도전성 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 게이트 패턴(GP1)은 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다.

제1 액티브 패턴(A1)과 제1 게이트 패턴(GP1) 사이에는 게이트 절연막(미도시)이 형성될 수 있다. 게이트 절연막(미도시)은 고유전막(high-k)인 HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba, Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다.

제1 드레인 패턴(DP1)은 제1 게이트 패턴(GP1)의 일측에 형성되고, 이후에 설명할 제2 스위칭 소자(T2)의 제2 게이트 패턴(GP2)과 전기적으로 연결되도록 형성될 수 있다. 제1 드레인 패턴(DP1)은 제1 게이트 패턴(GP1)의 일측에서 제1 액티브 패턴(A1)의 상면과 접할 수 있으며, 제1 액티브 패턴(A1)과 제2 게이트 패턴(GP2)을 연결하도록 형성될 수 있다.

제1 소스 패턴(SP1)은 제1 게이트 패턴(GP1)의 타측에 형성되고, 제1 게이트 펄스(SRO1) 배선(SL1)과 전기적으로 연결되도록 형성될 수 있다. 제1 소스 패턴(SP1)은 제1 게이트 패턴(GP1)의 타측에서 제1 액티브 패턴(A1)의 상면과 접하도록 형성될 수 있다.

제2 스위칭 소자(T2)는 제2 액티브 패턴(A2), 제2 게이트 패턴(GP2), 제2 액티브 패턴(A2), 제2 소스 패턴(SP2), 및 제2 드레인 패턴(DP2)으로 구성될 수 있다. 제2 스위칭 소자(T2)를 구성하는 각각의 패턴은 제1 스위칭 소자(T1)와 동일한 기판 상에 배치될 수 있다.

제2 액티브 패턴(A2)은 기판 상에서 게이트하이전압(VHL) 배선(216)과 제1 액티브 패턴(A1) 사이에 배치될 수 있다. 제2 액티브 패턴(A2)은 제1 액티브 패턴(A1)과 동일한 공정 내에서 동일한 물질을 포함하도록 형성될 수 있다.

제2 액티브 패턴(A2) 상에는 제2 게이트 패턴(GP2)이 형성된다. 제2 게이트 패턴(GP2)은 제2 스위칭 소자(T2)의 게이트 전극으로 동작하며, 제1 스위칭 소자(T1)의 드레인 패턴(DP1)과 연결 될 수 있다. 이때, 제2 게이트 패턴(GP2)은 Q'(n+1) 노드에 대응될 수 있다.

도면 상에는 제2 게이트 패턴(GP2)은 넓은 채널의 면적을 확보하기 위하여 'ㄷ'자 형태로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며 다양한 모양으로 형성될 수 있다. 제2 게이트 패턴(GP2)은 제1 게이트 패턴(GP1)과 동일한 공정 내에서 동일한 물질을 포함하도록 형성될 수 있다.

제2 액티브 패턴(A2)과 제2 게이트 패턴(GP2) 사이에는 게이트 절연막(미도시)이 형성될 수 있다.

제2 소스 패턴(SP2)은 제2 게이트 패턴(GP2)의 일측에 형성되고, 제2 게이트 쉬프트 클럭(CLK2) 배선(214)과 전기적으로 연결되도록 형성될 수 있다. 제2 소스 패턴(SP2)은 제2 게이트 패턴(GP2)의 일측에서 제2 액티브 패턴(A2)의 상면과 접하도록 형성될 수 있다.

제2 드레인 패턴(DP2)은 제2 게이트 패턴(GP2)의 타측에 형성되고, 제2 게이트 펄스(SRO2) 배선(SL2)과 전기적으로 연결되도록 형성될 수 있다. 제2 드레인 패턴(DP2)은 제2 게이트 패턴(GP2)의 타측에서 제2 액티브 패턴(A2)의 상면과 접하도록 형성될 수 있다.

도 7은 도 4의 스캔구동회로의 동작을 나타내는 그래프이다.

도 7을 참조하면, <A1> 그래프는 본 발명의 일 실시예에 따른 스캔구동회로(121_1)에 인가되는 제1 게이트 쉬프트 클럭(CLK1)과 제2 게이트 쉬프트 클럭(CLK2)의 파형을 나타낸다.

<A2> 그래프는 스캔구동회로(121_1)에 포함된 풀사이즈 구동부(FSC)와 제1 축약 구동부(AC1)에서 각각 출력되는 제1 게이트 펄스(SRO1)와 제2 게이트 펄스(SRO2)의 파형을 나타낸다.

제1 게이트 펄스(SRO1)의 크기(D1)와 제2 게이트 펄스(SRO2)의 크기(D2)는 서로 동일해야 표시패널(100)이 정상 범위에서 동작할 수 있다.

다만, 본 발명의 일 실시예에 따른 스캔구동회로(121_1)에 포함된 제1 축약 구동부(AC1)의 경우, 제1 축약 구동부(AC1)에 포함된 스위칭 소자(T1, T2)의 킥백(kickback) 효과로 인해 리플(ripple) 현상이 발생하게 된다. 이에 따라, 제1 게이트 펄스(SRO1)의 크기(D1)와 제2 게이트 펄스(SRO2)의 크기(D2)는 서로 상이해질 수 있다.

구체적으로, 제2 게이트 쉬프트 클럭(CLK2)이 제1 축약 구동부(AC1)에 인가되는 경우, Q'(n+1) 노드에 커플링(coupling)이 발생하여, Q'(n+1) 노드의 전압은 불안정해질 수 있다.

따라서, 이하에서는 이러한 스캔구동회로(121_1)의 리플(ripple) 현상을 제거하기 위한 본 발명의 스캔구동회로에 대한 다른 실시예들을 설명하도록 한다.

도 8은 본 발명의 다른 실시예에 따른 스캔구동회로를 나타내는 회로도이다. 도 9는 도 8의 축약 구동부를 나타내는 회로도이다. 다만, 이하에서는 앞에서 도 4 및 도 5를 참조하여 설명한 내용과 중복되는 내용은 생략하고, 차이점을 위주로 설명하도록 한다.

도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 스캔구동회로(121_2)는 제1 화소에 제1 게이트 펄스(SRO1)를 출력하는 풀사이즈 구동부(FSC)와, 풀사이즈 구동부(FSC)에 연결되어 제2 화소에 제2 게이트 펄스(SRO2)를 출력하는 제2 축약 구동부(AC2)를 포함한다.

제2 축약 구동부(AC2)는 풀사이즈 구동부(FSC) 보다 적은 수의 소자로 구성된다. 스캔구동회로(121_2)가 제2 축약 구동부(AC2)를 구비함에 따라, 스캔구동회로(121_2)는, 동일한 수의 게이트 펄스를 각 화소에 공급하면서도 전체 크기와 제조 비용을 감소시킬 수 있다. 따라서, 스캔구동회로(121_2)의 크기가 감소됨에 따라, 스캔구동회로(121_2)가 배치되는 표시장치의 베젤의 크기도 감소될 수 있다.

풀사이즈 구동부(FSC)에 포함된 구성요소에 대한 설명은 도 4를 참조하여 전술하였는 바, 이하에서는 생략하도록 한다.

제2 축약 구동부(AC2)는 제1 및 제2 스위칭 소자(T1, T2)와 커패시터(CB2)를 포함한다.

제2 축약 구동부(AC2)는 제1 축약 구동부(AC1)에서 추가로 커패시터(CB2)를 더 포함한다.

커패시터(CB2)의 일단에는 Q'(n+1) 노드가 연결되고, 타단에는 게이트하이전압(VGH)이 인가된다. 커패시터(CB2)는 정전압인 게이트하이전압(VGH)과 연결됨에 따라, Q'(n+1) 노드의 전압이 흔들리는 것을 방지하는 역할을 수행한다. 즉, 커패시터(CB2)는 제1 게이트 펄스(SRO1) 및 제2 게이트 펄스(SRO2)에 발생하는 리플(ripple) 현상을 감소시킬 수 있다.

이때, 커패시터(CB2)가 상대적으로 큰 용량(예를 들어, 200fF 이상)을 가질수록, 커패시터(CB2)는 게이트 펄스에서 발생하는 리플(ripple) 현상을 더욱더 감소시킬 수 있다.

여기에서 예시된 스위칭 소자(T1, T2)들은 P 타입 MOS-FET으로 구현된다. 다만, 스위치 소자들은 P 타입 MOS-FET에 한정되지 않고, N 타입 MOS-FET으로 구현될 수 있다.

도 10은 도 8의 축약 구동부를 나타내는 레이아웃도이다. 다만, 이하에서는 앞에서 도 6을 참조하여 설명한 내용과 중복되는 내용은 생략하고, 차이점을 위주로 설명하도록 한다.

도 10을 참조하면, 본 발명의 다른 실시예에 따른 스캔구동회로(121_2)의 제2 축약 구동부(AC2)는, 제1 축약 구동부(AC1)에서 추가로 커패시터(CB2)를 더 포함한다. 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)에 포함된 패턴에 대한 설명은 도 6을 참조하여 전술하였는 바, 이하에서 자세한 설명은 생략하도록 한다.

커패시터(CB2)는 제1 커패시터 레이어(CB2a)와 제2 커패시터 레이어(CB2b)를 포함한다. 커패시터(CB2)는 Q'(n+1) 노드에 해당하는 제2 스위칭 소자(T2)의 게이트 패턴(GP2)과 게이트하이전압(VGH) 배선 사이에 배치될 수 있다.

제1 커패시터 레이어(CB2a)는 제2 스위칭 소자(T2)의 게이트 패턴(GP2)에 전기적으로 연결된다. 이때, 제1 커패시터 레이어(CB2a)는 게이트 패턴(GP2)과 접하거나, 일부가 오버랩되도록 배치될 수 있다. 또한, 제1 커패시터 레이어(CB2a)는 게이트하이전압(VGH) 배선의 하부에 위치하여, 일부가 게이트하이전압(VGH) 배선에 오버랩되도록 배치될 수 있다.

제2 커패시터 레이어(CB2b)는 게이트하이전압(VGH) 배선에 전기적으로 연결된다. 제2 커패시터 레이어(CB2b)는 제1 커패시터 레이어(CB2a)와 마주보며 서로 이격되도록 배치될 수 있다. 제2 커패시터 레이어(CB2b)는 게이트하이전압(VGH) 배선의 하부에 위치하여, 일부가 게이트하이전압(VGH) 배선에 오버랩되도록 배치될 수 있다. 다만, 이는 하나의 예시에 불과하고, 본 발명이 이에 한정되는 것은 아니다.

제2 커패시터 레이어(CB2b)와 제1 커패시터 레이어(CB2a) 사이에는 층간절연막이 배치될 수 있다. 이때, 층간절연막은 층간절연막의 하부에 있는 제1 커패시터 레이어(CB2a)와 층간절연막의 상부에 있는 제2 커패시터 레이어(CB2b)의 전기적 절연을 담당할 수 있다. 층간 절연막은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.

커패시터(CB2)는 제1 커패시터 레이어(CB2a)와 제2 커패시터 레이어(CB2b)의 마주보는 면적, 제1 커패시터 레이어(CB2a)와 제2 커패시터 레이어(CB2b) 사이의 층간절연막의 두께에 따라 서로 다른 커패시턴스값을 갖는다.

이때, 커패시터(CB2)는 제1 커패시터 레이어(CB2a)와 제2 커패시터 레이어(CB2b)의 마주보는 면적이 크거나, 제1 커패시터 레이어(CB2a)와 제2 커패시터 레이어(CB2b) 사이의 층간절연막의 두께가 얇을수록 큰 용량의 커패시턴스값을 갖는다. 커패시터(CB2)가 상대적으로 큰 용량(예를 들어, 200fF 이상)을 가질수록, 게이트 펄스에서 발생하는 리플(ripple) 현상을 더욱더 감소될 수 있다.

도 11은 도 8의 스캔구동회로의 동작을 나타내는 그래프이다.

도 11을 참조하면, <B1> 그래프는 본 발명의 다른 실시예에 따른 스캔구동회로(121_2)에 인가되는 제1 게이트 쉬프트 클럭(CLK1)과 제2 게이트 쉬프트 클럭(CLK2)의 파형을 나타낸다.

<B2> 그래프는 도 4 내지 도 7을 참조하여 설명한 본 발명의 일 실시예에 따른 스캔구동회로(121_1)에 포함된 풀사이즈 구동부(FSC)와 제1 축약 구동부(AC1)에서 각각 출력되는 제1 게이트 펄스(SRO1)와 제2 게이트 펄스(SRO2)의 파형을 나타낸다.

본 발명의 일 실시예에 따른 스캔구동회로(121_1)에 포함된 제1 축약 구동부(AC1)의 경우, 제1 축약 구동부(AC1)에 포함된 스위칭 소자(T1, T2)의 킥백(kickback) 효과로 인해 리플(ripple) 현상이 발생하게 된다. 이에 따라, 제1 게이트 펄스(SRO1)의 크기(D1)와 제2 게이트 펄스(SRO2)의 크기(D2)는 서로 상이해질 수 있다.

<B3> 그래프는 본 발명의 다른 실시예에 따른 스캔구동회로(121_2)에 포함된 풀사이즈 구동부(FSC)와 제2 축약 구동부(AC2)에서 각각 출력되는 제1 게이트 펄스(SRO1)와 제2 게이트 펄스(SRO2)의 파형을 나타낸다.

본 발명의 다른 실시예에 따른 스캔구동회로(121_2)에 포함된 제2 축약 구동부(AC2)의 경우, 정전압인 게이트하이전압(VGH)과 연결되는 커패시터(CB2)가 추가됨에 따라, 제1 게이트 펄스(SRO1) 및 제2 게이트 펄스(SRO2)에 발생하는 리플(ripple) 현상은 감소될 수 있다.

구체적으로, 커패시터(CB2)는 정전압인 게이트하이전압(VGH)과 연결됨에 따라 Q'(n+1) 노드의 전압이 흔들리는 것을 방지할 수 있고, 이를 통해 커패시터(CB2)는 제1 게이트 펄스(SRO1) 및 제2 게이트 펄스(SRO2)에 발생하는 리플(ripple) 현상을 감소시킬 수 있다. 이때, 커패시터(CB2)가 상대적으로 큰 용량(예를 들어, 200fF 이상)을 가질수록, 게이트 펄스에서 발생하는 리플(ripple) 현상은 더욱더 감소될 수 있다.

도 12는 본 발명의 또 다른 실시예에 따른 스캔구동회로를 나타내는 회로도이다. 도 13은 도 12의 축약 구동부를 나타내는 회로도이다. 다만, 이하에서는 앞에서 설명한 내용과 중복되는 내용은 생략하고, 차이점을 위주로 설명하도록 한다.

도 12 및 도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 스캔구동회로(121_3)는 제1 화소에 제1 게이트 펄스(SRO1)를 출력하는 풀사이즈 구동부(FSC)와, 풀사이즈 구동부(FSC)에 연결되어 제2 화소에 제2 게이트 펄스(SRO2)를 출력하는 제3 축약 구동부(AC3)를 포함한다.

제3 축약 구동부(AC3)는 풀사이즈 구동부(FSC) 보다 적은 수의 소자로 구성된다. 스캔구동회로(121_3)가 제3 축약 구동부(AC3)를 구비함에 따라, 스캔구동회로(121_3)는, 동일한 수의 게이트 펄스를 각 화소에 공급하면서도 전체 크기와 제조 비용을 감소시킬 수 있다. 따라서, 스캔구동회로(121_3)의 크기가 감소됨에 따라, 스캔구동회로(121_3)가 배치되는 표시장치의 베젤의 크기도 감소될 수 있다.

제3 축약 구동부(AC3)는 제1 및 제2 스위칭 소자(T1, T2)와 커패시터(CB2)를 포함한다.

제1 스위칭 소자(T1)는 제1 게이트 쉬프트 클럭(CLK1)이 인가되는 게이트 단자와, Q'(n) 노드에 연결되는 소스 단자와, Q'(n+1) 노드에 연결되는 드레인 단자를 포함한다. 제1 스위칭 소자(T1)는 제1 게이트 쉬프트 클럭(CLK1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 Q'(n) 노드의 전압을 제2 스위칭 소자(T2)의 게이트 단자(즉, Q'(n+1) 노드)에 인가한다.

커패시터(CB2)는 제1 스위칭 소자(T1)의 게이트 단자와 제2 스위칭 소자(T2)의 게이트 단자 사이에 배치된다. 즉, 커패시터(CB2)는 일단이 제1 게이트 쉬프트 클럭(CLK1)이 인가되는 제1 스위칭 소자(T1)의 게이트 단자에 연결되고, 타단이 Q'(n+1) 노드에 연결된다.

커패시터(CB2)는 일단이 제2 게이트 쉬프트 클럭(CLK2)과 반대되는 제1 게이트 쉬프트 클럭(CLK1)에 연결됨에 따라, 제1 및 제2 스위칭 소자(T1, T2) 사이의 킥백(kickback) 현상을 역으로 이용하여 리플(ripple) 현상을 감소시킬 수 있다.

즉, 제2 게이트 쉬프트 클럭(CLK2)에 로우 신호가 인가되는 경우, 커패시터(CB2)는 Q'(n+1) 노드를 제1 게이트 쉬프트 클럭(CLK1)과 커플링(coupling)시키는 역할을 수행함으로써, 리플(ripple) 현상을 감소시킬 수 있다.

이때, 커패시터(CB2)의 크기가 지나치게 큰 경우, 제3 축약 구동부(AC3)의 부하(load)가 커짐에 따라 제1 게이트 펄스(SRO1)가 불안정해질 수 있다. 따라서, 제3 축약 구동부(AC3)는 작은 크기의 커패시터(CB2)가 적용될 수 있으며, 이를 통해 리플(ripple) 현상을 감소시킬 수 있다.

도 14는 도 12의 축약 구동부를 나타내는 레이아웃도이다. 다만, 이하에서는 앞에서 설명한 내용과 중복되는 내용은 생략하고, 차이점을 위주로 설명하도록 한다.

도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 스캔구동회로(121_3)의 제3 축약 구동부(AC3)는, 제1 축약 구동부(AC1)에서 추가로 커패시터(CB2)를 더 포함한다. 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)에 포함된 패턴에 대한 설명은 도 6을 참조하여 전술하였는 바, 이하에서 자세한 설명은 생략하도록 한다.

커패시터(CB2)는 제1 커패시터 레이어(CB2a)와 제2 커패시터 레이어(CB2b)를 포함한다. 이때, 커패시터(CB2)는 제1 스위칭 소자(T1)의 게이트 패턴(GP1)과 제2 스위칭 소자(T2)의 게이트 패턴(GP2) 사이에 배치될 수 있다. 다만, 이는 하나의 예시에 불과하고, 본 발명이 이에 한정되는 것은 아니다.

제1 커패시터 레이어(CB2a)는 제2 스위칭 소자(T2)의 게이트 패턴(GP2)과 전기적으로 연결된다. 이때, 제1 커패시터 레이어(CB2a)는 게이트 패턴(GP2)과 접하거나, 일부가 오버랩되도록 배치될 수 있다. 또한, 제1 커패시터 레이어(CB2a)는 제2 스위칭 소자(T2)의 드레인 패턴(DP2)의 하부에 위치하여, 일부가 드레인 패턴(DP2)에 오버랩되도록 배치될 수 있다. 다만, 이는 하나의 예시에 불과하고, 본 발명이 이에 한정되는 것은 아니다.

제2 커패시터 레이어(CB2b)는 제1 스위칭 소자(T1)의 게이트 패턴(GP1)과 전기적으로 연결된다. 제2 커패시터 레이어(CB2b)는 제1 커패시터 레이어(CB2a)와 마주보며 서로 이격되도록 배치될 수 있다. 제2 커패시터 레이어(CB2b)는 별도의 연결 패턴(CP1)에 의해 제1 스위칭 소자(T1)의 게이트 패턴(GP1)과 전기적으로 연결될 수 있다.

이때, 커패시터(CB2)는 제1 커패시터 레이어(CB2a)와 제2 커패시터 레이어(CB2b)의 마주보는 면적이 작거나, 제1 커패시터 레이어(CB2a)와 제2 커패시터 레이어(CB2b) 사이의 층간절연막의 두께가 두꺼울수록 작은 용량의 커패시턴스값을 갖는다. 커패시터(CB2)가 상대적으로 작은 용량을 가질수록, 스캔구동회로(121_3)에서 출력되는 제1 게이트 펄스(SRO1)와 제2 게이트 펄스(SRO2)는 더욱 안정화될 수 있다.

도 15는 도 12의 스캔구동회로의 동작을 나타내는 그래프이다.

도 15를 참조하면, <C1> 그래프는 본 발명의 또 다른 실시예에 따른 스캔구동회로(121_3)에 인가되는 제1 게이트 쉬프트 클럭(CLK1)과 제2 게이트 쉬프트 클럭(CLK2)의 파형을 나타낸다.

<C2> 그래프는 도 4 내지 도 7을 참조하여 설명한 본 발명의 일 실시예에 따른 스캔구동회로(121_1)에 포함된 풀사이즈 구동부(FSC)와 제1 축약 구동부(AC1)에서 각각 출력되는 제1 게이트 펄스(SRO1)와 제2 게이트 펄스(SRO2)의 파형을 나타낸다.

본 발명의 일 실시예에 따른 스캔구동회로(121_1)에 포함된 제1 축약 구동부(AC1)의 경우, 제1 게이트 펄스(SRO1)와 제2 게이트 펄스(SRO2)에 리플(ripple) 현상이 발생한다. 이에 따라, 제1 게이트 펄스(SRO1)의 크기(D1)와 제2 게이트 펄스(SRO2)의 크기(D2)는 서로 상이해질 수 있다.

<C3> 그래프는 본 발명의 또 다른 실시예에 따른 스캔구동회로(121_3)에 포함된 풀사이즈 구동부(FSC)와 제3 축약 구동부(AC3)에서 각각 출력되는 제1 게이트 펄스(SRO1)와 제2 게이트 펄스(SRO2)의 파형을 나타낸다.

본 발명의 또 다른 실시예에 따른 스캔구동회로(121_3)에 포함된 제3 축약 구동부(AC3)의 경우, 일단이 제1 스위칭 소자(T1)의 게이트 단자에 연결되고, 타단이 Q'(n+1) 노드에 연결되는 커패시터(CB2)가 추가됨에 따라, 제1 게이트 펄스(SRO1) 및 제2 게이트 펄스(SRO2)에 발생하는 리플(ripple) 현상은 감소될 수 있다.

구체적으로, 커패시터(CB2)는 일단이 제2 스위칭 소자(T2)의 게이트 단자에 연결되고 타단이 제2 게이트 쉬프트 클럭(CLK2)과 반대되는 제1 게이트 쉬프트 클럭(CLK1)에 연결됨에 따라, 제1 및 제2 스위칭 소자(T1, T2) 사이의 킥백(kickback) 현상을 역으로 이용하여 리플(ripple) 현상을 감소시킬 수 있다.

이를 통해, 커패시터(CB2)는 제1 게이트 펄스(SRO1) 및 제2 게이트 펄스(SRO2)에 발생하는 리플(ripple) 현상을 감소시킬 수 있다. 이때, 커패시터(CB2)가 상대적으로 작은 용량을 가질수록, 스캔구동회로(121_3)에서 출력되는 게이트 펄스는 더욱 안정화될 수 있다.

도 16은 본 발명의 또 다른 실시예에 따른 스캔구동회로를 나타내는 회로도이다. 도 17은 도 16의 축약 구동부를 나타내는 회로도이다. 다만, 이하에서는 앞에서 설명한 내용과 중복되는 내용은 생략하고, 차이점을 위주로 설명하도록 한다.

도 16 및 도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 스캔구동회로(121_4)는 제1 화소에 제1 게이트 펄스(SRO1)를 출력하는 풀사이즈 구동부(FSC)와, 풀사이즈 구동부(FSC)에 연결되어 제2 화소에 제2 게이트 펄스(SRO2)를 출력하는 제4 축약 구동부(AC4)를 포함한다.

제4 축약 구동부(AC4)는 풀사이즈 구동부(FSC) 보다 적은 수의 소자로 구성된다. 스캔구동회로(121_4)가 제4 축약 구동부(AC4)를 구비함에 따라, 스캔구동회로(121_4)는 동일한 수의 게이트 펄스를 각 화소에 공급하면서도 전체 크기와 제조 비용을 감소시킬 수 있다. 따라서, 스캔구동회로(121_4)의 크기가 감소됨에 따라, 스캔구동회로(121_4)가 배치되는 표시장치의 베젤의 크기도 감소될 수 있다.

제4 축약 구동부(AC4)는 제1 및 제2 스위칭 소자(T1, T2)와 커패시터(CB2)를 포함한다.

도 18은 도 16의 축약 구동부를 나타내는 레이아웃도이다. 다만, 이하에서는 앞에서 설명한 내용과 중복되는 내용은 생략하고, 차이점을 위주로 설명하도록 한다.

도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 스캔구동회로(121_4)의 제4 축약 구동부(AC4)는, 제1 축약 구동부(AC1)에서 추가로 커패시터(CB2)를 더 포함한다. 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)에 포함된 패턴에 대한 설명은 도 6을 참조하여 전술하였는 바, 이하에서 자세한 설명은 생략하도록 한다.

도 19는 도 16의 스캔구동회로의 동작을 나타내는 그래프이다.

도 19를 참조하면, <D1> 그래프는 본 발명의 또 다른 실시예에 따른 스캔구동회로(121_4)에 인가되는 제1 게이트 쉬프트 클럭(CLK1)과 제2 게이트 쉬프트 클럭(CLK2)의 파형을 나타낸다.

<D2> 그래프는 도 4 내지 도 7을 참조하여 설명한 본 발명의 일 실시예에 따른 스캔구동회로(121_1)에 포함된 풀사이즈 구동부(FSC)와 제1 축약 구동부(AC1)에서 각각 출력되는 제1 게이트 펄스(SRO1)와 제2 게이트 펄스(SRO2)의 파형을 나타낸다.

<D3> 그래프는 본 발명의 또 다른 실시예에 따른 스캔구동회로(121_4)에 포함된 풀사이즈 구동부(FSC)와 제4 축약 구동부(AC4)에서 각각 출력되는 제1 게이트 펄스(SRO1)와 제2 게이트 펄스(SRO2)의 파형을 나타낸다.

본 발명의 또 다른 실시예에 따른 스캔구동회로(121_4)에 포함된 제4 축약 구동부(AC4)의 경우, 일단이 제1 스위칭 소자(T1)의 게이트 단자에 연결되고, 타단이 Q'(n+1) 노드에 연결되는 커패시터(CB2)가 추가됨에 따라, 제1 게이트 펄스(SRO1) 및 제2 게이트 펄스(SRO2)에 발생하는 리플(ripple) 현상은 감소될 수 있다.

이를 통해, 커패시터(CB2)는 제1 게이트 펄스(SRO1) 및 제2 게이트 펄스(SRO2)에 발생하는 리플(ripple) 현상을 감소시킬 수 있다. 이때, 커패시터(CB2)는 커패시턴스 용량에 관계 없이, 스캔구동회로(121_4)에서 출력되는 게이트 펄스를 안정화시킬 수 있다.

전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

10: 표시장치 100: 표시패널
110: 소스 드라이버 120: 드라이버
121: 스캔구동회로 122: 발광제어회로
130: 타이밍 컨트롤러

Claims

화소 어레이의 게이트배선들에 게이트펄스를 순차적으로 출력하는 스캔구동회로에 있어서,
제1 Q 노드(Q'(n))의 전압에 대응하여, 상기 화소 어레이의 제1 화소에 제1 게이트 펄스(SRO1)를 출력하는 풀사이즈 구동부; 및
제2 Q 노드(Q'(n+1))의 전압에 대응하여, 상기 화소 어레이의 제2 화소에 제2 게이트 펄스(SRO2)를 출력하고, 상기 풀사이즈 구동부보다 적은 수의 스위칭 소자를 포함하는 축약 구동부를 포함하되,
상기 축약 구동부는,
제1 게이트 쉬프트 클럭(CLK1)이 인가되는 게이트 단자와, 상기 풀사이즈 구동부의 출력노드(NO) 또는 상기 제1 Q 노드(Q'(n))에 연결되는 소스 단자와, 상기 제2 Q 노드(Q'(n+1))에 연결되는 드레인 단자를 포함하는 제1 스위칭 소자(T1)와,
상기 제2 Q 노드(Q'(n+1))에 연결되는 게이트 단자와, 제2 게이트 쉬프트 클럭(CLK2)이 인가되는 소스 단자와, 상기 제2 게이트 펄스(SRO2)가 출력되는 드레인 단자를 포함하는 제2 스위칭 소자(T2)를 포함하는
스캔구동회로.
제1 항에 있어서,
상기 풀사이즈 구동부는, 상기 제1 Q 노드(Q'(n))와 상기 출력노드(NO) 사이에 배치되는 제1 커패시터(CB1)를 포함하고,
상기 축약 구동부는, 상기 제2 Q 노드(Q'(n+1))와, 게이트하이전압(VGH) 배선 사이에 배치되는 제2 커패시터(CB2)를 더 포함하되,
상기 제1 스위칭 소자(T1)의 상기 소스 단자는, 상기 출력노드(NO)에 연결되는
스캔구동회로.
제2 항에 있어서,
상기 제2 커패시터(CB2)는,
상기 제2 스위칭 소자(T2)의 게이트 패턴(GP2)에 전기적으로 연결되는 제1 커패시터 레이어(CB2a)와,
상기 게이트하이전압(VGH) 배선에 전기적으로 연결되고, 상기 제1 커패시터 레이어(CB2a)와 마주보며 서로 이격되는 제2 커패시터 레이어(CB2b)를 포함하는
스캔구동회로.
제3 항에 있어서,
상기 제1 커패시터 레이어(CB2a)는, 상기 제2 Q 노드(Q'(n+1))에 해당하는 상기 게이트 패턴(GP2)과 일부가 오버랩되거나, 상기 게이트 패턴(GP2)에 접하고
상기 제2 커패시터 레이어(CB2b)는, 상기 게이트하이전압(VGH) 배선과 일부가 오버랩되는
스캔구동회로.
제1 항에 있어서,
상기 풀사이즈 구동부는, 상기 제1 Q 노드(Q'(n))와 상기 출력노드(NO) 사이에 배치되는 제1 커패시터(CB1)를 포함하고,
상기 축약 구동부는, 상기 제2 Q 노드(Q'(n+1))와, 상기 제1 스위칭 소자(T1)의 게이트 단자 사이에 배치되는 제2 커패시터(CB2)를 더 포함하되,
상기 제1 스위칭 소자(T1)의 상기 소스 단자는, 상기 제1 Q 노드(Q'(n))에 연결되는
스캔구동회로.
제5 항에 있어서,
상기 제2 커패시터(CB2)는,
상기 제2 스위칭 소자(T2)의 게이트 패턴(GP2)에 전기적으로 연결되는 제1 커패시터 레이어(CB2a)와,
상기 제1 스위칭 소자(T1)의 게이트 패턴(GP1)에 전기적으로 연결되고, 상기 제1 커패시터 레이어(CB2a)와 마주보며 서로 이격되는 제2 커패시터 레이어(CB2b)를 포함하는
스캔구동회로.
제6 항에 있어서,
상기 제1 커패시터 레이어(CB2a)는, 상기 제2 Q 노드(Q'(n+1))에 해당하는 상기 게이트 패턴(GP2)과 일부가 오버랩되거나, 상기 게이트 패턴(GP2)에 접하고
상기 제2 커패시터 레이어(CB2b)는, 상기 제1 스위칭 소자(T1)의 게이트 패턴(GP1)과 상기 제2 스위칭 소자(T2)의 게이트 패턴(GP2) 사이에 배치되는
스캔구동회로.
제1 항에 있어서,
상기 풀사이즈 구동부는, 상기 제1 Q 노드(Q'(n))와 상기 출력노드(NO) 사이에 배치되는 제1 커패시터(CB1)를 포함하고,
상기 축약 구동부는, 상기 제2 Q 노드(Q'(n+1))와, 상기 제1 스위칭 소자(T1)의 게이트 단자 사이에 배치되는 제2 커패시터(CB2)를 더 포함하되,
상기 제1 스위칭 소자(T1)의 상기 소스 단자는, 상기 출력노드(NO)에 연결되는
스캔구동회로.
제8 항에 있어서,
상기 제2 커패시터(CB2)는,
상기 제2 스위칭 소자(T2)의 게이트 패턴(GP2)에 전기적으로 연결되는 제1 커패시터 레이어(CB2a)와,
상기 제1 스위칭 소자(T1)의 게이트 패턴(GP1)에 전기적으로 연결되고, 상기 제1 커패시터 레이어(CB2a)와 마주보며 서로 이격되는 제2 커패시터 레이어(CB2b)를 포함하는
스캔구동회로.
제1 항에 있어서,
상기 풀사이즈 구동부는,
상기 제1 Q 노드(Q'(n))의 전압에 따라 턴-온되어, 상기 제1 게이트 쉬프트 클럭(CLK1)을 상기 출력노드(NO)에 공급하는 풀다운 스위칭소자(PD)와,
QB 노드(QB(n))의 전압에 따라 턴-온되어, 게이트하이전압(VGH)을 상기 출력노드(NO)에 공급하는 풀업 스위칭소자와,
상기 제1 및 제2 게이트 쉬프트 클럭(CLK1, CLK2)를 기초로, 상기 제1 Q 노드(Q'(n)) 및 상기 QB 노드(QB(n))를 충전 또는 방전시키는 구동부를 포함하는
스캔구동회로.
복수의 화소를 갖는 표시패널;
복수의 게이트 쉬프트 클럭(CLKs)를 발생시키는 타이밍 컨트롤러; 및
상기 표시패널의 가장자리에 배치되어 상기 게이트 쉬프트 클럭(CLKs)를 입력받고, 각 화소에 대응되는 게이트배선에 게이트펄스를 순차적으로 출력하는 복수의 스캔구동회로를 구비하는 스캔드라이버를 포함하되,
각각의 상기 스캔구동회로는,
제1 게이트 펄스(SRO1)를 출력하는 풀사이즈 구동부와,
제2 게이트 펄스(SRO2)를 출력하고, 상기 풀사이즈 구동부보다 적은 수의 스위칭 소자를 포함하는 축약 구동부를 포함하고,
상기 축약 구동부는,
제1 게이트 쉬프트 클럭(CLK1)이 인가되는 게이트 단자와, 상기 풀사이즈 구동부의 출력노드(NO) 또는 제1 Q 노드(Q'(n))에 연결되는 소스 단자와, 제2 Q 노드(Q'(n+1))에 연결되는 드레인 단자를 포함하는 제1 스위칭 소자(T1)와,
상기 제2 Q 노드(Q'(n+1))에 연결되는 게이트 단자와, 제2 게이트 쉬프트 클럭(CLK2)이 인가되는 소스 단자와, 상기 제2 게이트 펄스(SRO2)가 출력되는 드레인 단자를 포함하는 제2 스위칭 소자(T2)를 포함하는
표시장치.
제11 항에 있어서,
상기 풀사이즈 구동부는, 상기 제1 Q 노드(Q'(n))와 상기 출력노드(NO) 사이에 배치되는 제1 커패시터(CB1)를 포함하고,
상기 축약 구동부는, 상기 제2 Q 노드(Q'(n+1))와, 게이트하이전압(VGH) 배선 사이에 배치되는 제2 커패시터(CB2)를 더 포함하되,
상기 제1 스위칭 소자(T1)의 상기 소스 단자는, 상기 출력노드(NO)에 연결되는
표시장치.
제11 항에 있어서,
상기 풀사이즈 구동부는, 상기 제1 Q 노드(Q'(n))와 상기 출력노드(NO) 사이에 배치되는 제1 커패시터(CB1)를 포함하고,
상기 축약 구동부는, 상기 제2 Q 노드(Q'(n+1))와, 상기 제1 스위칭 소자(T1)의 게이트 단자 사이에 배치되는 제2 커패시터(CB2)를 더 포함하되,
상기 제1 스위칭 소자(T1)의 상기 소스 단자는, 상기 제1 Q 노드(Q'(n))에 연결되는
표시장치.
제11 항에 있어서,
상기 풀사이즈 구동부는, 상기 제1 Q 노드(Q'(n))와 상기 출력노드(NO) 사이에 배치되는 제1 커패시터(CB1)를 포함하고,
상기 축약 구동부는, 상기 제2 Q 노드(Q'(n+1))와, 상기 제1 스위칭 소자(T1)의 게이트 단자 사이에 배치되는 제2 커패시터(CB2)를 더 포함하되,
상기 제1 스위칭 소자(T1)의 상기 소스 단자는, 상기 출력노드(NO)에 연결되는
표시장치.