KR20220074588A - 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 - Google Patents

박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 Download PDF

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Abstract

본 발명의 실시예들은, 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것으로서, 더욱 상세하게는, 제1 영역, 제1 영역과 이격되고 절연막의 일 측면과 중첩되되 절연막의 상면과 미 중첩된 영역을 포함하는 제2 영역 및 제1 영역과 제2 영역 사이에 구비 되고 절연막의 일 측면 상에 배치된 영역을 포함하는 채널 영역을 포함하는 액티브층, 액티브층을 덮으면서 배치된 게이트 절연막 및 게이트 절연막 상에 배치되고 서로 이격된 게이트 전극, 제1 전극 및 제2 전극을 포함하고, 채널 영역은 절연막의 일 측면과 대응되는 영역에 구비된 제1 채널 영역 및 제1 채널 영역에서 연장되고, 액티브층의 제1 영역과 미 중첩되는 제2 채널 영역을 포함함으로써, 채널 영역의 길이를 짧게 하는 동시에 기생 커패시턴스를 저감시킬 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.

Description

박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명의 실시예들은 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.
이로 인해, 패널 제작 공정은 복잡해지고 어려워질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다.
또한, 높은 해상도 등의 전자장치의 우수한 특성을 구현하기 위해서는 트랜지스터의 집적도가 높아져야 한다. 그러나, 공정 및 설계 등의 문제로 트랜지스터의 면적을 무한정 줄일 수 없으므로, 트랜지스터의 특성을 떨어트리지 않으면서 이들이 차지하는 면적을 조절해야 할 필요가 있다.
본 발명의 실시예들은 짧은 채널(Short Channel) 구현 및 집적화가 가능한 수직 구조 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
또한, 본 발명의 실시예들은 불필요한 기생 캐패시턴스를 저감시키는 구조를 갖는 수직 구조 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
또한, 본 발명의 실시예들은 우수한 공정 편의성, 짧은 채널 및 소자 소형화를 모두 가능하게 하는 수직 구조 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
일 측면에서, 본 발명의 실시예들은 적어도 하나의 박막 트랜지스터를 포함하는 패널 및 패널을 구동하기 위한 구동회로를 포함하고, 패널은, 기판, 기판 상에 배치된 절연막, 제1 영역, 제1 영역과 이격되고 절연막의 일 측면과 중첩되되 절연막의 상면과 미 중첩된 영역을 포함하는 제2 영역 및 제1 영역과 제2 영역 사이에 구비 되고 절연막의 일 측면 상에 배치된 영역을 포함하는 채널 영역을 포함하는 액티브층, 액티브층을 덮으면서 배치된 게이트 절연막 및 게이트 절연막 상에 배치되고 서로 이격된 게이트 전극, 제1 전극 및 제2 전극을 포함하고, 제1 전극은 제1 영역과 전기적으로 연결되고, 제2 전극은 제2 영역과 전기적으로 연결되며, 채널 영역은 절연막의 일 측면과 대응되는 영역에 구비된 제1 채널 영역 및 제1 채널 영역에서 연장되고, 액티브층의 상기 절연막의 상면과 미 중첩되는 제2 채널 영역을 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 기판 상에 배치된 절연막, 절연막의 상면의 일부 및 제1 영역, 제1 영역과 이격되고 절연막의 일 측면과 중첩되되 절연막의 상면과 미 중첩된 영역을 포함하는 제2 영역 및 제1 영역과 제2 영역 사이에 구비 되고 절연막의 일 측면 상에 배치된 영역을 포함하는 채널 영역을 포함하는 액티브층, 액티브층을 덮으면서 배치된 게이트 절연막 및 게이트 절연막 상에 배치되고 서로 이격된 게이트 전극, 제1 전극 및 제2 전극을 포함하고, 제1 전극은 제1 영역과 전기적으로 연결되고, 제2 전극은 제2 영역과 전기적으로 연결되고, 채널 영역은 절연막의 일 측면과 대응되는 영역에 구비된 제1 채널 영역 및 제1 채널 영역에서 연장되고, 액티브층의 제1 영역과 미 중첩되는 제2 채널 영역을 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 절연막의 두께(또는 높이) 및 형상 조절을 통하여 짧은 채널구현 및 집적화가 가능한 수직 구조 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 전극들을 중첩 구조를 피함으로써, 본 발명의 실시예들은 불필요한 기생 캐패시턴스를 저감시키는 구조를 갖는 수직 구조 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 우수한 공정 편의성, 짧은 채널 및 소자 소형화를 모두 가능하게 하는 수직 구조 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
도 1은 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED(Organic Light Emitting Diode) 패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 4는 하나의 서브픽셀이 구동 트랜지스터의 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터를 더 포함하는 3T(Transistor)1C(Capacitor) 구조를 예시적으로 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 전자장치에 배치된 수직(vertical) 구조 트랜지스터를 도시한 단면도이다.
도 7 및 도 8은 액티브층 하부에 배치된 절연막의 형상에 따른 수직 구조 트랜지스터를 도시한 도면이다.
도 9는 수직 구조 트랜지스터의 게이트 전극의 다른 배치 구조를 도시한 도면이다.
도 10은 도 6의 수직 구조 트랜지스터의 액티브층의 제1 및 제2 영역을 도체화 시키는 공정을 도시한 도면이다.
도 11은 본 발명의 실시예들에 따른 수직 구조 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.
도 12 내지 도 14는 본 발명의 다른 실시예들에 따른 전자장치에 배치된 수직 구조 트랜지스터를 도시한 단면도이다.
도 15는 도 12의 수직 구조 트랜지스터의 액티브층의 제1 및 제2 영영역을 도체화 시키는 공정을 도시한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압(VDATA)을 전달해주기 위한 제1 트랜지스터(T1)와, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cst)를 더 포함하여 구성될 수 있다.
유기발광소자(OLED)는 제1 전극(301, 애노드 전극 또는 캐소드 전극), 적어도 한 층의 발광층을 포함하는 유기층(302) 및 제2 전극(303, 캐소드 전극 또는 애노드 전극) 등으로 이루어질 수 있다.
일 예로, 유기발광소자(OLED)의 제2 전극(303)에는 기저 전압(EVSS)이 인가될 수 있다.
구동 트랜지스터(DRT)는 유기발광소자(OLED)로 구동 전류를 공급해줌으로써 유기발광소자(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3노드(N3)를 갖는다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
구동 트랜지스터(DRT)의 제2 노드(N2)는 유기발광소자(OLED)의 제1 전극(301)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.
구동 트랜지스터(DRT)와 제1 트랜지스터(T1)는, n 타입으로 구현될 수도 있고, p 타입으로도 구현될 수도 있다.
제1 트랜지스터(T1)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 사이에 전기적으로 연결되고, 게이트 라인을 통해 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다.
이러한 제1 트랜지스터(T1)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 하나의 서브픽셀(SP)이 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)를 더 포함하는 3T(Transistor)1C(Capacitor) 구조를 예시적으로 나타낸 도면이다.
도 4를 참조하면, 제2 트랜지스터(T2)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되어, 게이트 노드로 제2 스캔 신호(SCAN2)를 인가 받아 온-오프가 제어될 수 있다.
제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는, 일 예로, 디스플레이 구동 시 구간에서 턴-온 될 수 있고, 구동 트랜지스터(DRT)의 특성치 또는 유기발광다이오드(OLED)의 특성치를 센싱하기 위한 센싱 구동 시 구간에서 턴-온 될 수 있다.
제2 트랜지스터(T2)는 해당 구동 타이밍(예: 디스플레이 구동 타이밍 또는 센싱 구동 시 구간 내 초기화 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 기준 전압 라인(RVL)에 공급된 기준 전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 제2 트랜지스터(T2)는 해당 구동 타이밍(예: 센싱 구동 시 구간 내 샘플링 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수 있다.
다시 말해, 제2 트랜지스터(T2)는, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 상태를 제어하거나, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)에 전달해줄 수 있다.
여기서, 기준 전압 라인(RVL)은 기준 전압 라인(RVL)의 전압을 센싱하여 디지털 값으로 변환하여, 디지털 값을 포함하는 센싱 데이터를 출력하는 아날로그 디지털 컨버터와 전기적으로 연결될 수 있다.
아날로그 디지털 컨버터는 데이터 구동 회로(DDR)를 구현한 소스 드라이버 집적회로(SDIC)의 내부에 포함될 수도 있다.
아날로그 디지털 컨버터에서 출력된 센싱 데이터는 구동 트랜지스터(DRT)의 특성치(예: 문턱전압, 이동도 등) 또는 유기발광다이오드(OLED)의 특성치(예: 문턱전압 등)를 센싱하는데 이용될 수 있다.
한편, 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
한편, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 서로 다른 게이트 라인을 통해, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 각각 인가될 수도 있다.
경우에 따라서는, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 라인을 통해 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드에 공통으로 인가될 수도 있다.
도 3 및 도 4에 예시된 각 서브픽셀 구조는 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다.
또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다.
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다.
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.
도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다. 다만, 본 실시예들은 이에 한정되지 않으며, 도 4에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 3개 이상의 트랜지스터가 배치될 수도 있다.
또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 GIP 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.
한편, 패널(PNL)의 액티브 영역(A/A) 및/또는 넌-액티브 영역(N/A)에 배치되는 트랜지스터는 액티브층의 채널 길이에 따라 트랜지스터의 소자 성능(예: 이동도, 온-오프 성능 등)이 달라질 수 있다. 이에, 아래에서는, 소자 성능을 향상시켜줄 수 있는 짧은 채널(Short Channel)을 갖는 트랜지스터의 구조를 설명한다.
또한, 짧은 채널을 갖는 액티브층을 포함하는 트랜지스터의 구조를 갖는 동시에 이를 형성하는 공정이 단순하며, 액티브층의 채널 영역이 손상되는 것을 방지할 수 있는 트랜지스터의 구조를 설명한다.
도 6은 본 발명의 실시예들에 따른 전자장치에 배치된 수직(vertical) 구조 트랜지스터를 도시한 단면도이다. 도 7 및 도 8은 액티브층 하부에 배치된 절연막의 형상에 따른 수직 구조 트랜지스터를 도시한 도면이다. 도 9는 수직 구조 트랜지스터의 게이트 전극의 다른 배치 구조를 도시한 도면이다.
본 발명의 실시예들에 따른 전자장치에는 다수의 수직 구조 트랜지스터가 배치될 수 있으며, 이러한 전자장치에는 도 6 내지 도 9에 도시된 수직 구조 트랜지스터 중 적어도 하나의 수직 구조 트랜지스터가 배치될 수 있다.
도 7 및 도 8은 도 6의 구조에서 절연막의 형상에 따라 변경되는 액티브층의 구조를 도시한 것으로, 이를 제외한 나머지 구성의 구조는 도 6을 참조로 하여 설명하는 구조와 대응될 수 있다.
도 9는 게이트 전극을 제외한 나머지 구성에 대한 구조가 도 6의 구조와 대응될 수 있다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
본 발명의 실시예들에 따른 전자장치에는 적어도 하나의 수직 구조 트랜지스터(Tr)가 배치될 수 있다.
본 발명의 실시예들에서 정의하는 수직 구조 트랜지스터(Tr)는 액티브층(640) 의 채널 영역(643)이 기판(610)의 표면과 평행하지 않도록 배치된 트랜지스터(Tr)를 의미한다. 포괄적으로는, 액티브층(640)의 채널 영역(643)과 기판(610) 사이의 각도가 0o 초과 180o 미만인 경우를 모두 포함할 수 있다.
도 6 내지 도 9를 참조하면, 수직 구조 트랜지스터(Tr)는 액티브층(640), 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)을 포함할 수 있다.
구체적으로, 기판(610) 상에는 버퍼층(620)이 배치될 수 있다.
버퍼층(620)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 6 내지 도 9에서는 버퍼층(620)이 단일층인 구조로 도시되어 있으나, 본 발명의 버퍼층(620)은 다중층의 구조를 가지거나, 기판(620) 상에 버퍼층(620)이 배치되지 않을 수 있다.
버퍼층(620)이 다중층의 구조를 가질 경우, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기물질 중 적어도 2개의 무기절연물질을 포함하는 층이 교번하여 배치되는 구조일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
후술하는 설명에서는 편의 상 버퍼층(620)이 단일층인 구조로 설명한다.
또한, 도 6 내지 도 9에는 기판(610) 상에 버퍼층(620)이 배치되는 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 기판(610)과 버퍼층(620) 사이에 적어도 한 층의 차광층이 더 배치될 수도 있다.
버퍼층(620) 상에는 절연막(630)이 배치될 수 있다.
절연막(630)은 수직 구조 트랜지스터(Tr)의 액티브층(640)의 채널 영역(643)을 기판(610)의 표면과 평행하지 않도록 세우기 위한 구성일 수 있다. 이러한 절연막(630)은 무기절연물질, 예를 들면, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 하나 이상을 포함하여 구성될 수 있다.
이러한 절연막(630)의 적어도 일 측면(631)과 기판(610) 표면 사이의 각도는 0o 초과 180o 미만일 수 있다. 여기서, 기판(610) 표면과 이루는 각도가 0o 초과 180o 미만인 절연막(630)의 일 측면(631)은, 액티브층(640)이 배치된 절연막(630)의 측면을 의미한다.
예를 들면, 도 6 및 도 9에 도시한 바와 같이, 절연막(630)의 폭은 기판(610)의 표면으로부터 멀어질수록 줄어들 수 있다.
또한, 도 7에 도시한 바와 같이, 기판(610)의 표면으로부터 멀어지더라도 절연막(730)의 폭이 일정한 구조일 수 있다.
또한, 도 8에 도시한 바와 같이, 절연막(830)의 폭이 기판(610)의 표면으로부터 멀어질수록 커질 수 있다.
여기서, 절연막(630, 730, 830)의 폭은 기판(610) 상에 버퍼층(620)이 적층되는 방향과 수직한 방향에 대한 절연막(630)의 길이이다.
다만 후술하는 설명에서는, 설명의 편의를 위하여, 절연막(630)의 폭이 기판(610)의 표면으로부터 멀어질수록 줄어드는 도 6(또는 도 9)의 구조를 중심으로 설명한다.
이러한 절연막(630)의 상면의 일부와 측면의 일부 상에는 액티브층(640)이 배치될 수 있다.
구체적으로, 액티브층(640)은 절연막(630)의 상면의 일부와 중첩되고, 절연막(630)의 일 측면(631)의 전체와 중첩될 수 있다.
또한, 액티브층(640)은 절연막(630)의 상면과 미 중첩되는 영역에서, 버퍼층(620, 또는 기판(610)) 상에 배치될 수 있다.
도 6 내지 도 9에서는 액티브층(640)이 단일층인 구조로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 액티브층(640)은 다층 구조로 이루어질 수 있다.
액티브층(640)은 다양한 타입의 반도체층일 수 있다.
예를 들면, 액티브층(640)은 비정질 실리콘(a-Si: amorphous Silicon) 반도체, LTPS(Low Temperature Poly-Silicon) 반도체 또는 산화물(Oxide) 반도체 등으로 이루어질 수 있다.
이러한 액티브층(640)은 제1 영역(641), 제1 영역(641)과 이격된 제2 영역(642) 및 제1 영역(641)과 제2 영역(642) 사이에 구비된 채널 영역(643)을 포함할 수 있다.
제1 영역(641)과 제2 영역(642)은 채널 영역(643)의 전기 저항보다 낮은 영역을 의미한다.
이러한 제1 영역(641)과 제2 영역(642)은 도체화된 영역일 수 있다. 예를 들면, 액티브층(640)의 제1 및 제2 영역(641, 642) 각각은 도펀트(dopant)의 도핑(Dopping)을 통해 도체화된 영역일 수 있다.
액티브층(640)의 제1 영역(641)은 절연막(630)의 상면과 중첩(또는 접촉)되는 제1 부분(641a)를 포함할 수 있다.
또한, 제1 영역(641)은 제1 부분(641a)에서 연장되고 절연막(630)의 상면과 미 중첩되는 제2 부분(641b)를 포함할 수 있다. 여기서, 기판(610)의 상면에서부터 제2 부분(641b)의 상면까지의 최소 길이는 기판(610)의 상면에서부터 제1 부분(641a)의 상면까지의 최소 길이와 대응될 수 있다.
도 6에 도시된 바와 같이, 절연막(630)의 폭이 기판(610)의 표면으로부터 멀어질수록 줄어드는 경우, 액티브층(640)의 제1 영역(641)의 제2 부분(641b)의 적어도 일부는 절역막(630)의 폭이 가장 넓은 부분의 일부와 중첩될 수 있다.
또한, 도 7 및 도 8에 도시된 바와 같이, 기판(610)의 표면으로부터 멀어지더라도 절연막(630)의 폭이 일정하거나, 기판(610)의 표면으로부터 멀어질수록 절연막(630)의 폭이 커지는 경우, 액티브층(640)의 제1 영역(641)의 제2 부분(641b)은 미 중첩될 수 있다.
액티브층(640)의 채널 영역(643)은 제1 영역(641)의 제2 부분(641b)로부터 연장되고, 절연막(630)의 일 측면(631) 및 버퍼층(620)의 상면의 일부까지 배치되는 영역일 수 있다.
액티브층(640)의 채널 영역(643)은 절연막(630)의 일 측면(631)과 대응되는 제1 채널 영역(643a)과, 제1 채널 영역(643a)에서 연장되고 절연막(630)의 상면과 미 중첩되는 제2 채널 영역(643b)를 포함할 수 있다.
액티브층(640)의 제2 영역(642)은 제2 채널 영역(643b)에서 연장되고 절연막(630)의 일 측면(631)과 중첩되되, 절연막(630)의 일 측면(631)과 이격된 영역일 수 있다.
한편, 본 발명의 실시예들에 따른 수직 구조 트랜지스터(Tr)의 액티브층(640)의 채널 영역(643)의 길이는 제1 채널 영역(643a)의 길이와 제2 채널 영역(643b)의 길이는 합한 길이일 수 있다.
여기서, 제1 채널 영역(643a)의 길이는 액티브층(640)이 배치된 절연막(630)의 일 측면(631)의 길이와 대응될 수 있다. 절연막(630)의 일 측면(631)의 길이는 액티브층(640)이 접촉되는 절연막(630)의 일 측면(631)의 선분의 길이일 수 있다.
제2 채널 영역(643b)의 길이는 제1 채널 영역(643a)과 제2 채널 영역(643b)의 경계에서부터 제2 채널 영역(643b)과 액티브층(640)의 제2 영역(642)의 경계 사이의 길이(기판(610)의 표면과 평행한 방향에 대한 길이)일 수 있다.
액티브층(640)의 채널 영역(643)의 길이는, 절연막(630)의 일 측면(631) 상에 배치된 제1 채널 영역(643a)의 길이를 포함하므로 절연막(630)의 일 측면의 길이에 의해 조절될 수 있다.
절연막(630)의 높이(기판 상에 버퍼층이 적층되는 방향에 대한 길이)가 줄어들게 되면 절연막(630)의 일 측면(631)의 길이 역시 짧아지게 되고, 액티브층(6400의 채널 영역(643)의 길이 역시 짧아질 수 있다. 즉, 액티브층(640)의 채널 영역(643)의 길이는 절연막(630)의 일 측면(631)의 길이에 비례할 수 있다.
다시 말해, 본 발명의 수직 구조 트랜지스터(Tr)는 별도의 공정(예를 들면, 노광 공정 등)을 통해 액티브층(640)의 채널 영역(643)의 길이가 결정되는 것이 아니라, 절연막(630)의 일 측면(631)의 길이(즉, 절연막(630)의 높이)의 조절만으로도 액티브층(640)의 채널 영역(643)의 길이를 조절할 수 있다.
본 발명의 실시예에서, 절연막(630)의 두께는 100nm 내지 500nm 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 여기서, 절연막(630)의 두께는 기판(610) 상에 버퍼층(620)이 적층되는 방향의 최소 길이를 의미한다.
또한, 본 발명의 수직 구조 트랜지스터(Tr)는 절연막(630)의 형상에 따라 액티브층(640)의 채널 영역(643)의 길이가 달라질 수 있다.
액티브층(640)의 채널 영역(643)의 길이는, 제2 채널 영역(643b)의 길이를 포함하므로, 제2 채널 영역(643b)의 길이는 제1 채널 영역(643a)과 제2 채널 영역(643b)의 경계에서부터 제2 채널 영역(643b)과 액티브층(640)의 제2 영역(642)의 경계 사이의 길이에 따라 조절될 수 있다.
예를 들면, 도 6 및 도 9의 절연막(630) 상에 배치된 액티브층(640)의 제2 채널 영역(643b)의 길이는 도 7 및 도 8의 절연막(730, 830) 상에 배치된 액티브층(640) 제2 채널 영역(643b)의 길이보다 길 수 있다. 또한, 도 7의 절연막(730) 상에 배치된 액티브층(640)의 제2 채널 영역(643b)의 길이는 도 8의 절연막(830) 상에 배치된 액티브층(640)의 제2 채널 영역(643b)의 길이보다 길 수 있다.
다시 말해, 액티브층(640)이 배치되는 절연막(640)의 일 측면(641)이 기판(610)의 표면과 이루는 각도가 작을수록 제2 채널 영역(643b)의 길이가 짧아질 수 있다.
한편, 수평 구조의 트랜지스터의 경우, 액티브층(640)의 채널 영역(643)의 길이를 줄이기 위해서는 미세 사이즈에 대한 노광 공정이 적용되어야 하나, 노광 장비의 한계로 채널 영역(643)의 길이를 저감시키는 데 한계가 있다.
또한, 노광 장비를 통해 짧은 채널을 갖는 액티브층(640)을 형성하더라도, 전자 장치(예를 들면, 패널(PNL))에 형성된 트랜지스터(Tr)들의 채널 영역(643)의 길이가 일정하지 않고, 트랜지스터(Tr)마다 불균일한 채널 영역(643)의 길이를 가질 수 있다.
그러나, 본 발명의 실시예들에 따른 수직 구조 트랜지스터(Tr)는 절연막(630)의 높이와 절연막(630)의 형상 변경을 통해 액티브층(640)의 채널 영역(643)의 길이를 조절할 수 있으므로, 짧은 채널 영역(643)을 갖는 액티브층(640)을 형성하기 위해, 노광 공정을 적용할 필요가 없다.
이와 같이, 본 발명의 실시예에 따른 수직 구조 트랜지스터(Tr)는 액티브층(640)의 채널 영역(643)이 절연막(630)의 일 측면(631) 상에 배치됨으로써, 절연막(630)의 두께 조절 및 형상 변경을 통해 채널 영역(643)의 길이가 짧은 액티브층(640)을 구현할 수 있다.
따라서, 전자 장치 내에 배치된 수직 구조 트랜지스터(Tr)들이 균일한 채널 영역(643)을 구비할 수 있으므로, 전자 장치의 신뢰성이 향상될 수 있다.
이에 더하여, 절연막(630)은 제1 도핑 영역(635)을 포함할 수 있다. 제1 도핑 영역(635)은 액티브층(640)의 제1 영역(641)과 미 중첩된 영역일 수 있다.
여기서, 액티브층(640)의 제1 영역(641)의 높이(T1)는 절연막(630)의 제1 도핑 영역(635)의 높이(T2)와 대응될 수 있다. 여기서, 액티브층(640)의 제1 영역(641)의 높이(T1)와 절연막(630)의 제1 도핑 영역(635)의 높이(T2)는 기판(610) 상에 버퍼층(620)이 적층되는 방향에 대한 최소 길이를 의미한다.
절연막(630)의 제1 도핑 영역(635)은 액티브층(640)의 제1 영역(641)과 제2 영역(642)의 도펀트 도핑 과정에서 도핑되는 영역일 수 있다. 따라서, 제1 도핑 영역(635)의 도펀트 농도와 액티브층(640)의 제1 및 제2 영역(641, 642)의 도펀트 농도는 서로 대응될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
액티브층(640) 상에는 게이트 절연막(650)이 배치될 수 있다.
게이트 절연막(650)은 제2 도핑 영역(655)을 포함할 수 있다. 제2 도핑 영역(655)은 액티브층(640)의 제1 및 제2 영역(641, 642)의 도펀트 도핑 과정에서 도핑되는 영역일 수 있다.
제2 도핑 영역(655)의 일 측면은 액티브층(640)의 제1 영역(641)의 제2 부분(641b)의 일 측면과 접촉될 수 있다.
제2 도핑 영역(655)은 액티브층(640)의 채널 영역(643)과 미 중첩될 수 있다. 이에, 제2 도핑 영역(655)은 수직 구조 트랜지스터(Tr) 구동 시, 영향을 미치지 않는 영역일 수 있다.
또한, 기판(610)의 상면으로부터 제2 도핑 영역(655)의 상면까지의 최소 길이는 기판(610)의 상면으로부터 액티브층(640)의 제1 영역(641)의 상면까지의 최소 길이와 대응될 수 있다. 여기서, 기판(610)의 상면으로부터 제2 도핑 영역(655)의 상면까지의 최소 길이와 기판(610)의 상면으로부터 액티브층(640)의 제1 영역(641)의 상면까지의 최소 길이는 기판(610) 상에 버퍼층(620)이 적층되는 방향에 대한 길이를 의미한다.
게이트 절연막(650)의 제2 도핑 영역(655)은 액티브층(640)의 제1 영역(641)과 제2 영역(642)의 도펀트 도핑 과정에서 도핑되는 영역일 수 있다. 따라서, 제2 도핑 영역(655)의 도펀트 농도와 액티브층(640)의 제1 및 제2 영역(641, 642)의 도펀트 농도는 서로 대응될 수 있다.
게이트 절연막(650) 상에는 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)이 배치될 수 있다.
게이트 전극(660), 제1 전극(670) 및 제2 전극(680)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 6 내지 도 9에서는 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)이 단일층인 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 다중층의 구조로 이루어질 수도 있다.
제1 전극(670)과 제2 전극(680) 중 하나는 수직 구조 트랜지스터(Tr)의 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다.
게이트 전극(660), 제1 전극(670) 및 제2 전극(680)은 서로 이격하여 배치될 수 있다.
게이트 전극(660), 제1 전극(670) 및 제2 전극(680)은 동일 층에 배치되고, 동일 물질을 포함할 수 있다. 이에, 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)을 동일한 공정으로 형성할 수 있으므로, 공정이 간단해지는 효과가 있다.
제1 전극(670)은 액티브층(640)의 제1 영역(641)과 중첩될 수 있다. 제2 전극(680)은 액티브층(640)의 제2 영역(642)과 중첩될 수 있다.
제1 전극(670)은 게이트 절연막(650)에 구비된 제1 컨택홀(CH1)을 통해 액티브층(640)의 제1 영역(641)과 전기적으로 연결될 수 있다. 제2 전극(680)은 게이트 절연막(650)에 구비된 제2 컨택홀(CH2)을 통해 액티브층(640)의 제2 영역(642)과 전기적으로 연결될 수 있다.
게이트 전극(660)은 제1 전극(670)과 제2 전극 사이에 배치될 수 있다.
구체적으로, 게이트 전극(660)은 게이트 절연막(650)의 제2 도핑 영역(655)과 중첩될 수 있다.
게이트 절연막(650)의 제2 도핑 영역(655)은 액티브층(640)의 채널 영역(643)과 미 중첩될 수 있다. 게이트 절연막(650)과 채널 영역(643) 사이에 제2 도핑 영역(655)이 미 배치됨으로써, 수직 구조 트랜지스터(Tr)의 구동 문제가 발생하는 것을 방지할 수 있다.
게이트 전극(660)은 액티브층(640)의 채널 영역(643)의 전체와 중첩될 수 있다. 다른 측면으로, 게이트 전극(660)은 액티브층(640)이 배치된 절연막(630)의 일 측의 일부와 중첩될 수 있다.
또한, 게이트 전극(660)은 액티브층(640)의 제2 영역(642)의 일부와도 중첩될 수 있다.
또한, 도 9에 도시한 바와 같이, 게이트 전극(660)은 액티브층(640)의 제1 영역(641)의 일부와도 중첩될 될 수 있다.
즉, 게이트 전극(660)의 일부 영역에서, 게이트 전극(660)의 상면이 절연막(630)의 일 측면(631)의 상면과 평행하게 배치될 수 있다.
또한, 게이트 전극(660)의 일부 영역에서, 게이트 전극(660)의 상면이 절연막(630)의 상면과 평행하게 배치될 수 있다. 예를 들면, 액티브층(640)의 제1 영역(641)이나 제2 영역(642)의 일부와 중첩되고, 게이트 절연막(650)의 제2 도핑 영역(655)과 중첩되는 게이트 전극(660)의 영역은 게이트 전극(660)의 상면이 절연막(630)의 상면과 평행하게 배치될 수 있다.
본 발명의 실시예들에서, 게이트 전극(660)은 제1 전극(670) 및 제2 전극(680)의 사이에 배치되되, 동일층에 배치되고, 제1 전극(670) 및 제2 전극(680)과 이격하여 배치되는 구성이면 충분하다.
이와 같이, 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)이 동일 층에 배치됨으로써, 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)을 동일한 공정으로 형성할 수 있으므로 공정을 간단하게 할 수 있는 효과가 있다.
또한, 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)이 동일 층에 배치됨으로써, 기판(610) 상에 버퍼층(620)이 적층되는 방향으로 서로 중첩되지 않으므로 게이트 전극(660), 제1 전극(670) 및 제2 전극(680) 중 적어도 두 가지 구성이 중첩되어 기생 커패시턴스가 발생하는 현상을 방지할 수 있다. 이에, 수직 구조 트랜지스터(Tr) 구동 시, RC delay의 발생을 억제할 수 있는 효과가 있다.
도 6 내지 도 9에 따른 수직 구조 트랜지스터(Tr)의 액티브층(640)의 제1 및 제2 영역(641, 642) 각각은 도펀트의 도핑을 통해 도체화될 수 있다.
이를 도 10을 참조하여 검토하면 다음과 같다.
도 10은 도 6의 수직 구조 트랜지스터의 액티브층의 제1 및 제2 영역을 도체화 시키는 공정을 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 10을 참조하면, 기판(610) 상에 버퍼층(620) 및 절연막(630)이 차례로 적층될 수 있다.
절연막(630) 및 버퍼층(620) 상에는 액티브층 패턴(1040)이 형성될 수 있다.
액티브층 패턴(1040)은 절연막(630)의 상면의 일부와 중첩되고, 절연막(630)의 일 측면(631)의 전체와 중첩되며, 절연막(630)의 상면과 미 중첩되는 영역에서 버퍼층(620)의 상면의 일부에 배치될 수 있다.
이러한 액티브층 패턴(1040)이 배치된 기판(610) 상에 게이트 절연막 물질(1050)이 형성될 수 있다.
게이트 절연막 물질(1050)은 액티브층 패턴(1040)의 상면을 노출하는 컨택홀 등이 형성되지 않은 상태일 수 있다.
기판(610) 상에 게이트 절연막 물질(1050)을 형성한 이후, 도 6의 액티브층(640)의 제1 및 제2 영역(641, 642)을 형성하기 위해서, 액티브층 패턴(1040)이 배치된 기판(610)에 도펀트(1051)를 도핑하는 공정이 진행될 수 있다.
도펀트(1051)는 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga), 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 어느 하나로 선택될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도펀트(1051)는 일정한 방향성을 갖고 기판(610) 방향으로 향할 수 있다. 예를 들면, 도펀트(1051)는 기판(610)의 표면에 수직한 방향으로 날아와 액티브층 패턴(1040)에 주입될 수 있다.
도펀트(1051)는 게이트 절연막 물질(1050)을 통과하여 액티브층 패턴(1040)의 표면을 뚫고 주입되어야 한다. 따라서, 도펀트(1051)가 액티브층 패턴(1040)에 주입될 수 있을만한 에너지를 갖도록 전기장으로 가속될 수 있다.
이에, 도펀트(1051)는 T3의 두께를 갖는 게이트 절연막 물질(1050)을 통과하여 게이트 절연막 물질(1050)의 하부에 배치된 구성들에 도펀트(1051)가 주입될 수 있다. 여기서, 게이트 절연막 물질(1050)의 두께(T3)는 기판(610)의 표면에 수직한 방향을 기준으로 한 길이이다.
구체적으로, 가속된 도펀트(1051)는 액티브층 패턴(1040)의 일부 영역에 주입될 수 있다.
앞서 설명한 바와 같이, 도펀트(1051)는 방향성(기판의 표면에 수직한 방향)을 가지고 액티브층 패턴(1040)으로 주입될 수 있는데, 이로 인해, 액티브층 패턴(1040)의 표면이 기판(610)의 표면과 평행한 영역에만 도펀트(1051)가 주입될 수 있다.
즉, 액티브층 패턴(1040)의 영역 중, 도 6의 액티브층(640)의 제1 영역(641)과 제2 영역(642)에 해당되는 영역에 도펀트(1051)가 주입될 수 있다.
그리고, 액티브층 패턴(1040)의 표면이 기판(610)의 표면과 평행하지 않는 영역은 도펀트(1051)가 주입되지 않을 수 있다. 여기서, 액티브층 패턴(1040)의 표면이 기판(610)의 표면과 평행하지 않는 영역은 도 6의 액티브층(640)의 제1 채널 영역(643a)에 해당하는 영역일 수 있다.
한편, 도펀트(1051)는 게이트 절연막 물질(1050)의 두께인 T3만큼의 두께를 뚫고 주입될 수 있도록 가속된 바, 기판(610)의 표면에 수직한 방향으로 게이트 절연막 물질(1050)의 두께가 T3 이상인 영역과 대응되는 영역에 배치된 액티브층 패턴(1040)에는, 액티브층 패턴(1040)의 표면이 기판(610)의 표면과 평행하게 배치될지라도 도펀트(1051)가 주입되지 않을 수 있다. 여기서, 액티브층 패턴(1040)의 표면이 기판(610)의 표면과 평행하게 배치된 영역일지라도 도펀트(1051)가 주입되지 않은 영역은 도 6의 액티브층(640)의 제2 채널 영역(643b)에 해당하는 영역일 수 있다.
이 경우, 도 6의 액티브층(640)의 제2 채널 영역(643b) 표면의 수직한 방향에 위치된 게이트 절연막 물질(1050)의 상면에는 도펀트(1051)가 주입될 수 있다.
그러나, 도 6의 액티브층(640)의 제2 채널 영역(643b) 표면의 수직한 방향에 위치된 게이트 절연막 물질(1050)의 두께가, T3보다 크기 때문에, 액티브층(640)의 제2 채널 영역(643b) 표면의 수직한 방향에 위치된 게이트 절연막 물질(1050)의 상면에만 도펀트(1051)가 주입될 뿐, 제2 채널 영역(643b)과 인접한 영역에는 도펀트(1051)가 주입될 수 없으므로, 소자 구동 시, 쇼트가 발생하는 등의 문제가 발생하지 않는다.
또한, 액티브층 패턴(1040)이 미 배치된 영역에서는 게이트 절연막 물질(1050) 하부에 배치된 구성에 도펀트(1051)가 주입될 수 있다.
예를 들면, 도 10에 도시한 바와 같이, 액티브층 패턴(1040)과 미 중첩된 절연막(630)의 상부 영역 및 버퍼층(620)의 상부 영역에 도펀트(1051)가 주입될 수 있다.
또한, 게이트 절연막 물질(1050)의 일부 영역에도 도펀트(1051)가 주입될 수 있다.
게이트 절연막 물질(1050)에 도펀트(1051)가 주입된 영역은, 기판(610)의 상면으로부터 게이트 절연막 물질(1050)에 도펀트(1051)가 주입된 영역까지의 최소 길이가 기판(610)의 상면으로부터 절연막(630) 상면에 배치된 액티브층 패턴(1040)의 상면까지의 최소 길이와 대응되는 영역에 위치하는 영역일 수 있다.
게이트 절연막 물질(1050)과 게이트 절연막 물질(1050) 하부에 배치된 액티브층 패턴(1040)은, 이들 하부에 배치된 절연막(630)으로 인해 단차가 발생하는 부분이 존재할 수 있다.
이에, 게이트 절연막 물질(1050)에 도펀트(1051)가 주입된 영역 상부에는 T3의 두께만큼 게이트 절연막 물질(1050)이 존재할 수 있다. 따라서, 도펀트(1051) 주입 공정에서, 도펀트(1051)는 게이트 절연막 물질(1050)의 일부 영역을 통과하여, 도 6의 제2 도핑 영역(655)에 주입될 수 있다.
여기서, 절연막(630)에 도펀트(1051)가 주입된 영역(도 6의 제1 도핑 영역), 게이트 절연막 물질(1050)에 도펀트(1051)가 주입된 영역(도 6의 제2 도핑 영역) 및 버퍼층(620)에 도펀트(1051)가 주입된 영역은 액티브층 패턴(104)에 주입된 도펀트(1051)의 가속 에너지와 동일한 가속 에너지로 도펀트(1051)가 주입되므로, 각각의 높이는 도 6의 액티브층(640)의 제1 영역(641)의 높이와 대응될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 절연막(630), 게이트 절연막 물질(1050), 버퍼층(620) 및 액티브층 패턴(1040)의 밀도가 크게 상이한 경우, 도펀트(1051)가 분포하는 영역의 높이는 모두 상이할 수 있다.
또한, 도면에는 도시하지 않았으나, 절연막(630) 및 버퍼층(620)의 두께가 T3보다 짧을 경우, 도펀트(1051)은 절연막(630) 하부의 구성(예를 들면, 버퍼층 또는 기판)과 버퍼층(620) 하부의 구성(예를 들면, 기판) 각각의 상면의 일부에 주입될 수도 있다.
또한, 액티브층 패턴(1040), 절연막(630), 게이트 절연막 물질(1050), 버퍼층(620) 및 액티브층 패턴(1040)에 주입된 도펀트(1051)의 농도는 각 구성의 상면에서 가장 높을 수 있다.
도 10에는 도시하지 않았으나, 게이트 절연막 물질(1050) 상에 보호층(예를 들면, 포토레지스트 등) 형성 한 다음 액티브층 패턴(1040)에 도펀트(1051)를 주입할 수도 있다.
이 경우, 도펀트(1051)가 보호층 및 게이트 절연막 물질(1050)을 통과하여 액티브층 패턴(104)에 주입될 수 있을만한 에너지를 갖도록, 전기장으로 가속될 수 있다.
상술한 바와 같이, 도 6 내지 도 9의 액티브층(640)의 일부 영역의 도체화 공정에서 별도의 마스크를 사용하지 않아도 되므로, 공정이 간단해지는 효과가 있다.
한편, 도면에는 도시하지 않았으나, 전자장치가 패널(PNL) 등일 경우, 도 6 내지 도 9에 도시된 수직 구조 트랜지스터(Tr)는 액티브 영역의 서브픽셀(SP) 내에 배치될 수 있고, 이들은 픽셀 전극과 연결될 수 있다.
이를 도 11을 참조하여 검토하면 다음과 같다.
도 11은 본 발명의 실시예들에 따른 수직 구조 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 11을 참조하면, 액티브 영역(A/A)에서 서브픽셀(SP) 내에 배치되는 수직 구조 트랜지스터(Tr) 중에는 제1 전극(670)이 픽셀 전극(1111)과 전기적으로 연결되어야 하는 트랜지스터(DRT, 예를 들면 도 3 및 도 4의 T3)가 존재할 수 있다.
이러한 트랜지스터(DRT)의 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)을 전극을 덮으면서 패시베이션층(1110)이 배치될 수 있다. 도 11에서는 설명의 편의를 위하여 게이트 전극(660), 제1 전극(670) 및 제2 전극(680) 상에 패시베이션층(1110)이 배치된 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)과 패시베이션층(1110) 사이에 다른 절연막 등의 구성이 추가될 수 있다.
패시베이션층(1110) 상에 픽셀 전극(1111)이 위치할 수 있다. 픽셀 전극(1111)은 패시베이션층(1110)의 홀을 통해 제1 전극(670)과 연결될 수 있다. 여기서, 제1 전극(670)은 소스 전극이거나 드레인 전극일 수 있다.
도 11에서는 픽셀 전극(1111)과 연결되는 트랜지스터(DRT)가 도 6의 구조를 갖는 트랜지스터인 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 도 7 내지 도 9에 도시된 수직 구조 트랜지스터의 제1 또는 제2 전극(670, 680) 역시 도 11의 픽셀 전극(1111)과 연결될 수 있다.
도 11에서 설명한 바와 같이, 본 발명의 수직 구조 트랜지스터(Tr)는 구동 트랜지스터(DRT)로 적용할 수 있다.
구동 트랜지스터(DRT)는 높은 S-계수와 높은 온-커런트(On-Current, 패널이 켜져 있을 때의 전류) 특성이 요구된다.
S-계수는 S-계수 그래프(Sub-threshold graph)를 통해 알 수 있다.
S-계수 그래프는 구동 트랜지스터의 게이트 전압의 변화량과 구동 전류의 변화량 간의 비율을 나타낸 그래프이며, 구동 트랜지스터(DRT)의 S-계수 그래프의 기울기가 큰 경우 가용 데이터 전압 범위가 좁아 저 계조 표현에 불리하다는 문제가 있으며, 구동 트랜지스터가 오프(off) 상태에서 온(on) 상태로 가는 속도가 느릴 수 있다.
여기서, S-계수 그래프의 기울기는 1/S-계수일 수 있다.
다시 말해, S-계수는 게이트 전압이 변할 때, 채널 포텐셜(channel potential)이 얼마나 빠르게 변하는지를 나타내는 것이고, S-계수가 크다는 것은 S-계수가 작을 때에 비해서, 채널 포텐셜이 느리게 변하는 것을 의미한다.
이러한 S-계수는 게이트 절연막(650)의 캐패시턴스 값과 관련이 있다. 구체적으로, 게이트 절연막(650)의 캐패시턴스 값은 S-계수와 반비례 관계에 있다.
여기서, 게이트 절연막(650)의 캐패시턴스 값이란, 게이트 전극(660)과 채널 영역(643)에 의해서 형성된 단위 면적 당 커패시턴스 값을 의미한다. 게이트 절연막(650)의 커패시턴스 값, 게이트 절연막(650)의 두께 및, 게이트 절연막(650)의 유전율의 관계는 하기 식 1로 표현될 수 있다.
[식 1]
Figure pat00001
식 1에서, CINS는 게이트 절연막(650)의 커패시턴스 값이고, TINS는 게이트 절연막(650)의 두께이며, εINS는 게이트 절연막(650)의 유전율일 수 있다.
식 1에 의하면, 채널 영역(643) 게이트 전극(660) 사이에 위치된 게이트 절연막(650)의 캐패시턴스 값은 게이트 절연막(650)의 두께와 반비례 관계에 있음을 알 수 있다. 그리고, 게이트 절연막(650)의 두께가 두꺼우면 S-계수가 커질 수 있다.
즉, 게이트 절연막(650)의 두께가 두꺼우면, 게이트 절연막(650)의 두께가 얇을 때보다, 게이트 전압이 채널 영역(643)에 천천히 도달하게 되므로 S-계수가 커질 수 있다.
상술한 바와 같이 S-계수는 게이트 전극(660)과 중첩하는 영역 내에서 게이트 게이트 절연막의 두께 조절을 통해 조절될 수 있다.
그러나, 일반적인 평면 구조의 트랜지스터 구조에서 게이트 게이트 절연막의 두께가 얇아지면 높은 온-커런트를 얻을 수 있는 반면 S-계수는 작아지고, 게이트 게이트 절연막의 두께가 두꺼워지면 높은 S-계수를 얻을 수 있는 반면 온-커런트가 낮아지는 문제가 있다.
또한, 게이트 게이트 절연막의 두께뿐만 아니라 액티브층의 채널 길이를 조절하여 온-커런트 크기를 조절할 수 있다. 구체적으로, 액티브층의 채널 길이가 짧아질수록 문턱 전압(threshold voltage)이 감소하게 되어 온-커런트가 커질 수 있다.
이에, 일반적인 평면 구조의 트랜지스터에서 게이트 게이트 절연막의 두께를 두껍게 유지하고 액티브층의 짧은 채널을 이용하여 높은 S-계수와 높은 온-커런트 특성을 구현하기 위한 연구가 진행되었으나, 상술한 바와 같이, 공정 상의 한계로 짧은 채널을 갖는 액티브층을 제조하는데 어려움이 있었다.
본 발명의 실시예에 따른 전자장치는, 구동 트랜지스터(DRT)를 수직 구조 트랜지스터(TR)로 사용하여 짧은 채널 영역(643)을 갖는 액티브층(640)을 포함함으로써, 높은 S-계수(factor)와 높은 온-커런트 특성을 구현할 수 있다.
다시 말해, 본 발명의 실시예들에 따른 수직 구조 트랜지스터(Tr)는 즉, 수평 구조 트랜지스터에서는 공정 상의 문제 등으로 인해 구현하지 못한 짧은 채널을 갖는 액티브층(640)을 용이하게 구현할 수 있다.
도 11에서는 본 발명의 트랜지스터(Tr)가 액티브 영역(A/A)에 배치된 구동 트랜지스터(DRT)인 구성을 설명하였으나, 도 6 내지 도 9의 트랜지스터(Tr)는 액티브 영역(A/A)에 배치된 다른 트랜지스터(예를 들면, 도 3 및 도 4의 T1 및 T2)로 사용될 수도 있다.
또한, 본 발명의 실시예들에 따른 트랜지스터(Tr)는 패널(PNL)의 외곽 영역인 넌-액티브 영역에도 배치될 수 있다.
이러한 수직 구조 트랜지스터(Tr)가 차지하는 면적은 수평 구조 트랜지스터가 차지하는 면적에 비해 좁기 때문에, 본 발명의 실시예들에 따른 트랜지스터(Tr)가 액티브 영역에 배치되고 도 3 및 도 4의 T1 및 T2로 사용되는 경우, 픽셀 사이즈를 줄일 수 있고, 넌-액티브 영역에 배치될 경우(예를 들어, 도 5의 풀-업 트랜지스터 또는 풀-다운 트랜지스터), 넌-액티브 영역(베젤 영역이라고도 함)의 사이즈를 줄일 수 있다.
이어서, 도 12 내지 도 14를 참조하여 본 발명의 다른 실시예들에 따른 수직 구조 트랜지스터를 검토하면 다음과 같다.
도 12 내지 도 14는 본 발명의 다른 실시예들에 따른 전자장치에 배치된 수직 구조 트랜지스터를 도시한 단면도이다.
본 발명의 다른 실시예들에 따른 전자장치에는 다수의 수직 구조 트랜지스터가 배치될 수 있으며, 이러한 전자장치에는 도 12 내지 도 14에 도시된 수직 구조 트랜지스터 중 적어도 하나의 수직 구조 트랜지스터가 배치될 수 있다.
도 13 및 도 14은 버퍼층(620) 및 기판(610)을 제외한 나머지 구성에 대한 구조가 도 12의 구조와 대응될 수 있다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
본 발명의 실시예들에서 정의하는 수직 구조 트랜지스터(Tr)는 액티브층(1240), 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)을 포함할 수 있다.
구체적으로, 기판(610) 상에는 버퍼층(1220)이 배치되고, 버퍼층(1220)의 상면의 일부에는 절연막(1230)이 배치될 수 있다.
도 12 내지 도 14에서는 절연막(1230)의 구조를 도 6의 절연막(630)과 대응되는 구조로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 도 12 내지 도 14의 절연막(1230)은 도 7 및 도 8에 도시된 절연막의 구조 중 어느 하나로 선택될 수 있다.
절연막(1230)의 상면의 일부에는 액티브층(1240)이 배치될 수 있다.
액티브층(1240)은 절연막(1230)의 상면의 일부와 중첩되고, 절연막(1230)의 일 측면(1231)의 전체와 중첩될 수 있다. 또한, 액티브층(1240)은 절연막(1230)의 상면과 미 중첩되는 영역에서, 버퍼층(1220, 또는 기판(610)) 상에 배치될 수 있다.
액티브층(1240)은 다양한 타입의 반도체층일 수 있다.
예를 들면, 액티브층(1240)은 산화물(Oxide) 반도체 등으로 이루어질 수 있다. 액티브층(1240)이 산화물 반도체인 경우, 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
액티브층(1240)은 제 1 영역(1241), 제1 영역(1241)가 이격된 제2 영역(1242) 및 제1 영역(1241)과 제2 영역(1242) 사이에 구비된 채널 영역(1243)을 포함할 수 있다.
액티브층(1240)의 제1 영역(1241)과 제2 영역(1242)은 도체화된 영역일 수 있다.
액티브층(1240)의 제1 영역(1241)은 제1 부분(1241a), 제2 부분(1241b) 및 제3 부분(1241c)를 포함할 수 있다.
제1 영역(1241)의 제1 부분(1241a)은 액티브층(1240)이 절연막(1230)의 상면과 중첩(또는 접촉)되는 부분 중 일부 일 수 있다.
제1 영역(1241)의 제2 부분(1241b)은 제1 부분(1241a)에서 연장되고 절연막(1230)의 상면과 미 중첩되는 부분일 수 있다. 여기서, 기판(610)의 상면에서부터 제2 부분(1241b)의 상면까지의 최소 길이는 기판(610)의 상면에서부터 제1 부분(1241a)의 상면까지의 최소 길이와 대응될 수 있다.
제1 영역(1241)의 제1 부분(1241a)은 제3 부분(1241c)을 포함할 수 있다.
제3 부분(1241c)은 액티브층(1240)이 제1 전극(670)과 접촉되는 영역일 수 있다. 그리고, 제1 영역(1241)의 제1 부분(1241a)은 제3 부분(1241c)을 둘러싸는 구조일 수 있다.
액티브층(1240)의 제2 영역(1242)은 채널 영역(1243)에서 연장되고 절연막(1230)의 일 측면(1231)과 중첩되되 절연막(1230)의 일 측면(1231)과 이격된 영역일 수 있다.
이러한, 액티브층(1240)의 제2 영역(1242)은 제4 부분(1242a) 및 제5 부분(1242b)을 포함할 수 있다.
제5 부분(1242b)은 액티브층(1240)이 제2 전극(680)과 접촉되는 영역일 수 있다. 그리고, 제2 영역(1242)의 제4 부분(1242a)은 제5 부분(1242b)을 둘러싸는 구조일 수 있다.
액티브층(1240)의 제1 영역(1241)의 제1 부분(1241a), 제2 부분(1241b), 제2 영역(1242)의 제4 부분(1242a)은 제1 영역(1241)의 제3 부분(1241c)과 제2 영역(1242)의 제5 부분(1242b)에 비해 도펀트의 농도(예를 들면, 도 10의 설명에서 기재된 도펀트 원소들 중 적어도 하나의 농도)가 높을 수 있다.
또한, 액티브층(1240)의 제1 영역(1241)의 제3 부분(1241c)과 제2 영역(1242)의 제5 부분(1242b)은 제1 영역(1241)의 제1 부분(1241a), 제2 부분(1241b), 제2 영역(1242)의 제4 부분(1242a)보다 산소 공공(oxygen vacancy)의 농도가 높을 수 있다.
액티브층(1240)의 제3 부분(1241c) 및 제5 부분(1242b)은 게이트 절연막(650)의 컨택홀 형성을 위해 드라이 에칭(dry etching)하는 공정에서 플라즈마에 의해 산소 공공이 발생하는 영역일 수 있다.
다시 말해, 제3 부분(1241c)과 제5 부분(1242b)에는 + 전하 역할을 하는 산소 공공이 존재하고, 제3 부분(1241c)과 제5 부분(1242b)은 전기적으로 중성을 유지하기 위해 전자를 발생시키게 되며, 발생된 전자는 캐리어가 됨으로써, 제3 부분(1241c)과 제5 부분(1242b)의 전기전도도가 증가할 수 있다.
액티브층(1240)의 채널 영역(1243)은 제1 채널 영역(1243a) 및 제2 채널 영역(1243b)을 포함할 수 있다.
액티브층(1240)의 제1 채널 영역(1243a)의 일 측은 제1 영역(1241)의 제2 부분(1241b)으로부터 연장되고, 절연막(1230)의 일 측면(1231)과 대응되는 영역일 수 있다. 또한, 제2 채널 영역(1243b)의 일 측은 제1 채널 영역(1243a)의 타 측으로부터 연장되고, 타 측은 제2 영역(1242)의 제4 부분(1242a)의 일 측과 연결되며 절연막(1230)의 상면과 미 중첩하는 영역일 수 있다.
본 발명의 실시예들에 따른 수직 구조 트랜지스터(Tr)의 액티브층(1240)의 채널 영역(1243)의 길이는 제1 채널 영역(1243a)의 길이와 제2 채널 영역(1243b)의 길이는 합한 길이일 수 있다.
여기서, 제1 채널 영역(1243a)의 길이는 액티브층(1240)이 배치된 절연막(1230)의 일 측면(1231)의 길이와 대응될 수 있다. 절연막(1230)의 일 측면(1231)의 길이는 액티브층(1240)이 접촉되는 절연막(1230)의 일 측면(1231)의 선분의 길이일 수 있다.
제2 채널 영역(1243b)의 길이는 제1 채널 영역(1243a)과 제2 채널 영역(1243b)의 경계에서부터 제2 채널 영역(1243b)과 액티브층(1240)의 제2 영역(1242)의 제4 부분(1242a) 경계 사이의 길이(기판(610)의 표면과 평행한 방향에 대한 길이)일 수 있다.
액티브층(1240)의 채널 영역(1243)의 길이는 절연막(1230)의 두께 조절 및 형상 변경을 통해 조절될 수 있다.
이에 더하여, 절연막(1230)은 제1 도핑 영역(635)을 포함할 수 있다. 제1 도핑 영역(635)은 액티브층(1240)의 제1 영역(1241)과 미 중첩된 영역일 수 있다.
또한, 절연막(1230)은 제1 도핑 영역(635)과 이격된 제3 도핑 영역(1235)을 포함할 수 있다. 제3 도핑 영역(1235)은 액티브층(1240)의 제1 영역(1241)의 제3 부분(1241c)과 중첩될 수 있다.
여기서, 제1 도핑 영역(635)의 두께(T2)는 제3 도핑 영역(1235)의 두께(T3)와 대응될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 게이트 절연막(650)과 액티브층(1240)의 밀도 차이가 큰 경우, 제1 도핑 영역(635)의 두께(T2)는 제3 도핑 영역(1235)의 두께(T3)는 서로 상이할 수 있다.
또한, 제1 및 제3 도핑 영역(635, 1235) 각각의 두께는 (T2, T3)는 액티브층(1240)의 두께(T1)와 대응될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 버퍼층(1220)은 제4 도핑 영역(1225)를 포함할 수 있다.
제4 도핑 영역(1225)은 액티브층(1240)의 제2 영역(1242)의 제5 부분(1242b)과 중첩될 수 있다.
제4 도핑 영역(1225)의 두께(T5)는 액티브층(1240)의 두께(T1)와 대응될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 버퍼층(1220)의 두께가 액티브층(1240)의 두께(T1)보다 짧은 경우, 도 13에 도시된 바와 같이, 제4 도핑 영역(1325)은 버퍼층(1220) 하부에 배치된 기판(610)의 상면의 일부 영역까지 존재할 수 있다.
또한, 도 14에 도시된 바와 같이, 기판(610) 상에 버퍼층이 배치되지 않는 경우, 제4 도핑 영역(1415)은 기판(610)이 액티브층(1240)의 제5 부분(1242b)과 대응되는 영역에 배치될 수 있다.
액티브층(1240) 상에는 게이트 절연막(650)이 배치될 수 있다.
도 6 내지 도 9의 도면을 참조하여 설명한 바와 같이, 게이트 절연막(650)은 제2 도핑 영역(655)을 포함할 수 있다.
상술한 제1 내지 제4 도핑 영역(634, 655, 1235, 1225)은 액티브층(1240)의 제1 및 제2 영역(1241, 1242)의 중 제3 부분(1241c)과 제5 부분(1242b)를 제외한 나머지 영역의 도펀트 도핑 과정에서 도핑되는 영역일 수 있다.
이에, 제1 내지 제4 도핑 영역(634, 655, 1235, 1225)은 액티브층(1240)의 제1 부분(1241a), 제2 부분(1241b) 및 제4 부분(1242a)와 동일한 도펀트를 포함할 수 있으며, 동일한 농도의 도펀트를 포함할 수 있다.
게이트 절연막(650) 상에는 서로 이격된 게이트 전극(660), 제1 전극(670) 및 제2 전극(680)이 배치될 수 있다.
게이트 전극(660), 제1 전극(670) 및 제2 전극(680)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있고, 예를 들면, 티타늄(Ti) 또는 티타늄(Ti) 합금을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 12 내지 도 14에 도시된 수직 구조 트랜지스터(Tr)는 액티브 영역(A/A)에 배치된 구동 트랜지스터(DRT)이거나, 도 3 및 도 4의 T1 또는 T2일 수 있다.
또한, 도 12 내지 도 14에 도시된 수직 구조 트랜지스터(Tr)는 패널(PNL)의 외곽 영역인 넌-액티브 영역에도 배치될 수 있다.
이러한 수직 구조 트랜지스터(Tr)가 차지하는 면적은 수평 구조 트랜지스터가 차지하는 면적에 비해 좁기 때문에, 본 발명의 실시예들에 따른 트랜지스터(TR)가 패널의 액티브 영역에 배치되는 경우, 픽셀 사이즈를 줄일 수 있으므로, 고 해상도 패널을 구현할 수 있다.
또한, 도 12 내지 도 14에 도시된 수직 구조 트랜지스터(Tr)가 패널의 넌-액티브 영역에 배치되는 경우 베젤 영역의 사이즈를 줄일 수 있는 효과가 있다.
이어서, 도 12에 도시된 수직 구조 트랜지스터(Tr)의 액티브층(1240)의 제1 및 제2 영역의 도체화 공정을 검토하면 다음과 같다.
도 15는 도 12의 수직 구조 트랜지스터의 액티브층의 제1 및 제2 영영역을 도체화 시키는 공정을 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 15를 참조하면, 기판(610) 상에 버퍼층(1220) 및 절연막(1230)이 차례로 적층될 수 있다.
절연막(630) 및 버퍼층(620) 상에는 액티브층 패턴(1540)이 배치될 수 있다.
액티브층 패턴(1540)은 산화물 반도체 물질로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
액티브층 패턴(1540)이 배치된 기판(610)의 상에는 게이트 절연막(650)이 배치될 수 있다.
게이트 절연막(650)은 액티브층 패턴(1540)의 상면의 일부를 노출하는 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 포함할 수 있다.
제1 컨택홀(CH1) 및 제2 컨택홀(CH2)은 드라이 에칭 공정을 통해 형성될 수 있으며, 게이트 절연막(650)의 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)이 형성된 영역과 대응되는 영역에 배치된 액티브층 패턴(1540)은 플라즈마에 의해 도체화 될 수 있다.
다시 말해, 액티브층 패턴(1540)이 제1 및 제2 컨택홀(CH1, CH2)과 대응되는 부분은 도 12의 제3 부분(1241c)과 제5 부분(1242b)이 될 수 있다.
이후, 게이트 절연막(650) 상에 전극 물질층(1560)이 형성될 수 있다.
전극 물질층(1560)은 적어도 한 층의 금속층 또는 적어도 한 층의 금속 합금층일 수 있다.
전극 물질층(1560)은 게이트 절연막(650)의 제1 및 제2 컨택홀(CH1, CH2) 내부를 채우도록 배치될 수 있다. 따라서, 제1 및 제2 컨택홀(CH1, CH2) 내에서는 액티브층 패턴(1540)과 전극 물질층(1560)이 접촉될 수 있다.
이후, 기판(610) 상에 전극 물질층(1560)이 배치된 상태에서 액티브층 패턴(1540)의 일부 영역의 도체화를 위해 도펀트(1551)를 주입시킬 수 있다.
도펀트(1551)는 기판(610)의 표면에 수직한 방향으로 날아와 액티브층 패턴(1450)에 주입될 수 있다.
도펀트(1551)는 전극 물질층(1560) 및 게이트 절연막(650)을 통과하여 액티브층 패턴(1540)의 표면을 뚫고 주입되어야 한다. 따라서, 도펀트(1051)가 액티브층 패턴(1040)에 주입될 수 있을만한 에너지를 갖도록 전기장으로 가속될 수 있다.
이에, 도펀트(1551)는 T6의 두께를 갖는 전극 물질층(1560) 및 게이트 절연막(650)을 통과하여 게이트 절연막(650)의 하부에 배치된 구성들에 도펀트(1551)가 주입될 수 있다. 여기서, 전극 물질층(1560) 및 게이트 절연막(650)의 두께(T6)는 기판(610)의 표면에 수직한 방향을 기준으로 한 길이이다.
도펀트(1551)는 방향성(기판의 표면에 수직한 방향)을 가지고 액티브층 패턴(1040)으로 주입되므로, 액티브층 패턴(1540)의 표면이 기판(610)의 표면과 평행한 영역에만 도펀트(1551)가 주입될 수 있다. 또한, 도펀트(1551)는 전극 물질층(1560) 및 게이트 절연막(650)의 두께(T6)를 통과할 수 있는 에너지로 주입되므로, 액티브층 패턴(1540) 상에 배치된 구성들의 두께가 T6인 액티브층 패턴(1540)의 영역에만 도펀트(1551)가 주입될 수 있다.
즉, 액티브층 패턴(1540)의 영역 중, 도 12의 액티브층(1240)의 제1 부분(1241a), 제2 부분(1241b) 및 제4 부분(1242a)에 해당되는 영역에 도펀트(1551)가 주입될 수 있다.
그리고, 액티브층 패턴(1540)의 표면이 기판(610)의 표면과 평행하지 않는 영역은 도펀트(1551)가 주입되지 않을 수 있다. 여기서, 액티브층 패턴(1540)의 표면이 기판(610)의 표면과 평행하지 않는 영역은 도 12의 액티브층(1240)의 제1 채널 영역(1243a)에 해당하는 영역일 수 있다.
한편, 도펀트(1551)는 전극 물질층(1560) 및 게이트 절연막(650)의 두께인 T6만큼의 두께를 뚫고 주입될 수 있도록 가속된 바, 기판(610)의 표면에 수직한 방향으로 전극 물질층(1560) 및 게이트 절연막(650)의 두께가 T6 이상인 영역과 대응되는 영역에 배치된 액티브층 패턴(1540)에는, 액티브층 패턴(1540)의 표면이 기판(610)의 표면과 평행하게 배치될지라도 도펀트(1551)가 주입되지 않을 수 있다.
여기서, 액티브층 패턴(1540)의 표면이 기판(610)의 표면과 평행하게 배치된 영역일지라도 도펀트(1551)가 주입되지 않은 영역은 도 12의 액티브층(1240)의 제2 채널 영역(1243b)에 해당하는 영역일 수 있다.
또한, 액티브층 패턴(1540)에 도펀트(1551)를 주입하는 공정에서, 버퍼층(1220), 절연막(123) 및 게이트 절연막(650) 각각은 도펀트(1551)가 주입된 영역(도핑 영역)을 포함할 수 있다.
액티브층 패턴(1540)이 미 배치된 영역에서는 게이트 절연막 (650) 하부에 배치된 구성의 일부에 도펀트(1551)가 주입될 수 있다.
예를 들면, 도 15에 도시한 바와 같이, 액티브층 패턴(1540)과 미 중첩된 영역에서 절연막(1230)의 상부 영역 및 버퍼층(1220)의 상부 영역에 도펀트(1551)가 주입될 수 있다.
또한, 액티브층 패턴(1540)이 전극 물질층(1560)과 접촉되는 영역과 대응되는 영역에 위치된 절연막(1230)과 버퍼층(1220)에도 도펀트(1551)가 주입될 수 있다. 이 영역들은 도 12의 제3 도핑 영역(1235)과 제4 도핑 영역(1225)에 해당하는 영역일 수 있다.
도 12의 제3 및 제4 도핑 영역(1235, 1225)가 구비된 영역은 도 15에 도시된 바와 같이, 게이트 절연막(650)의 제1 및 제2 컨택홀(CH1, CH2)이 구비된 영역일 수 있다.
제1 및 제2 컨택홀(CH1, C2)이 위치된 영역은 액티브층 패턴(1540) 상에 게이트 절연막(650)이 존재하지 않게 된다. 따라서, 제1 및 제2 컨택홀(CH1, CH2)과 대응되는 영역에서, 액티브층 패턴(1540) 상에 배치되는 구성은 전극 물질층(1560) 뿐이고 전극 물질층(1560)의 두께(T7)는 전극 물질층(1560)과 게이트 절연막(650)의 두께(T6)보다 얇을 수 밖에 없다.
이에, 제1 및 제2 컨택홀(CH1, C2)이 위치된 영역에서는, 도펀트(1551)가 전극 물질층(1560) 및 액티브층 패턴(1540)을 통과하여 절연막(1230) 및 버퍼층(1220)에 주입될 수 있다.
또한, 게이트 절연막(650, 예를 들면, 두께 T3를 갖는 게이트 절연막)의 일부 영역에도 도펀트(1551)가 주입될 수 있다.
게이트 절연막(650)과, 게이트 절연막(650) 하부에 배치된 액티브층 패턴(1540)은, 이들 하부에 배치된 절연막(1230)으로 인해 단차가 발생하는 부분이 존재할 수 있다.
이에, 게이트 절연막(650)에 도펀트(1551)가 주입된 영역 상부에는 T6를 갖는 전극 물질층(1560) 및 게이트 절연막(650)이 존재할 수 있다. 따라서, 도펀트(1551) 주입 공정에서, 도펀트(1551)는 T6의 두께를 갖는 부분을 통과하여 도 12의 제2 도핑 영역(1255)에 해당되는 영역에 주입될 수 있다.
한편, 도면에는 도시하지 않았으나, 도펀트(1551)를 주입하는 공정에서, 액티브층 패턴(1540) 상면에 배치된 구성들(예를 들면, 게이트 절연막 및 전극 물질층)의 기판(610)과 수직한 방향의 길이가 T6를 초과하는 경우, 액티브층 패턴(1540)의 상면에 배치된 구성들에 도펀트(1551)가 주입될 수도 있으나, 이와 같이 주입된 도펀트(1551)는 소자 구동 시, 영향을 미치지 않을 수 있다.
상술한 바와 같이, 도 12 내지 도 14의 액티브층(1240)의 일부 영역의 도체화 공정에서 별도의 마스크를 사용하지 않아도 되므로, 공정이 간단해지는 효과가 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
630, 1230: 절연막
640, 1240: 액티브층
641, 1241: 제1 영역
642, 1242: 제2 영역
643, 1243: 채널 영역
650: 게이트 절연막
660: 게이트 전극
670: 제1 전극
680: 제2 전극

Claims (18)

  1. 적어도 하나의 박막 트랜지스터를 포함하는 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널은,
    기판;
    상기 기판 상에 배치된 절연막;
    상기 절연막의 상면의 일부에 배치된 영역을 포함하는 제1 영역, 상기 제1 영역과 이격되고 상기 절연막의 상기 일 측면과 중첩되되 상기 절연막의 상면과 미 중첩된 영역을 포함하는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 구비되고 상기 절연막의 상기 일 측면 상에 배치된 영역을 포함하는 채널 영역을 포함하는 액티브층;
    상기 액티브층을 덮으면서 배치된 게이트 절연막; 및
    상기 게이트 절연막 상에 배치되고 서로 이격된 게이트 전극, 제1 전극 및 제2 전극을 포함하고,
    상기 제1 전극은 상기 제1 영역과 전기적으로 연결되고, 상기 제2 전극은 상기 제2 영역과 전기적으로 연결되며,
    상기 채널 영역은 상기 절연막의 상기 일 측면과 대응되는 영역에 구비된 제1 채널 영역 및 상기 제1 채널 영역에서 연장되고, 상기 액티브층의 상기 절연막의 상면과 미 중첩되는 제2 채널 영역을 포함하는 전자장치.
  2. 제1 항에 있어서,
    상기 제1 전극은 상기 절연막의 상면의 일부와 중첩되고,
    상기 제2 전극은 상기 절연막의 상기 일 측면과 중첩되며,
    상기 게이트 전극은 상기 제1 전극과 상기 제2 전극 사이에 배치되고 상기 절연막의 상기 일 측면의 일부와 중첩되는 영역을 포함하는 전자장치.
  3. 제1 항에 있어서,
    상기 제2 채널 영역은 상기 절연막의 상기 일 측면과 중첩되되 상기 절연막의 측면과 이격된 전자장치.
  4. 제1 항에 있어서,
    상기 절연막은 제1 도핑 영역을 포함하고,
    상기 제1 도핑 영역은 상기 액티브층과 미 중첩된 영역인 전자장치.
  5. 제1 항에 있어서,
    상기 게이트 절연막은 제2 도핑 영역을 포함하고,
    상기 기판의 상면으로부터 상기 제2 도핑 영역의 상면까지의 최소 길이는 상기 기판의 상면으로부터 상기 액티브층의 상기 제1 영역의 상면까지의 최소 길이와 대응되는 전자장치.
  6. 제5 항에 있어서,
    상기 제2 도핑 영역의 상면의 일부 또는 상면 전체는 상기 게이트 전극과 중첩된 전자장치.
  7. 제1 항에 있어서,
    상기 채널 영역의 길이는 상기 절연막의 상기 일 측면의 길이보다 긴 전자장치.
  8. 제1 항에 있어서,
    상기 액티브층의 상기 제1 영역은, 상기 액티브층이 상기 절연막의 상면에 배치되는 제1 부분과, 상기 제1 부분에서 연장되고 상기 절연막의 상면과 미 중첩되는 제2 부분을 포함하는 전자장치.
  9. 제8 항에 있어서,
    상기 기판의 상면에서부터 상기 제1 부분의 상면까지의 최소 길이는 상기 기판의 상면에서부터 상기 제2 부분의 상면까지의 최소 길이와 대응되는 전자장치.
  10. 제8 항에 있어서,
    상기 액티브층의 상기 제1 영역은 제3 부분을 더 포함하고,
    상기 제3 부분은 상기 액티브층이 상기 제1 전극과 접촉된 영역과 대응되는 영역인 전자장치.
  11. 제10 항에 있어서,
    상기 제1 영역의 제1 및 제2 부분은 도펀트를 포함하고,
    상기 제1 영역의 제3 부분은 산소 공공을 포함하는 전자장치.
  12. 제10 항에 있어서,
    상기 절연막은 제3 도핑 영역을 포함하고,
    상기 제3 도핑 영역은 상기 제3 부분과 대응되는 영역인 전자장치.
  13. 제1 항에 있어서,
    상기 액티브층의 상기 제2 영역은 상기 제2 채널 영역에서 연장되고, 상기 절연막의 상기 일 측면과 중첩되되, 상기 절연막의 측면과 이격된 전자장치.
  14. 제13 항에 있어서,
    상기 제2 영역은 제4 부분 및 상기 제4 부분에 의해 둘러싸인 제5 부분을 포함하고,
    상기 제5 부분은 상기 제2 영역이 상기 제2 전극과 접촉된 영역과 대응되는 영역인 전자장치.
  15. 제14 항에 있어서,
    상기 제2 영역의 제4 부분은 도펀트를 포함하고,
    상기 제2 영역의 제5 부분은 산소 공공을 포함하는 전자장치.
  16. 제14 항에 있어서,
    상기 기판은 제4 도핑 영역을 포함하고,
    상기 제4 도핑 영역은 상기 제6 부분과 대응되는 영역인 전자장치.
  17. 제14 항에 있어서,
    상기 기판 상에 배치된 버퍼층을 더 포함하고,
    상기 버퍼층은 제4 도핑 영역을 포함하고,
    상기 제4 도핑 영역은 상기 제5 부분과 대응되는 영역인 전자장치.
  18. 기판;
    상기 기판 상에 배치된 절연막;
    상기 절연막의 상면의 일부에 배치된 영역을 포함하는 제1 영역, 상기 제1 영역과 이격되고 상기 절연막의 상기 일 측면과 중첩되되 상기 절연막의 상면과 미 중첩된 영역을 포함하는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 구비 되고 상기 절연막의 상기 일 측면 상에 배치된 영역을 포함하는 채널 영역을 포함하는 액티브층;
    상기 액티브층을 덮으면서 배치된 게이트 절연막; 및
    상기 게이트 절연막 상에 배치되고 서로 이격된 게이트 전극, 제1 전극 및 제2 전극을 포함하고,
    상기 제1 전극은 상기 제1 영역과 전기적으로 연결되고, 상기 제2 전극은 상기 제2 영역과 전기적으로 연결되고,
    상기 채널 영역은 상기 절연막의 상기 일 측면과 대응되는 영역에 구비된 제1 채널 영역 및 상기 제1 채널 영역에서 연장되고, 상기 액티브층의 상기 제1 영역과 미 중첩되는 제2 채널 영역을 포함하는 박막 트랜지스터 어레이 기판.
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