KR20220111779A - 표시 장치 - Google Patents

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KR20220111779A
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light emitting
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손선권
신동희
차나현
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삼성디스플레이 주식회사
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Abstract

본 발명은 비표시 영역을 축소하고, 화질을 개선할 수 있는 표시 장치를 제공한다. 본 발명의 일 실시예에 따른 표시 장치는, 표시 영역에 배열된 게이트 라인들 및 데이터 라인들; 상기 표시 영역에 배열되며, 상기 게이트 라인들, 상기 데이터 라인들, 제1 전원 라인 및 제2 전원 라인에 연결된 화소들; 상기 게이트 라인들 및 상기 데이터 라인들로 게이트 신호들 및 데이터 신호들을 공급하며, 상기 화소들의 사이에 위치하도록 상기 표시 영역에 배치된 제1 회로 소자를 포함하는 구동 회로부; 및 상기 제1 회로 소자와 중첩되도록 상기 표시 영역에 위치하며, 상기 제2 전원 라인에 연결된 도전 패턴을 포함한다. 각각의 화소는, 상기 제1 전원 라인에 연결된 제1 전극, 상기 제2 전원 라인에 연결된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 정렬된 적어도 하나의 발광 소자를 포함한다. 상기 도전 패턴은, 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 비표시 영역을 축소하고, 화질을 개선할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역에 배열된 게이트 라인들 및 데이터 라인들; 상기 표시 영역에 배열되며, 상기 게이트 라인들, 상기 데이터 라인들, 제1 전원 라인 및 제2 전원 라인에 연결된 화소들; 상기 게이트 라인들 및 상기 데이터 라인들로 게이트 신호들 및 데이터 신호들을 공급하며, 상기 화소들의 사이에 위치하도록 상기 표시 영역에 배치된 제1 회로 소자를 포함하는 구동 회로부; 및 상기 제1 회로 소자와 중첩되도록 상기 표시 영역에 위치하며, 상기 제2 전원 라인에 연결된 도전 패턴을 포함한다. 각각의 화소는, 상기 제1 전원 라인에 연결된 제1 전극, 상기 제2 전원 라인에 연결된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 정렬된 적어도 하나의 발광 소자를 포함한다. 상기 도전 패턴은, 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치된다.
일 실시예에 있어서, 상기 표시 영역은 상기 제1 회로 소자에 연결되어 제1 클럭 신호를 전달하는 제1 클럭 라인을 더 포함하고, 상기 도전 패턴은 상기 제1 클럭 라인의 일 부분과 중첩될 수 있다.
일 실시예에 있어서, 상기 제1 클럭 라인은 상기 표시 영역의 제i 화소 행과 제i+1 화소 행 사이의 영역을 지나며 제1 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 제1 회로 소자는 상기 제i 화소 행에 나란히 배치된 두 단위 화소 영역들 사이의 비화소 영역에 위치하고, 상기 제1 클럭 라인은 상기 제i 화소 행의 화소들에 연결된 제2 전원 라인과, 상기 제i+1 화소 행의 화소들에 연결된 제1 전원 라인의 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 도전 패턴은 상기 화소들과 중첩되지 않도록 상기 제1 클럭 라인의 일 부분과 상기 제1 회로 소자 상에 분리된 패턴으로 형성될 수 있다.
일 실시예에 있어서, 상기 표시 영역은 상기 제1 회로 소자의 주변에 위치한 적어도 하나의 게이트 라인을 포함하며, 상기 도전 패턴은 상기 적어도 하나의 게이트 라인과 중첩될 수 있다.
일 실시예에 있어서, 상기 구동 회로부는 상기 제1 회로 소자의 주변에 위치하도록 상기 표시 영역에 배치된 제2 회로 소자를 더 포함하고, 상기 도전 패턴은 상기 제1 회로 소자 및 상기 제2 회로 소자와 중첩될 수 있다.
일 실시예에 있어서, 상기 도전 패턴은 이웃한 적어도 한 화소의 제2 전극에 일체로 연결될 수 있다.
일 실시예에 있어서, 상기 구동 회로부는, 상기 제1 회로 소자를 포함하여 상기 화소들의 사이에 분산되어 배치된 복수의 회로 소자들을 포함하며, 상기 게이트 라인들로 게이트 신호들을 출력하는 게이트 드라이버; 및 상기 데이터 라인들로 데이터 신호들을 출력하는 데이터 드라이버를 포함할 수 있다.
일 실시예에 있어서, 상기 데이터 드라이버는 상기 표시 영역의 어느 일 변에 인접하도록 표시 패널의 편측에만 배치될 수 있다.
일 실시예에 있어서, 상기 게이트 드라이버는 상기 제1 회로 소자를 포함한 제i 스테이지를 포함할 수 있다. 상기 제1 회로 소자는, 제1 클럭 신호를 전달하는 제1 클럭 라인에 연결되며, 상기 제1 클럭 신호를 이용하여 제i 게이트 라인으로 제i 게이트 신호를 출력하는 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 표시 영역은 각각의 단위 화소 영역에 위치한 복수의 화소 그룹들을 포함할 수 있다. 상기 게이트 라인들은, 상기 표시 영역의 제i 화소 행에 위치한 짝수 번째 화소 그룹들에 연결되는 제1 스캔 라인과, 상기 제i 화소 행에 위치한 홀수 번째 화소 그룹들에 연결되는 제2 스캔 라인을 포함할 수 있다.
일 실시예에 있어서, 상기 제i 화소 행은, 복수의 제1 데이터 라인들 및 상기 제1 스캔 라인에 연결되는 복수의 화소들을 포함한 제1 화소 그룹; 상기 제1 화소 그룹의 제1 측에 배치되며, 복수의 제2 데이터 라인들 및 상기 제2 스캔 라인에 연결되는 복수의 화소들을 포함한 제2 화소 그룹; 상기 제1 화소 그룹의 제2 측에 배치되며, 상기 복수의 제1 데이터 라인들 및 상기 제2 스캔 라인에 연결되는 복수의 화소들을 포함한 제3 화소 그룹; 및 상기 제2 화소 그룹의 제1 측에 배치되며, 상기 복수의 제2 데이터 라인들 및 상기 제1 스캔 라인에 연결되는 복수의 화소들을 포함한 제4 화소 그룹을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 회로 소자는 상기 제1 화소 그룹과 상기 제2 화소 그룹의 사이에 배치되고, 상기 복수의 제1 데이터 라인들은 상기 제1 화소 그룹과 상기 제3 화소 그룹의 사이에 배치되며, 상기 복수의 제2 데이터 라인들은 상기 제2 화소 그룹과 상기 제4 화소 그룹의 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 영역은 각각이 복수의 화소들을 포함한 제1 화소 그룹 및 제2 화소 그룹을 포함하며, 상기 제1 회로 소자는 상기 제1 화소 그룹이 위치한 제1 단위 화소 영역과 상기 제2 화소 그룹이 위치한 제2 단위 화소 영역의 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 화소들은 각각이 복수의 화소들을 포함한 제5 화소 그룹 및 제6 화소 그룹을 더 포함하며, 상기 구동 회로부는 상기 제5 화소 그룹이 위치한 제5 단위 화소 영역과 상기 제6 화소 그룹이 위치한 제6 단위 화소 영역의 사이에 배치된 제2 회로 소자를 더 포함할 수 있다.
일 실시예에 있어서, 상기 각각의 화소는, 각각의 게이트 라인, 각각의 데이터 라인 및 상기 제1 전원 라인에 연결되며, 각각의 구동 트랜지스터를 포함한 화소 회로; 및 상기 구동 트랜지스터의 일 전극과 상기 제2 전원 라인의 사이에 연결되며, 상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 발광 소자를 포함한 발광부를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 회로 소자는 제1 클럭 라인에 연결되는 제1 전극을 포함할 수 있다. 상기 제1 회로 소자의 제1 전극, 상기 제1 클럭 라인 및 상기 구동 트랜지스터의 일 전극은, 서로 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 영역은 제1 단위 화소 영역에 위치한 제1 화소, 제2 화소 및 제3 화소를 포함할 수 있다. 상기 제1, 제2 및 제3 화소들의 발광부들은 상기 제1 단위 화소 영역에서 제1 방향을 따라 배열되고, 상기 제1, 제2 및 제3 화소들의 화소 회로들은 상기 제1 단위 화소 영역에서 제2 방향을 따라 배열될 수 있다.
일 실시예에 있어서, 상기 제1 화소의 발광부는 상기 제1, 제2 및 제3 화소들의 화소 회로들과 중첩될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 표시 영역의 화소들 사이에 구동 회로부의 회로 소자를 배치한다. 이에 따라, 표시 장치의 제조 비용을 절감하고, 비표시 영역을 축소할 수 있다.
또한, 본 발명의 실시예들에 따르면, 화소들의 제1 및 제2 전극들과 동일한 층에 구동 회로부의 회로 소자와 중첩되는 도전 패턴을 배치하고, 상기 도전 패턴을 제2 전원 라인에 연결한다. 이에 따라, 구동 회로부의 회로 소자 및 이에 연결되는 신호 라인과 화소들의 사이에 형성되는 기생 용량의 편차로 인한 화소들의 특성 편차를 저감 또는 방지함으로써, 표시 장치의 화질을 개선할 수 있다. 또한, 화소들의 발광부들을 형성하는 과정에서 도전 패턴을 용이하게 형성할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 의한 타일링 표시 장치를 나타내는 평면도이다.
도 3은 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 의한 화소의 발광부를 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 의한 게이트 드라이버를 나타내는 블록도이다.
도 6은 도 5의 제i 스테이지를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 의한 표시 장치의 표시 영역을 나타내는 평면도이다.
도 8 내지 도 10은 각각 본 발명의 일 실시예에 의한 표시 장치의 표시 영역을 나타내는 평면도들이다.
도 11 및 도 12는 각각 본 발명의 일 실시예에 의한 표시 장치의 표시 영역을 나타내는 단면도들이다.
도 13은 본 발명의 일 실시예에 의한 표시 장치의 표시 영역에 배치되는 일부 구성들을 나타내는 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(DD)는, 게이트 라인들(GL), 데이터 라인들(DL) 및 화소들(PXL)과, 상기 화소들(PXL)을 구동하기 위한 구동 회로부를 포함할 수 있다. 게이트 라인들(GL), 데이터 라인들(DL) 및 화소들(PXL)은 표시 패널(PNL)의 표시 영역(DA)에 배열될 수 있다. 구동 회로부는, 게이트 라인들(GL) 및 데이터 라인들(DL)로 각각의 게이트 신호들 및 데이터 신호들을 공급할 수 있다. 이를 위하여, 구동 회로부는, 게이트 드라이버 및 데이터 드라이버(DDR)와, 게이트 드라이버 및 데이터 드라이버(DDR)를 제어하기 위한 타이밍 컨트롤러(TCON)를 포함할 수 있다. 일 실시예에서, 구동 회로부의 적어도 일 부분, 일 예로 게이트 드라이버는 표시 패널(PNL)의 내부에 제공될 수 있다.
각각의 게이트 라인(GL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되어 적어도 하나의 화소 행(row)에 배열된 복수의 화소들(PXL)에 연결될 수 있다. 게이트 라인들(GL)은 게이트 드라이버와 화소들(PXL)의 사이에 연결되며, 스캔 라인들을 포함할 수 있다. 스캔 라인들은, 데이터 신호들이 공급될 화소들(PXL)을 선택하기 위한 스캔 신호들이 인가되는 신호 라인들일 수 있다. 즉, 스캔 라인들을 통해 게이트 드라이버로부터 출력되는 스캔 신호들이 화소들(PXL)로 전달될 수 있다. 이외에도 게이트 라인들(GL)은 화소들(PXL)의 동작을 제어하기 위한 다른 종류의 제어 신호들을 공급하기 위한 제어 라인들을 선택적으로 더 포함할 수 있다.
각각의 데이터 라인(DL)은 표시 영역(DA)에서 제2 방향(DR2)을 따라 연장되어 적어도 하나의 화소 열(column)에 배열된 복수의 화소들(PXL)에 연결될 수 있다. 예를 들어, 데이터 라인들(DL)은 게이트 라인들(GL)과 교차하도록 표시 영역(DA)에 배열될 수 있다. 데이터 라인들(DL)은 데이터 드라이버(DDR)와 화소들(PXL)의 사이에 연결되며, 데이터 라인들(DL)을 통해 데이터 드라이버(DDR)로부터 출력되는 데이터 신호들이 화소들(PXL)로 전달될 수 있다.
각각의 화소(PXL)는 적어도 하나의 게이트 라인(GL) 및 적어도 하나의 데이터 라인(DL)에 연결될 수 있다. 화소들(PXL)은 게이트 라인들(GL)로부터 게이트 신호들, 특히 스캔 신호들이 공급될 때 데이터 라인들(DL)로부터 데이터 신호들을 공급받는다. 화소들(PXL)은 데이터 신호들에 대응하는 휘도로 발광할 수 있다.
게이트 드라이버는 게이트 라인들(GL)을 통해 화소들(PXL)에 연결되며, 타이밍 컨트롤러(TCON)로부터 공급되는 게이트 제어 신호에 대응하여 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다. 게이트 드라이버는 스캔 라인들로 스캔 신호들을 출력하는 스캔 드라이버를 포함할 수 있다. 스캔 드라이버는 스캔 라인들로 스캔 신호들을 순차적으로 출력하기 위한 스테이지들을 포함할 수 있다.
일 실시예에서, 게이트 드라이버(또는 게이트 드라이버의 일 부분)는 표시 영역(DA)의 내부에 형성될 수 있다. 예를 들어, 게이트 드라이버에 포함된 스테이지들 및 상기 스테이지들을 구성하는 회로 소자들(일 예로, 각 스테이지의 트랜지스터들 및 커패시터들)은, 화소들(PXL)과 함께 표시 영역(DA)의 내부에 형성될 수 있다. 일 예로, 게이트 드라이버의 회로 소자들은 화소들(PXL) 사이의 비화소 영역들에 분산되어 배치될 수 있다.
게이트 드라이버를 표시 패널(PNL)의 내부에 형성하게 되면, 별도의 게이트 드라이브 IC를 구비할 필요가 없게 되므로 표시 장치(DD)의 제조 비용을 절감할 수 있다. 또한, 게이트 드라이버를 표시 영역(DA)의 내부에 형성하게 되면, 표시 패널(PNL)의 비표시 영역(NDA)을 축소할 수 있다.
데이터 드라이버(DDR)는 데이터 라인들(DL)을 통해 화소들(PXL)에 연결되며, 타이밍 컨트롤러(TCON)로부터 공급되는 영상 데이터 및 데이터 제어 신호에 대응하여 데이터 라인들(DL)로 데이터 신호들을 출력할 수 있다. 이를 위해, 데이터 드라이버(DDR)는, 각 프레임의 영상 신호에 대응하는 데이터 신호들을 생성하는 데이터 신호 생성부와, 상기 데이터 신호들을 데이터 라인들(DL)로 출력하기 위한 출력 버퍼들을 포함할 수 있다.
일 실시예에서, 데이터 드라이버(DDR)는 표시 영역(DA) 외부의 비표시 영역(NDA)에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
예를 들어, 데이터 드라이버(DDR)는 하나 이상의 소스 드라이브 IC(SIC)를 포함하며, 상기 소스 드라이브 IC(SIC)는 연성 회로 기판, 일 예로 COF(Chip on Film)에 실장되거나, COG(Chip on Glass) 공정을 통해 표시 패널(PNL)의 비표시 영역(NDA) 상에 실장될 수 있다. 또는, 데이터 드라이버(DDR)의 적어도 일 부분은 화소들(PXL)과 함께 표시 패널(PNL)의 내부에 형성될 수도 있다.
일 실시예에서, 데이터 드라이버(DDR)는 표시 영역(DA)의 어느 일 변에 인접하도록 표시 패널(PNL)의 편측에만 제공 및/또는 배치될 수 있다. 예를 들어, 데이터 드라이버(DDR)는 표시 영역(DA)의 상단 영역(또는, 하단 영역)에만 배치될 수 있다. 이 경우, 표시 패널(PNL)의 비표시 영역(NDA) 중 데이터 드라이버(DDR)가 위치한 영역을 제외한 나머지 영역, 일 예로, 표시 영역(DA)의 좌측, 우측 및 하단 영역에 위치한 비표시 영역들(NDA)에는 구동 회로부(또는 구동 회로부와의 연결을 위한 연결부)가 위치하지 않을 수 있다.
타이밍 컨트롤러(TCON)는 게이트 드라이버로 게이트 제어 신호를 공급하여 상기 게이트 드라이버의 동작을 제어할 수 있다. 또한, 타이밍 컨트롤러(TCON)는 데이터 드라이버(DDR)로 영상 데이터 및 데이터 제어 신호를 공급하여 상기 데이터 드라이버(DDR)의 동작을 제어할 수 있다. 일 실시예에서, 타이밍 컨트롤러(TCON)는 제1 PCB(Printed Circuit Board)(PCB1) 상에 실장되고, FFC(Flexible Flat Cable) 및 제2 PCB(PCB2)(일 예로, 소스 PCB)를 통해 소스 드라이브 IC(SIC)에 연결될 수 있다.
도 2는 본 발명의 일 실시예에 의한 타일링 표시 장치(TDD)를 나타내는 평면도이다. 예를 들어, 도 2는 도 1의 표시 장치(DD)를 이용한 타일링 표시 장치(TDD)를 나타낸다.
도 1 및 도 2를 참조하면, 복수의 표시 장치들(DD)을 이용하여 보다 큰 화면의 타일링 표시 장치(Tiling Display)(TDD)를 구성할 수 있다. 예를 들어, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 복수의 표시 장치들(DD)을 배열함으로써, 초대형의 화면을 구현하는 타일링 표시 장치(DD)를 구성할 수 있다.
일 실시예에서, 타일링 표시 장치(DD)를 구성하는 각각의 표시 장치(DD)는, 표시 영역(DA)의 내부, 및/또는 표시 패널(PNL)의 특정 일변에 대응하는 편측에만 제공된 구동 회로부를 포함할 수 있다. 예를 들어, 각각의 표시 장치(DD)는 표시 패널(PNL)의 비표시 영역(NDA) 중 상단 영역(또는, 하단 영역)에 해당하는 제1 면에서만 구동 회로부가 제공 및/또는 연결되고, 표시 패널(PNL)의 좌측, 우측 및 하단 영역들(또는 상단 영역들)에 대응하는 제2, 제3 및 제4 면들에서는 구동 회로부가 위치하거나 연결되지 않도록 제조될 수 있다. 이에 따라 표시 패널(PNL)의 제2, 제3 및 제4 면들의 비표시 영역들(NDA)은 축소 및/또는 최소화된 폭을 가질 수 있다. 또는, 표시 패널(PNL)의 제2, 제3 및 제4 면들의 비표시 영역들(NDA)이 사람의 눈으로 인지하기 어려울 정도로 협소한 폭을 가질 경우, 상기 표시 패널(PNL)의 제2, 제3 및 제4 면들이 실질적으로 비표시 영역(NDA)을 포함하지 않는 것으로 간주할 수도 있다.
이러한 표시 장치들(DD)을 이용하여 타일링 표시 장치(TDD)를 구성하게 되면, 표시 장치들(DD) 사이의 경계가 시인되는 것을 방지 또는 최소화할 수 있다. 이에 따라, 심리스(seamless) 타일링 표시 장치(TDD)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도이다. 예를 들어, 도 3은 도 1 및 도 2에 도시된 화소들(PXL) 중 어느 하나일 수 있으며, 각각의 표시 영역(DA)에 배열된 화소들(PXL)은 실질적으로 서로 동일 또는 유사하게 구성될 수 있다.
도 3을 참조하면, 화소(PXL)는 적어도 하나의 게이트 라인(GL), 데이터 라인(DL), 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)에 연결될 수 있다. 또한, 화소(PXL)는 적어도 하나의 다른 전원 라인 및/또는 신호 라인에 선택적으로 더 연결될 수 있다.
화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
화소 회로(PXC)는 각각의 게이트 라인(GL) 및 데이터 라인(DL)에 연결되며, 제1 전원 라인(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 스캔 신호가 공급되는 스캔 라인(SL), 데이터 신호가 공급되는 데이터 라인(DL), 제1 전원(VDD)이 공급되는 제1 전원 라인(PL1), 및 발광부(EMU)의 제1 전극(ELT1)에 연결될 수 있다. 또한, 화소 회로(PXC)는, 제어 신호가 공급되는 제어 라인(CTL), 및 표시 기간 또는 센싱 기간에 대응하여 레퍼런스 전원(또는 초기화 전원)에 연결되거나 센싱 회로에 연결되는 센싱 라인(SENL)에 선택적으로 더 연결될 수 있다. 이 경우, 게이트 라인(GL)은 스캔 라인(SL)과 제어 라인(CTL)을 포함할 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원 라인(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드로서, 예를 들어, 제1 트랜지스터(M1)의 제1 전극(일 예로, 소스 전극)과 발광부(EMU)의 제1 전극(ELT1)이 연결되는 노드("제1 트랜지스터(M1)의 소스 노드" 또는 "화소(PXL)의 애노드 노드"라고도 함)일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)(또는 백 게이트 전극)을 선택적으로 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 전극에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치하여 상기 반도체 패턴으로 입사되는 광을 차단할 경우, 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터 라인(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 스캔 라인(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 연결한다.
각각의 프레임 기간마다 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 스캔 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱 라인(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어 라인(CTL)에 연결될 수 있다. 제3 트랜지스터(M3)는 제어 라인(CTL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제어 신호가 공급될 때 턴-온되어, 센싱 라인(SENL)으로 공급되는 레퍼런스 전압(또는 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 센싱 회로로 전달된 제2 노드(N2)의 전압은, 외부 회로(일 예로, 타이밍 컨트롤러(TCON))에 제공되어 화소들(PXL)의 특성 편차를 보상하는 데에 이용될 수 있다.
한편, 도 3에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 화소(PXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는, 제1 전원 라인(PL1)과 제2 전원 라인(PL2)의 사이에 연결된, 제1 전극(ELT1), 제2 전극(ELT2) 및 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMU)는, 제1 트랜지스터(M1)를 통해 제1 전원 라인(PL1)에 연결된 제1 전극(ELT1), 제2 전원 라인(PL2)에 연결된 제2 전극(ELT2), 및 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 일 실시예에서, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전원 라인(PL1)으로 공급되는 제1 전원(VDD)과 제2 전원 라인(PL2)으로 공급되는 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 화소 전원이고, 제2 전원(VSS)은 저전위 화소 전원일 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다. 이 경우, 제1 전극(ELT1)은 발광부(EMU)의 애노드 전극이고, 제2 전극(ELT2)은 발광부(EMU)의 캐소드 전극일 수 있다.
각각의 발광 소자(LD)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 각각의 프레임 기간 동안 화소 회로(PXC)는 데이터 신호에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도로 발광할 수 있다.
일 실시예에서, 발광부(EMU)는 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 발광부(EMU)는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 역방향으로 정렬되거나, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결되지 못한 비유효 발광 소자를 더 포함할 수도 있다.
한편, 도 3에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소(PXL)가 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 이 경우, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직렬 또는 직/병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 또 다른 실시예에서는 화소(PXL)가 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 연결된 단일의 발광 소자(LD)만을 포함할 수도 있다.
도 4는 본 발명의 일 실시예에 의한 화소(PXL)의 발광부(EMU)를 나타내는 평면도이다. 예를 들어, 도 4는 도 3의 실시예에서와 같이 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함한 발광부(EMU)의 실시예적 구조를 도시하기로 한다.
또한, 도 4에서는 발광부(EMU)가 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원 라인(일 예로, 제1 및/또는 제2 전원 라인들(PL1, PL2)), 회로 소자(일 예로, 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호 라인(일 예로, 스캔 라인(SL) 및/또는 데이터 라인(DL))에 연결되는 실시예를 도시하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원 라인 및/또는 신호 라인에 직접적으로 연결될 수도 있다.
도 3 및 도 4를 참조하면, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치 및/또는 정렬된 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치 및/또는 정렬된다고 함은, 평면 상에서 보았을 때, 발광 소자들(LD) 각각의 적어도 일 영역이 제1 및 제2 전극들(ELT1, ELT2) 사이의 영역에 위치함을 의미할 수 있다.
발광부(EMU)는, 발광 소자들(LD)에 연결되는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 더 포함할 수 있다. 이외에도, 화소(PXL)는 적어도 하나의 다른 전극, 도전 패턴 및/또는 절연 패턴 등을 더 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 동일한 층에 제1 방향(DR1)을 따라 서로 이격되도록 배치되고, 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 교차하는(일 예로, 직교하는) 방향들일 수 있다. 일 실시예에서, 제1 방향(DR1)은 가로 방향(또는, 행 방향)일 수 있고, 제2 방향(DR2)은 세로 방향(또는, 열 방향)일 수 있다. 다만, 제1 전극(ELT1) 및 제2 전극(ELT2)의 형상, 크기, 위치, 및/또는 이들의 상호 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
또한, 도 4에서는 발광부(EMU)가 하나의 제1 전극(ELT1) 및 하나의 제2 전극(ELT2)을 포함하는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 즉, 각각의 발광부(EMU)에 제공되는 제1 및/또는 제2 전극들(ELT1, ELT2)의 개수는 변경될 수 있다. 하나의 발광부(EMU) 내에 복수의 제1 전극들(ELT1)이 배치될 경우, 상기 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결될 수 있다. 유사하게, 하나의 발광부(EMU) 내에 복수의 제2 전극들(ELT2)이 배치될 경우, 상기 제2 전극들(ELT2)은 서로 일체 또는 비일체로 연결될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2) 각각은 화소(PXL)별로 분리된 패턴을 가지거나, 복수의 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 예를 들어, 제1 전극(ELT1)은 각각의 화소(PXL)별로 독립된 패턴을 가지며, 이웃한 화소들(PXL)의 제1 전극들(ELT1)로부터 분리될 수 있다. 제2 전극(ELT2)은 각각의 화소(PXL)별로 독립된 패턴을 가지거나, 인접한 화소들(PXL)의 제2 전극들(ELT2)과 일체로 연결될 수 있다.
한편, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 화소들(PXL)의 제1 전극들(ELT1)이 서로 연결되고, 화소들(PXL)의 제2 전극들(ELT2)이 서로 연결되어 있을 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 이전에, 화소들(PXL)의 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결되어 제1 정렬 배선을 구성하고, 화소들(PXL)의 제2 전극들(ELT2)은 서로 일체 또는 비일체로 연결되어 제2 정렬 배선을 구성할 수 있다.
제1 정렬 배선 및 제2 정렬 배선은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호 및 제2 정렬 신호를 공급받을 수 있다. 제1 및 제2 정렬 신호들은 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 및 제2 정렬 배선들의 사이에 전계가 형성되어, 상기 제1 및 제2 정렬 배선들의 사이에 발광 소자들(LD)이 정렬할 수 있게 된다. 발광 소자들(LD)의 정렬이 완료된 이후에는, 적어도 제1 정렬 배선을 끊어서 화소들(PXL)의 제1 전극들(ELT1)을 서로 분리할 수 있다. 이에 따라, 화소들(PXL)을 개별적으로 구동할 수 있다.
제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원 라인(일 예로, 제1 전원 라인(PL1)) 및/또는 신호 라인(일 예로, 스캔 라인(SL), 데이터 라인(DL) 또는 소정의 제어 라인)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극(ELT1)은 소정의 전원 라인 또는 신호 라인에 직접 연결될 수도 있다.
일 실시예에서, 제1 전극(ELT1)은, 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)의 제1 트랜지스터(M1))에 전기적으로 연결되고, 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 상기 제1 배선은 제1 전원 라인(PL1)일 수 있다.
제2 전극(ELT2)은, 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원 라인(일 예로, 제2 전원 라인(PL2)) 및/또는 신호 라인(일 예로, 스캔 라인(SL), 데이터 라인(DL) 또는 소정의 제어 라인)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 전극(ELT2)은 소정의 전원 라인 또는 신호 라인에 직접 연결될 수도 있다.
일 실시예에서, 제2 전극(ELT2)은, 제2 컨택홀(CH2)을 통해 제2 배선에 전기적으로 연결될 수 있다. 상기 제2 배선은 제2 전원 라인(PL2)일 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 상기 반사성 도전 물질은 가시광선 파장 대역에서의 반사율이 큰 금속, 일 예로 알루미늄(Al), 금(Au) 및 은(Ag)과 같은 금속 물질 중 하나일 수 있으나, 이에 한정되지는 않는다.
발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 서로 병렬로 정렬 및/또는 연결될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 제1 방향(DR1)으로 정렬되어, 상기 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 한편, 도 4에서는 발광 소자들(LD)이 모두 제1 방향(DR1)으로 균일하게 정렬된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 제1 및 제2 방향들(DR1, DR2)에 대하여 기울어진 사선 방향 등으로 배열될 수도 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의(일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의) 무기 발광 다이오드일 수 있다. 일 예로, 각각의 발광 소자(LD)는 질화물계 반도체를 성장시켜 봉(rod) 형상으로 식각함에 의해 제조된 초소형의 무기 발광 다이오드일 수 있다. 다만, 각각의 발광부(EMU)를 구성하는 발광 소자(들)(LD)의 종류, 크기, 형상, 구조 및/또는 개수 등은 변경될 수 있다.
각각의 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)에 인접하도록 배치되고, 제2 단부(EP2)는 제2 전극(ELT2)에 인접하도록 배치될 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나 중첩되지 않을 수 있다. 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다.
일 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)에만 전기적으로 연결되고, 제1 전극(ELT1)에는 연결되지 않을 수 있다. 이 경우에는 제1 컨택 전극(CNE1)이 발광부(EMU)의 애노드 전극을 구성하고, 상기 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD)을 해당 화소 회로(PXC)에 연결할 수 있다.
유사하게, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 컨택 전극(CN2)에만 전기적으로 연결되고, 제2 전극(ELT2)에는 연결되지 않을 수 있다. 이 경우에는 제2 컨택 전극(CNE2)이 발광부(EMU)의 캐소드 전극을 구성하고, 상기 제2 컨택 전극(CNE2)을 통해 발광 소자들(LD)을 제2 전원 라인(PL2)에 연결할 수 있다.
발광 소자들(LD)은 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 통해 각 화소(PXL)의 발광 영역에 공급될 수 있다. 발광 소자들(LD)이 각각의 발광 영역에 공급된 상태에서 화소들(PXL)의 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 정렬 배선들)에 소정의 정렬 신호들을 인가하면, 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 선택적으로 형성될 수 있다.
제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 전기적으로 연결되도록 상기 제1 단부들(EP1) 상에 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1) 상에 배치되어 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 제1 컨택 전극(CNE1)을 통해, 발광 소자들(LD)의 제1 단부들(EP1)이 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결되도록 상기 제2 단부들(EP2) 상에 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2) 상에 배치되어 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2)을 통해, 발광 소자들(LD)의 제2 단부들(EP2)이 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 의한 게이트 드라이버(GDR)를 나타내는 블록도이다. 예를 들어, 도 5는, 게이트 드라이버(GDR)에 포함되는 구성으로서 스캔 라인들(SL)로 스캔 신호들(SS)을 순차적으로 출력하기 위한 스캔 드라이버(SDR)의 일 예를 나타낸다.
도 1 내지 도 5를 참조하면, 게이트 드라이버(GDR)는 스캔 라인들(SL)로 각각의 스캔 신호들(SS)을 출력하기 위한 스테이지들(ST)을 포함할 수 있다. 편의상, 도 5에서는 표시 영역(DA)의 제i(i는 자연수) 스캔 라인(SLi) 및 제i+1 스캔 라인(SLi+1)으로 각각 제i 및 제i+1 스캔 신호들(SSi, SSi+1)을 출력하기 위한 제i 스테이지 및 제i+1 스테이지(STi+1)만을 도시하기로 한다.
스테이지들(ST)은 스타트 펄스(STP)의 입력 단자에 종속적으로 연결될 수 있다. 예를 들어, 게이트 드라이버(GDR)의 제1 스테이지는 스타트 펄스(STP)의 입력 단자에 연결되고, 게이트 드라이버(GDR)의 제2 스테이지는 제1 스테이지의 제2 출력 단자(OUT2)에 연결될 수 있다. 이러한 방식으로, 스캔 드라이버(SDR)의 제i 스테이지는 스타트 펄스(STP)의 입력 단자 또는 이전 스테이지(일 예로, 제i-1 스테이지)의 제2 출력 단자(OUT2)에 연결될 수 있다. 또한, 스테이지들(ST)은 적어도 하나의 전원 단자를 더 포함하고, 상기 전원 단자로부터 공급되는 구동 전원에 의해 구동될 수 있다. 이외에도, 스테이지들(ST)은 리셋 신호가 입력되는 리셋 단자 등을 더 포함할 수 있다.
스테이지들(ST)은 스타트 펄스(STP) 및 클럭 신호들(CLK)을 이용하여 스캔 라인들(SL)로 스캔 신호들(SS)을 순차적으로 출력할 수 있다.
일 실시예에서, 클럭 신호들(CLK)은 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 포함할 수 있다. 제1 클럭 신호(CLK1)는 홀수 번째 스테이지들의 제1 클럭 단자들(CK1) 및 짝수 번째 스테이지들의 제2 클럭 단자들(CK2)로 입력되고, 제2 클럭 신호(CLK2)는 홀수 번째 스테이지들의 제2 클럭 단자들(CK2) 및 짝수 번째 스테이지들의 제1 클럭 단자들(CK1)로 입력될 수 있다. 다만, 클럭 신호들(CLK)의 종류, 개수 및/또는 공급 방식 등은 스테이지들(ST)의 회로 구성에 따라 달라질 수 있다.
게이트 드라이버(GDR)의 제1 스테이지는 스타트 펄스(STP)와 클럭 신호들(CLK)을 이용하여, 제1 출력 단자(OUT1) 및 제2 출력 단자(OUT2)로 각각 제1 스캔 신호 및 제1 캐리 신호를 출력할 수 있다. 제1 스테이지의 제1 출력 단자(OUT1)는 제1 스캔 라인에 연결되고, 제2 출력 단자(OUT2)는 다음 단의 스테이지(일 예로, 제2 스테이지)에 연결될 수 있다. 이에 따라, 제1 스캔 신호는 제1 스캔 라인으로 공급되고, 제1 캐리 신호는 다음 단의 스테이지로 공급될 수 있다.
게이트 드라이버(GDR)의 제2 스테이지는 제1 캐리 신호와 클럭 신호들(CLK)을 이용하여, 제1 출력 단자(OUT1)로 제2 스캔 신호를 출력하고, 제2 출력 단자(OUT2)로 제2 캐리 신호를 출력할 수 있다. 제2 스테이지의 제1 출력 단자(OUT1)는 제2 스캔 라인에 연결되고, 제2 출력 단자(OUT2)는 다음 단의 스테이지(일 예로, 세 번째 스테이지)에 연결될 수 있다. 이에 따라, 제2 스캔 신호는 제2 스캔 라인으로 공급되고, 제2 캐리 신호는 다음 단의 스테이지로 공급될 수 있다.
이러한 방식으로, 게이트 드라이버(GDR)의 제i 스테이지는 제i-1 스테이지(STi-1)에서 출력되는 제i-1 캐리 신호(CRi-1)(또는 스타트 펄스(STP))와 클럭 신호들(CLK)을 이용하여, 제i 스캔 라인(SLi)으로 제i 스캔 신호(SSi)를 출력하고, 제i+1 스테이지(STi+1)로 제i 캐리 신호(CRi)를 출력할 수 있다. 유사하게, 게이트 드라이버(GDR)의 제i+1 스테이지(STi+1)는 제i 캐리 신호(CRi)와 클럭 신호들(CLK)을 이용하여, 제i+1 스캔 라인(SLi+1)으로 제i+1 스캔 신호(SSi+1)를 출력하고, 제i+2 스테이지로 제i+1 캐리 신호(CRi+1)를 출력할 수 있다.
도 6은 본 발명의 일 실시예에 의한 스테이지(ST)를 나타내는 도면으로서, 일 예로 도 5의 제i 스테이지(STi)를 나타낸다. 실시예에 따라, 각각의 게이트 드라이버(GDR)에 구비되는 스테이지들(ST)은 실질적으로 동일 또는 유사하게 구성될 수 있다.
본 발명에서, 각 스테이지(ST)의 회로적 구성이 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다. 이에 따라, 도 6에서는, 각각의 스테이지(ST)에서 이전 스테이지의 캐리 신호(CRp) 또는 스타트 펄스(STP)에 대응하여 Q 노드와 QB 노드의 전압을 제어하는 회로 소자들에 대한 도시는 생략하며, 상기 회로 소자들을 포함하는 구성을 제어 회로(CCR) 블록으로 단순화하여 도시하기로 한다.
또한, 도 6에서는 Q 노드와 QB 노드의 전압에 따라, 각각의 스캔 신호(SS)(일 예로, 제i 스캔 신호(SSi)) 및 캐리 신호(CR)(일 예로, 제i 캐리 신호(CRi))를 출력하는 제1 출력 회로(OCR1) 및 제2 출력 회로(OCR2)의 실시예적 구성을 개시한다. 다만, 제1 및 제2 출력 회로들(OCR1, OCR2)의 구성도 실시예에 따라 다양하게 변경될 수 있다.
도 5 및 도 6을 참조하면, 스테이지(ST)는, 제어 회로(CCR), 제1 출력 회로(OCR1) 및 제2 출력 회로(OCR2)를 포함할 수 있다. 스테이지(ST)의 클럭 단자들(CK)(또는 클럭 라인들)은 제1 클럭 단자(CK1)(또는 제1 클럭 라인) 및 제2 클럭 단자(CK2)(또는 제2 클럭 라인)를 포함할 수 있다. 제1 클럭 단자(CK1)로는 제1 클럭 신호(CLK1)(스테이지(ST)의 스캔 클럭 신호)가 입력되고, 제2 클럭 단자(CK2)로는 제2 클럭 신호(CLK2)(스테이지(ST)의 캐리 클럭 신호)가 입력될 수 있다. 또한, 스타트 펄스(STP) 또는 이전 스테이지로부터의 이전 캐리 신호(CRp)(일 예로, 제i-1 캐리 신호(CRi-1) 또는 제i-k(k는 2 이상의 자연수) 캐리 신호(CRi-k))가, 스테이지(ST)의 제어 회로(CCR)로 입력될 수 있다.
일 실시예에서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 동일한 신호일 수 있으며, 단지 제1 클럭 단자(CK1)와 제2 클럭 단자(CK2)만이 분리되어 구성될 수 있다. 이 경우, 각각의 스테이지(ST)는, 제1 및 제2 클럭 신호들(CLK1, CLK2)(또는 실질적으로 동일한 하나의 클럭 신호(CLK))에 대응하여 제1 출력 단자(OUT1) 및 제2 출력 단자(OUT2)로 동시에 스캔 신호(SSi) 및 캐리 신호(CR)를 출력할 수 있다.
제어 회로(CCR)는, 스타트 펄스(STP) 또는 이전 캐리 신호(CRp), 및 적어도 하나의 클럭 신호(CLK)(일 예로, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 및/또는 적어도 하나의 다른 클럭 신호)를 공급받고, 이에 기초하여 Q 노드의 전압 및 QB 노드의 전압을 제어할 수 있다. 예를 들어, 제어 회로(CCR)는 이전 캐리 신호(CRp)가 논리 로우 레벨(일 예로, 게이트-오프 전압 또는 턴-오프 전압 레벨)을 가지는 경우, QB 노드의 전압이 논리 하이 레벨(일 예로, 게이트-온 전압 또는 턴-온 전압 레벨)이 되도록 QB 노드의 전압을 제어하고, Q 노드의 전압을 게이트-오프 전압으로 유지할 수 있다. 또한, 제어 회로(CCR)는 이전 캐리 신호(CRp)가 논리 하이 레벨을 가지는 경우, Q 노드의 전압이 논리 하이 레벨이 되도록 Q 노드의 전압을 제어하고, QB 노드의 전압을 논리 로우 레벨로 유지할 수 있다.
일 실시예에서, 제어 회로(CCR)는, 후속 스테이지(일 예로, 제i+1 스테이지(STi+1) 또는 제i+k 스테이지)로부터 입력되는 다음 캐리 신호(CRq)(또는 초기화 신호)에 기초하여 Q 노드의 전압을 초기화할 수 있다. 예를 들어, 제어 회로(CCR)는, 각각의 스테이지(ST)가 해당 수평 기간에서 각각 논리 하이 레벨을 가지는 캐리 신호(CR) 및 스캔 신호(SS)를 출력하고, 해당 수평 기간 이후에는 스테이지(ST)가 논리 하이 레벨을 가지는 캐리 신호(CR) 및 스캔 신호(SS)를 출력하지 않도록(즉, 논리 로우 레벨을 가지는 캐리 신호(CR) 및 스캔 신호(SS)를 출력하도록), 다음 캐리 신호(CRq)를 이용하여 Q 노드의 전압을 초기화할 수 있다.
제1 출력 회로(OCR1)는 Q 노드의 전압에 대응하여 제1 클럭 신호(CLK1)를 스캔 신호(SS)로서 제1 출력 단자(OUT1)로 출력하며, QB 노드의 전압에 대응하여 스캔 신호(SS)를 제1 논리 로우 레벨로 풀-다운하거나 유지할 수 있다. 예를 들어, Q 노드의 전압이 논리 하이 레벨이고 QB 노드의 전압이 논리 로우 레벨인 경우, 제1 출력 회로(OCR1)는 제1 클럭 신호(CLK1)를 제1 출력 단자(OUT1)로 출력할 수 있다. 반대로, Q 노드의 전압이 논리 로우 레벨이고 QB 노드의 전압이 논리 하이 레벨인 경우, 제1 출력 회로(OCR1)는 제1 출력 단자(OUT1)로 출력되는 스캔 신호(SS)의 전압을 제1 전원 단자(VIN1)로부터 입력되는 제1 오프 전압(VOFF1)으로 풀-다운하거나 상기 스캔 신호(SS)의 전압을 제1 오프 전압(VOFF1)으로 유지할 수 있다. 제1 오프 전압(VOFF1)은 화소(PXL)의 스위칭 트랜지스터(일 예로, 도 3의 제2 트랜지스터(M2))를 오프시킬 수 있는 레벨의 전압일 수 있다.
제1 출력 회로(OCR1)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 또한, 제1 출력 회로(OCR1)는 제1 커패시터(C1)를 더 포함할 수 있다.
제1 트랜지스터(T1)는 제1 클럭 단자(CK1)와 제1 출력 단자(OUT1)의 사이에 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 Q 노드에 연결될 수 있다. 제1 트랜지스터(T1)는 Q 노드의 전압이 논리 하이 레벨(일 예로, 게이트-온 전압)일 때 턴-온되어, 제1 클럭 단자(CK1)와 제1 출력 단자(OUT1)를 전기적으로 연결할 수 있다. 따라서, 제1 트랜지스터(T1)가 턴-온되면, 제1 클럭 신호(CLK1)가 스캔 신호(SS)로서 출력될 수 있다.
제2 트랜지스터(T2)는 제1 출력 단자(OUT1)와 제1 전원 단자(VIN1)의 사이에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 QB 노드에 연결될 수 있다. 제2 트랜지스터(T2)는 QB 노드의 전압이 논리 하이 레벨(일 예로, 게이트-온 전압)일 때 턴-온되어, 제1 전원 단자(VIN1)와 제1 출력 단자(OUT1)를 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 스캔 신호(SS)의 전압이 제1 오프 전압(VOFF1)으로 유지될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 출력 단자(OUT1)의 사이에 연결될 수 있다. 제1 커패시터(C1)는 논리 하이 레벨의 스캔 신호(SS)를 안정적으로 출력하기 위하여 제1 출력 회로(OCR1)에 구비되는 부스팅 커패시터일 수 있다.
제2 출력 회로(OCR2)는 Q 노드의 전압에 대응하여 제2 클럭 신호(CLK2)를 캐리 신호(CR)로서 제2 출력 단자(OUT2)로 출력하며, QB 노드의 전압에 대응하여 캐리 신호(CR)를 제2 논리 로우 레벨로 풀-다운하거나 유지할 수 있다. 예를 들어, Q 노드의 전압이 논리 하이 레벨이고 QB 노드의 전압이 논리 로우 레벨인 경우, 제2 출력 회로(OCR2)는 제2 클럭 신호(CLK2)를 제2 출력 단자(OUT2)로 출력할 수 있다. 반대로, Q 노드의 전압이 논리 로우 레벨이고 QB 노드의 전압이 논리 하이 레벨인 경우, 제2 출력 회로(OCR2)는 제2 출력 단자(OUT2)로 출력되는 캐리 신호(CR)의 전압을 제2 전원 단자(VIN2)로부터 입력되는 제2 오프 전압(VOFF2)으로 풀-다운하거나 상기 캐리 신호(CR)의 전압을 제2 오프 전압(VOFF2)으로 유지할 수 있다. 제2 오프 전압(VOFF2)은 제어 회로(CCR)에 구비된 적어도 하나의 트랜지스터를 오프시킬 수 있는 레벨의 전압일 수 있고, 제1 오프 전압(VOFF1)과 동일하거나 상이한 전압일 수 있다.
제2 출력 회로(OCR2)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함할 수 있다. 또한, 제2 출력 회로(OCR2)는 제2 커패시터(C2)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 제2 클럭 단자(CK2)와 제2 출력 단자(OUT2)의 사이에 연결되며, 제3 트랜지스터(T3)의 게이트 전극은 Q 노드에 연결될 수 있다. 제3 트랜지스터(T3)는 Q 노드의 전압이 논리 하이 레벨일 때 턴-온되어, 제2 클럭 단자(CK2)와 제2 출력 단자(OUT2)를 전기적으로 연결할 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온되면, 제2 클럭 신호(CLK2)가 캐리 신호(CR)로서 출력될 수 있다.
제4 트랜지스터(T4)는 제2 출력 단자(OUT2)와 제2 전원 단자(VIN2)의 사이에 연결되며, 제4 트랜지스터(T4)의 게이트 전극은 QB 노드에 연결될 수 있다. 제4 트랜지스터(T4)는 QB 노드의 전압이 논리 하이 레벨일 때 턴-온되어, 제2 전원 단자(VIN2)와 제2 출력 단자(OUT2)를 전기적으로 연결할 수 있다. 따라서, 제4 트랜지스터(T4)가 턴-온되면, 캐리 신호(CR)의 전압이 제2 오프 전압(VOFF2)으로 유지될 수 있다.
제2 커패시터(C2)는 제3 트랜지스터(T3)의 게이트 전극과 제2 출력 단자(OUT2)의 사이에 연결될 수 있다. 제2 커패시터(C2)는 논리 하이 레벨의 캐리 신호(CR)를 안정적으로 출력하기 위하여 제2 출력 회로(OCR2)에 구비되는 부스팅 커패시터일 수 있다.
일 실시예에서, 스캔 신호(SS)의 파형과 캐리 신호(CR)의 파형이 서로 다를 수 있다. 이 경우, 스테이지(ST)는 제1 출력 회로(OCR1)와 구별되는 제2 출력 회로(OCR2)를 포함하고, 제1 클럭 단자(CK1)와 구별되는 제2 클럭 단자(CK2)를 포함할 수 있다. 또한, 제1 출력 회로(OCR1)의 출력(즉, 스캔 신호(SS))와 제2 출력 회로(OCR2)의 출력(즉, 캐리 신호(CR))간의 간섭을 방지하기 위해, 스테이지(ST)는 제1 전원 단자(VIN1)와 제2 전원 단자(VIN2)를 포함할 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 스테이지(ST)에서 출력되는 스캔 신호(SS)(일 예로, 제i 스캔 신호(SSi))를 이용하여 다음 스테이지의 스캔 신호(SS)(일 예로, 제i+1 스캔 신호(SSi+1))를 생성할 수도 있다. 또한, 스테이지(ST)의 구성, 입/출력 신호의 파형, 및 동작 방식 등은 실시예에 따라 다양하게 변경될 수 있다.
도 7은 본 발명의 일 실시예에 의한 표시 장치(DD)의 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 7은 도 1 및 도 2에 도시된 표시 영역(DA)의 일 영역을 나타내며, 특히 구동 회로부의 제1 회로 소자(CRE1) 및 제2 회로 소자(CRE2)가 배치되는 영역을 나타낸다.
도 1 내지 도 7을 참조하면, 표시 영역(DA)은, 각각이 복수의 화소들(PXL)을 포함하며 각각의 단위 화소 영역들(UPA)에 위치한 복수의 화소 그룹들(PXG)을 포함할 수 있다. 예를 들어, 표시 영역(DA)의 화소들(PXL) 각각은, 적어도 하나의 인접 화소(PXL)와 쌍을 이루어 각각의 화소 그룹(PXG)을 구성할 수 있다.
또한, 표시 영역(DA)은, 화소들(PXL) 및/또는 화소 그룹들(PXG)의 사이에 위치하도록 표시 영역(DA)에 배치된 적어도 하나의 회로 소자를 포함할 수 있다. 상기 적어도 하나의 회로 소자는, 구동 회로부를 구성하는 회로 소자일 수 있다. 예를 들어, 구동 회로부는, 제1 회로 소자(CRE1) 및 제2 회로 소자(CRE2)를 비롯하여, 화소들(PXL) 사이의 비화소 영역들(일 예로, 표시 영역(DA) 내에 위치하며, 인접한 화소들(PXL) 및/또는 화소 그룹들(PXG) 사이의 영역들)에 분산되어 배치된 복수의 회로 소자들을 포함할 수 있다.
추가적으로, 표시 영역(DA)은, 적어도 제1 회로 소자(CRE1)와 중첩되는 도전 패턴(CDP)을 더 포함한다.
먼저 화소들(PXL) 및 이들을 포함한 화소 그룹들(PXG)의 배치와 관련하여 도 7에 도시된 실시예의 구조를 설명하기로 한다. 일 실시예에서, 이웃한 두 화소 열들의 화소 그룹들(PXG)은 데이터 라인들(DL)을 공유할 수 있다. 이 경우, 각각의 화소 행에는 복수의 스캔 라인들(SL)이 형성되고, 상기 복수의 스캔 라인들(SL)은 서로 다른 화소들(PXL)에 연결될 수 있다. 예를 들어, 스캔 라인들(SL)은, 표시 영역(DA)의 제i 화소 행에 형성되며 상기 제i 화소 행의 짝수 번째 화소 그룹들(또는 홀수 번째 화소 그룹들)에 연결되는 제1 스캔 라인(SL1)과, 상기 제i 화소 행에 형성되며 상기 제i 화소 행의 홀수 번째 화소 그룹들(또는 짝수 번째 화소 그룹들)에 연결되는 제2 스캔 라인(SL2)을 포함할 수 있다. 또한, 스캔 라인들(SL)은, 표시 영역(DA)의 제i+1 화소 행에 형성되며 상기 제i+1 화소 행의 짝수 번째 화소 그룹들(또는 홀수 번째 화소 그룹들)에 연결되는 제3 스캔 라인(SL3)과, 상기 제i+1 화소 행에 형성되며 상기 제i+1 화소 행의 홀수 번째 화소 그룹들(또는 짝수 번째 화소 그룹들)에 연결되는 제4 스캔 라인(SL4)을 포함할 수 있다. 스캔 라인들(SL)은 서로 다른 시점에 게이트-온 전압의 스캔 신호(SS)를 공급받을 수 있다.
일 실시예에서, 각각의 화소 행에 형성된 스캔 라인들(SL)은 해당 화소 행의 화소들(PXL)을 사이에 두고 이격될 수 있다. 예를 들어, 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 각각 제i 화소 행의 상단 영역 및 하단 영역에 배치되고, 제3 스캔 라인(SL3)과 제4 스캔 라인(SL4)은 각각 제i+1 화소 행의 상단 영역 및 하단 영역에 배치될 수 있다.
일 실시예에서, 제1 전원 라인(PL1)은, 각각의 화소 행 또는 복수의 행들마다 형성되며, 인접한 화소 행들의 사이에서 제1 방향(DR1)을 따라 연장될 수 있다. 화소 행들의 사이에 제1 방향(DR1)으로 형성된 제1 전원 라인(PL1)(또는 제1 서브 전원 라인들)은, 화소들(PXL) 사이의 영역 및/또는 표시 영역(DA)의 외곽 영역에서 일체 또는 비일체로 연결되어 하나의 제1 전원 라인(PL1)을 구성할 수 있다.
유사하게, 제2 전원 라인(PL2)은, 각각의 화소 행 또는 복수의 행들마다 형성되며, 인접한 화소 행들의 사이에서 제1 방향(DR1)을 따라 연장될 수 있다. 화소 행들의 사이에 제1 방향(DR1)으로 형성된 제2 전원 라인(PL2)(또는 제2 서브 전원 라인들)은, 화소들(PXL) 사이의 영역 및/또는 표시 영역(DA)의 외곽 영역에서 일체 또는 비일체로 연결되어 하나의 제2 전원 라인(PL2)을 구성할 수 있다.
일 실시예에서, 각각의 화소 그룹(PXG)은 각각의 단위 화소 영역(UPA)에 위치한 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)를 포함할 수 있다. 예를 들어, 제i 화소 행에 위치한 제1 화소 그룹(PXG1)은, 상기 제i 화소 행의 제1 단위 화소 영역(UPA1)에 위치한 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)를 포함할 수 있다. 유사하게, 상기 제i 화소 행에 위치한 제2 화소 그룹(PXG2)은 상기 제i 화소 행의 제2 단위 화소 영역(UPA2)에 위치한 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)를 포함할 수 있다.
일 실시예에서, 제1 화소 그룹(PXG1)과 제2 화소 그룹(PXG2)은 서로 다른 데이터 라인들(DL) 및 스캔 라인들(SL)에 연결될 수 있다. 예를 들어, 제1 화소 그룹(PXG1)은 복수의 제1 데이터 라인들(DL1) 및 제1 스캔 라인(SL1)에 연결되고, 제2 화소 그룹(PXG2)은 복수의 제2 데이터 라인들(DL2) 및 제2 스캔 라인(SL2)에 연결될 수 있다.
일 예로, 제1 화소 그룹(PXG1)의 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)의 제1 화소 회로(PXC1), 제2 화소 회로(PXC2) 및 제3 화소 회로(PXC3)는, 제1 스캔 라인(SL1) 및 제1 전원 라인(PL1)에 공통으로 연결되어 동시에 구동되고, 각각이 제1_1 데이터 라인(DL1_1)(제1 화소 열의 제1 서브 데이터 라인), 제1_2 데이터 라인(DL1_2)(제1 화소 열의 제2 서브 데이터 라인) 및 제1_3 데이터 라인(DL1_3)(제1 화소 열의 제3 서브 데이터 라인)에 연결되어 서로 다른 데이터 신호들을 공급받을 수 있다. 이외에도 상기 제1 화소 회로(PXC1), 제2 화소 회로(PXC2) 및/또는 제3 화소 회로(PXC3)는 적어도 하나의 신호 라인 및/또는 전원 라인에 선택적으로 더 연결될 수 있다.
또한, 제1 화소 그룹(PXG1)의 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)의 화소 회로들(PXC)은, 각각의 제1 컨택홀들(CH1)을 통해 각각의 발광부들(EMU)에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 그룹(PXG1)의 제1 화소 회로(PXC1)는 제1 화소 그룹(PXG1)의 제1 발광부(EMU1)에 연결되어 상기 제1 발광부(EMU1)와 함께 제1 화소 그룹(PXG1)의 제1 화소(PXL1)를 구성할 수 있다. 유사하게, 제1 화소 그룹(PXG1)의 제2 화소 회로(PXC2)는 제1 화소 그룹(PXG1)의 제2 발광부(EMU2)에 연결되어 상기 제2 발광부(EMU2)와 함께 제1 화소 그룹(PXG1)의 제2 화소(PXL2)를 구성하고, 제1 화소 그룹(PXG1)의 제3 화소 회로(PXC3)는 제1 화소 그룹(PXG1)의 제3 발광부(EMU3)에 연결되어 상기 제3 발광부(EMU3)와 함께 제1 화소 그룹(PXG1)의 제3 화소(PXL3)를 구성할 수 있다. 제1 화소 그룹(PXG1)의 발광부들(EMU)은 각각의 화소 회로(PXC)에 개별적으로 연결되고, 제2 전원 라인(PL2)에 공통으로 연결될 수 있다.
제2 화소 그룹(PXG2)의 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)의 제1 화소 회로(PXC1), 제2 화소 회로(PXC2) 및 제3 화소 회로(PXC3)는, 제2 스캔 라인(SL2) 및 제1 전원 라인(PL1)에 공통으로 연결되어 동시에 구동되고, 각각이 제2_1 데이터 라인(DL2_1)(제2 화소 열의 제1 서브 데이터 라인), 제2_2 데이터 라인(DL2_2)(제2 화소 열의 제2 서브 데이터 라인) 및 제2_3 데이터 라인(DL2_3)(제2 화소 열의 제3 서브 데이터 라인)에 연결되어 서로 다른 데이터 신호들을 공급받을 수 있다. 이외에도 상기 제1 화소 회로(PXC1), 제2 화소 회로(PXC2) 및/또는 제3 화소 회로(PXC3)는 적어도 하나의 신호 라인 및/또는 전원 라인에 선택적으로 더 연결될 수 있다.
또한, 제2 화소 그룹(PXG2)의 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)의 화소 회로들(PXC)은, 각각의 제1 컨택홀들(CH1)을 통해 각각의 발광부들(EMU)에 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 그룹(PXG2)의 제1 화소 회로(PXC1)는 제2 화소 그룹(PXG2)의 제1 발광부(EMU1)에 연결되어 상기 제1 발광부(EMU1)와 함께 제2 화소 그룹(PXG2)의 제1 화소(PXL1)를 구성할 수 있다. 유사하게, 제2 화소 그룹(PXG2)의 제2 화소 회로(PXC2)는 제2 화소 그룹(PXG2)의 제2 발광부(EMU2)에 연결되어 상기 제2 발광부(EMU2)와 함께 제2 화소 그룹(PXG2)의 제2 화소(PXL2)를 구성하고, 제2 화소 그룹(PXG2)의 제3 화소 회로(PXC3)는 제2 화소 그룹(PXG2)의 제3 발광부(EMU3)에 연결되어 상기 제3 발광부(EMU3)와 함께 제2 화소 그룹(PXG2)의 제3 화소(PXL3)를 구성할 수 있다. 제2 화소 그룹(PXG2)의 발광부들(EMU)은 각각의 화소 회로(PXC)에 개별적으로 연결되고, 제2 전원 라인(PL2)에 공통으로 연결될 수 있다.
일 실시예에서, 각각의 단위 화소 영역(UPA)에서, 화소 회로들(PXC)과 발광부들(EMU)은 서로 다른 방향을 따라 배열되며 서로 중첩될 수 있다. 예를 들어, 각각의 단위 화소 영역(UPA)에서, 화소 회로들(PXC)은 제2 방향(DR2)을 따라 배열되고, 발광부들(EMU)은 제1 방향(DR1)을 따라 배열될 수 있다. 각각의 발광부(EMU)는 해당 화소(PXL)의 화소 회로(PXC)를 포함한 복수의 화소 회로들(PXC)과 중첩되고, 해당 화소(PXL)의 화소 회로(PXC)와 중첩되는 영역에서 상기 화소 회로(PXC)에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 그룹(PXG1)의 제1 발광부(EMU1)는 제1 화소 그룹(PXG1)의 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)과 중첩되며, 상기 제1 화소 그룹(PXG1)의 제1 화소 회로(PXC1)와 중첩되는 영역에서 제1 컨택홀(CH1)을 통해 상기 제1 화소 회로(PXC1)에 연결될 수 있다.
즉, 화소 회로들(PXC)과 발광부들(EMU)은 서로 다른 층에 형성되며 서로 중첩될 수 있다. 이에 따라, 각각의 단위 화소 영역(UPA) 및/또는 표시 영역(DA)에서 화소 회로들(PXC)과 발광부들(EMU) 각각의 위치 및 배열 순서 등을 보다 자유롭게 설계할 수 있다.
또한, 이웃한 화소 그룹들(PXG), 일 예로, 제1 및 제2 화소 그룹들(PXG1, PXG2)은 서로 동일하거나 상이한 배열 구조를 가질 수 있다. 예를 들어, 제1 및 제2 단위 화소 영역들(UPA1, UPA2)에서, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 서로 다른 순서로 배열되고, 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 서로 동일한 순서로 배열될 수 있다. 이외에도 화소들(PXL) 및/또는 화소 그룹들(PXG)의 배열 구조는 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1 화소 그룹(PXG1) 및 제2 화소 그룹(PXG2)은, 각각 제3 화소 그룹(PXG3) 및 제4 화소 그룹(PXG4)과 데이터 라인들(DL)을 공유할 수 있다. 예를 들어, 제3 화소 그룹(PXG3)은 제1 화소 그룹(PXG1)의 좌측에 배치되며, 제1 및 제3 단위 화소 영역들(UPA1, UPA3)의 사이에 위치한 제1 데이터 라인들(DL1)을 제1 화소 그룹(PXG1)과 공유할 수 있다. 예를 들어, 제3 화소 그룹(PXG3)의 제1 화소 회로(PXC1), 제2 화소 회로(PXC2) 및 제3 화소 회로(PXC3)는, 제1 데이터 라인들(DL1) 및 제2 스캔 라인(SL2)에 연결될 수 있다.
제2 화소 그룹(PXG2)은 제1 화소 그룹(PXG1)의 우측에는 배치될 수 있다. 제1 화소 그룹(PXG1)과 제2 화소 그룹(PXG2)은 데이터 라인들(DL)을 공유하지 않을 수 있다.
제4 화소 그룹(PXG4)은 제2 화소 그룹(PXG2)의 우측에 배치되며, 제2 및 제4 단위 화소 영역들(UPA2, UPA4)의 사이에 위치한 제2 데이터 라인들(DL2)을 제2 화소 그룹(PXG2)과 공유할 수 있다. 예를 들어, 제4 화소 그룹(PXG4)의 제1 화소 회로(PXC1), 제2 화소 회로(PXC2) 및 제3 화소 회로(PXC3)는, 제2 데이터 라인들(DL2) 및 제1 스캔 라인(SL1)에 연결될 수 있다. 제3 화소 그룹(PXG3) 및 제4 화소 그룹(PXG4) 각각은, 제1 및/또는 제2 화소 그룹들(PXG1, PXG2)과 실질적으로 유사한 구조를 가질 수 있다.
한편, 화소들(PXL)의 배열 구조가 도 7의 실시예에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 화소 열마다 데이터 라인들(DL)이 배치될 수도 있다. 이 경우, 이웃한 화소 열들은 데이터 라인들(DL)을 공유하지 않고, 서로 다른 데이터 라인들(DL)에 접속될 수 있다. 또한, 동일한 화소 행에 배치된 화소들(PXL)은 동일한 스캔 라인(SL)에 연결되어 동시에 데이터 신호들을 공급받을 수 있다.
각각의 단위 화소 영역(UPA)에 형성된 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는, 서로 다른 색의 빛을 방출하는 서브 화소들일 수 있다. 일 예로, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는, 각각 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소일 수 있다. 다만, 각각의 화소 그룹(PXG)을 구성하는 화소들(PXL)의 종류, 개수, 및/또는 상호 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
구동 회로부는 화소들(PXL) 및/또는 화소 그룹들(PXG)의 사이에 위치하도록 표시 영역(DA)에 배치된 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 구동 회로부는, 제1 회로 소자(CRE1) 및 제2 회로 소자(CRE2)를 비롯하여, 화소들(PXL) 사이의 비화소 영역들(일 예로, 표시 영역(DA) 내에 위치하며, 인접한 화소들(PXL) 및/또는 화소 그룹들(PXG) 사이의 영역들)에 분산되어 배치된 복수의 회로 소자들을 포함할 수 있다.
일 실시예에서, 제1 회로 소자(CRE1) 및 제2 회로 소자(CRE2)는 게이트 드라이버(GDR)를 구성하는 회로 소자들일 수 있다. 예를 들어, 제1 회로 소자(CRE1)는 제i 스테이지(STi)의 제1 트랜지스터(T1)이고, 제2 회로 소자(CRE2)는 제i 스테이지(STi)(또는 다른 스테이지)의 제1 커패시터(C1)일 수 있다. 또한, 제i 스테이지(STi)의 나머지 회로 소자들과, 게이트 드라이버(GDR)의 나머지 스테이지들을 구성하는 회로 소자들도 표시 영역(DA) 내의 비화소 영역들에 분산되어 배치될 수 있다.
제1 회로 소자(CRE1)가 게이트 드라이버(GDR)의 제1 트랜지스터(T1)인 경우, 표시 영역(DA)은 상기 제1 트랜지스터(T1)에 연결되어 제1 클럭 신호(CLK1)를 전달하는 제1 클럭 라인(CL1)을 포함할 수 있다. 이외에도 표시 영역(DA)은, 그 내부에 형성된 회로 소자들로 구동 신호들 및/또는 전원들을 전달하기 위한 신호 라인들 및/또는 전원 라인들을 더 포함할 수 있다.
예를 들어, 제1 회로 소자(CRE1)는 제1 클럭 라인(CL1)에 연결되며, 상기 제1 클럭 라인(CL1) 통해 입력되는 제1 클럭 신호(CLK1)를 이용하여 제i 게이트 라인으로 제i 게이트 신호를 출력하는 트랜지스터일 수 있다. 일 예로, 제1 회로 소자(CRE1)는, 제1 클럭 신호(CLK1)를 이용하여 제i 스캔 라인(SLi)으로 제i 스캔 신호(SSi)를 출력하는, 제i 스테이지(STi)의 제1 트랜지스터(T1)일 수 있다. 이 경우, 제1 회로 소자(CRE1)는 제i 스테이지(STi)의 Q 노드 및 제1 출력 단자(OUT1)(또는 제i 스캔 라인(SLi))에 더 연결될 수 있다.
일 실시예에서, 제1 회로 소자(CRE1)는 제i 화소 행에 배치될 수 있다. 예를 들어, 제1 회로 소자(CRE1)는 제i 화소 행에 서로 인접하도록 배치된 제1 화소 그룹(PXG1)과 제2 화소 그룹(PXG2)의 사이에 배치될 수 있다. 제1 회로 소자(CRE1)는 화소들(PXL)과 중첩되지 않도록 배치될 수 있다. 예를 들어, 제1 회로 소자(CRE1)는 제1 화소 그룹(PXG1)이 위치한 제1 단위 화소 영역(UPA1)과 제2 화소 그룹(PXG2)이 위치한 제2 단위 화소 영역(UPA2)의 사이에 배치될 수 있다. 제1 회로 소자(CRE1)는 화소 회로들(PXC)을 형성하는 공정에서 상기 화소 회로들(PXC)의 회로 소자들과 함께 형성될 수 있다.
일 실시예에서, 제1 클럭 라인(CL1)은 인접한 두 화소 행들 사이의 비화소 영역을 지나며, 표시 영역(DA)에서 제1 방향(DR1)으로 연장될 수 있다. 예를 들어, 제1 클럭 라인(CL1)은 제i 화소 행과 제i+1 화소 행 사이의 영역을 지나도록 표시 영역(DA)에서 제1 방향(DR1)으로 연장되며, 제1 클럭 라인(CL1)의 일 단부는 제1 회로 소자(CRE1)에 연결될 수 있다.
일 실시예에서, 제1 클럭 라인(CL1)은 인접한 두 화소 행의 화소들(PXL) 사이에 형성된 두 개의 전원 라인들 사이에 위치할 수 있다. 예를 들어, 제1 회로 소자(CRE1)는 제i 화소 행에 나란히 배치된 제1 및 제2 단위 화소 영역들(UPA1, UPA2) 사이의 비화소 영역에 위치하고, 제1 클럭 라인(CL1)은 제i 화소 행의 화소들(PXL)에 연결된 제2 전원 라인(PL2)과 제i+1 화소 행의 화소들(PXL)에 연결된 제1 전원 라인(PL1)의 사이에 배치될 수 있다. 제i 화소 행의 화소들(PXL)에 연결된 제2 전원 라인(PL2)과 제i+1 화소 행의 화소들(PXL)에 연결된 제1 전원 라인(PL1)은, 제i 화소 행의 화소들(PXL)과 제i+1 화소 행의 화소들(PXL) 사이에 형성될 수 있다. 제1 클럭 라인(CL1)을 서로 인접한 두 전원 라인들의 사이에 배치하게 되면, 커플링 작용 등에 의해 제1 클럭 신호(CLK1)가 주변 화소들(PXL)의 동작에 영향을 미치는 것을 저감 또는 최소화할 수 있다. 이에 따라, 화소들(PXL)의 동작 특성을 균일화 및/또는 안정화할 수 있다.
제2 회로 소자(CRE2)는 제1 회로 소자(CRE1)와 동일 또는 상이한 화소 행에 배치될 수 있다. 제2 회로 소자(CRE2)가 제1 회로 소자(CRE1)에 직접적으로 연결되는 소자일 경우, 제2 회로 소자(CRE2)는 제1 회로 소자(CRE1)의 주변에 배치될 수 있다. 예를 들어, 제1 회로 소자(CRE1)가 제i 화소 행의 제1 및 제2 화소 그룹들(PXG1, PXG2)의 사이에 배치되는 경우, 제2 회로 소자(CRE2)는 제i+1 화소 행의 제5 및 제6 화소 그룹들(PXG5, PXG6)의 사이에 배치될 수 있다. 일 예로, 제2 회로 소자(CRE2)는 제5 화소 그룹(PXG5)이 위치한 제5 단위 화소 영역(UPA5)과 제6 화소 그룹(PXG6)이 위치한 제6 단위 화소 영역(UPA6) 사이의 비화소 영역에 배치될 수 있다.
제5 및 제6 화소 그룹들(PXG5, PXG6)은 제1 및 제2 화소 그룹들(PXG1, PXG2)의 주변에 배치될 수 있다. 예를 들어, 제1 및 제5 화소 그룹들(PXG1, PXG5)은 제j(j는 자연수) 화소 열에 순차적으로 배치되고, 제2 및 제6 화소 그룹들(PXG2, PXG6)은 제j+1 화소 열에 순차적으로 배치될 수 있다.
한편, 도 7에서는 제1 회로 소자(CRE1) 및 제2 회로 소자(CRE2) 각각이, 인접한 단위 화소 영역들(UPA) 사이의 비화소 영역들에 배치되는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 회로 소자(CRE1) 및/또는 제2 회로 소자(CRE2)가, 어느 하나의 단위 화소 영역(UPA)에 위치한 복수의 화소들(PXL) 사이의 비화소 영역에 배치될 수도 있다.
일 실시예에서, 제1 회로 소자(CRE1) 및 제2 회로 소자(CRE2)는 화소 회로들(PXC)의 회로 소자들과 함께 형성될 수 있다. 예를 들어, 화소 회로들(PXC)의 트랜지스터들(일 예로, 도 3의 제1, 제2 및 제3 트랜지스터들(M1, M2, M3)) 및 커패시터들(일 예로, 도 3의 커패시터(Cst))을 형성하는 공정에서, 스테이지들(ST)의 제1 트랜지스터들(T1) 및 제1 커패시터들(C1)을 포함한 스테이지들(ST)의 회로 소자들을 동시에 형성할 수 있다. 이에 따라, 표시 장치(DD)의 제조 비용을 절감하고, 제조 효율을 개선할 수 있다.
도전 패턴(CDP)은 제1 회로 소자(CRE1)와 중첩되도록 표시 영역(DA)에 배치될 수 있다. 일 실시예에서, 복수의 제1 회로 소자들(CRE1), 일 예로, 복수의 스테이지들(ST)에 포함된 복수의 제1 트랜지스터들(T1)이 표시 영역(DA)에 분산되어 배치될 때, 표시 영역(DA)은 각각의 제1 트랜지스터(T1)와 중첩되며 각각이 분리된 패턴을 가지는 복수의 도전 패턴들(CDP)을 포함할 수 있다. 또한, 표시 영역(DA)은, 제1 회로 소자(CRE1) 외에 구동 회로부를 구성하는 적어도 하나의 회로 소자, 신호 라인 및/또는 전원 라인과 중첩되는 다른 도전 패턴(미도시)을 더 포함할 수도 있다.
또한, 도전 패턴(CDP)은, 제1 회로 소자(CRE1)에 연결되는 제1 클럭 라인(CL1)의 일 부분과도 중첩될 수 있다. 예를 들어, 도전 패턴(CDP)은, 제1 회로 소자(CRE1)의 주변에서 제1 클럭 라인(CL1)과 중첩될 수 있다.
일 실시예에서, 제1 회로 소자(CRE1)와 제1 클럭 라인(CL1)의 주변, 일 예로 제1 회로 소자(CRE1)와 제1 클럭 라인(CL1)의 사이에 적어도 하나의 신호 라인 및/또는 전원 라인이 배치될 경우, 도전 패턴(CDP)은 상기 적어도 하나의 신호 라인 및/또는 전원 라인의 일 부분과도 중첩될 수 있다. 예를 들어, 도전 패턴(CDP)은 제2 스캔 라인(SL2) 및 제2 전원 라인(PL2)의 일 부분과도 중첩될 수 있다.
도전 패턴(CDP)은 소정의 전원이 공급되는 전원 라인에 연결될 수 있다. 예를 들어, 도전 패턴(CDP)은 인접한 제2 전원 라인(PL2)에 연결되어 일정한 전위의 제2 전원(VSS)을 공급받을 수 있다. 이 경우, 제1 회로 소자(CRE1) 및 이에 연결되는 제1 클럭 라인(CL1)의 일 부분이, 제2 전원(VSS)에 연결된 도전 패턴(CDP)에 의해 캐핑(capping)됨으로써, 제1 회로 소자(CRE1) 및 제1 클럭 라인(CL1)과 그 주변의 화소들(PXL)의 사이에 형성되는 기생 용량의 크기 및/또는 상기 기생 용량의 편차를 저감 또는 방지할 수 있다. 이에 따라, 화소들(PXL)의 특성 편차를 저감 또는 방지하고, 표시 장치(DD)의 화질을 개선할 수 있다.
일 실시예에서, 도전 패턴(CDP)은 화소들(PXL)과 중첩되지 않도록 형성될 수 있다. 예를 들어, 도전 패턴(CDP)은, 제1 클럭 라인(CL1)의 일 부분과 제1 회로 소자(CRE1) 상에 분리된 패턴(일 예로, 아일랜드 패턴)으로 형성되며, 인접한 화소들(PXL)과 중첩되지 않을 수 있다.
도전 패턴(CDP)은 발광부들(EMU)의 전극들과 함께 형성될 수 있다. 예를 들어, 도전 패턴(CDP)은 발광부들(EMU)의 제1 전극들(ELT1) 및 제2 전극들(ELT2)을 형성하는 공정에서 상기 제1 전극들(ELT1) 및 제2 전극들(ELT2)과 동일한 층에 형성되며, 적어도 제1 회로 소자(CRE1)를 덮도록 형성될 수 있다. 이에 따라, 화소들(PXL)의 발광부들(EMU)을 형성하는 과정에서, 도전 패턴(CDP)을 용이하게 형성할 수 있다.
도 8 내지 도 10은 각각 본 발명의 일 실시예에 의한 표시 장치(DD)의 표시 영역(DA)을 나타내는 평면도들이다. 예를 들어, 도 8 내지 도 10은 도 7의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다. 도 8 내지 도 10의 실시예들을 설명함에 있어서, 도 7의 실시예와 실질적으로 유사 또는 동일한 구성에 대한 설명은 생략하기로 한다.
도 1 내지 도 8을 참조하면, 제1 회로 소자(CRE1) 및/또는 제1 클럭 라인(CL1)의 주변에는 적어도 하나의 게이트 라인(GL)이 배치되고, 도전 패턴(CDP)은 상기 적어도 하나의 게이트 라인(GL)과 중첩될 수 있다. 예를 들어, 제1 회로 소자(CRE1)의 주변에는 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)이 배치되고, 도전 패턴(CDP)은 제1 회로 소자(CRE1)의 주변에서 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2) 각각의 일 부분과 중첩될 수 있다. 이에 따라, 제1 클럭 라인(CL1)으로 입력되는 제1 클럭 신호(CLK1)의 전압 변동에 따른 게이트 신호들(일 예로, 스캔 신호들(SS))의 전압 변동을 방지하고, 화소들(PXL)을 안정적으로 구동할 수 있다.
도 1 내지 도 9를 참조하면, 도전 패턴(CDP)은, 제1 회로 소자(CRE1), 및 상기 제1 회로 소자(CRE1)의 주변에 위치한 제2 회로 소자(CRE2)와 중첩될 수 있다. 예를 들어, 도전 패턴(CDP)은 제1 회로 소자(CRE1)가 형성된 영역으로부터 제2 회로 소자(CRE2)가 형성된 영역으로 확장되어 보다 넓은 면적을 가질 수 있다. 이에 따라, 제2 회로 소자(CRE2)가 주변 화소들(PXL)의 동작에 영향을 미치는 것을 저감 또는 최소화할 수 있다.
도 1 내지 도 10을 참조하면, 도전 패턴(CDP)은, 이웃한 적어도 한 화소(PXL)를 향해 확장되며, 상기 적어도 한 화소(PXL)의 일 전극에 일체로 연결될 수 있다. 예를 들어, 도전 패턴(CDP)이 제2 전원 라인(PL2)에 전기적으로 연결되는 경우, 상기 도전 패턴(CDP)은 이웃한 적어도 한 화소(PXL)의 발광부(EMU)가 형성된 영역으로 확장되어, 상기 발광부(EMU)의 제2 전극(ELT2)과 일체로 형성될 수 있다. 일 예로, 도전 패턴(CDP)은 제2 화소 그룹(PXG2)의 제1 발광부(EMU1)가 형성된 영역으로 확장되어, 상기 제1 발광부(EMU1)의 제2 전극(ELT2)과 일체로 형성될 수 있다. 이 경우, 도전 패턴(CDP)을 제2 전원 라인(PL2)에 연결하기 위한 컨택홀을 형성하지 않고도, 제2 화소 그룹(PXG2)의 제1 화소(PXL1)에 형성된 제2 컨택홀(도 4의 CH2)을 통해 도전 패턴(CDP)을 제2 전원 라인(PL2)에 연결할 수 있다.
도 11 및 도 12는 각각 본 발명의 일 실시예에 의한 표시 장치(DD)의 표시 영역(DA)을 나타내는 단면도들이다. 예를 들어, 도 11 및 도 12는 도전 패턴(CDP)과 관련하여 서로 다른 실시예들을 나타낸다.
도 11 및 도 12에서는, 제1 회로 소자(CRE1) 및 도전 패턴(CDP)과, 상기 제1 회로 소자(CRE1)의 양측에 위치한 제1 화소 그룹(PXG1)의 제3 화소(PXL3) 및 제2 화소 그룹(PXG2)의 제1 화소(PXL1)를 중심으로, 표시 영역(DA)의 단면을 개략적으로 나타내기로 한다. 또한, 도 11 및 도 12에서는, 회로층(PCL)의 단위 화소 영역들(UPA)에 배치될 수 있는 회로 소자들의 일 예로서 각 화소(PXL)에 구비된 제1 트랜지스터(M1)를 개시하고, 제1 회로 소자(CRE1)의 일 예로서 각 스테이지(ST)의 제1 트랜지스터(T1)를 개시하며, 회로층(PCL)에 배치될 수 있는 배선의 일 예로서 제2 전원 라인(PL2)을 개시하기로 한다. 표시 영역(DA)의 화소들(PXL)은 실질적으로 유사한 단면 구조를 가지되, 각각의 화소(PXL)를 구성하는 회로 소자들 및 상기 회로 소자들에 포함된 전극들의 크기 및/또는 형상 등은 실시예에 따라 다양하게 변경될 수 있다.
도 1 내지 도 12를 참조하면, 표시 장치(DD)는, 베이스 층(BSL), 회로층(PCL), 및 표시층(DPL)을 포함할 수 있다. 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL) 상에 서로 중첩되도록 배치될 수 있다. 일 예로, 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치될 수 있다.
또한, 표시 장치(DD)는, 표시층(DPL) 상에 배치된 컬러 필터층(CFL)을 더 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL)은, 회로층(PCL) 및 표시층(DPL)이 형성된 베이스 층(BSL)의 일면 상에 직접적으로 형성될 수 있으나, 이에 한정되지는 않는다. 추가적으로, 표시 장치(DD)는, 회로층(PCL), 표시층(DPL), 및/또는 컬러 필터층(CFL)이 형성된 베이스 층(BSL)의 일면을 봉지하는 봉지층(ENC)을 더 포함할 수 있다.
회로층(PCL)의 각 단위 화소 영역(UPA)에는, 각 화소 그룹(PXG)의 화소들(PXL)을 구성하는 화소 회로들(PXC)이 형성될 수 있다. 예를 들어, 각각의 화소 회로(PXC) 영역에는 제1 트랜지스터(M1)를 포함한 복수의 회로 소자들이 형성될 수 있다. 일 실시예에서, 회로층(PCL)은 제1 트랜지스터(M1)의 하부 금속층(BML) 등을 선택적으로 더 포함할 수 있다.
회로층(PCL)의 단위 화소 영역들(UPA) 사이의 비화소 영역에는, 구동 회로부의 회로 소자들이 형성될 수 있다. 예를 들어, 제1 단위 화소 영역(UPA1)과 제2 단위 화소 영역(UPA2)의 사이에는 제1 회로 소자(CRE1)가 형성될 수 있다. 일 실시예에서, 제1 회로 소자(CRE1)는 제i 스테이지(STi)의 제1 트랜지스터(T1)일 수 있다. 제i 스테이지(STi)의 제1 트랜지스터(T1)는, 화소 회로들(PXC)의 제1 트랜지스터들(M1)과 함께 베이스 층(BSL) 상에 형성될 수 있다.
또한, 회로층(PCL)에는, 화소들(PXL), 및 구동 회로부의 회로 소자들에 연결되는 배선들(신호 라인들 및 전원 라인들)이 형성될 수 있다. 예를 들어, 회로층(PCL)에는, 스캔 라인들(SL), 데이터 라인들(DL), 제1 전원 라인(PL1), 제2 전원 라인(PL2) 및 제1 클럭 라인(CL1) 등이 형성될 수 있다.
추가적으로, 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치된 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3) 및/또는 제4 절연층(INS4)을 포함할 수 있다.
회로층(PCL)은 베이스 층(BSL) 상에 배치되며 제1 트랜지스터(M1)의 하부 금속층(BML) 등을 포함한 제1 도전층을 선택적으로 포함할 수 있다. 제1 도전층은, 베이스 층(BSL)과 제1 절연층(INS1)의 사이에 배치되며, 화소들(PXL)의 제1 트랜지스터들(M1) 각각의 게이트 전극(GE) 및/또는 반도체 패턴들(SCP)과 중첩되는 하부 금속층들(BML)을 포함할 수 있다. 일 실시예에서, 하부 금속층들(BML)은 제1 트랜지스터들(M1)의 일 전극(일 예로, 소스 또는 드레인 전극)에 연결될 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
제1 절연층(INS1) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터의 반도체 패턴(SCP) 등을 포함할 수 있다. 예를 들어, 반도체층은 화소들(PXL)의 제1 트랜지스터들(M1) 및 스테이지들(ST)의 제1 트랜지스터들(T1)의 반도체 패턴들(SCP)을 포함할 수 있다. 각각의 반도체 패턴(SCP)은 해당 트랜지스터의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 영역 및 드레인 영역)을 포함할 수 있다.
반도체 패턴들(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 반도체 패턴(SCP)의 제1 및 제2 도전 영역들은 서로 다른 도전형의 도펀트로 도핑될 수 있다.
일 실시예에서, 화소들(PXL)의 제1 트랜지스터들(M1) 및 스테이지들(ST)의 제1 트랜지스터들(T1)은 산화물 반도체로 형성된 반도체 패턴들(SCP)을 포함할 수 있다. 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 타이타늄(Ti) 등의 금속 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 타이타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 예를 들어, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 타이타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다. 화소들(PXL)의 제1 트랜지스터들(M1) 및 스테이지들(ST)의 제1 트랜지스터들(T1)의 반도체 패턴들(SCP)을 산화물 반도체로 형성하면, 상기 화소들(PXL)의 제1 트랜지스터들(M1) 및 스테이지들(ST)의 제1 트랜지스터들(T1)의 이동도를 향상시킬 수 있다.
반도체층 상에는 제2 절연층(INS2)이 배치될 수 있다. 그리고, 제2 절연층(INS2) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터의 게이트 전극(GE) 등을 포함할 수 있다. 또한, 제2 도전층은 화소 회로들(PXC) 및 스테이지들(ST)에 구비되는 커패시터들(일 예로, 도 3의 커패시터(Cst) 및 도 6의 제1 및 제2 커패시터들(C1, C2)) 각각의 일 전극, 소정의 배선들, 및/또는 브릿지 패턴들 등을 더 포함할 수 있다.
제2 도전층 상에는 제3 절연층(INS3)이 배치될 수 있다. 그리고, 제3 절연층(INS3) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터의 소스 및 드레인 전극들(SE, DE)을 포함할 수 있다. 또한, 제3 도전층은 화소 회로들(PXC) 및 스테이지들(ST)에 구비되는 커패시터들(일 예로, 도 3의 커패시터(Cst) 및 도 6의 제1 및 제2 커패시터들(C1, C2)) 각각의 일 전극, 소정의 배선들, 및/또는 브릿지 패턴들 등을 더 포함할 수 있다. 일 예로, 제3 도전층은, 스캔 라인들(SL) 또는 데이터 라인들(DL)과 같은 신호 라인들, 제1 전원 라인(PL1) 및/또는 제2 전원 라인(PL2)을 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 제4 절연층(INS4)이 배치될 수 있다. 일 실시예에서, 제4 절연층(INS4)은 회로층(PCL)의 표면을 평탄화하는 제1 평탄화층일 수 있다. 예를 들어, 제4 절연층(INS4)은 적어도 유기 절연층을 포함할 수 있고, 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다.
제4 절연층(INS4) 상에는 표시층(DPL)이 배치될 수 있다.
제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3) 및 제4 절연층(INS4) 각각은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3) 및 제4 절연층(INS4) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 발광 영역에 배치된 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
또한, 표시층(DPL)은, 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 순차적으로 배치된, 제5 절연층(INS5), 제6 절연층(INS6), 뱅크(BNK), 절연 패턴(INP), 광 변환층(CCL) 및/또는 제7 절연층(INS7)을 더 포함할 수 있다.
제5 절연층(INS5)은 제4 절연층(INS4) 상에 제공 및/또는 형성될 수 있다. 일 실시예에서, 제5 절연층(INS5)은 각 화소(PXL)의 발광 영역에 대응하는 개구부 또는 오목부를 가질 수 있다. 예를 들어, 제5 절연층(INS5)은 각 화소(PXL)의 발광 영역에 제공된 발광 소자들(LD)을 둘러싸도록 상기 발광 영역에 대응하는 개구부 또는 오목부를 가질 수 있다. 다른 실시예에서, 제5 절연층(INS5)은 각각의 제1 전극(ELT1) 및 제2 전극(ELT2)의 하부에 개별적으로 배치되는 분리형 패턴들로 형성될 수도 있다.
제5 절연층(INS5)에 의해 제1 및 제2 전극들(ELT1, ELT2)이 발광 소자들(LD)의 주변에서 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 제5 절연층(INS5)과 그 상부의 제1 및 제2 전극들(ELT1, ELT2)은, 발광 소자들(LD)의 주변에서 반사성의 돌출 패턴을 형성할 수 있다. 이에 따라, 발광 소자들(LD)에서 방출되는 빛이 보다 화소(PXL)의 상부 방향으로 향하게 되면서, 화소들(PXL)의 광 효율이 향상될 수 있다.
제5 절연층(INS5)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 제5 절연층(INS5)은 단일 층 또는 다중 층으로 이루어질 수 있으며, 그 단면 구조가 특별히 한정되지는 않는다.
제5 절연층(INS5) 상에는, 발광부들(EMU)의 제1 및 제2 전극들(ELT1, ELT2), 및 도전 패턴(CDP)이 형성될 수 있다. 예를 들어, 각 단위 화소 영역(UPA)에서는 제5 절연층(INS5)의 상부에 해당 화소들(PXL)의 발광부들(EMU)을 구성하는 제1 및 제2 전극들(ELT1, ELT2)이 형성되고, 제1 회로 소자(CRE1) 등이 형성된 영역에서는 제5 절연층(INS5)의 상부에 도전 패턴(CDP)이 형성될 수 있다.
일 실시예에서, 도전 패턴(CDP)은 화소들(PXL)의 제1 및 제2 전극들(ELT1, ELT2)과 동시에 형성될 수 있다. 이 경우, 도전 패턴(CDP)은 화소들(PXL)의 제1 및 제2 전극들(ELT1, ELT2)과 동일한 층에 배치되며, 이들과 동일한 도전 물질을 포함할 수 있다.
도전 패턴(CDP)은 적어도 제1 회로 소자(CRE1)를 커버하도록 상기 제1 회로 소자(CRE1)보다 큰 면적을 가질 수 있다. 예를 들어, 도전 패턴(CDP)은 제1 회로 소자(CRE1)의 상부를 커버하며, 상기 제1 회로 소자(CRE1)의 주변에서 제1 클럭 라인(CL1) 및/또는 적어도 하나의 스캔 라인(SL)의 상부를 더 커버하도록 형성될 수 있다.
일 실시예에서, 도전 패턴(CDP)은 도 11에 도시된 바와 같이 개별적으로 분리된 패턴을 가질 수 있다. 이 경우, 도전 패턴(CDP)은 제3 컨택홀(CH3)을 통해 제2 전원 라인(PL2)에 연결될 수 있다.
다른 실시예에서, 도전 패턴(CDP)은 도 12에 도시된 바와 같이 인접한 화소(PXL), 일 예로 제2 화소 그룹(PXG2)의 제2 화소(PXL2)에 제공된 제2 전극(ELT2)에 연결되며, 상기 제2 전극(ELT2)과 일체로 형성될 수 있다. 이 경우, 도전 패턴(CDP)은 상기 제2 전극(ELT2)과 제2 컨택홀(CH2)을 공유할 수 있고, 상기 제2 컨택홀(CH2)을 통해 제2 전원 라인(PL2)에 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 제5 절연층(INS5) 상에 배치되어 제5 절연층(INS5)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 각각의 제1 전극(ELT1)은 각각의 제1 컨택홀(CH1)을 통해 해당 화소(PXL)의 제1 트랜지스터(M1)와 연결되고, 각각의 제2 전극(ELT2)은 각각의 제2 컨택홀(CH2)을 통해 제2 전원 라인(PL2)에 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 및 제2 전극들(ELT1, ELT2)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은, 반사 전극층의 상부 및/또는 하부에 배치되는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 및 도전 패턴(CDP) 상에는 제6 절연층(INS6)이 배치될 수 있다. 일 실시예에서, 제6 절연층(INS6)은, 제1 및 제2 전극들(ELT1, ELT2) 및 도전 패턴(CDP)이 형성된 표시 영역(DA) 상에 전면적으로 형성되되, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 부분을 노출하는 개구부들을 포함할 수 있다. 다른 실시예에서, 제6 절연층(INS6)은 제1 및 제2 전극들(ELT1, ELT2)을 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 연결하기 위한 복수의 컨택홀들을 포함할 수도 있다. 제6 절연층(INS6)이 개구된 영역(또는, 제6 절연층(INS6)에 컨택홀들이 형성된 영역)에서 제1 및 제2 전극들(ELT1, ELT2)이 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 연결될 수 있다.
제6 절연층(INS6)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제6 절연층(INS6)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 및 도전 패턴(CDP)이 제6 절연층(INS6)에 의해 커버됨에 따라, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2) 및 도전 패턴(CDP)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
화소들(PXL)의 발광부들(EMU)에 대응하는 각각의 발광 영역들에서, 제6 절연층(INS6) 상에 발광 소자들(LD)이 공급 및 정렬될 수 있다. 발광 소자들(LD)은 해당 발광부(EMU)의 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 정렬될 수 있다.
각각의 발광 소자(LD)는 어느 일 방향(일 예로, 제1 단부(EP1)로부터 제2 단부(EP2)의 방향)으로 순차적으로 배치된 제1 반도체층(SCL1)(일 예로 P형 반도체층), 활성층(ACT), 및 제2 반도체층(SCL2)(일 예로, N형 반도체층)을 포함할 수 있다. 또한, 각각의 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT), 및 제2 반도체층(SCL2)의 외주면(일 예로, 원기둥의 측면)을 감싸는 절연피막을 더 포함할 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형의 도펀트(또는 P형 도펀트)가 도핑된 P형 반도체층을 포함할 수 있다.
활성층(ACT)은 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질로 활성층(ACT)을 형성할 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
제2 반도체층(SCL2)은 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 적어도 하나의 N형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형의 도펀트(또는 N형 도펀트)가 도핑된 N형 반도체층일 수 있다.
한편, 발광 소자들(LD)의 공급에 앞서, 화소들(PXL)의 발광 영역들의 주변에는 뱅크(BNK)가 형성될 수 있다. 예를 들어, 화소들(PXL)의 발광 영역들을 둘러싸도록 제6 절연층(INS6) 상에 뱅크(BNK)가 형성될 수 있다. 이에 따라, 발광 소자들(LD)이 공급될 각각의 발광 영역을 규정할 수 있다. 일 예로, 뱅크(BNK)는 화소들(PXL)의 발광 영역들에 대응하는 복수의 개구부들을 포함한 화소 정의막일 수 있으며, 화소들(PXL)의 외곽 영역들, 구동 회로부의 회로 소자들이 형성된 영역, 및/또는 화소들(PXL) 사이의 비화소 영역들을 커버하도록 형성될 수 있다. 뱅크(BNK)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 이에 따라, 화소들(PXL) 사이의 광 간섭을 방지할 수 있다.
발광 소자들(LD)의 일 부분 상에는, 절연 패턴들(INP)이 배치될 수 있다. 예를 들어, 각각의 절연 패턴(INP)은, 해당 발광 영역에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 배치될 수 있다. 발광 소자들(LD)의 상부에 절연 패턴(INP)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정할 수 있다.
절연 패턴(INP)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 절연 패턴(INP)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlXOY), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2) 상에는, 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 분리되어 형성될 수 있다. 예를 들어, 각 화소(PXL)의 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 절연 패턴(INP)을 사이에 개재하고, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 서로 이격되어 배치될 수 있다. 이에 따라, 제1 컨택 전극(CNE1)은 해당 화소(PXL)에 제공된 발광 소자들(LD)의 제1 단부들(EP1)에 연결되고, 제2 컨택 전극(CNE2)은 상기 발광 소자들(LD)의 제2 단부들(EP2)에 연결될 수 있다.
또한, 제1 컨택 전극(CNE1)은 해당 화소(PXL)의 제1 전극(ELT1)과 연결되도록 상기 제1 전극(ELT1)의 상부에 배치되고, 제2 컨택 전극(CNE2)은 해당 화소(PXL)의 제2 전극(ELT2)과 연결되도록 상기 제2 전극(ELT2)의 상부에 배치될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 단부들(EP1)이 해당 화소(PXL)의 제1 전극(ELT1)에 연결되고, 상기 발광 소자들(LD)의 제2 단부들(EP2)이 해당 화소(PXL)의 제2 전극(ELT2)에 연결될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD)로부터 방출된 광이 투과할 수 있도록 투명한 도전성 물질을 포함할 수 있다.
일 실시예에서, 표시 장치(DD)는 발광 소자들(LD)의 상부에 제공된 광 변환층(CCL)을 더 포함할 수 있다. 예를 들어, 발광 소자들(LD)이 배열된 각각의 발광부(EMU) 상에는 광 변환층(CCL)이 선택적으로 배치될 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출된 광의 파장 및/또는 색을 변환하는 파장 변환 입자들(또는 컬러 변환 입자들), 및/또는 발광 소자들(LD)로부터 방출된 광을 산란시켜 출광 효율을 높이는 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 각각의 발광부(EMU) 상에는, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷)을 포함하는 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함한 각각의 광 변환층(CCL)이 제공될 수 있다. 예를 들어, 어느 하나의 화소(PXL)가 적색(또는 녹색)의 화소로 설정되고, 상기 화소(PXL)의 발광부(EMU)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 화소(PXL)의 발광부(EMU) 상에는, 청색의 광을 적색(또는 녹색)의 광으로 변환하기 위한 적색(또는 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 배치될 수 있다. 또한, 광 변환층(CCL)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
발광부들(EMU) 및/또는 광 변환층들(CCL)을 포함한 베이스 층(BSL)의 일면 상에는 제7 절연층(INS7)이 형성될 수 있다.
일 실시예에서, 제7 절연층(INS7)은 발광부들(EMU) 및/또는 광 변환층들(CCL)을 보호하며, 표시층(DPL)의 표면을 실질적으로 평탄화하는 제2 평탄화층일 수 있다. 예를 들어, 제7 절연층(INS7)은 적어도 유기 절연층을 포함할 수 있다.
제7 절연층(INS7) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 각 화소(PXL)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 화소(PXL1)의 제1 발광부(EMU1) 상에 배치된 제1 컬러 필터(CF1), 제2 화소(PXL2)의 제2 발광부(EMU2) 상에 배치된 제2 컬러 필터(CF2), 및 제3 화소(PXL3)의 제3 발광부(EMU3) 상에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 뱅크(BNK)가 형성된 비발광 영역 상에서 서로 중첩되도록 배치되어, 화소들(PXL) 사이의 광 간섭을 차단할 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각각 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)(특히, 상기 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3) 각각의 발광 영역)의 상부에 개별적으로 형성된 분리형 패턴들로 형성되고, 상기 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)의 사이에 도시되지 않은 차광 패턴이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제8 절연층(INS8)을 포함한 적어도 한 층의 절연층을 포함할 수 있다. 제8 절연층(INS8)은 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록, 표시 영역(DA) 상에 전면적으로 형성될 수 있다.
제8 절연층(INS8)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 제8 절연층(INS8)은, 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제8 절연층(INS8)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 산화 알루미늄(AlXOY) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제8 절연층(INS8)은 다층 구조로 형성될 수 있다. 예를 들어, 제8 절연층(INS8)은, 적어도 두 층의 무기 절연층들과, 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층의 박막 봉지층으로 형성될 수 있다. 다만, 제8 절연층(INS8)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서는, 제8 절연층(INS8)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
도 13은 본 발명의 일 실시예에 의한 표시 장치(DD)의 표시 영역(DA)에 배치되는 일부 구성들을 나타내는 평면도이다. 일 예로, 도 13은 도 7의 제1 및 제2 화소 그룹들(PXG1, PXG2), 제1 회로 소자(CRE1) 및 도전 패턴(CDP)이 형성되는 영역의 일 예를 나타내는 평면도로서, 제1 및 제2 화소 그룹들(PXG1, PXG2) 및 제1 회로 소자(CRE1)의 일부 구성, 및 도전 패턴(CDP)을 나타낸다.
예를 들어, 도 13은, 제1 회로 소자(CRE1)의 일부 전극들(일 예로, 제1 트랜지스터(T1)의 소스 및 드레인 전극들(T1_SE, T1_DE)) 및 제1 클럭 라인(CL1)과, 상기 제1 회로 소자(CRE1)의 일부 전극들 및 제1 클럭 라인(CL1)의 주변에 위치하며 이들과 동일한 층에 형성되는 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)의 일부 구성(일 예로, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 제1 트랜지스터(M1)의 소스 전극(M1_SE), 및 상기 소스 전극(M1_SE)에 일체로 연결되는 커패시터(Cst)의 일 전극(CE)), 제1 및 제2 스캔 라인들(SL1, SL2) 및 제1 및 제2 전원 라인들(PL1, PL2)을 나타낸다. 또한, 도 13은, 도전 패턴(CDP)과, 상기 도전 패턴(CDP)과 동일한 층에 형성되는 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 제1 및 제2 전극들(ELT1, ELT2)을 나타낸다.
도 7 내지 도 13을 참조하면, 제1 회로 소자(CRE1)를 구성하는 제1 트랜지스터(T1)의 소스 및 드레인 전극들(T1_SE, T1_DE)과 제1 클럭 라인(CL1)은 서로 동일한 층에 배치될 수 있다. 상기 제1 트랜지스터(T1)의 드레인 전극(T1_DE)과 제1 클럭 라인(CL1)은, 이들과 상이한 층에 배치된 브릿지 패턴(BRP)을 통해 서로 전기적으로 연결될 수 있다.
제1 및 제2 화소 그룹들(PXG1, PXG2) 각각의 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 제1 트랜지스터들(M1) 및 커패시터들(Cst)을 포함하며, 상기 제1 트랜지스터들(M1)의 소스 전극들(M1_SE)과 상기 커패시터들(Cst)의 일 전극들(CE)은, 제1 회로 소자(CRE1) 및 제1 클럭 라인(CL1)과 인접하도록 상기 제1 회로 소자(CRE1) 및 제1 클럭 라인(CL1)과 동일한 층에 배치될 수 있다. 이에 따라, 상기 제1 트랜지스터들(M1)의 소스 전극들(M1_SE)과 상기 커패시터들(Cst)의 일 전극들(CE)이 연결된 화소들(PXL)의 제2 노드들(도 3의 N2)과, 제1 회로 소자(CRE1)(특히, 제1 트랜지스터(T1)의 소스 및 드레인 전극들(T1_SE, T1_DE)) 및 제1 클럭 라인(CL1)의 사이에는 기생 용량이 발생할 수 있다.
일 실시예에서, 제1 회로 소자(CRE1) 및 제1 클럭 라인(CL1)에 의해각 화소(PXL)의 제2 노드(N2)에 형성되는 기생 용량의 크기는, 화소들(PXL)마다 서로 다를 수 있다. 예를 들어, 제1 화소 그룹(PXG1)에서는, 제3 화소(PXL3)에 포함된 제1 트랜지스터(M1)의 소스 전극(M1_SE)이 제1 회로 소자(CRE1)의 소스 및 드레인 전극들(T1_SE, T1_DE)에 가장 가깝게 배치되므로, 제3 화소(PXL3)의 제2 노드(N2)에 형성되는 기생 용량이 제1 및 제2 화소들(PXL1, PXL2) 각각의 제2 노드(N2)에 형성되는 기생 용량보다 클 수 있다. 한편, 제2 화소 그룹(PXG2)에서는, 제1 화소(PXL1)에 포함된 제1 트랜지스터(M1)의 소스 전극(M1_SE)이 제1 회로 소자(CRE1)의 소스 및 드레인 전극들(T1_SE, T1_DE)에 가장 가깝게 배치되므로, 제1 화소(PXL1)의 제2 노드(N2)에 형성되는 기생 용량이 제2 및 제3 화소들(PXL2, PXL3) 각각의 제2 노드(N2)에 형성되는 기생 용량보다 클 수 있다.
즉, 제1 회로 소자(CRE1) 및 제1 클럭 라인(CL1)에 의해 화소들(PXL)에 형성되는 기생 용량의 크기는 서로 다를 수 있다. 기생 용량의 편차는 화소들(PXL)의 동작 특성을 서로 다르게 변화시켜 화질 불량을 야기할 수 있다.
이러한 화질 불량을 방지할 수 있도록, 본 발명의 실시예들에서는 제1 회로 소자(CRE1) 및/또는 제1 클럭 라인(CL1)의 상부에 도전 패턴(CDP)을 형성하고, 상기 도전 패턴(CDP)을 주변에 위치한 전원 라인(일 예로, 제2 전원 라인(PL2))에 연결할 수 있다. 이에 따라, 제1 회로 소자(CRE1)의 소스 및 드레인 전극들(T1_SE, T1_DE) 및 제1 클럭 라인(CL1)과, 화소들(PXL)의 제2 노드들(N2)의 사이에 형성되는 기생 용량의 크기 및/또는 그 편차를 저감할 수 있다. 따라서, 본 발명의 실시예에 의하면, 화소들(PXL)의 특성 편차를 저감 또는 방지하고, 표시 장치(DD)의 화질을 개선할 수 있다.
한편, 상술한 실시예들에서는 도전 패턴(CDP)을 제1 및 제2 전극들(ELT1, ELT2)과 동일한 층에 동시에 형성하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도전 패턴(CDP)은, 발광부(EMU)의 다른 전극들, 일 예로 도 4, 도 11 및 도 12에 도시된 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 층에 동시에 형성될 수도 있다. 즉, 도전 패턴(CDP)은 표시층(DPL)의 발광부들(EMU)에 제공된 전극들과 동시에 형성될 수 있고, 회로층(PCL)의 제1 회로 소자(CRE1) 및/또는 제1 클럭 라인(CL1) 등을 차폐하도록 형성될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
CDP: 도전 패턴 CL1: 제1 클럭 라인
CRE1: 제1 회로 소자 CRE2: 제2 회로 소자
DA: 표시 영역 DD: 표시 장치
DDR: 데이터 드라이버 DE: 드레인 전극
DL: 데이터 라인 ELT1: 제1 전극
ELT2: 제2 전극 EMU: 발광부
GDR: 게이트 드라이버 GE: 게이트 전극
GL: 게이트 라인 LD: 발광 소자
M1: 화소의 제1 트랜지스터 NDA: 비표시 영역
PL1: 제1 전원 라인 PL2: 제2 전원 라인
PNL: 표시 패널 PXC: 화소 회로
PXG: 화소 그룹 PXL: 화소
SE: 소스 전극 SL: 스캔 라인
ST: 스테이지 T1: 구동 회로부의 제1 트랜지스터
TDD: 타일링 표시 장치 UPA: 단위 화소 영역

Claims (20)

  1. 표시 영역에 배열된 게이트 라인들 및 데이터 라인들;
    상기 표시 영역에 배열되며, 상기 게이트 라인들, 상기 데이터 라인들, 제1 전원 라인 및 제2 전원 라인에 연결된 화소들;
    상기 게이트 라인들 및 상기 데이터 라인들로 게이트 신호들 및 데이터 신호들을 공급하며, 상기 화소들의 사이에 위치하도록 상기 표시 영역에 배치된 제1 회로 소자를 포함하는 구동 회로부; 및
    상기 제1 회로 소자와 중첩되도록 상기 표시 영역에 위치하며, 상기 제2 전원 라인에 연결된 도전 패턴을 포함하고,
    각각의 화소는, 상기 제1 전원 라인에 연결된 제1 전극, 상기 제2 전원 라인에 연결된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 정렬된 적어도 하나의 발광 소자를 포함하며,
    상기 도전 패턴은, 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 영역은, 상기 제1 회로 소자에 연결되어 제1 클럭 신호를 전달하는 제1 클럭 라인을 더 포함하고,
    상기 도전 패턴은, 상기 제1 클럭 라인의 일 부분과 중첩되는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 클럭 라인은, 상기 표시 영역의 제i 화소 행과 제i+1 화소 행 사이의 영역을 지나며 제1 방향으로 연장되는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 회로 소자는, 상기 제i 화소 행에 나란히 배치된 두 단위 화소 영역들 사이의 비화소 영역에 위치하고,
    상기 제1 클럭 라인은, 상기 제i 화소 행의 화소들에 연결된 제2 전원 라인과, 상기 제i+1 화소 행의 화소들에 연결된 제1 전원 라인의 사이에 배치되는, 표시 장치.
  5. 제2 항에 있어서,
    상기 도전 패턴은, 상기 화소들과 중첩되지 않도록 상기 제1 클럭 라인의 일 부분과 상기 제1 회로 소자 상에 분리된 패턴으로 형성된, 표시 장치.
  6. 제1 항에 있어서,
    상기 표시 영역은, 상기 제1 회로 소자의 주변에 위치한 적어도 하나의 게이트 라인을 포함하며,
    상기 도전 패턴은, 상기 적어도 하나의 게이트 라인과 중첩되는, 표시 장치.
  7. 제1 항에 있어서,
    상기 구동 회로부는, 상기 제1 회로 소자의 주변에 위치하도록 상기 표시 영역에 배치된 제2 회로 소자를 더 포함하고,
    상기 도전 패턴은, 상기 제1 회로 소자 및 상기 제2 회로 소자와 중첩되는, 표시 장치.
  8. 제1 항에 있어서,
    상기 도전 패턴은, 이웃한 적어도 한 화소의 제2 전극에 일체로 연결되는, 표시 장치.
  9. 제1 항에 있어서,
    상기 구동 회로부는,
    상기 제1 회로 소자를 포함하여 상기 화소들의 사이에 분산되어 배치된 복수의 회로 소자들을 포함하며, 상기 게이트 라인들로 게이트 신호들을 출력하는 게이트 드라이버; 및
    상기 데이터 라인들로 데이터 신호들을 출력하는 데이터 드라이버를 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 데이터 드라이버는, 상기 표시 영역의 어느 일 변에 인접하도록 표시 패널의 편측에만 배치되는, 표시 장치.
  11. 제9 항에 있어서,
    상기 게이트 드라이버는, 상기 제1 회로 소자를 포함한 제i 스테이지를 포함하고,
    상기 제1 회로 소자는, 제1 클럭 신호를 전달하는 제1 클럭 라인에 연결되며, 상기 제1 클럭 신호를 이용하여 제i 게이트 라인으로 제i 게이트 신호를 출력하는 트랜지스터인, 표시 장치.
  12. 제1 항에 있어서,
    상기 표시 영역은, 각각의 단위 화소 영역에 위치한 복수의 화소 그룹들을 포함하며,
    상기 게이트 라인들은, 상기 표시 영역의 제i 화소 행에 위치한 짝수 번째 화소 그룹들에 연결되는 제1 스캔 라인과, 상기 제i 화소 행에 위치한 홀수 번째 화소 그룹들에 연결되는 제2 스캔 라인을 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제i 화소 행은,
    복수의 제1 데이터 라인들 및 상기 제1 스캔 라인에 연결되는 복수의 화소들을 포함한 제1 화소 그룹;
    상기 제1 화소 그룹의 제1 측에 배치되며, 복수의 제2 데이터 라인들 및 상기 제2 스캔 라인에 연결되는 복수의 화소들을 포함한 제2 화소 그룹;
    상기 제1 화소 그룹의 제2 측에 배치되며, 상기 복수의 제1 데이터 라인들 및 상기 제2 스캔 라인에 연결되는 복수의 화소들을 포함한 제3 화소 그룹; 및
    상기 제2 화소 그룹의 제1 측에 배치되며, 상기 복수의 제2 데이터 라인들 및 상기 제1 스캔 라인에 연결되는 복수의 화소들을 포함한 제4 화소 그룹을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 회로 소자는, 상기 제1 화소 그룹과 상기 제2 화소 그룹의 사이에 배치되고,
    상기 복수의 제1 데이터 라인들은, 상기 제1 화소 그룹과 상기 제3 화소 그룹의 사이에 배치되며,
    상기 복수의 제2 데이터 라인들은, 상기 제2 화소 그룹과 상기 제4 화소 그룹의 사이에 배치되는, 표시 장치.
  15. 제1 항에 있어서,
    상기 표시 영역은, 각각이 복수의 화소들을 포함한 제1 화소 그룹 및 제2 화소 그룹을 포함하며,
    상기 제1 회로 소자는, 상기 제1 화소 그룹이 위치한 제1 단위 화소 영역과 상기 제2 화소 그룹이 위치한 제2 단위 화소 영역의 사이에 배치되는, 표시 장치.
  16. 제15 항에 있어서,
    상기 화소들은, 각각이 복수의 화소들을 포함한 제5 화소 그룹 및 제6 화소 그룹을 더 포함하며,
    상기 구동 회로부는, 상기 제5 화소 그룹이 위치한 제5 단위 화소 영역과 상기 제6 화소 그룹이 위치한 제6 단위 화소 영역의 사이에 배치된 제2 회로 소자를 더 포함하는, 표시 장치.
  17. 제1 항에 있어서,
    상기 각각의 화소는,
    각각의 게이트 라인, 각각의 데이터 라인 및 상기 제1 전원 라인에 연결되며, 각각의 구동 트랜지스터를 포함한 화소 회로; 및
    상기 구동 트랜지스터의 일 전극과 상기 제2 전원 라인의 사이에 연결되며, 상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 발광 소자를 포함한 발광부를 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 회로 소자는, 제1 클럭 라인에 연결되는 제1 전극을 포함하며,
    상기 제1 회로 소자의 제1 전극, 상기 제1 클럭 라인 및 상기 구동 트랜지스터의 일 전극은, 서로 동일한 층에 배치되는, 표시 장치.
  19. 제17 항에 있어서,
    상기 표시 영역은, 제1 단위 화소 영역에 위치한 제1 화소, 제2 화소 및 제3 화소를 포함하며,
    상기 제1, 제2 및 제3 화소들의 발광부들은, 상기 제1 단위 화소 영역에서 제1 방향을 따라 배열되고,
    상기 제1, 제2 및 제3 화소들의 화소 회로들은, 상기 제1 단위 화소 영역에서 제2 방향을 따라 배열되는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 화소의 발광부는, 상기 제1, 제2 및 제3 화소들의 화소 회로들과 중첩되는, 표시 장치.
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