JP2002260397A - 誤動作検出回路、誤動作検出機能を有したｆｉｆｏメモリ、及び誤動作検出方法 - Google Patents
誤動作検出回路、誤動作検出機能を有したｆｉｆｏメモリ、及び誤動作検出方法Info
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- JP2002260397A JP2002260397A JP2001059020A JP2001059020A JP2002260397A JP 2002260397 A JP2002260397 A JP 2002260397A JP 2001059020 A JP2001059020 A JP 2001059020A JP 2001059020 A JP2001059020 A JP 2001059020A JP 2002260397 A JP2002260397 A JP 2002260397A
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Abstract
(57)【要約】
【課題】 本発明は、ＦＩＦＯメモリからデータが読み
出される各々のタイミングで、データの重複又は喪失が
発生したことを検出できる誤動作検出回路を提供する。 【解決手段】 書込回路１１から書込指示が出される毎
に、検査データ生成回路１２は１づつ増加する検査デー
タを生成し、ＦＩＦＯメモリ１３は前記生成された検査
データと書込データとを記憶する。読出回路１４から読
出指示が出される毎に、照合データ生成回路１５は１づ
つ増加する照合データを生成し、比較回路はＦＩＦＯメ
モリ１３に記憶された検査データと前記生成された照合
データとを取得して比較し、両者が一致しない場合、誤
動作検出信号を出力する。
出される各々のタイミングで、データの重複又は喪失が
発生したことを検出できる誤動作検出回路を提供する。 【解決手段】 書込回路１１から書込指示が出される毎
に、検査データ生成回路１２は１づつ増加する検査デー
タを生成し、ＦＩＦＯメモリ１３は前記生成された検査
データと書込データとを記憶する。読出回路１４から読
出指示が出される毎に、照合データ生成回路１５は１づ
つ増加する照合データを生成し、比較回路はＦＩＦＯメ
モリ１３に記憶された検査データと前記生成された照合
データとを取得して比較し、両者が一致しない場合、誤
動作検出信号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＩＦＯメモリの
誤動作検出回路及び検出方法、並びに、そのような誤動
作検出可能な機能を有したＦＩＦＯメモリに関し、特に
ＦＩＦＯメモリにおいて、データの重複及び喪失の発生
を検出する誤動作検出技術に関する。
誤動作検出回路及び検出方法、並びに、そのような誤動
作検出可能な機能を有したＦＩＦＯメモリに関し、特に
ＦＩＦＯメモリにおいて、データの重複及び喪失の発生
を検出する誤動作検出技術に関する。
【０００２】
【従来の技術】ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓ
ｔ Ｏｕｔ）メモリとは、書込回路から与えられる各デ
ータを書込信号に同期して順次記憶し、記憶された各デ
ータを記憶された順に、読出回路から与えられる読出信
号に同期して読み出すメモリであり、前記書込信号と読
出信号とがそれぞれ独立したタイミングで与えられ動作
することを特徴とする。
ｔ Ｏｕｔ）メモリとは、書込回路から与えられる各デ
ータを書込信号に同期して順次記憶し、記憶された各デ
ータを記憶された順に、読出回路から与えられる読出信
号に同期して読み出すメモリであり、前記書込信号と読
出信号とがそれぞれ独立したタイミングで与えられ動作
することを特徴とする。
【０００３】この特徴を利用して、ＦＩＦＯメモリは、
一例として、異なる回線速度を有する２つの通信回線間
で通信データを転送するデータ転送装置において、一方
から受信されるデータを受信タイミングに応じて順次記
憶し、記憶されたデータを記憶された順に、他方への送
信タイミングに応じて読み出すことにより、データレー
トを変換するために用いられる。
一例として、異なる回線速度を有する２つの通信回線間
で通信データを転送するデータ転送装置において、一方
から受信されるデータを受信タイミングに応じて順次記
憶し、記憶されたデータを記憶された順に、他方への送
信タイミングに応じて読み出すことにより、データレー
トを変換するために用いられる。
【０００４】ところで、ＦＩＦＯメモリにおいて、一般
に、雑音等のために書込信号が重複し、又は喪失するこ
とにより、書込回路から与えられた１つのデータを２度
書き込むか、又は一度も書き込まない誤動作が起こり得
る。この誤動作は、データが所定順に読み出されること
を前提として動作する読出回路にとって極めて不都合で
あり、ＦＩＦＯメモリを含む装置全体の誤動作の原因と
なる。
に、雑音等のために書込信号が重複し、又は喪失するこ
とにより、書込回路から与えられた１つのデータを２度
書き込むか、又は一度も書き込まない誤動作が起こり得
る。この誤動作は、データが所定順に読み出されること
を前提として動作する読出回路にとって極めて不都合で
あり、ＦＩＦＯメモリを含む装置全体の誤動作の原因と
なる。
【０００５】従来、このようなエラーの発生を検出し対
処する誤動作検出回路として、特公昭６３−０２６９０
４号公報に記載された回路がある。ＦＩＦＯメモリに書
き込まれるデータが、所定個数のデータを１周期とする
データ群である場合に、前記回路は、各周期の所定位置
（例えば先頭）を示す検査データを、前記各データに追
加してＦＩＦＯメモリに書き込む。そして、各周期の前
記所定位置において前記検査データが読み出されない場
合に、直前の周期内においてデータの意図しない重複又
は喪失が生じたと判断し、ＦＩＦＯをリセットすると共
に、外部の制御装置に異常を知らせる。異常を知らされ
た外部の制御装置は、ＦＩＦＯメモリを含む装置全体を
制御し、前記周期の最初のデータから処理をやり直すこ
とにより、エラーを解消する。
処する誤動作検出回路として、特公昭６３−０２６９０
４号公報に記載された回路がある。ＦＩＦＯメモリに書
き込まれるデータが、所定個数のデータを１周期とする
データ群である場合に、前記回路は、各周期の所定位置
（例えば先頭）を示す検査データを、前記各データに追
加してＦＩＦＯメモリに書き込む。そして、各周期の前
記所定位置において前記検査データが読み出されない場
合に、直前の周期内においてデータの意図しない重複又
は喪失が生じたと判断し、ＦＩＦＯをリセットすると共
に、外部の制御装置に異常を知らせる。異常を知らされ
た外部の制御装置は、ＦＩＦＯメモリを含む装置全体を
制御し、前記周期の最初のデータから処理をやり直すこ
とにより、エラーを解消する。
【０００６】前記公報は、前記検査データの記憶方法に
ついて、具体的な２種類の方法を示しているが、ここで
はその詳細な引用を省略する。このデータの周期性に基
づく誤動作検出回路は、ＦＩＦＯメモリが、所定個数の
データからなる送受信単位を周期的に転送するデータ転
送装置（例えば、５３バイトからなる固定長セルを転送
単位としてデータ交換を行うＡＴＭ交換機）において用
いられる場合、エラー検出処理の単位と転送処理の単位
とを合致させることにより装置の制御が簡素化され、特
に好適である。
ついて、具体的な２種類の方法を示しているが、ここで
はその詳細な引用を省略する。このデータの周期性に基
づく誤動作検出回路は、ＦＩＦＯメモリが、所定個数の
データからなる送受信単位を周期的に転送するデータ転
送装置（例えば、５３バイトからなる固定長セルを転送
単位としてデータ交換を行うＡＴＭ交換機）において用
いられる場合、エラー検出処理の単位と転送処理の単位
とを合致させることにより装置の制御が簡素化され、特
に好適である。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来技術の誤動作検出回路は、ＦＩＦＯメモリに記憶され
るデータが固定長の周期を有する場合に、各周期の所定
位置において検査データを追加して記憶し、前記各検査
データが読み出されるタイミングが一定周期とならない
場合、直前の周期に含まれるデータのうちの何れかが重
複又は喪失したと判断するため、誤動作の検出と対処と
が必ずしも迅速に行われない。
来技術の誤動作検出回路は、ＦＩＦＯメモリに記憶され
るデータが固定長の周期を有する場合に、各周期の所定
位置において検査データを追加して記憶し、前記各検査
データが読み出されるタイミングが一定周期とならない
場合、直前の周期に含まれるデータのうちの何れかが重
複又は喪失したと判断するため、誤動作の検出と対処と
が必ずしも迅速に行われない。
【０００８】特に、検査データの直後のデータの書き込
みが重複又は喪失した場合、誤動作が検出されるのは、
次の検査データが読み出される時点であり、それまでに
書込回路によって処理され、ＦＩＦＯメモリに記憶され
たデータは、誤動作検出後にリセットされ失われる。こ
れは、ＦＩＦＯメモリを含む装置、例えば前述したＡＴ
Ｍ交換機等において、誤動作が発生したデータから、次
の検査データまでに含まれるデータに対して無駄な処理
が行われることを意味しており、前記装置全体としての
処理効率化を阻害するという問題がある。
みが重複又は喪失した場合、誤動作が検出されるのは、
次の検査データが読み出される時点であり、それまでに
書込回路によって処理され、ＦＩＦＯメモリに記憶され
たデータは、誤動作検出後にリセットされ失われる。こ
れは、ＦＩＦＯメモリを含む装置、例えば前述したＡＴ
Ｍ交換機等において、誤動作が発生したデータから、次
の検査データまでに含まれるデータに対して無駄な処理
が行われることを意味しており、前記装置全体としての
処理効率化を阻害するという問題がある。
【０００９】上記の問題に鑑み、本発明は、データの周
期性を前提とせず、ＦＩＦＯメモリから各データが読み
出されるタイミングで、データの重複又は喪失が発生し
たことを検出する誤動作検出回路の提供を目的とする。
期性を前提とせず、ＦＩＦＯメモリから各データが読み
出されるタイミングで、データの重複又は喪失が発生し
たことを検出する誤動作検出回路の提供を目的とする。
【００１０】
【課題を解決するための手段】（１）上記問題を解決す
るため、本発明の誤動作検出回路は、書込信号が発生す
る毎にデータを順次記憶し、読出信号が発生する毎に、
前記記憶されたデータを記憶された順に出力するＦＩＦ
Ｏメモリの誤動作を検出する誤動作検出回路であって、
所定の順序を示す検査データを生成する検査データ生成
回路と、前記生成された検査データを前記書込信号が発
生する毎に順次記憶する検査用ＦＩＦＯメモリと、前記
読出信号が発生する毎に、前記検査用ＦＩＦＯメモリに
記憶された前記検査データを取得し、取得された検査デ
ータが前記所定の順序に従わない場合、誤動作検出信号
を出力する検出回路とを備えることを特徴とする。 （２）また、前記（１）の誤動作検出回路において、前
記検査データ生成回路は、前記書込信号が発生する毎に
前記検査データを一定数増加して出力し、前記検出回路
は、前記読出信号が発生する毎に前記一定数増加される
照合データと、前記取得された検査データとを、前記読
出信号が発生する毎に比較し、一致しない場合、前記誤
動作検出信号を出力してもよい。 （３）上記問題を解決するため、本発明のＦＩＦＯメモ
リは、誤動作検出機能を有し、書込信号が発生する毎に
データを順次記憶し、読出信号が発生する毎に、前記記
憶されたデータを記憶された順に出力するＦＩＦＯメモ
リであって、所定の順序を示す検査データを生成する検
査データ生成回路と、前記生成された検査データを前記
書込信号が発生する毎に順次記憶する検査用ＦＩＦＯメ
モリと、前記読出信号が発生する毎に、前記検査用ＦＩ
ＦＯメモリに記憶された前記検査データを取得し、取得
された検査データが前記所定の順序に従わない場合、誤
動作検出信号を出力する検出回路とを備え、前記ＦＩＦ
Ｏメモリは、前記誤動作信号により初期化され、データ
の記憶及び出力を再開することを特徴とする。
るため、本発明の誤動作検出回路は、書込信号が発生す
る毎にデータを順次記憶し、読出信号が発生する毎に、
前記記憶されたデータを記憶された順に出力するＦＩＦ
Ｏメモリの誤動作を検出する誤動作検出回路であって、
所定の順序を示す検査データを生成する検査データ生成
回路と、前記生成された検査データを前記書込信号が発
生する毎に順次記憶する検査用ＦＩＦＯメモリと、前記
読出信号が発生する毎に、前記検査用ＦＩＦＯメモリに
記憶された前記検査データを取得し、取得された検査デ
ータが前記所定の順序に従わない場合、誤動作検出信号
を出力する検出回路とを備えることを特徴とする。 （２）また、前記（１）の誤動作検出回路において、前
記検査データ生成回路は、前記書込信号が発生する毎に
前記検査データを一定数増加して出力し、前記検出回路
は、前記読出信号が発生する毎に前記一定数増加される
照合データと、前記取得された検査データとを、前記読
出信号が発生する毎に比較し、一致しない場合、前記誤
動作検出信号を出力してもよい。 （３）上記問題を解決するため、本発明のＦＩＦＯメモ
リは、誤動作検出機能を有し、書込信号が発生する毎に
データを順次記憶し、読出信号が発生する毎に、前記記
憶されたデータを記憶された順に出力するＦＩＦＯメモ
リであって、所定の順序を示す検査データを生成する検
査データ生成回路と、前記生成された検査データを前記
書込信号が発生する毎に順次記憶する検査用ＦＩＦＯメ
モリと、前記読出信号が発生する毎に、前記検査用ＦＩ
ＦＯメモリに記憶された前記検査データを取得し、取得
された検査データが前記所定の順序に従わない場合、誤
動作検出信号を出力する検出回路とを備え、前記ＦＩＦ
Ｏメモリは、前記誤動作信号により初期化され、データ
の記憶及び出力を再開することを特徴とする。
【００１１】
【発明の実施の形態】（実施の形態）実施の形態におけ
る誤動作検出回路は、ＦＩＦＯメモリにおけるデータの
重複及び喪失を検出する。以下、本発明の実施の形態に
ついて、図面を参照しながら説明する。 （全体構成）図１は、本実施の形態における誤動作検出
回路の全体構成を示す機能ブロック図である。誤動作検
出回路１０は、書込回路１１、検査データ生成回路１
２、ＦＩＦＯメモリ１３、読出回路１４、照合データ生
成回路１５、及び比較回路１６から構成される。
る誤動作検出回路は、ＦＩＦＯメモリにおけるデータの
重複及び喪失を検出する。以下、本発明の実施の形態に
ついて、図面を参照しながら説明する。 （全体構成）図１は、本実施の形態における誤動作検出
回路の全体構成を示す機能ブロック図である。誤動作検
出回路１０は、書込回路１１、検査データ生成回路１
２、ＦＩＦＯメモリ１３、読出回路１４、照合データ生
成回路１５、及び比較回路１６から構成される。
【００１２】書込回路１１は、動作中、書込クロック信
号ＷＣＬＫを常時出力する。また、ＦＩＦＯメモリ１３
に書き込むべきデータＷＤが用意された場合、書込デー
タＷＤを出力するとともに、ライトイネーブル信号ＷＥ
を書込クロック信号ＷＣＬＫの１周期時間、出力する。
ここで、書込データＷＤは８ビットからなるものとす
る。以降、ライトイネーブル信号ＷＥが出力されている
各期間に含まれる書込クロック信号ＷＣＬＫの立ち上が
りを、書込指示と称する。
号ＷＣＬＫを常時出力する。また、ＦＩＦＯメモリ１３
に書き込むべきデータＷＤが用意された場合、書込デー
タＷＤを出力するとともに、ライトイネーブル信号ＷＥ
を書込クロック信号ＷＣＬＫの１周期時間、出力する。
ここで、書込データＷＤは８ビットからなるものとす
る。以降、ライトイネーブル信号ＷＥが出力されている
各期間に含まれる書込クロック信号ＷＣＬＫの立ち上が
りを、書込指示と称する。
【００１３】検査データ生成回路１２は、前記書込指示
の回数をカウントすることにより、検査データＩＤを生
成し出力する。ここで、検査データＩＤは２ビットから
なるものとする。ＦＩＦＯメモリ１３は、前記書込指示
のタイミングで、８ビットの入力Ｉ７−Ｉ０に与えられ
た前記書込データＷＤを記憶する。また、検査用ＦＩＦ
Ｏメモリに相当する構成として、さらに２ビットの入力
Ｉ９−Ｉ８を有し、入力Ｉ９−Ｉ８に与えられた検査デ
ータＩＤを、前記書込指示のタイミングに同期して記憶
する。ＦＩＦＯメモリ１３は、リードイネーブル信号Ｒ
Ｅが出力されている各期間に含まれる読出クロック信号
ＲＣＬＫの立ち上がりにおいて、前記記憶された書込デ
ータＷＤ及び検査データＩＤを、それぞれ出力Ｏ７−Ｏ
０及びＯ９−Ｏ８に、記憶された順に出力する。ＦＩＦ
Ｏメモリ１３は、まだ出力されていないデータが記憶さ
れている場合、データレディ信号ＤＲを出力する。以
降、リードイネーブル信号ＲＥが出力されている各期間
に含まれる読出クロック信号ＲＣＬＫの立ち上がりを、
読出指示と称する。
の回数をカウントすることにより、検査データＩＤを生
成し出力する。ここで、検査データＩＤは２ビットから
なるものとする。ＦＩＦＯメモリ１３は、前記書込指示
のタイミングで、８ビットの入力Ｉ７−Ｉ０に与えられ
た前記書込データＷＤを記憶する。また、検査用ＦＩＦ
Ｏメモリに相当する構成として、さらに２ビットの入力
Ｉ９−Ｉ８を有し、入力Ｉ９−Ｉ８に与えられた検査デ
ータＩＤを、前記書込指示のタイミングに同期して記憶
する。ＦＩＦＯメモリ１３は、リードイネーブル信号Ｒ
Ｅが出力されている各期間に含まれる読出クロック信号
ＲＣＬＫの立ち上がりにおいて、前記記憶された書込デ
ータＷＤ及び検査データＩＤを、それぞれ出力Ｏ７−Ｏ
０及びＯ９−Ｏ８に、記憶された順に出力する。ＦＩＦ
Ｏメモリ１３は、まだ出力されていないデータが記憶さ
れている場合、データレディ信号ＤＲを出力する。以
降、リードイネーブル信号ＲＥが出力されている各期間
に含まれる読出クロック信号ＲＣＬＫの立ち上がりを、
読出指示と称する。
【００１４】読出回路１４は、動作中、読出クロック信
号ＲＣＬＫを常時出力する。また、ＦＩＦＯメモリ１３
からデータレディ信号ＤＲが出力されている場合、リー
ドイネーブル信号ＲＥを読出クロック信号ＲＣＬＫの１
周期時間、出力する。読出回路１４は、ＦＩＦＯメモリ
１３からの出力Ｏ７−Ｏ０を読出データＲＤとして取得
する。
号ＲＣＬＫを常時出力する。また、ＦＩＦＯメモリ１３
からデータレディ信号ＤＲが出力されている場合、リー
ドイネーブル信号ＲＥを読出クロック信号ＲＣＬＫの１
周期時間、出力する。読出回路１４は、ＦＩＦＯメモリ
１３からの出力Ｏ７−Ｏ０を読出データＲＤとして取得
する。
【００１５】照合データ生成回路１５は、前記読出指示
の回数をカウントすることにより、２ビットからなる照
合データＣＤを生成し出力する。比較回路１６は、ＦＩ
ＦＯメモリ１３からの出力Ｏ９−Ｏ８、及び照合データ
ＣＤを取得して両者を比較し、一致しない場合、誤動作
検出信号ＤＥＴを、書込回路１１、検査データ生成回路
１２、ＦＩＦＯメモリ１３、読出回路１４、及び照合デ
ータ生成回路１５に対し出力する。また、外部回路から
システムリセット信号ＳＹＳＲＳＴが与えられた場合
も、前記各回路を初期化するために、誤動作検出信号Ｄ
ＥＴを同様に出力する。
の回数をカウントすることにより、２ビットからなる照
合データＣＤを生成し出力する。比較回路１６は、ＦＩ
ＦＯメモリ１３からの出力Ｏ９−Ｏ８、及び照合データ
ＣＤを取得して両者を比較し、一致しない場合、誤動作
検出信号ＤＥＴを、書込回路１１、検査データ生成回路
１２、ＦＩＦＯメモリ１３、読出回路１４、及び照合デ
ータ生成回路１５に対し出力する。また、外部回路から
システムリセット信号ＳＹＳＲＳＴが与えられた場合
も、前記各回路を初期化するために、誤動作検出信号Ｄ
ＥＴを同様に出力する。
【００１６】前記各回路は、誤動作検出信号ＤＥＴを与
えられることにより初期化され、再び正常に動作できる
状態に復旧する。 （検査データ生成回路１２）図２に、検査データ生成回
路１２の回路図を示す。検査データ生成回路１２は、バ
イナリカウンタ１２１を用いて構成される。
えられることにより初期化され、再び正常に動作できる
状態に復旧する。 （検査データ生成回路１２）図２に、検査データ生成回
路１２の回路図を示す。検査データ生成回路１２は、バ
イナリカウンタ１２１を用いて構成される。
【００１７】バイナリカウンタ１２１は、リセット信号
ＲＳＴを与えられることによりカウント値Ｑ１−Ｑ０を
「００」にリセットした後、クロックイネーブル信号Ｃ
Ｅが与えられている各期間に含まれるクロック信号ＣＬ
Ｋの立ち上がり回数をカウントし、２ビットのカウント
値Ｑ１−Ｑ０を出力する。バイナリカウンタ１２１のク
ロック信号ＣＬＫ、クロックイネーブル信号ＣＥ、及び
リセット信号ＲＥＳに、それぞれ書込クロック信号ＷＣ
ＬＫ、書込イネーブル信号ＷＥ、及び誤動作検出信号Ｄ
ＥＴを入力することにより、検査データ生成回路１２
は、リセット後、初期値「００」を出力し、その後、書
込回路１１から書込指示が発せられるごとに、「０
１」、「１０」、「１１」、「００」の検査データＩＤ
を繰り返し出力する。 （照合データ生成回路１５）図３に照合データ生成回路
１５の回路図を示す。照合データ生成回路１５は、バイ
ナリカウンタ１５１、Ｄフリップフロップ１５２及び１
５３から構成される。
ＲＳＴを与えられることによりカウント値Ｑ１−Ｑ０を
「００」にリセットした後、クロックイネーブル信号Ｃ
Ｅが与えられている各期間に含まれるクロック信号ＣＬ
Ｋの立ち上がり回数をカウントし、２ビットのカウント
値Ｑ１−Ｑ０を出力する。バイナリカウンタ１２１のク
ロック信号ＣＬＫ、クロックイネーブル信号ＣＥ、及び
リセット信号ＲＥＳに、それぞれ書込クロック信号ＷＣ
ＬＫ、書込イネーブル信号ＷＥ、及び誤動作検出信号Ｄ
ＥＴを入力することにより、検査データ生成回路１２
は、リセット後、初期値「００」を出力し、その後、書
込回路１１から書込指示が発せられるごとに、「０
１」、「１０」、「１１」、「００」の検査データＩＤ
を繰り返し出力する。 （照合データ生成回路１５）図３に照合データ生成回路
１５の回路図を示す。照合データ生成回路１５は、バイ
ナリカウンタ１５１、Ｄフリップフロップ１５２及び１
５３から構成される。
【００１８】バイナリカウンタ１５１は、前述したバイ
ナリカウンタ１２１と等価である。Ｄフリップフロップ
１５２及び１５３は、リセット信号ＲＳＴを与えられる
ことにより出力Ｑを０にリセットした後、クロックイネ
ーブル信号ＣＥが与えられている各期間に含まれるクロ
ック信号ＣＬＫの立ち上がりに同期して、入力Ｄをラッ
チし、出力Ｑとして出力する。
ナリカウンタ１２１と等価である。Ｄフリップフロップ
１５２及び１５３は、リセット信号ＲＳＴを与えられる
ことにより出力Ｑを０にリセットした後、クロックイネ
ーブル信号ＣＥが与えられている各期間に含まれるクロ
ック信号ＣＬＫの立ち上がりに同期して、入力Ｄをラッ
チし、出力Ｑとして出力する。
【００１９】バイナリカウンタ１５１、Ｄフリップフロ
ップ１５２及び１５３のクロック信号ＣＬＫ、クロック
イネーブル信号ＣＥ、及びリセット信号ＲＥＳとして、
それぞれ読出クロック信号ＲＣＬＫ、読出イネーブル信
号ＲＥ、及び誤動作検出信号ＤＥＴを入力することによ
り、照合データ生成回路１５は、リセット後、初期値
「００」を出力し、その後、読出回路１４から読出指示
が発せられるごとに、「００」、「０１」、「１０」、
「１１」の照合データＣＤを繰り返し出力する。 （比較回路１６）図４に比較回路１６の回路図を示す。
比較回路１６は、ＥＸＯＲゲート１６１及び１６２、Ｏ
Ｒゲート１６３、ＮＡＮＤゲート１６４、Ｄフリップフ
ロップ１６５及び１６６、リセットパルス発生回路１６
７、及びＯＲゲート１６８から構成される。
ップ１５２及び１５３のクロック信号ＣＬＫ、クロック
イネーブル信号ＣＥ、及びリセット信号ＲＥＳとして、
それぞれ読出クロック信号ＲＣＬＫ、読出イネーブル信
号ＲＥ、及び誤動作検出信号ＤＥＴを入力することによ
り、照合データ生成回路１５は、リセット後、初期値
「００」を出力し、その後、読出回路１４から読出指示
が発せられるごとに、「００」、「０１」、「１０」、
「１１」の照合データＣＤを繰り返し出力する。 （比較回路１６）図４に比較回路１６の回路図を示す。
比較回路１６は、ＥＸＯＲゲート１６１及び１６２、Ｏ
Ｒゲート１６３、ＮＡＮＤゲート１６４、Ｄフリップフ
ロップ１６５及び１６６、リセットパルス発生回路１６
７、及びＯＲゲート１６８から構成される。
【００２０】ＥＸＯＲゲート１６１及び１６２は、ＦＩ
ＦＯメモリの出力データＯ９−Ｏ８及び照合データＣＤ
に含まれる、それぞれ上位ビット同士、及び下位ビット
同士を比較し、ＯＲゲート１６３は出力データＯ９−Ｏ
８と照合データＣＤとが一致しない場合、不一致信号を
出力する。Ｄフリップフロップ１６５は、リセット信号
ＲＥＳを与えられることにより出力Ｑを「０」にリセッ
トした後、最初の読出指示により入力「１」をラッチ
し、出力Ｑに「１」を出力する。
ＦＯメモリの出力データＯ９−Ｏ８及び照合データＣＤ
に含まれる、それぞれ上位ビット同士、及び下位ビット
同士を比較し、ＯＲゲート１６３は出力データＯ９−Ｏ
８と照合データＣＤとが一致しない場合、不一致信号を
出力する。Ｄフリップフロップ１６５は、リセット信号
ＲＥＳを与えられることにより出力Ｑを「０」にリセッ
トした後、最初の読出指示により入力「１」をラッチ
し、出力Ｑに「１」を出力する。
【００２１】ＮＡＮＤゲート１６４は、Ｄフリップフロ
ップ１６５の出力Ｑが「０」となることにより示され
る、初期化から最初の読出指示までの期間、前記不一致
信号の伝達を抑制する。この期間は、ＦＩＦＯメモリ１
３の出力データＯ９−Ｏ８が不定であり、前記不一致信
号が意味を持たないためである。Ｄフリップフロップ１
６６は、読出クロックＲＣＬＫの各立ち上がりで、前記
抑制後の不一致信号をラッチし、出力ＱERRに出力す
る。
ップ１６５の出力Ｑが「０」となることにより示され
る、初期化から最初の読出指示までの期間、前記不一致
信号の伝達を抑制する。この期間は、ＦＩＦＯメモリ１
３の出力データＯ９−Ｏ８が不定であり、前記不一致信
号が意味を持たないためである。Ｄフリップフロップ１
６６は、読出クロックＲＣＬＫの各立ち上がりで、前記
抑制後の不一致信号をラッチし、出力ＱERRに出力す
る。
【００２２】リセットパルス発生回路１６７は、出力Ｑ
ERRが「１」から「０」に反転した場合、読出クロック
信号ＲＣＬＫに同期して、４クロック時間、リセット信
号ＲＳＴERRを、出力する。リセット信号ＲＳＴERRの出
力時間は、書込クロック信号ＷＣＬＫ及び読出クロック
信号ＲＣＬＫのそれぞれの周波数及び周波数比、並びに
ＦＩＦＯメモリ１３が要求する最小リセットパルス幅等
によって決まるものであり、本実施の形態では一例とし
て読出クロック信号ＲＣＬＫの４クロック時間としてい
る。
ERRが「１」から「０」に反転した場合、読出クロック
信号ＲＣＬＫに同期して、４クロック時間、リセット信
号ＲＳＴERRを、出力する。リセット信号ＲＳＴERRの出
力時間は、書込クロック信号ＷＣＬＫ及び読出クロック
信号ＲＣＬＫのそれぞれの周波数及び周波数比、並びに
ＦＩＦＯメモリ１３が要求する最小リセットパルス幅等
によって決まるものであり、本実施の形態では一例とし
て読出クロック信号ＲＣＬＫの４クロック時間としてい
る。
【００２３】ＯＲゲート１６８は、リセット信号ＲＳＴ
ERRが出力されている場合、及び外部回路から装置全体
の初期化を指示するシステムリセット信号ＳＹＳＲＳＴ
が与えられている場合に、誤動作検出信号ＤＥＴを出力
する。これにより、比較回路１６は、誤動作検出信号Ｄ
ＥＴを、誤動作を検出した場合と装置全体のリセットが
指示された場合とに出力し、誤動作検出回路１０をリセ
ットする。 （データ重複検出動作）図５は、ＦＩＦＯメモリ１３に
データが重複して記憶された場合の、誤動作検出回路１
０の誤動作検出動作を示すタイミングチャートであり、
図１に含まれる各信号の時間変化を示している。なお、
図５において、図１と同じ符号を用いて各信号を示して
いる。
ERRが出力されている場合、及び外部回路から装置全体
の初期化を指示するシステムリセット信号ＳＹＳＲＳＴ
が与えられている場合に、誤動作検出信号ＤＥＴを出力
する。これにより、比較回路１６は、誤動作検出信号Ｄ
ＥＴを、誤動作を検出した場合と装置全体のリセットが
指示された場合とに出力し、誤動作検出回路１０をリセ
ットする。 （データ重複検出動作）図５は、ＦＩＦＯメモリ１３に
データが重複して記憶された場合の、誤動作検出回路１
０の誤動作検出動作を示すタイミングチャートであり、
図１に含まれる各信号の時間変化を示している。なお、
図５において、図１と同じ符号を用いて各信号を示して
いる。
【００２４】（１）最初に、外部回路からシステムリセ
ット信号ＳＴＳＲＳＴが与えられ、比較回路１６は、誤
動作検出回路１０の全体を初期化するために、誤動作検
出信号ＤＥＴを出力する。これにより、書込回路１１、
検査データ生成回路１２、ＦＩＦＯメモリ１３、読出回
路１４、及び照合データ生成回路１５のそれぞれが初期
状態となる。
ット信号ＳＴＳＲＳＴが与えられ、比較回路１６は、誤
動作検出回路１０の全体を初期化するために、誤動作検
出信号ＤＥＴを出力する。これにより、書込回路１１、
検査データ生成回路１２、ＦＩＦＯメモリ１３、読出回
路１４、及び照合データ生成回路１５のそれぞれが初期
状態となる。
【００２５】この初期化から最初の読出指示まで、ＦＩ
ＦＯメモリ１３の出力データは不定であるが、前記期
間、比較回路１６内のＤフリップフロップ１６６及びＮ
ＡＮＤゲート１６４は、ＯＲゲート１６３からの不一致
信号を抑制するため、誤って誤動作検出信号ＤＥＴが発
せられることはない。 （２）次に、書込回路１１は、書込データ「Ｄ１」を出
力し、かつライトイネーブル信号ＷＥを書込クロック信
号ＷＣＬＫの１周期時間出力する。このとき、検査デー
タ生成回路１２は、初期状態にあり、検査データ「０
０」を出力している。ＦＩＦＯメモリ１３は、ライトイ
ネーブル信号ＷＥが出力されている期間に含まれる書込
クロック信号ＷＣＬＫの立ち上がり（書込指示と称する
ことを前述した）に同期して書込データ「Ｄ１」及び検
査データ「００」を記憶し、この記憶を行うことにより
データレディ信号ＤＲを出力する。検査データ生成回路
１２は、前記書込指示の後「０１」を出力する。なお、
図中ライトイネーブル信号ＷＥに付した小円により、各
書込指示のタイミングを明示している。
ＦＯメモリ１３の出力データは不定であるが、前記期
間、比較回路１６内のＤフリップフロップ１６６及びＮ
ＡＮＤゲート１６４は、ＯＲゲート１６３からの不一致
信号を抑制するため、誤って誤動作検出信号ＤＥＴが発
せられることはない。 （２）次に、書込回路１１は、書込データ「Ｄ１」を出
力し、かつライトイネーブル信号ＷＥを書込クロック信
号ＷＣＬＫの１周期時間出力する。このとき、検査デー
タ生成回路１２は、初期状態にあり、検査データ「０
０」を出力している。ＦＩＦＯメモリ１３は、ライトイ
ネーブル信号ＷＥが出力されている期間に含まれる書込
クロック信号ＷＣＬＫの立ち上がり（書込指示と称する
ことを前述した）に同期して書込データ「Ｄ１」及び検
査データ「００」を記憶し、この記憶を行うことにより
データレディ信号ＤＲを出力する。検査データ生成回路
１２は、前記書込指示の後「０１」を出力する。なお、
図中ライトイネーブル信号ＷＥに付した小円により、各
書込指示のタイミングを明示している。
【００２６】読出回路１４は、データレディ信号ＤＲを
検知し、リードイネーブル信号ＲＥを読出クロック信号
ＲＣＬＫの１周期時間出力する。ＦＩＦＯメモリ１３
は、リードイネーブル信号ＲＥが出力されている期間に
含まれる読出クロック信号ＲＣＬＫの立ち上がり（読出
指示と称することを前述した）に同期して、書込データ
「Ｄ１」及び検査データ「００」を出力する。
検知し、リードイネーブル信号ＲＥを読出クロック信号
ＲＣＬＫの１周期時間出力する。ＦＩＦＯメモリ１３
は、リードイネーブル信号ＲＥが出力されている期間に
含まれる読出クロック信号ＲＣＬＫの立ち上がり（読出
指示と称することを前述した）に同期して、書込データ
「Ｄ１」及び検査データ「００」を出力する。
【００２７】照合データ生成回路１５は、初期状態にお
いて照合データ「００」を出力しており、前記読出指示
の後、引き続き照合データ「００」を出力する。比較回
路１６は、初期状態において、誤動作検出信号ＤＥＴの
出力を抑制している。前記読出指示の後、読み出された
検査データ「００」と、照合データ「００」とを比較
し、両者が一致することから、ＦＩＦＯメモリ１３が正
常に動作していることを認識する。
いて照合データ「００」を出力しており、前記読出指示
の後、引き続き照合データ「００」を出力する。比較回
路１６は、初期状態において、誤動作検出信号ＤＥＴの
出力を抑制している。前記読出指示の後、読み出された
検査データ「００」と、照合データ「００」とを比較
し、両者が一致することから、ＦＩＦＯメモリ１３が正
常に動作していることを認識する。
【００２８】（３）この後、ＦＩＦＯメモリ１３は、書
込データ「Ｄ２」及び検査データ「０１」、同じく「Ｄ
３」及び「１０」、同じく「Ｄ４」及び「１１」を、各
書込指示に同期してこの順に記憶し、記憶された各書込
データ及び各検査データを、各読出指示に同期して、記
憶された順に出力する。照合データ生成回路１５は、前
記各読出指示に同期して、照合データ「０１」、「１
０」、及び「１１」を順次出力する。
込データ「Ｄ２」及び検査データ「０１」、同じく「Ｄ
３」及び「１０」、同じく「Ｄ４」及び「１１」を、各
書込指示に同期してこの順に記憶し、記憶された各書込
データ及び各検査データを、各読出指示に同期して、記
憶された順に出力する。照合データ生成回路１５は、前
記各読出指示に同期して、照合データ「０１」、「１
０」、及び「１１」を順次出力する。
【００２９】比較回路１６は、読み出された各検査デー
タと各照合データとを順次比較し、何れも一致すること
から、ＦＩＦＯメモリ１３が正常に動作していることを
認識する。 （４）図５の残りの部分は、ノイズの影響により、一つ
の書込データがＦＩＦＯメモリ１３に重複して記憶さ
れ、その後、誤動作が検出される動作を示している。
タと各照合データとを順次比較し、何れも一致すること
から、ＦＩＦＯメモリ１３が正常に動作していることを
認識する。 （４）図５の残りの部分は、ノイズの影響により、一つ
の書込データがＦＩＦＯメモリ１３に重複して記憶さ
れ、その後、誤動作が検出される動作を示している。
【００３０】検査データ生成回路１２は、検査データ
「００」を出力し、書込回路１１は、書込データ「Ｄ
５」を出力し、かつライトイネーブル信号ＷＥを書込ク
ロック信号ＷＣＬＫの１周期時間出力する。ＦＩＦＯメ
モリ１３は、書込データ「Ｄ５」及び検査データ「０
０」を記憶し、検査データ生成回路１２は、次の検査デ
ータ「０１」を出力する。
「００」を出力し、書込回路１１は、書込データ「Ｄ
５」を出力し、かつライトイネーブル信号ＷＥを書込ク
ロック信号ＷＣＬＫの１周期時間出力する。ＦＩＦＯメ
モリ１３は、書込データ「Ｄ５」及び検査データ「０
０」を記憶し、検査データ生成回路１２は、次の検査デ
ータ「０１」を出力する。
【００３１】ライトイネーブル信号ＷＥの出力停止後、
ノイズの影響により、書込クロック信号ＷＣＬＫの次の
立ち上がりタイミング付近で、ライトイネーブル信号Ｗ
ＥがＬｏｗレベルになったとする。ＦＩＦＯメモリ１３
はこれを書込指示が発せられたものと誤認し、書込デー
タ「Ｄ５」及び検査データ「０１」を記憶する。このノ
イズは、ＦＩＦＯメモリ１３にのみ影響し、検査データ
生成回路１２は、引き続き検査データ「０１」を出力す
るものとする。
ノイズの影響により、書込クロック信号ＷＣＬＫの次の
立ち上がりタイミング付近で、ライトイネーブル信号Ｗ
ＥがＬｏｗレベルになったとする。ＦＩＦＯメモリ１３
はこれを書込指示が発せられたものと誤認し、書込デー
タ「Ｄ５」及び検査データ「０１」を記憶する。このノ
イズは、ＦＩＦＯメモリ１３にのみ影響し、検査データ
生成回路１２は、引き続き検査データ「０１」を出力す
るものとする。
【００３２】この後、ＦＩＦＯメモリ１３は、書込デー
タ「Ｄ６」及び検査データ「０１」を、正常な書込指示
に従って記憶する。この一連の書込動作により、ＦＩＦ
Ｏメモリ１３には、書込データ「Ｄ５」及び検査データ
「００」、同じく「Ｄ５」及び「０１」、同じく「Ｄ
６」及び「０１」がこの順に記憶される。
タ「Ｄ６」及び検査データ「０１」を、正常な書込指示
に従って記憶する。この一連の書込動作により、ＦＩＦ
Ｏメモリ１３には、書込データ「Ｄ５」及び検査データ
「００」、同じく「Ｄ５」及び「０１」、同じく「Ｄ
６」及び「０１」がこの順に記憶される。
【００３３】（５）読出回路１４は、４回にわたって記
憶された前記各書込データ及び各検査データに対しＦＩ
ＦＯメモリ１３から出力されるデータレディ信号ＤＲに
応じて、４回の読出指示を発する。前記各読出指示に同
期して、ＦＩＦＯメモリ１３は、書込データ「Ｄ５」及
び検査データ「００」、同じく「Ｄ５」及び「０１」、
同じく「Ｄ６」及び「０１」をこの順に出力し、照合デ
ータ生成回路１５は、照合データ「００」、「０１」及
び「１０」をこの順に出力する。
憶された前記各書込データ及び各検査データに対しＦＩ
ＦＯメモリ１３から出力されるデータレディ信号ＤＲに
応じて、４回の読出指示を発する。前記各読出指示に同
期して、ＦＩＦＯメモリ１３は、書込データ「Ｄ５」及
び検査データ「００」、同じく「Ｄ５」及び「０１」、
同じく「Ｄ６」及び「０１」をこの順に出力し、照合デ
ータ生成回路１５は、照合データ「００」、「０１」及
び「１０」をこの順に出力する。
【００３４】比較回路１６は、読み出された各検査デー
タと、各照合データとを順次比較し、書込データ「Ｄ
６」と共に読み出された検査データ「０１」と、照合デ
ータ「１０」とが一致しないことから、読出クロックＲ
ＣＬＫの４クロック時間、誤動作検出信号ＤＥＴを出力
する。書込回路１１、検査データ生成回路１２、ＦＩＦ
Ｏメモリ１３、読出回路１４、及び照合データ生成回路
１５は、誤動作検出信号ＤＥＴを与えられることにより
初期化され、再び正常に動作できる状態に復旧する。 （データ喪失検出動作）図６は、ＦＩＦＯメモリ１３が
記憶すべきデータを記憶しなかった場合の、誤動作検出
回路１０の誤動作検出動作を示すタイミングチャートで
あり、図１に含まれる各信号の時間変化を示している。
なお、図６において、図１と同じ符号を用いて各信号を
示している。
タと、各照合データとを順次比較し、書込データ「Ｄ
６」と共に読み出された検査データ「０１」と、照合デ
ータ「１０」とが一致しないことから、読出クロックＲ
ＣＬＫの４クロック時間、誤動作検出信号ＤＥＴを出力
する。書込回路１１、検査データ生成回路１２、ＦＩＦ
Ｏメモリ１３、読出回路１４、及び照合データ生成回路
１５は、誤動作検出信号ＤＥＴを与えられることにより
初期化され、再び正常に動作できる状態に復旧する。 （データ喪失検出動作）図６は、ＦＩＦＯメモリ１３が
記憶すべきデータを記憶しなかった場合の、誤動作検出
回路１０の誤動作検出動作を示すタイミングチャートで
あり、図１に含まれる各信号の時間変化を示している。
なお、図６において、図１と同じ符号を用いて各信号を
示している。
【００３５】（１）初期化動作、及びその後行われる４
回の書込動作は、データ重複検出動作において説明した
動作と同じであるため、説明を省略する。 （２）図６の残りの部分は、ノイズの影響により、記憶
されるべき書込データがＦＩＦＯメモリ１３に記憶され
ず、その後、誤動作が検出される動作を示している。
回の書込動作は、データ重複検出動作において説明した
動作と同じであるため、説明を省略する。 （２）図６の残りの部分は、ノイズの影響により、記憶
されるべき書込データがＦＩＦＯメモリ１３に記憶され
ず、その後、誤動作が検出される動作を示している。
【００３６】検査データ生成回路１２は、検査データ
「００」を出力し、書込回路１１は、書込データ「Ｄ
５」を出力し、かつライトイネーブル信号ＷＥを書込ク
ロック信号ＷＣＬＫの１周期時間出力する。ライトイネ
ーブル信号ＷＥの出力中、ノイズの影響により、書込ク
ロック信号ＷＣＬＫの立ち上がりタイミング付近で、ラ
イトイネーブル信号ＷＥがＨｉｇｈレベルになったとす
る。ＦＩＦＯメモリ１３はこれを書込指示がキャンセル
されたものと誤認し、書込データ「Ｄ５」及び検査デー
タ「００」を記憶しない。このノイズは、ＦＩＦＯメモ
リ１３にのみ影響し、検査データ生成回路１２は、次の
検査データ「０１」を出力するものとする。
「００」を出力し、書込回路１１は、書込データ「Ｄ
５」を出力し、かつライトイネーブル信号ＷＥを書込ク
ロック信号ＷＣＬＫの１周期時間出力する。ライトイネ
ーブル信号ＷＥの出力中、ノイズの影響により、書込ク
ロック信号ＷＣＬＫの立ち上がりタイミング付近で、ラ
イトイネーブル信号ＷＥがＨｉｇｈレベルになったとす
る。ＦＩＦＯメモリ１３はこれを書込指示がキャンセル
されたものと誤認し、書込データ「Ｄ５」及び検査デー
タ「００」を記憶しない。このノイズは、ＦＩＦＯメモ
リ１３にのみ影響し、検査データ生成回路１２は、次の
検査データ「０１」を出力するものとする。
【００３７】この後、ＦＩＦＯメモリ１３は、書込デー
タ「Ｄ６」及び検査データ「０１」を、正常な書込指示
に従って記憶する。この一連の書込動作により、ＦＩＦ
Ｏメモリ１３には、書込データ「Ｄ６」及び検査データ
「０１」が記憶される。 （３）読出回路１４は、記憶された前記各書込データ及
び各検査データに対しＦＩＦＯメモリ１３から出力され
るデータレディ信号ＤＲに応じて、読出指示を発する。
前記読出指示に同期して、ＦＩＦＯメモリ１３は、書込
データ「Ｄ６」及び検査データ「０１」を出力し、照合
データ生成回路１５は、照合データ「００」を出力す
る。
タ「Ｄ６」及び検査データ「０１」を、正常な書込指示
に従って記憶する。この一連の書込動作により、ＦＩＦ
Ｏメモリ１３には、書込データ「Ｄ６」及び検査データ
「０１」が記憶される。 （３）読出回路１４は、記憶された前記各書込データ及
び各検査データに対しＦＩＦＯメモリ１３から出力され
るデータレディ信号ＤＲに応じて、読出指示を発する。
前記読出指示に同期して、ＦＩＦＯメモリ１３は、書込
データ「Ｄ６」及び検査データ「０１」を出力し、照合
データ生成回路１５は、照合データ「００」を出力す
る。
【００３８】比較回路１６は、読み出された検査データ
「０１」と、照合データ「００」とを比較し、両者が一
致しないことから、読出クロックＲＣＬＫの４クロック
時間、誤動作検出信号ＤＥＴを出力する。書込回路１
１、検査データ生成回路１２、ＦＩＦＯメモリ１３、読
出回路１４、及び照合データ生成回路１５は、誤動作検
出信号ＤＥＴを与えられることにより初期化され、再び
正常に動作できる状態に復旧する。 （まとめ）以上説明したように、本発明の誤動作検出回
路は、ＦＩＦＯメモリに記憶される各書込データの順序
を示す検査データを、前記ＦＩＦＯメモリに追加して設
けられた記憶領域に、前記各書込データの記憶タイミン
グに同期して記憶する。その後、前記各書込データと共
に読み出された各検査データが、前記順序をなさない場
合、データの重複又は喪失が発生したと判断する。
「０１」と、照合データ「００」とを比較し、両者が一
致しないことから、読出クロックＲＣＬＫの４クロック
時間、誤動作検出信号ＤＥＴを出力する。書込回路１
１、検査データ生成回路１２、ＦＩＦＯメモリ１３、読
出回路１４、及び照合データ生成回路１５は、誤動作検
出信号ＤＥＴを与えられることにより初期化され、再び
正常に動作できる状態に復旧する。 （まとめ）以上説明したように、本発明の誤動作検出回
路は、ＦＩＦＯメモリに記憶される各書込データの順序
を示す検査データを、前記ＦＩＦＯメモリに追加して設
けられた記憶領域に、前記各書込データの記憶タイミン
グに同期して記憶する。その後、前記各書込データと共
に読み出された各検査データが、前記順序をなさない場
合、データの重複又は喪失が発生したと判断する。
【００３９】これにより、本発明は、書込データの周期
性を前提とせず、ＦＩＦＯメモリから各データが読み出
される各タイミングで誤動作を検出するので、データの
重複又は喪失の発生を迅速に検出し、復旧することがで
きる。特に、検査データの直後において書込データが重
複又は喪失した場合の誤動作は、従来装置では書込デー
タの１周期時間後に書き込まれる次の検査データによっ
て検出され復旧されていたが、本発明によれば、誤動作
の直後に書き込まれた検査データによって検出され復旧
されるため、誤動作発生から検出までに行われる無駄な
処理を最小限に抑えることができる。 （その他の変形例）なお、本発明を上記の実施の形態に
基づいて説明してきたが、本発明は、上記の実施の形態
に限定されないのはもちろんである。以下のような場合
も本発明に含まれる。 （１）本発明は、上記に示す方法であるとしてもよい。 （２）本発明の誤動作検出と、従来行われている、いわ
ゆるパリティ検査とを併用してもよい。前記説明したＦ
ＩＦＯメモリを、さらに多くのビットからなるデータを
記憶するよう拡張し、本発明の誤動作検出と、従来のパ
リティ検査とを併用する場合も本発明に含まれる。 （３）また、ＦＩＦＯメモリがパリティ検査データを記
憶するためのビットを備える場合、前記ビットを本発明
の検査データを記憶するために流用することにより、パ
リティ検査に代えて本発明の誤動作検出を行ってもよい
し、さらに切換回路を追加してパリティ検査と本発明の
誤動作検出とを切り換えて行ってもよい。この場合も、
前記実施の形態で述べた効果と同様の効果が得られる。
性を前提とせず、ＦＩＦＯメモリから各データが読み出
される各タイミングで誤動作を検出するので、データの
重複又は喪失の発生を迅速に検出し、復旧することがで
きる。特に、検査データの直後において書込データが重
複又は喪失した場合の誤動作は、従来装置では書込デー
タの１周期時間後に書き込まれる次の検査データによっ
て検出され復旧されていたが、本発明によれば、誤動作
の直後に書き込まれた検査データによって検出され復旧
されるため、誤動作発生から検出までに行われる無駄な
処理を最小限に抑えることができる。 （その他の変形例）なお、本発明を上記の実施の形態に
基づいて説明してきたが、本発明は、上記の実施の形態
に限定されないのはもちろんである。以下のような場合
も本発明に含まれる。 （１）本発明は、上記に示す方法であるとしてもよい。 （２）本発明の誤動作検出と、従来行われている、いわ
ゆるパリティ検査とを併用してもよい。前記説明したＦ
ＩＦＯメモリを、さらに多くのビットからなるデータを
記憶するよう拡張し、本発明の誤動作検出と、従来のパ
リティ検査とを併用する場合も本発明に含まれる。 （３）また、ＦＩＦＯメモリがパリティ検査データを記
憶するためのビットを備える場合、前記ビットを本発明
の検査データを記憶するために流用することにより、パ
リティ検査に代えて本発明の誤動作検出を行ってもよい
し、さらに切換回路を追加してパリティ検査と本発明の
誤動作検出とを切り換えて行ってもよい。この場合も、
前記実施の形態で述べた効果と同様の効果が得られる。
【００４０】
【発明の効果】（１）本発明の誤動作検出回路は、書込
信号が発生する毎にデータを順次記憶し、読出信号が発
生する毎に、前記記憶されたデータを記憶された順に出
力するＦＩＦＯメモリの誤動作を検出する誤動作検出回
路であって、所定の順序を示す検査データを生成する検
査データ生成回路と、前記生成された検査データを前記
書込信号が発生する毎に順次記憶する検査用ＦＩＦＯメ
モリと、前記読出信号が発生する毎に、前記検査用ＦＩ
ＦＯメモリに記憶された前記検査データを取得し、取得
された検査データが前記所定の順序に従わない場合、誤
動作検出信号を出力する検出回路とを備えることを特徴
とする。
信号が発生する毎にデータを順次記憶し、読出信号が発
生する毎に、前記記憶されたデータを記憶された順に出
力するＦＩＦＯメモリの誤動作を検出する誤動作検出回
路であって、所定の順序を示す検査データを生成する検
査データ生成回路と、前記生成された検査データを前記
書込信号が発生する毎に順次記憶する検査用ＦＩＦＯメ
モリと、前記読出信号が発生する毎に、前記検査用ＦＩ
ＦＯメモリに記憶された前記検査データを取得し、取得
された検査データが前記所定の順序に従わない場合、誤
動作検出信号を出力する検出回路とを備えることを特徴
とする。
【００４１】この構成によれば、本発明の誤動作検出回
路は、検査用ＦＩＦＯメモリから読み出された個々の検
査データが前記所定の順序に従わない場合、データの重
複又は喪失が発生したと判断するため、ＦＩＦＯメモリ
からデータが読み出される各々のタイミングで、誤動作
を検出し復旧することができる。 （２）また、前記（１）の誤動作検出回路において、前
記検査データ生成回路は、前記書込信号が発生する毎に
前記検査データを一定数増加して出力し、前記検出回路
は、前記読出信号が発生する毎に前記一定数増加される
照合データと、前記取得された検査データとを、前記読
出信号が発生する毎に比較し、一致しない場合、前記誤
動作検出信号を出力してもよい。
路は、検査用ＦＩＦＯメモリから読み出された個々の検
査データが前記所定の順序に従わない場合、データの重
複又は喪失が発生したと判断するため、ＦＩＦＯメモリ
からデータが読み出される各々のタイミングで、誤動作
を検出し復旧することができる。 （２）また、前記（１）の誤動作検出回路において、前
記検査データ生成回路は、前記書込信号が発生する毎に
前記検査データを一定数増加して出力し、前記検出回路
は、前記読出信号が発生する毎に前記一定数増加される
照合データと、前記取得された検査データとを、前記読
出信号が発生する毎に比較し、一致しない場合、前記誤
動作検出信号を出力してもよい。
【００４２】この構成によれば、前記（１）と同様の効
果が得られる。 （３）上記問題を解決するため、本発明のＦＩＦＯメモ
リは、誤動作検出機能を有し、書込信号が発生する毎に
データを順次記憶し、読出信号が発生する毎に、前記記
憶されたデータを記憶された順に出力するＦＩＦＯメモ
リであって、所定の順序を示す検査データを生成する検
査データ生成回路と、前記生成された検査データを前記
書込信号が発生する毎に順次記憶する検査用ＦＩＦＯメ
モリと、前記読出信号が発生する毎に、前記検査用ＦＩ
ＦＯメモリに記憶された前記検査データを取得し、取得
された検査データが前記所定の順序に従わない場合、誤
動作検出信号を出力する検出回路とを備え、前記ＦＩＦ
Ｏメモリは、前記誤動作信号により初期化され、データ
の記憶及び出力を再開することを特徴とする。
果が得られる。 （３）上記問題を解決するため、本発明のＦＩＦＯメモ
リは、誤動作検出機能を有し、書込信号が発生する毎に
データを順次記憶し、読出信号が発生する毎に、前記記
憶されたデータを記憶された順に出力するＦＩＦＯメモ
リであって、所定の順序を示す検査データを生成する検
査データ生成回路と、前記生成された検査データを前記
書込信号が発生する毎に順次記憶する検査用ＦＩＦＯメ
モリと、前記読出信号が発生する毎に、前記検査用ＦＩ
ＦＯメモリに記憶された前記検査データを取得し、取得
された検査データが前記所定の順序に従わない場合、誤
動作検出信号を出力する検出回路とを備え、前記ＦＩＦ
Ｏメモリは、前記誤動作信号により初期化され、データ
の記憶及び出力を再開することを特徴とする。
【００４３】この構成によれば、前記ＦＩＦＯメモリ
は、前記（１）と同様の効果を有する誤動作検出機能を
備え、誤動作が検出された後、初期化され、正常な動作
を再開することができる。
は、前記（１）と同様の効果を有する誤動作検出機能を
備え、誤動作が検出された後、初期化され、正常な動作
を再開することができる。
【図１】実施の形態における誤動作検出回路の全体構成
を示す機能ブロック図である。
を示す機能ブロック図である。
【図２】検査データ生成回路の回路図である。
【図３】照合データ生成回路の回路図である。
【図４】比較回路の回路図である。
【図５】ＦＩＦＯメモリにデータが重複して記憶された
場合の、誤動作検出回路の誤動作検出動作を示すタイミ
ングチャートである。
場合の、誤動作検出回路の誤動作検出動作を示すタイミ
ングチャートである。
【図６】ＦＩＦＯメモリが記憶すべきデータを記憶しな
かった場合の、誤動作検出回路の誤動作検出動作を示す
タイミングチャートである。
かった場合の、誤動作検出回路の誤動作検出動作を示す
タイミングチャートである。
１０ 誤動作検出回路 １１ 書込回路 １２ 検査データ生成回路 １３ ＦＩＦＯメモリ １４ 読出回路 １５ 照合データ生成回路 １６ 比較回路 １２１ バイナリカウンタ １５１ バイナリカウンタ １５２ Ｄフリップフロップ １６１ ＥＸＯＲゲート １６３ ＯＲゲート １６４ ＮＡＮＤゲート １６５ Ｄフリップフロップ １６６ Ｄフリップフロップ １６７ リセットパルス発生回路 １６８ ＯＲゲート
Claims (4)
- 【請求項１】 書込信号が発生する毎にデータを順次記
憶し、読出信号が発生する毎に、前記記憶されたデータ
を記憶された順に出力するＦＩＦＯメモリの誤動作を検
出する誤動作検出回路であって、 所定の順序を示す検査データを生成する検査データ生成
回路と、 前記生成された検査データを前記書込信号が発生する毎
に順次記憶する検査用ＦＩＦＯメモリと、 前記読出信号が発生する毎に、前記検査用ＦＩＦＯメモ
リに記憶された前記検査データを取得し、取得された検
査データが前記所定の順序に従わない場合、誤動作検出
信号を出力する検出回路とを備えることを特徴とする誤
動作検出回路。 - 【請求項２】 前記検査データ生成回路は、前記書込信
号が発生する毎に前記検査データを一定数増加して出力
し、 前記検出回路は、前記読出信号が発生する毎に前記一定
数増加される照合データと、前記取得された検査データ
とを、前記読出信号が発生する毎に比較し、一致しない
場合、前記誤動作検出信号を出力することを特徴とする
請求項１に記載の誤動作検出回路。 - 【請求項３】 誤動作検出機能を有し、書込信号が発生
する毎にデータを順次記憶し、読出信号が発生する毎
に、前記記憶されたデータを記憶された順に出力するＦ
ＩＦＯメモリであって、 所定の順序を示す検査データを生成する検査データ生成
回路と、 前記生成された検査データを前記書込信号が発生する毎
に順次記憶する検査用ＦＩＦＯメモリと、 前記読出信号が発生する毎に、前記検査用ＦＩＦＯメモ
リに記憶された前記検査データを取得し、取得された検
査データが前記所定の順序に従わない場合、誤動作検出
信号を出力する検出回路とを備え、 前記ＦＩＦＯメモリは、前記誤動作信号により初期化さ
れ、データの記憶及び出力を再開することを特徴とする
ＦＩＦＯメモリ。 - 【請求項４】 書込信号が発生する毎にデータを順次記
憶し、読出信号が発生する毎に、前記記憶されたデータ
を記憶された順に出力するＦＩＦＯメモリの誤動作を検
出する誤動作検出方法であって、 所定の順序を示す検査データを生成する検査データ生成
ステップと、 前記生成された検査データを前記書込信号が発生する毎
に順次記憶する検査データ記憶ステップと、 前記読出信号が発生する毎に、前記記憶された検査デー
タを記憶された順に取得し、取得された検査データが前
記所定の順序に従わない場合、誤動作検出信号を出力す
る検出ステップとを含むことを特徴とする誤動作検出方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001059020A JP2002260397A (ja) | 2001-03-02 | 2001-03-02 | 誤動作検出回路、誤動作検出機能を有したｆｉｆｏメモリ、及び誤動作検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001059020A JP2002260397A (ja) | 2001-03-02 | 2001-03-02 | 誤動作検出回路、誤動作検出機能を有したｆｉｆｏメモリ、及び誤動作検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002260397A true JP2002260397A (ja) | 2002-09-13 |
Family
ID=18918649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001059020A Pending JP2002260397A (ja) | 2001-03-02 | 2001-03-02 | 誤動作検出回路、誤動作検出機能を有したｆｉｆｏメモリ、及び誤動作検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002260397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106842002A (zh) * | 2017-01-03 | 2017-06-13 | 航天科工防御技术研究试验中心 | 一种异步fifo特殊功能测试方法 |
-
2001
- 2001-03-02 JP JP2001059020A patent/JP2002260397A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106842002A (zh) * | 2017-01-03 | 2017-06-13 | 航天科工防御技术研究试验中心 | 一种异步fifo特殊功能测试方法 |
| CN106842002B (zh) * | 2017-01-03 | 2019-05-14 | 航天科工防御技术研究试验中心 | 一种异步fifo特殊功能测试方法 |
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