JPS58501561A - 多重発生源クロツクで符号化した通信エラ−検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重発生諒クロックで符号化した 通信エラー検出回路 この発明はディジタル・データ送信システムに関し、特に自己クロッキング・デ ィジタル・データ信号から回復したクロ、り信号のエラーを検出するエラー検出 回路に関する。

背景技術 自己クロ、キング・ディジタル・データ流の送信において、それは通常クロック 信号が正しく抽出されるということがディジタル装置の正しい動作に対する本質 的事項である。引出されるクロック信号が入力自己クロッキング・ディジタル・ データ流から正しくなく発生した場合は、直ちに装置の動作を停止してメッセー ノの再送信のような回復手段を行わせるようにするため、かかるエラーの検出は できる限り早いことが高く望捷れる。従来、・やりティ・チェック又はサイクリ ック・レダンダン／イ・チェックなどのような多くの技術が送信エラーの検出の ために用いられてきた。しかし、これらの技術はデータ・エラーの検出の方に多 く採用されている。故に、クロック信号については、回復されたクロック信号の エラーを検出するだめの技術を使用するように（７−ｒさｆ−０し℃・し、−イ ーｑ）よう・１先行技術は一般に回復したクロックのエラーヲ検出−することが できる１で約４ピツ（時（回数）又はそれ以上の１数を必要とした。

発明の開示 この発明は、自己クロッキング・テ゛イノクル・データ信号から回復したクロッ ク信号のエラーを迅速に検出する回路を提供することを目的とする。

この発明によると、それはクロック信号の電圧レベルの遷移又は移行を検出して 前記移行か所定時間内に発生したか否かを表示する移行信号を供給する検出手段 と、前記所定時間内に移行が発生しなかった場合にエラー信刊を供給するために 前記移行信号を感知する感知手段とを含み、前記自己クロ、キング・ディジタル ・データ信号から回復したクロ、り信号のエラーを検出する回路を提供する。

図面の簡単な説明 次に、添付図面を参照してその例によシこの発明の好ましい実施例を説明する。

第１図は、エラー検出回路が含むことを表わす７ステム・インタフェース・レシ ーバの簡略ブロック図テある。

第２図は、エラー検出回路の好捷しい実′施例のロソ７り図である。

第３図は、／ステム・インタフェース・し７−パのクロック回復回路に利用され ている持続的低周波発生器回イ路の好ましい実施例のロジ、り図である。

第４図は、回復したクロック信号の発生のための回路のロノ、り図である。

第５図は、この発明の回路により半ビット時以内にエラー状態を検出することを 表わす例として利用する特定信号のタイミング図である。

第６図は、この発明の回路により約１５ビツト時内にエラー状態を検出すること を表わす例として利用す７、特定信号のタイミング図である。

発明を実施するだめの最良の形態 好ましい実施例におけるこの発明のエラー検出回路はプロセッサ・メモリー間パ スとビット直列リンクとの間に接続されているインタフェース・アダゲタの一部 を形成するシステム・インタフェース・し／−バに含まれる。

第１図はシステム・インタフェース・レシーバ１を表ワス。システム・インタフ ェースレシーバ１　ｕ　Ｉ１０リンク２からの生直列データ入力信号を受信する 。信号発生器４は３つのディジタル信号と夫々それらの補数（又はパー）信号と を発生する。これらディジタル信号はデータとクロック信号との組合せである生 直列データ入力信号から引き出される。この生血タ１ｊデータ信号はマノチェス タ符号化又は二相符号化タイプのものである。該デイノクル信じは業界で公知の 再生技術を使ｆ用する生直列データ人力信号の復調形状化版であるビット直列デ ータ信号（ＢＳＤ　）と、１ビ、ト時の１／４だけ遅延したＢＳＤの１／４遅延 版である１／４ビット時信号（ＱＢＴ　）と、１ビット時の３／４たけ遅延した ＢＳＤの３／４遅延版である３／４ビ、ト時信号（ＴＱＢＴ　）と、夫々の補数 又は反転信号ＢＳＤ　、　ＱＢＴ　、　ＴＱＢＴなどとから成る。ディジタル信 号及び夫々の補数信号を発生する技術は業界で公知である。故に、信号発生器４ はこれ以上説明しない。

これらディジタル・データ信号はデータ回復回路６及びクロ、り回復回路８に接 続される。データ回復回路６は符号化データをバイナリ゛に復号し、データをバ イト形式にデンリアライズし、バイト整列し、出力にバイト・データを送信する 。クロ、り回復回路８は自己クロッキング・ディジタル・デー！入力信号からク ロ、り信号を回復する。／ステム・インタフェース・レシーバ１に利用されるク ロック回復回路８は欧州特許出願第８２９００４３３．２に説明したものと同一 であり、該回路８の動作の詳細な説明については、その出願を参照すると良い。

クロ、り回復回路８からの回復したクロック信号ＲＦＩ及びデータ入力信号ＬＬ Ｆはこの発明によるエラー検出回路１０とデータ回復回路６とに接続される。自 己クロッキング・ディノタル・データ入力信号が１だ活性でちるというととを表 示するデータ入力信号ＬＬＦは以下詳細に説明する。ＬＬＦ信号ばその状弗の変 化によってＢＳＤ信号の低い方の周波数が１ビット時以内に発生したときを表示 する。システム・インタフェース・レシーバ１に入力された送信クロック信号Ｂ ＦＸは又エラー検出回路に接続される。エラー検出回路１０はエラー検出と同時 にエラー信号ＥＲＲを出力する。

エラー検出回路１０のロノ、り図は第２図に表わす。

その好ましい実施例の回路は両方とも立下り端でクロックされるＤ型フリ／ｆ・ クロックである第１のフロツノ・７０．ゾ１２と第２のノリ、ノ・７０．プ１４ とから成る。Ｄ型フリ、ゾ・フロップの動作は当業者の良く理解するところであ る。第１及び第２のフリ。

ゾ・フロツノ１２．１４両方共システム・インタフェース・レシーバに入力され た送信クロ、り信号（ＢＦＸ）が接続されるクロック入力（Ｃ）を持つ。第１の フリップ・フロ、プ１２のセット入力（Ｓ）は回復したクロ、り信号（ＲＦＩ　 ）に接続され、Ｄ入力は接地又は論理″Ｏ″ルベルに接続される。第１のフリッ プ・フロッグ１２のＱ出力又はツルー（眞）出力はノア・グー）１６に入力され る。ノア・ダート１６は、又第２の入力に接続されたＬＬＦ信号と第３の入力に 接続された回復したクロック信号（ＲＦＩ　）とを持つ。ノア・グートエ６の出 力は第２のフリ、プ・フロ、プ１４のＤ入力に接続される。フリ、プ・フロッグ エ４のＱ出力はエラー信号（ＥＲＲ）である。ＥＲＲが／・イ”のと婆は、クロ ックのエラーが検出されたということである。

基本的に、エラー検出回路１０は送信クロ、りから回復したクロックをサンプル する。もし、２つのサンプル間で、回復したクロック信号（ＲＦＩ　）が変化し なかった場合、そのときはエラー状態が存在する。エラー検出回路１０の動作は 推定上等しい周波数の基準又０　は絶対クロック信号（送信クロ、りＢ　ＦＸ） に対して回復したクロ、り信号（ＲＦＩ　）を比較することである。もし、絶対 クロ、り信号の連続する負方向に移行する２つの立下シ端の間で、回復したクロ ックが活性であり、移行又は変化しなかったならば、エラーが検出さ群る。

すなわち回復したクロ、りの期間が正しいとするためには長すぎたことになる。

故に、送信クロ、り（ＢＦＸ）の期間は回復したクロック信号（ＲＦＩ　）が感 知される所定の期間である。エラー検出回路１０が使用する絶対クロック信号（ 送信クロックＢＦＸ　）はシステム・インタフェース・トランスミ、り（図示し ていない）の送信クロッキング信号でちる。システム・インタフェース・トラン スミ、りは上記インタフェース・アダシタの一部ヲ形成し、システム内の各種シ ステム・インタフェース・トランスミッタはほぼ等しい周期を搏つそれら自体の 水晶から発生したそれら個々の送信クロック信号を持つ。

２つのクロ、りの比較は本質的に第１のフリップ・フロ、ｆ１２において行われ る。第１のフリップ・７０ププ１２のクロ、り入力に入力された送信クロックＢ ＦＸはノア・ケ”−）１６に対して低周波ディゾ、タル信号を伝搬しようと試み る。同時に、回復したクロ、り信号ＲＦＩは第１のフリ、ｆ・７０ツｆ１２のセ ット端子に入力される。故に、第１のフリップ・フロ、プ１２はこれら２つのク ロック信号の動作により、はぼスイッチのようにセット及びリセットされる。も し、回復したクロックからのクロ、り信号がない場合には、第１の７リツプ・フ ロ、ｆ１２はセットを失敗するであろう。絶対クロック信号（送信クロック信号 ）　ＢＦＸの次の立下シ端において第１のフリップ・フロ、プ１２は１０−”と なる。すなわち、第１のフリップ・フロ、プ１２のＱ出力は゛ロー”となり、ノ ア・ダート１６に一部反転の条件を与える。信号ＲＦＩを含むノア・ゲート１６ への第２の入力も同様にして１０−”になるが、まだノア・ゲート１６に反転の 条件の一部を与えるだけである。ノア・ダート１６の反転の資格を与える最後の 入力であるＬＬＦ信号が゛ロー”になると、ノア・グー）１６を反転する資格を 全部与えた事になる。これは第２のフリップ・フロツノ１４のＤ入力を”ハイ” にする結果となる。ＢＦＸ信号の次の尾端において、第２の７リツプ・フロッグ １４が１ノ・イ“にセットされ、エラー信号ＥＲＲを発生する。

ＬＬＦ信号はクロック回復回路８の一部である持続性低周波発生回路から引き出 され、第３図に関して説明を行う。持続性低周波発生回路は回復したクロ、りＲ ＦＩが論理″′１”（ハイ）である間、ＢＳＤ及びＢＳＣ信号と共に、ＱＢＴ及 びＴＱＢＴ信号とそれらの補数信号とを同時に組合わせる。ｔＥましい実施例の 持続性低周波発生回路を第３図に表わす。下記論理方程式に従ってＬＬＦラッチ ３１がセットされ、リセットされる。

ＬＬＦ　＝　Ｒ１五・（ＢＳＤ　−ＱＢＴ　−ＴＱＢＴ　）ＬＬＦ　＝　ＲＦＩ ・（ＢＳＤ　−ＱＢＴ　−’ＴＱＢＴ　）信号ＢＳＤ　、　ＱＢＴが論理“ｌ” （・・イ）でちり、ＲＦｌが論理“０″（ロー）であるとき、ノア・ｒ　−）　 ３２の出力は論理“０＃（又はロー）である。インバータ３３はノア・ダート３ ２の出力を反転してノア・ゲート３４に対する論理″１”入力を発生する。ＴＱ ＢＴ信号が“ロー″のときには、ノアーケ゛−ト３４の出力は鵠ロー”であり、 ＬＬＦう、チ３１がリセットされる。

すなわち、ＬＬＦ＝０　、　ＬＬＦが一ハイ”のためである。

そのとき、同時刻において、ノア・ｒ　−）　３６に対するＱＢＴ　、　ＢＳＤ 入力は″ロー”であり、信号ＲＦＩはまだ唄口−１であるため、ツアーゲート３ ６の出力は論理″１”である。従って、インバータ３７の出力及びノア・ダート ３８の入力は１０−〇である。ＴＱＢＴが＠ロー”、ＴＱＢＴが１ハイ”である から、ノア・ｆ−）３８から６０−”出力が発生する。これはノア・ケ８−ト３ ８の出力を６ハイ”にし、ＬＬＦｉｌｏ−”にし、ＬＬＦ　ｆｆ：″′ハイ”に してＬＬＦラッチ３１をセットする。

上記の状態から見ることができるように、ノア・グー）３２．３４とインバータ ３３とはＬＬＦラッチ３１をセットするだめのＴＱＢＴ　、　ＱＢＴ　、　ＢＳ Ｄに対する合成アンド作用を与え、ノア・ダート３６．３８とインバータ３７と は共にＬＬＦラッチ３１をリセットするためにＬＬＦラッチ３１のセット及びリ セットは上記方程式に従って行われる。

回復したクロック信号ＲＦ１は表１に記載する論理方程式に従い、第４図のラッ チ８１のセット及びリセットによって発生する。

セット及びリセット・ロジック８２は表１に規定したセット及びリセット信号を 使用して実行する。第４図の回路の動作に対する更に詳細な説明は前述の欧州特 許出願を参照すると良い。

エラー検出回路１０の動作は第５図及び第６図に表わす特定の例の助けをかシて 理解するのが最良であろう。第５図の例は、エラーの検出才でに半ビツト時経過 した場合を表わす。ＴＡ期間中、／ステム・インタフェース・レシーバは通常に 動作している。第５図はビット時と、ビット直列データ信号ＢＳＤと、ＱＢＴ及 びＴＱＢＴと、エラー検出回路１ｏに対するＢＦＸ入力信号とを表わす。又、回 復したクロック信号及び発生したＬＬＦ及びＬＬＦ信号をも表わす。第２のクリ ップ・クロック１４の出力信号（ＥＲＲ）も又第１のフリップ・クロック１２の 出力信号及びノア・ゲート１６の出力と共に表わしである。ＲＦＩが°ハイ”の ときは、クリップ・フロツノ１２の出力も１ハイ″である。ノア・ゲート１６の 出力はほとんどの期間中゛ハイ”であるＬＬＦ入力によって“ロー”に維持され る。ＬＬＦ　、　ＬＬＦ信号は上記規定の方程式に従って発生する。この特定の 例においては、エラー状態は時刻Ｔｌにおいて開始する。すなわち、ＱＢＴはこ のとき６０−”となっているはずである。このエラー状態の結果として、時刻Ｔ １で回復したクロック・パルスは発生できず、そのため、Ｔ１時に点線で表わす ように、ＲＦｌが１ハイ”になるのを失敗することになる。ＴＢ期間中、ＲＦｌ が゛ロー“であるから、ノア・ダート１６は部分的に反転状態が与エラレ、ＬＬ Ｆも“ロー”であって更に部分的にノア・ケ”−）１６に反転の資格を与える。

第１のクリップ・フロツノ１２の出力は７２時でＢＦＸの立下り信号にょっ・（ ルスＲＦ１の発生がなかったためにセットに失敗した。

その結果、送信クロックＢＦＸが１３時で１０−”になったときに、第２の７リ ツプ・７０ツ７’１４に対するＤ入力は゛ハイ”になり、それが第２のフリ、プ ・フロ７ゾ１４をセットして、１３時においてエラー信号ＥＲＲを立上らせる。

Ｔ１時におけるエラー状態の開始からエラー信号ＥＲＲが１３時で立上るときま での期間は１ビット時の半分である。

第６図には、エラーの検出まで１．５ビット時経過した例を表わす。第６図は、 第５図同様、ビット時と、入力ビット直列データ（ＢＳＤ　）と、ＱＢＴ及びＴ ＱＢＴと、ＢＦＸ信号とを表わす。又、発生したＬＬＦ及びＬＬＦ信号と共にＲ ＦＩ信号も表わす。第２のフリップ・フロツノ１４　（ＥＲＲ）の出力信号は第 １のクリップ・７０２ノ１２の出力信号とノア・ゲート１６の出力と共に表ゎき れる。なお、第６図におけるエラー検出回路１ｏは上記同様、ＴＡ期間中、正常 に動作している。エラー状態はＴ１時に開示する。第１の７リツプ・７０．ノ１ ２の出力はＴＡ期間中を通して“ハイ”に維持される。それは１４時のちょうど 前の時刻に発生したＢＦＸの立子シ端の作動期間中、回復したクロ、り信号がま だ“ハイ”であり、第１のフリップ・クロック１２をセットに保持するからであ る。第１のフリ、プ・クロック１２の出力は送信クロック・ノＥルスが失なわれ るため、７２時にｌＪｆセ、トされる。７２時には、ＲＦｌ及び百下は”ロー” となり、ノア・ゲート１６を部分的に反転する資格を与える。ひとたび第１の７ リツプ・７０ツゾ１２の出力が゛ロー”になると、ノア・ゲート１６は全部反転 する資格が与えられ、第２のフリ、プ・クロック１４のＤ入力を°゛ハイにする 。１３時において、第２のクリップ・クロック１４の出力はＢＦＸ信号の立下シ 端を通してセットされ、エラー信号ＥＲＲｉ立上らせる。エラー状態の開始から １３時におけるエラー状態の検出までの期間ＴＢは１及び半ビ、ト時（１５ビッ ト時）である。この期間はこの発明のエラー検出回路１０におけるエラー状態の 検出の最長期間である。

ナオ、エラー信号はシステム・インタフェース・レシーバ１から直接出力するこ とができ、又はシステムに対してエラー信号を出力する前にう、チにセットする ように使用することもできるということを理解するべきである。後者の場合、そ のラッチはエラーが認識されて、システムにより適当な回復動作がとられるまで セットされたままに維持される。

ＦＩＧ、２ ＦＩＧ、　４ 倉−−−−一一−−−−−−−−−−コ　ｒ　−−ｍＦＩＧ、　５ ＦＩＧ、６ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １　クロ、り信号の電圧レベルの移行を検出して前記移行が所定の期間内に発生 したか否かを表示する移行信号゛を供給する検出手段（１２，１６）と、前記移 行信号を感知するようにし前記所定期間内に移行が発生しなかった場合にエラー 信号を供給するようになした感知手段（１４）とを含み、自己クロッキング・デ ィノタル・データ信号から回復したクロック信号のエラーを検出するエラー検出 回路。 ２、　前記検出手段（１２，１６）は前記所定の期間を規定する基準クロック信 号を受信するよう適合された入力端子（Ｃ）を持つ請求の範囲１項記載のエラー 検出回路。 ３　前記検出手段（１２，１６）は夫々クロック係号と基準クロック信号とに応 答して第１の状態と第２の状態間を交替するスイッチ手段（１２）と、前記スイ ッチ手段（１２）に動作的に接続されクロック信号の作用として前記スイッチ手 段の状態をダートして前記移行信号を供給するダート手段（１６）とを含む請求 の範囲２項記載のエラー検出回路。 −４，前記感知手段（１４）は前記ダート手段（１６）に動作的に接続された入 力（Ｄ）ｆｉ−持つフリップ・７０７ノを含み、前記基準クロック信号を受信す るために配置きれた第２の入力（Ｃ）を持つようになしだ請求の範囲３項記載の エラー検出回路。 ５、前記ケゝ−ト手段（１６）は第１、第２及び第３人力を持つ論理ケ゛−トを 含み、前記第１人力は前記スイッチ手段（１２）に動作的に接続され、前記第２ 人力は回復したクロ、り信号を受信するよう配置され、前記第３人力はデータ入 力信号を受信するよう配置された請求の範囲３項記載のエラー検出回路。 ６、前記スイッチ手段（１２）は論理Ｏレベルに接続された第１人力と、前記基 準クロック信号を受信するよう配置された第２人力と、前記回復したクロ、り信 号を受信するよう配置された第３人力とを持つフリ。 グ・フロ、プを含み、更に前記スイッチ手段（１２）の入力端子に動作的に接続 する出力を持つ請求の範囲３項、４項、又は５項記載のエラー検出回路。