JPH07112188B2 - デジタル信号処理回路およびそれに対する信号伝送方法 - Google Patents
デジタル信号処理回路およびそれに対する信号伝送方法Info
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- JPH07112188B2 JPH07112188B2 JP62282284A JP28228487A JPH07112188B2 JP H07112188 B2 JPH07112188 B2 JP H07112188B2 JP 62282284 A JP62282284 A JP 62282284A JP 28228487 A JP28228487 A JP 28228487A JP H07112188 B2 JPH07112188 B2 JP H07112188B2
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10222—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
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- G—PHYSICS
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- G11B20/10—Digital recording or reproducing
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Mobile Radio Communication Systems (AREA)
- Communication Control (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 発明の属する技術分野 本発明は、デジタル入力信号から第１のクロツク信号を
再形成するデジタル信号処理回路に関する。この場合の
クロツク信号は、有利にはデジタル信号を復号するため
に用いられる。
再形成するデジタル信号処理回路に関する。この場合の
クロツク信号は、有利にはデジタル信号を復号するため
に用いられる。
本発明はさらに、上記デジタル信号処理回路のための信
号伝送方法に関する。
号伝送方法に関する。
従来技術 まず、このようなデジタル信号処理回路の入力側で実施
される一般的な措置について、第４図を参照しながら説
明する。
される一般的な措置について、第４図を参照しながら説
明する。
伝送路または記録装置から端子１へ加わる入力信号は、
等化回路（イコライザ）２で等化される。続いて振幅検
出器（コンパレータ）３によつて入力信号の振幅が検出
され、Ｄフリツプフロツプ４によつて時間検出が行なわ
れる。Ｄフリツプフロツプ４のクロツク入力側には、PL
L回路５で再形成されたビツトクロツクＣが供給されて
いる。
等化回路（イコライザ）２で等化される。続いて振幅検
出器（コンパレータ）３によつて入力信号の振幅が検出
され、Ｄフリツプフロツプ４によつて時間検出が行なわ
れる。Ｄフリツプフロツプ４のクロツク入力側には、PL
L回路５で再形成されたビツトクロツクＣが供給されて
いる。
以上の構成は、使用されている伝送コードや伝送特性に
合わせて適当に変形される。この構成の目的は、２進信
号列Ｄの形で伝送される情報からビツトクロツクＣを取
出すことである。
合わせて適当に変形される。この構成の目的は、２進信
号列Ｄの形で伝送される情報からビツトクロツクＣを取
出すことである。
次続の信号処理のために、２進信号列Ｄは複数の断片
（いわゆるデータブロツク）に分割される。このことは
ビツトクロツクＣの計数によつて行なわれる。そのため
には、計数回路を２進信号列Ｄに対して所定の計数位相
に調整しなければならない。
（いわゆるデータブロツク）に分割される。このことは
ビツトクロツクＣの計数によつて行なわれる。そのため
には、計数回路を２進信号列Ｄに対して所定の計数位相
に調整しなければならない。
この目的で、２進信号列Ｄに挿入された同期信号SW（第
５図参照）が用いられる。多くの場合、同期語SWは一意
的に識別可能なビツトパターンから形成される。
５図参照）が用いられる。多くの場合、同期語SWは一意
的に識別可能なビツトパターンから形成される。
通常、同期語SWは規則的な間隔を置いて配置される。回
転ヘツドによつて走査される信号の場合は、各トラツク
の始端で同期過程が必要である。西独特許出願公開第35
33962号公報に記載された特別なトラツク導入信号によ
れば、確実な同期調整が可能である。
転ヘツドによつて走査される信号の場合は、各トラツク
の始端で同期過程が必要である。西独特許出願公開第35
33962号公報に記載された特別なトラツク導入信号によ
れば、確実な同期調整が可能である。
同期の監視はデータブロツクの始端に伝送される同期語
によつて行なわれる。同期障害が生じた時に必要な再同
期もこの同期語が行なう。
によつて行なわれる。同期障害が生じた時に必要な再同
期もこの同期語が行なう。
第５図はこのような同期語SWの１例を示している。この
同期語SWは、西独特許出願公開第3605396号公報に記載
された8/10伝送コードと関連した同期語である。この10
ビツト同期語のうち９ビツトは同期識別のために必要で
ある。第４図では、直列／並列変換に用いられる10ビツ
トシフトレジスタ６の出力側で同期識別が行なわれる。
同期識別回路７の同期パターンから得られるパルスＳに
よつて、ビツトクロツクＣの分周器８が正しい計数位相
に調整される。分周器８の分周比は1/nであり、ｎはデ
ータブロツク当りのビツト数である。第４図にはさら
に、ヘツド切換回路からヘツド切換信号Ｋが加わる同期
論理回路９と、データバス10に信号を送出する回路11が
設けられている。回路11は、データバスの各線路に対し
て１つずつＤフリツプフロツプを有している。エラー識
別信号Ｅを観察することによつて、および／またはブロ
ツククロツクである分周器出力信号fBとパルスＳを比較
することによつて、計数位相の状態が監視される。計数
位相が正しい場合は、分周器８の同期入力側の信号（ス
イツチ24の出力信号）を遮断した方が有利である。そう
しないと、同期信号がビツトエラーと混同される可能性
が大きくなるからである。第５図の信号ダイアグラムで
も、ビツトエラー23と同期語が混同されるおそれがあ
る。従つて、障害なく動作している時は、スイツチ24は
第４図に示した中立の位置をとり、分周器８には同期語
が供給されない。トラツクの始端では、スイツチ24は図
の左側の位置に切換わり、トラツク導入信号から得られ
た同期信号が分周器８に供給される。１つのトラツクの
走査中に同期障害が検出された場合は、パルスＳから得
られた同期信号がスイツチ24が右側の位置に切換わり、
分周器に供給される。
同期語SWは、西独特許出願公開第3605396号公報に記載
された8/10伝送コードと関連した同期語である。この10
ビツト同期語のうち９ビツトは同期識別のために必要で
ある。第４図では、直列／並列変換に用いられる10ビツ
トシフトレジスタ６の出力側で同期識別が行なわれる。
同期識別回路７の同期パターンから得られるパルスＳに
よつて、ビツトクロツクＣの分周器８が正しい計数位相
に調整される。分周器８の分周比は1/nであり、ｎはデ
ータブロツク当りのビツト数である。第４図にはさら
に、ヘツド切換回路からヘツド切換信号Ｋが加わる同期
論理回路９と、データバス10に信号を送出する回路11が
設けられている。回路11は、データバスの各線路に対し
て１つずつＤフリツプフロツプを有している。エラー識
別信号Ｅを観察することによつて、および／またはブロ
ツククロツクである分周器出力信号fBとパルスＳを比較
することによつて、計数位相の状態が監視される。計数
位相が正しい場合は、分周器８の同期入力側の信号（ス
イツチ24の出力信号）を遮断した方が有利である。そう
しないと、同期信号がビツトエラーと混同される可能性
が大きくなるからである。第５図の信号ダイアグラムで
も、ビツトエラー23と同期語が混同されるおそれがあ
る。従つて、障害なく動作している時は、スイツチ24は
第４図に示した中立の位置をとり、分周器８には同期語
が供給されない。トラツクの始端では、スイツチ24は図
の左側の位置に切換わり、トラツク導入信号から得られ
た同期信号が分周器８に供給される。１つのトラツクの
走査中に同期障害が検出された場合は、パルスＳから得
られた同期信号がスイツチ24が右側の位置に切換わり、
分周器に供給される。
第４図の場合、分周器８はブロツククロツクfBの他に語
クロツクfWも発生する。従つて正しい計数位相に調整さ
れた後で、１つのデータ語に属する10ビツトがシフトレ
ジスタ６の出力側からＤフリツプフロツプ11を介してデ
ータバス10へ、クロツクfWによつてクロツク制御されな
がら並列に転送される。
クロツクfWも発生する。従つて正しい計数位相に調整さ
れた後で、１つのデータ語に属する10ビツトがシフトレ
ジスタ６の出力側からＤフリツプフロツプ11を介してデ
ータバス10へ、クロツクfWによつてクロツク制御されな
がら並列に転送される。
発明の解決すべき問題点 例えば記録装置の場合、いろいろな大きさ、長さを有す
るレベルの落込み（ドロツプアウト）が不規則な間隔で
生じる。このレベルの落込みが生じると、いわゆるビツ
トスリツプまたはサイクルスキツプの発生する確率が高
くなる。かなり大きなレベルの落込みが生じると、PLL
回路５の入力信号がビツトクロツクＣの発生に役立たな
くなる。そのためレベル落込み中に、伝送ビツト数とPL
L振動数との間に差が発生するおそれがある。そうなる
と、後続の信号処理がもはやほとんど不可能になる。信
号の分割のための計数回路が正しい計数位相からずれて
しまうからである。
るレベルの落込み（ドロツプアウト）が不規則な間隔で
生じる。このレベルの落込みが生じると、いわゆるビツ
トスリツプまたはサイクルスキツプの発生する確率が高
くなる。かなり大きなレベルの落込みが生じると、PLL
回路５の入力信号がビツトクロツクＣの発生に役立たな
くなる。そのためレベル落込み中に、伝送ビツト数とPL
L振動数との間に差が発生するおそれがある。そうなる
と、後続の信号処理がもはやほとんど不可能になる。信
号の分割のための計数回路が正しい計数位相からずれて
しまうからである。
そのため、できるだけ早く正しい計数位相を回復するこ
とが必要である。しかしそれにはかなり困難がある。
とが必要である。しかしそれにはかなり困難がある。
最初に、１つのビツトスリツプが生じたかどうか検出す
る必要がある。そのために、第４図の同期回路９の中で
エラー識別信号Ｅと２進信号列Ｄから分離されたパルス
Ｓとを監視する。データブロツクが正確であり、あるい
はパルスＳとfBの間に一致があれば、ビツトスリツプが
生じる可能性はほとんどない。長い時間にわたつてこの
ような指標が現われなければ、ビツトスリツプの発生が
推測される。この場合、あまり早期に同期回復を試るの
はかえつて有害である。同期語とビツトエラー23が混同
されるおそれがあるからである。この点については、第
５図の信号Ｄの行から明らかである。同期語の混同が生
じると先ず計数回路が誤つた位相にずれる。その結果、
正しいパルスＳが何度も消失し、あるいは障害のないデ
ータブロツクが繰返し消失するが、その原因を１つのビ
ツトクロツクに帰せなくなる。従つて複数のビツトスリ
ツプにより障害が生じ、長時間にわたつて信号処理がで
きなくなる。
る必要がある。そのために、第４図の同期回路９の中で
エラー識別信号Ｅと２進信号列Ｄから分離されたパルス
Ｓとを監視する。データブロツクが正確であり、あるい
はパルスＳとfBの間に一致があれば、ビツトスリツプが
生じる可能性はほとんどない。長い時間にわたつてこの
ような指標が現われなければ、ビツトスリツプの発生が
推測される。この場合、あまり早期に同期回復を試るの
はかえつて有害である。同期語とビツトエラー23が混同
されるおそれがあるからである。この点については、第
５図の信号Ｄの行から明らかである。同期語の混同が生
じると先ず計数回路が誤つた位相にずれる。その結果、
正しいパルスＳが何度も消失し、あるいは障害のないデ
ータブロツクが繰返し消失するが、その原因を１つのビ
ツトクロツクに帰せなくなる。従つて複数のビツトスリ
ツプにより障害が生じ、長時間にわたつて信号処理がで
きなくなる。
本発明の課題は、ビツトスリツトによつて生じる信号処
理の中断時間をできるだけ短くすることである。
理の中断時間をできるだけ短くすることである。
問題点を解決する手段 本発明によれば、この課題は、特許請求の範囲第１項に
記載したデジタル信号処理回路によつて解決される。
記載したデジタル信号処理回路によつて解決される。
作用 本発明による装置は、次のような認識を基礎にしてい
る。
る。
1.ほとんどのビツトスリツプにおいて、計数位相のずれ
は±１ビツトである。
は±１ビツトである。
2.データブロツク中の同期語に近接した部分では、その
他の範囲に比べて同期語とビツトエラーを混同する確率
が著しく小さい。
他の範囲に比べて同期語とビツトエラーを混同する確率
が著しく小さい。
3.磁気テープの再生を行なう場合は、ほとんどすべての
ビツトスリツプがレベルの落込みを原因として発生す
る。
ビツトスリツプがレベルの落込みを原因として発生す
る。
第１図は、上述の認識に基いて構成された回路の原理的
なブロツク図である。この回路によつて、ビツトスリツ
プが極めて短い時間で確実に検出され、修復される。ビ
ツトスリツプ論理回路12の中で、同期語から得られた信
号ＳとブロツククロツクfBが比較される。この回路は常
に動作している。あるいは、ビツトスリツプ論理回路12
はレベルの落込みが生じた直後に作動し、信号ＳとfBの
間に設定位相の存在することが確かめられた時には直ち
に受動状態ら移行するようにしてもよい。
なブロツク図である。この回路によつて、ビツトスリツ
プが極めて短い時間で確実に検出され、修復される。ビ
ツトスリツプ論理回路12の中で、同期語から得られた信
号ＳとブロツククロツクfBが比較される。この回路は常
に動作している。あるいは、ビツトスリツプ論理回路12
はレベルの落込みが生じた直後に作動し、信号ＳとfBの
間に設定位相の存在することが確かめられた時には直ち
に受動状態ら移行するようにしてもよい。
ビツトスリツプ論理回路12は、信号ＳとfBの間で１ビツ
トまたは数ビツトの位相差が検出された時にのみ作用す
る。この時線路Ａを介して、位相誤差を除去するように
分周器８の計数位相が変化する。第１図の回路では、位
相偏差がｋビツト（有利にはk:1）である時に、この偏
差の方向に応じて、ｋ個の計数パルスが分周器８の入力
側に供給され、もしくは逆に抑圧される。
トまたは数ビツトの位相差が検出された時にのみ作用す
る。この時線路Ａを介して、位相誤差を除去するように
分周器８の計数位相が変化する。第１図の回路では、位
相偏差がｋビツト（有利にはk:1）である時に、この偏
差の方向に応じて、ｋ個の計数パルスが分周器８の入力
側に供給され、もしくは逆に抑圧される。
実施例 次に、図面を参照しながら本発明の実施例について説明
する。
する。
第２図はレベル落込みの終時に回路が作動するように構
成された実施例であり、この場合ｋ＝１である。第３図
は第２図の回路のタイムチヤートを示している。
成された実施例であり、この場合ｋ＝１である。第３図
は第２図の回路のタイムチヤートを示している。
第２図の回路は２つのシフトレジスタ13,14を有してい
る。第１のシフトレジスタ13は、信号Ｓに対して１ビツ
ト幅ずつ位相のずれた３つの信号Ｓ′,S″,Sを供給す
る。第２のシフトレジスタ14は信号fBの位相をずらし、
同期状態においてパルスfB″とパルスＳ″とが一致する
ようにする。３つのゲート15,16,17は信号ＳとfBの間の
位相差を監視している。同期状態にあることが確かめら
れると、ゲート16がフリツプフロツプ18をセツトし、回
路の作動状態を終了させる。フリツプフロツプ18は、レ
ベル落込み（ドロツプアウト）を表わす信号の後縁によ
つてセツトされる。
る。第１のシフトレジスタ13は、信号Ｓに対して１ビツ
ト幅ずつ位相のずれた３つの信号Ｓ′,S″,Sを供給す
る。第２のシフトレジスタ14は信号fBの位相をずらし、
同期状態においてパルスfB″とパルスＳ″とが一致する
ようにする。３つのゲート15,16,17は信号ＳとfBの間の
位相差を監視している。同期状態にあることが確かめら
れると、ゲート16がフリツプフロツプ18をセツトし、回
路の作動状態を終了させる。フリツプフロツプ18は、レ
ベル落込み（ドロツプアウト）を表わす信号の後縁によ
つてセツトされる。
作用状態（Ｑ＝High）においてゲート15,17は、位相偏
差が＋１ビツトもしくは−１ビツトであるかどうか調べ
る。もしそうであれば、パルスＡ′ないしＡが発生す
る。これらのパルスは遅延素子19,20を介してビツトク
ロツクＣに対し1/4ビツト長だけシフトされる。シフト
されたパルスはNORゲート21ないしex−ORゲート22を介
してビツトクロツクＣに作用し、その結果ビツトクロツ
ク内で１つの振動が抑圧されるか、ないしは付加的な振
動が１つ発生する。こうして前処理されたクロツクＣ′
は分周器８の入力側に加わり、ブロツククロツクfBない
し語クロツクfWを発生するために用いられる。この措置
が取られた直後、分周器は正しい計数位相にある。次の
評価可能なＳパルスが供給されると、回路は非作用状態
に復帰する。
差が＋１ビツトもしくは−１ビツトであるかどうか調べ
る。もしそうであれば、パルスＡ′ないしＡが発生す
る。これらのパルスは遅延素子19,20を介してビツトク
ロツクＣに対し1/4ビツト長だけシフトされる。シフト
されたパルスはNORゲート21ないしex−ORゲート22を介
してビツトクロツクＣに作用し、その結果ビツトクロツ
ク内で１つの振動が抑圧されるか、ないしは付加的な振
動が１つ発生する。こうして前処理されたクロツクＣ′
は分周器８の入力側に加わり、ブロツククロツクfBない
し語クロツクfWを発生するために用いられる。この措置
が取られた直後、分周器は正しい計数位相にある。次の
評価可能なＳパルスが供給されると、回路は非作用状態
に復帰する。
以上述べた回路は、データ伝送の開始時もしくは記録信
号の始端で行なわれる通常の同期調整には適していな
い。そのように目的には、従来の同期方法が用いられ
る。本発明のビツトスリツプ補正回路は、この同期方法
に取つてかわるものではないが、それに必要なコストを
削減することができる。例えば回転ヘツドで信号を走査
する場合には、トラツクの始端に配置された導入信号
（前述の西独特許出願公開3533962号公報参照）だけを
用いて同期調整を行なえる。トラツク中の同期障害はビ
ツトスリツプ補正によつて回避されるからである。ビツ
トスリツプを検出するには同期語周辺のごく狭い範囲を
探索すればよいので、トラツク中に記録される同期語が
ビツトパターンから成つていなくともよい。これは他の
信号では起らないことである。これに対して同期語は、
数ビツト位相のずれた同期語とビツトエラーとの混同が
できるだけ生じないように選定されている。補正範囲内
にある位相のずれた同期語とビツトエラーとの混同が生
じ、そのため誤同期に陥つた場合は、次続の同期信号に
際して、高い確率でこの障害が除去される。
号の始端で行なわれる通常の同期調整には適していな
い。そのように目的には、従来の同期方法が用いられ
る。本発明のビツトスリツプ補正回路は、この同期方法
に取つてかわるものではないが、それに必要なコストを
削減することができる。例えば回転ヘツドで信号を走査
する場合には、トラツクの始端に配置された導入信号
（前述の西独特許出願公開3533962号公報参照）だけを
用いて同期調整を行なえる。トラツク中の同期障害はビ
ツトスリツプ補正によつて回避されるからである。ビツ
トスリツプを検出するには同期語周辺のごく狭い範囲を
探索すればよいので、トラツク中に記録される同期語が
ビツトパターンから成つていなくともよい。これは他の
信号では起らないことである。これに対して同期語は、
数ビツト位相のずれた同期語とビツトエラーとの混同が
できるだけ生じないように選定されている。補正範囲内
にある位相のずれた同期語とビツトエラーとの混同が生
じ、そのため誤同期に陥つた場合は、次続の同期信号に
際して、高い確率でこの障害が除去される。
デジタル信号を処理する時に同期障害を検出，補正する
従来の方法では、同期障害が起きた時、障害を受けたデ
ータブロツクに加えてビツトエラーのないデータブロツ
クまで障害の影響が及んでしまう。
従来の方法では、同期障害が起きた時、障害を受けたデ
ータブロツクに加えてビツトエラーのないデータブロツ
クまで障害の影響が及んでしまう。
影響の及ぶブロツク数をできるだけ小さくしようとすれ
ば、ビツトエラーと同期語の混同が生じ、同期障害が発
生する危険性がある。
ば、ビツトエラーと同期語の混同が生じ、同期障害が発
生する危険性がある。
これに対して本発明によれば、同期障害の発生箇所を信
号障害の生じた時間範囲のみに抑えることができる。従
つて、従来の同期調整方法に加えて本発明を用いれば、
ビツトスリツプを「回避」することができる。多くの場
合、本発明を用いれば、同期障害を低減する他に従来の
方法に要するコストも削減できる。
号障害の生じた時間範囲のみに抑えることができる。従
つて、従来の同期調整方法に加えて本発明を用いれば、
ビツトスリツプを「回避」することができる。多くの場
合、本発明を用いれば、同期障害を低減する他に従来の
方法に要するコストも削減できる。
発明の効果 以上述べたように本発明によれば、ビツトスリツプによ
つて信号処理が中断しても、その中断時間をできる限り
短縮できるという効果が得られる。
つて信号処理が中断しても、その中断時間をできる限り
短縮できるという効果が得られる。
第１図は本発明によるデジタル信号処理回路の原理を示
すブロツク図、第２図はこのデジタル信号処理回路の実
施例のブロツク図、第３図ａ）,b）,c）は第２図の回路
の動作を説明するためのタイムチヤート図、第４図は一
般的なデジタル信号処理回路の一例を示す図、第５図は
その動作を説明するためのタイムチヤート図である。 ２…等化回路、３…振幅検出器、５…PLL回路、６…10
ビツトシフトレジスタ、７…同期識別回路、８…分周
器、９…同期論理回路、11…データバス、12…ビツトス
リツプ論理回路、13,14…シフトレジスタ、15,16,17…
ゲート、19,20…遅延素子、21…NORゲート、22…ex−OR
ゲート、24…スイツチ。
すブロツク図、第２図はこのデジタル信号処理回路の実
施例のブロツク図、第３図ａ）,b）,c）は第２図の回路
の動作を説明するためのタイムチヤート図、第４図は一
般的なデジタル信号処理回路の一例を示す図、第５図は
その動作を説明するためのタイムチヤート図である。 ２…等化回路、３…振幅検出器、５…PLL回路、６…10
ビツトシフトレジスタ、７…同期識別回路、８…分周
器、９…同期論理回路、11…データバス、12…ビツトス
リツプ論理回路、13,14…シフトレジスタ、15,16,17…
ゲート、19,20…遅延素子、21…NORゲート、22…ex−OR
ゲート、24…スイツチ。
Claims (6)
- 【請求項１】デジタル入力信号から第１のクロツク信号
（Ｃ）を再形成し、 計数回路によつて第１のクロツク信号（Ｃ）から比較的
に低い周波数の１つまたは複数のクロツク信号（fB,f
W）を発生し、 前記１つまたは複数のクロツク信号（fB,fW）が、デジ
タル入力信号に含まれる同期信号により該入力信号に対
して所定の位相に調整される、 デジタル信号処理回路において、 同期信号と比較的に低い周波数のクロツク信号（fB）の
位相を比較することによつて、所定位相に対して第１ク
ロツク信号（Ｃ）の１周期または数周期分の位相ずれが
あるかどうか検出する装置（12）が設けられ、 前記装置（12）は、位相ずれがある場合にこの位相ずれ
が計数回路に対して除去されるように作用する、 ことを特徴とするデジタル信号処理回路。 - 【請求項２】デジタル信号処理回路の前段にレベル落込
み等の伝送障害を検出する装置が設けられ、 伝送障害が検出された時に、所定位相位置からの僅かな
偏移を検出・補正する装置が作動され、 正しい位相位置が検出された時に、所定位相位置からの
僅かな偏移を検出・補正する前記装置が非作動状態に切
換えられる、特許請求の範囲第１項記載のデジタル信号
処理回路。 - 【請求項３】同期信号の位相位置が該信号から導出され
た第１のパルス（Ｓ）によつて特徴づけられ、 計数回路の位相位置が該回路から導出された第２のパル
ス（fB）によつて特徴づけられ、 前記２つのパルス電圧（S,fB）のうち少くとも一方が、
第１のクロツク信号（Ｃ）によりクロツク制御されるシ
フトレジスタに供給され、 シフトレジスタの各段の出力側に現われる一方のパルス
電圧を他方のパルス電圧と比較することによつて、設定
位相位置が達成されたか、それとも第１クロツク信号
（Ｃ）の１周期または数周期分の位相ずれがあるのかを
検出する、 特許請求の範囲第１項記載のデジタル信号処理回路。 - 【請求項４】計数回路（８）の入力側に第１のクロツク
信号（Ｃ）を供給している時に設定位相から偏移が検出
されると、偏移の方向に応じてクロツクパルスの１つま
たは複数の周期を抑圧し、もしくは付加する、特許請求
の範囲第１項から第３項までのいずれか１項記載のデジ
タル信号処理回路。 - 【請求項５】回転ヘツドで磁気テープの再生を行なう場
合のように信号が短い断片に分割されている時、各信号
断片の始端に配置された導入信号のみによつて低い周波
数のクロツク信号（fB,fW）を発生する計数回路の同期
調整を行なう、特許請求の範囲第１項から第４項までの
いずれか１項記載のデジタル信号処理回路。 - 【請求項６】デジタル入力信号から第１のクロツク信号
（Ｃ）を再形成し、 計数回路によつて第１のクロツク信号（Ｃ）から比較的
に低い周波数の１つまたは複数のクロツク信号（fB,f
W）を発生し、 前記１つまたは複数のクロツク信号（fB,fW）が、デジ
タル入力信号に含まれる同期信号により該入力信号に対
して所定の位相に調整される、 デジタル信号処理回路に対する信号処理方法において、 各信号断片の始端に設けられた導入信号と、規則的な間
隔で伝送される同期語（SW）とを使用し、 １ビツトまたは数ビツトだけ位相のずれた同期語とビツ
トエラーとの混同の起る確率ができるだけ小さくなるよ
うに、ないしこのような混同の生起に要するビツトエラ
ーの数ができるだけ大きくなるように、同期語（SW）が
選定されている、 ことを特徴とするデジタル信号処理回路に対する信号伝
送方法。
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