JP3501184B2

JP3501184B2 - デジタル信号の再生装置

Info

Publication number: JP3501184B2
Application number: JP33260894A
Authority: JP
Inventors: 智穂子滝沢
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-12-13
Filing date: 1994-12-13
Publication date: 2004-03-02
Anticipated expiration: 2019-03-02
Also published as: JPH08167252A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばデジタルＶＴ
Ｒの再生系のようにバイト単位のパラレルデータが２４
−２５変換され、さらにシリアルデータ変換されて転送
されてきたデジタル信号の再生装置に関し、特にシリア
ルデータから元のバイト単位のデータへの変換部分に関
する。

【０００２】

【従来の技術】ビデオ信号やオーディオ信号をデジタル
信号として記録し、再生する場合、所定データ数ごとに
ブロック化して記録再生する方法が、よく用いられる。
この場合に、各ブロックのデータには、ブロック同期符
号、ブロックごとの識別データ（以下、識別データをＩ
Ｄデータという）およびエラー訂正符号が付加されて、
記録再生される。

【０００３】そして、再生時は、各ブロック同期符号を
検出して、ブロック毎のデータの先頭を検出し、これに
より、ブロック単位のデータを再生する。そして、各ブ
ロック単位のデータの処理、例えばＩＤデータをデコー
ドして、そのブロックが何番目のブロックかなどのＩＤ
処理を行なうとともに、誤り訂正処理などのデジタル信
号処理を行なう。

【０００４】一般にブロック同期符号を検出する方法と
しては、通常のオーディオデータやビデオデータに現れ
ないワードパターンをブロック同期信号として採用し、
そのブロック同期符号とパターンの一致を検出すること
により、ブロック同期符号の抽出を行なう方法が一般に
用いられている。

【０００５】従来、この種のデジタル信号の再生装置に
おいて、シリアルデータのブロック同期符号のパターン
検出、およびこのブロック同期符号のパターン検出に基
づくバイト単位のデータへの変換は次のようにして行っ
ている。

【０００６】すなわち、再生シリアルデータはシリアル
−パラレル変換器において、８ビットのパラレルデータ
に変換される。そしてこの８ビットパラレルデータが、
予め決められている同期符号パターンとのパターンマッ
チングにより、ブロック同期符号（以下、ブロック同期
符号をシンクという）の検出が成される。そして、シン
ク検出の結果でデータを正しいバイト並びのデータに変
換する。

【０００７】この場合、データはそのまま出力される
が、シンク検出出力はそのまま用いずに、シンクパター
ン検出出力の検証が通常行われる。そして、その検証結
果をもとにフライホイールカウンタと呼ばれる予測カウ
ンタにより、次のシンク位置が予測され、この予測シン
ク位置とパターンマッチングによるシンク検出出力との
関係を検査する。そして、その検査結果をもとに得られ
たシンクパルスを、正しいシンクパルスとして後段の回
路に出力する。

【０００８】

【発明が解決しようとする課題】ところで、ＤＣＴ変換
と可変長符号化を用いてデジタルビデオ信号およびオー
ディオ信号を圧縮し、回転ヘッドにより磁気テープに記
録するようにしたデジタルＶＴＲの開発が進められてい
る。

【０００９】このようなデジタルＶＴＲでは、再生時に
記録トラック上を正しく操作するようにするトラッキン
グ制御として、パイロット信号を再生して行うＡＴＦ
（オートトラッキングファインディング）が採用されて
いる。そして、ＡＴＦのパイロット信号を形成するため
に、デジタルＶＴＲの記録データは２４−２５変換され
る。この２４−２５変換は、記録データの２４ビットに
対してパイロット信号を生成するための１ビットを付加
する処理である。

【００１０】このようなデジタルＶＴＲにおいては、記
録時および再生時ともにデジタル信号処理を行う回路は
基本的にバイト（８ビット）単位のパラレルデータで処
理を行い、各回路間をパラレルデータの状態でデータ転
送する構成とされている。

【００１１】デジタルＶＴＲにおいて、上述の記録時の
２４−２５変換は、３バイト分のデータに対して１ビッ
トを付加する処理で実現している。つまりバイト単位の
パラレルデータを取り込み、これを３バイト分取り込む
毎に１ビット付加して２４ビットから２５ビットへの変
換を行う。そして記録時はこのパラレルデータをシリア
ルデータに変換して記録を行うようにする。

【００１２】このように、デジタルＶＴＲにおいては、
データは２４−２５変換が行われてシリアルデータとし
て記録されているため、これを再生するに当たって前述
したような単純なシリアル−パラレル変換は用いること
はできない。すなわち、３バイト毎の１ビットの存在に
より、単純な８ビット単位のデータをバイトデータとし
て扱うことはできないのである。

【００１３】この発明は、以上の点にかんがみ、２４−
２５変換され、シリアルデータとして記録されたデジタ
ル信号の再生にあたって、バイト単位のデータを正しく
切り分けることができるようにしたものを提供すること
を目的とする。

【００１４】

【課題を解決するための手段】この発明によるデジタル
信号の再生装置は、予め定められたバイト数毎にブロッ
ク化され、各ブロック毎にブロック同期符号が付加され
るとともに、３バイト毎に１ビット付加されることによ
り２４−２５変換されたシリアルデータで再生された信
号を、バイト単位のデータで転送するようにするもので
ある。

【００１５】バイト単位でデータの転送および処理を行
なうので、ブロック同期符号は１バイトあるいは１バイ
トの整数倍のデータとされ、２４−２５変換はブロック
同期符号の時点に対して一定の位相関係をもって行なわ
れている。

【００１６】そして、ブロック同期符号を基準にしたと
きのシリアルクロックの２５クロック周期の内のいずれ
のタイミングで２４−２５変換の付加ビットが挿入され
ているかも定まっている。そこで、この発明において
は、このブロック同期符号の検出タイミングを基準にし
て、２４−２５変換の付加ビットを除去しながら、バイ
ト単位のデータの切り出しを正しく行なうようにする。

【００１７】すなわち、この発明によるデジタル信号の
再生装置は、後述する実施例の参照符号と対応付ける
と、再生信号から前記シリアルデータのビット周期のシ
リアルクロックを形成するシリアルクロック形成手段３
０と、前記再生信号中のブロック同期符号を検出するブ
ロック同期符号検出手段４１と、前記ブロック同期符号
検出手段４１の検出信号に基づいて前記シリアルクロッ
クの２５クロック周期の信号を形成する手段４２と、前
記２５クロック周期の信号から、この２５クロック周期
を、８クロック、８クロック、９クロックの周期に分割
した状態のタイミング信号を形成するデコード手段４３
と、このデコード手段４３からのタイミング信号により
前記再生シリアルデータからバイト単位のデータを取り
出すバイトデータ取出手段４４とを備えることを特徴と
する。

【００１８】

【作用】前述したように、ブロック同期符号を基準にし
たときのシリアルクロックの２５クロック周期の内のい
ずれのタイミングで２４−２５変換の付加ビットが挿入
されているかは定まっている。

【００１９】この発明においては、ブロック同期符号検
出手段４１の検出信号からシリアルクロックの２５クロ
ック周期の信号が形成され、デコード手段４３では、こ
の２５クロック周期の信号から、２４−２５変換による
付加ビットが付加されたバイトのデータのタイミングに
対しては、９クロック、その他のバイトのデータについ
ては、８クロックを割り付けたタイミング信号が得られ
る。

【００２０】したがって、取出手段４４においては、こ
のタイミング信号により再生シリアルデータから、前記
付加ビットが除去されつつ、正しいバイト単位のデータ
が得られる。

【００２１】

【実施例】以下、この発明によるデジタル信号の再生装
置を、前述したデジタルＶＴＲの再生系に適用した場合
について、図を参照しながら説明する。

【００２２】まず、この例のデジタルＶＴＲについて説
明する。

【００２３】この例のデジタルＶＴＲは、アジマス角が
異なり、互いに１８０°の角間隔を隔てて配置された２
個の回転ヘッドを有する回転ヘッドドラムを使用する。
そして、この回転ヘッドドラムに対して、磁気テープを
斜めに、その１８０°弱の回転角分、巻き付け、前記２
個の回転ヘッドが、交互に磁気テープ上に斜めのトラッ
クを形成するように走査することにより、ビデオ信号お
よびオーディオ信号を記録し、再生する。

【００２４】この場合、２つの回転ヘッドによって記録
される２本のトラックを一つのペアとし、５ペアで１フ
レーム分のビデオ信号およびオーディオ信号を、順次デ
ジタルデータとして記録するようにする。

【００２５】図２は、この例の場合のデジタルＶＴＲの
記録トラックフォーマットを示すものである。図２にお
いて、１０は磁気テープであり、ＴＡは一方の回転ヘッ
ドで形成されるトラック、ＴＢはアジマス角が異なる他
方の回転ヘッドによって記録されるトラックである。前
述したように、トラックＴＡおよびＴＢは、一つのペア
とされ、５ペアのトラック、つまり１０本のトラック
で、１フレーム分の信号の記録が行なわれる。

【００２６】そして、オーディオデータとビデオデータ
とは、１本のトラック上において、記録エリアを異にし
て記録されている。すなわち、ＡＲ１はオーディオデー
タの記録エリア、ＡＲ２はビデオデータの記録エリアで
ある。さらに、このデジタルＶＴＲにおいては、ビデオ
データおよびオーディオデータのほかに、サブコードデ
ータが記録されるようにされており、これもビデオデー
タおよびオーディオデータとは異なる記録エリアＡＲ３
において、各トラック上に記録される。

【００２７】なお、図２において、ビデオデータ、オー
ディオデータおよびサブコードデータとは異なる記録エ
リアＩＴＩには、再生時の回転ヘッドのトラッキングの
引き込み用のパイロット信号が記録されている。

【００２８】この例のＶＴＲでは、回転ヘッドドラムに
は、回転ヘッドドラムの一回転当たり、１ないし複数個
の基準位相パルスＰＧを発生するパルス発生器が設けら
れており、このパルス発生器から得られるパルスＰＧ
は、回転ヘッドの基準位相を示すパルスとなる。記録時
および再生時には、このパルスＰＧを基準にして、回転
ヘッドの磁気テープに対するトラッキング位相が制御さ
れており、記録時と再生時とで、同一トラッキング条件
で、ヘッドがテープ上を走査するように制御されてい
る。

【００２９】ＩＴＩ、オーディオデータ記録エリアＡＲ
１、ビデオデータ記録エリアＡＲ２およびサブコードデ
ータ記録エリアＡＲ３は、パルスＰＧに対して一定の位
相関係を有している。このため、記録時と再生時とで
は、このパルス発生器からのパルス信号ＰＧと、例え
ば、ビデオ信号の垂直同期信号との位相同期がとられる
とともに、位相サーボ回路が働くようにされて、記録時
と再生時とで、同一トラッキング条件で、ヘッドがテー
プ上を走査するように制御されている。

【００３０】そして、この例の場合、オーディオデー
タ、ビデオデータおよびサブコードデータは、外観的に
は全く同じブロック化構造を有するようになっている。

【００３１】図３は、このブロック化データの構造を示
すものである。すなわち、各ブロックの先頭の２バイト
は、ブロック同期符号パターンが挿入されている。この
同期符号のパターンは、ビデオデータとオーディオデー
タとでは共通の符号パターンが用いられているか、サブ
コードデータは異なるパターンの符号が用いられてい
る。

【００３２】同期符号パターンの後の３バイトは、ＩＤ
データである。この３バイトのＩＤデータのうち、初め
の１バイトのデータＩＤ０と、２バイト目のデータＩＤ
１とが本来のＩＤデータそのものである。そして、最後
の１バイトＩＤＰは、これら各１バイトのＩＤデータＩ
Ｄ０，ＩＤ１に対するエラー訂正用のパリティである。

【００３３】ＩＤデータの次は、各種のデジタルデー
タ、つまり、オーディオデータ、ビデオデータあるいは
サブコードデータのうちのいずれかと、そのエラー検出
訂正用のパリティとからなる。この部分は、オーディオ
データブロック、ビデオデータブロック、サブコードデ
ータブロックの、それぞれにおいて大きさが異なる。

【００３４】そして、ＩＤデータは、オーディオデータ
ブロックとビデオデータブロックとでは同一のデータ構
造を有しているとともに、そのデータ内容も、ほぼ同一
である。しかし、サブコードデータブロックについての
ＩＤデータは、そのデータ内容が異なる。

【００３５】記録データは、前述したように２４−２５
変換されたのち、シリアルデータに変換されて記録され
るものである。図４〜図６は、デジタルビデオデータの
ブロックについての２４−２５変換を説明するためのも
ので、この場合、図４に示すように、１ブロックは９０
バイトのバイト長となっている。そして、図５に示すよ
うに、１ビットの付加ビットｂが３バイト毎のバイトデ
ータに付加されて、２４−２５変換され、その後、バイ
ト単位のパラレルデータがシリアルデータに変換されて
記録されるものである。

【００３６】図６は記録時のクロックタイミングを説明
するための図である。すなわち、図６Ａに示すクロック
ＤＣＫは、シリアルクロックであって、記録シリアルデ
ータの１ビット周期のクロックである。図６Ｂは、この
シリアルクロックＤＣＫのカウント値を表している。

【００３７】この例の場合、記録時のパラレルデータの
転送のためのクロックは、図６Ｃのような変則パラレル
クロックＶＣＫとされている。この変則パラレルクロッ
クＶＣＫは、図６Ｃに示すように、その３クロック分の
周期をシリアルクロックＤＣＫの２５クロック分とし、
かつ、このクロックＶＣＫの３クロックのそれぞれの周
期を、それぞれシリアルクロックＤＣＫの９クロック
分、８クロック分、８クロック分となるようにしたもの
である。

【００３８】シリアルクロックＤＣＫおよびこの変則パ
ラレルクロックＶＣＫは、再生時においては、再生シリ
アルデータからクロック再生されて、後述のようにして
使用されるものである。

【００３９】図７は、この例のデジタルＶＴＲの再生系
のブロック図である。図７において、磁気テープ１１上
を回転ヘッド１２が記録トラック上を、正しく走査する
ことにより、記録データがシリアルで再生され、これが
アンプ１３を介してＡ／Ｄでコンバータ１４に供給され
る。Ａ／Ｄコンバータ１４では、この再生信号がデジタ
ル化される。そして、このＡ／Ｄコンバータ１４の出力
信号が、データ再生回路１５に供給されビタビ復号が成
される。データ再生回路１５からのビタビ復号化された
データは、復調回路１６に供給される。

【００４０】アンプ１３を通じたシリアルデータは、ま
た、クロック形成回路３０に供給される。クロック形成
回路３０は、ＰＬＬにより構成されており、再生シリア
ル信号に基づいてビット周期に同期したシリアルクロッ
クＤＣＫを形成する。このシリアルクロックＤＣＫは、
記録時のシリアルクロックと対応しており、Ａ／Ｄコン
バータ１４、データ再生回路１５および復調回路１６に
供給される。

【００４１】復調回路１６では、再生シリアルデータ中
からシンクパターンが検出されて、ブロック毎の先頭の
ブロック同期符号が検出される。そして、この復調回路
１６において、このシンクパターン検出に基づいて、後
述するように、パイロット信号用に付加されていた付加
ビットを除くとともに、シリアルデータがバイト単位の
パラレルデータに変換される。このシンク検出処理およ
びバイト単位のパラレルデータへの変換処理については
後で詳述する。

【００４２】復調回路１６からのパラレルデータを転送
するためのクロックは、前述した変則クロックＶＣＫで
あり、このクロックＶＣＫは、次のように形成される。

【００４３】すなわち、クロック形成回路３０からのシ
リアルクロックＤＣＫは、カウンタ３１に供給される。
カウンタ３１はシリアルクロックＤＣＫを計数し、その
計数値をデコーダ３２に供給する。デコーダ３２は、カ
ウンタ３１で、任意の時点からシリアルクロックＤＣＫ
が５クロック分計数されるとローレベルとなり、９クロ
ック分計数されるとハイレベルとなり、１３クロック分
計数されると再びローレベルとなり、１７クロック分計
数されるとハイレベルとなり、２１クロック分計数され
るとローレベルとなり、２５クロック分計数されるとハ
イレベルとなる出力を出す。

【００４４】そして、２５クロック分計数した後は、カ
ウンタ３１の値は、リセットされ、そのリセット時点か
ら上述と同様にして、ハイレベルと、ローレベルとを順
次に繰り返す信号を出力する。こうして、デコーダ３２
からは、図６で示した記録時のパラレルデータ転送用の
変則クロックＶＣＫに対応する変則クロックＶＣＫが得
られる。すなわち、シリアルクロックＤＣＫの９クロッ
ク分、８クロック分、８クロック分を一つの周期として
繰り返す変則クロックＶＣＫが得られる。ただし、この
変則クロックＶＣＫは、再生信号中のシンクとは非同期
である。この変則クロックＶＣＫは、パラレルデータに
変換された後のデータ転送用として、復調回路１６に供
給される。

【００４５】復調回路１６から得られたバイト単位のデ
ータは、デ・ランダマイズ回路１７に供給され、記録時
にＭ系列の乱数に従って、バラバラにされたバイト単位
のデータが元の並びのデータに戻される。

【００４６】このデ・ランダマイズ回路１７からのバイ
ト単位のデータは、ＩＤ再生回路１８に供給され、ＩＤ
データについてのエラー訂正処理およびデコード処理が
行われる。そして、このＩＤ再生回路１８からのバイト
単位のデータは、ＴＢＣ回路１９に供給されて時間軸誤
差が除去される。

【００４７】時間軸誤差が除去されたバイト単位のデー
タはエラー訂正回路２０に供給され、図３に示したよう
に、ブロック毎に備えられているパリティを用いたエラ
ー訂正処理が行われる。さらに、エラー訂正回路２０か
らの出力信号はデジタル信号訂正回路２１に供給され、
逆ＤＣＴ処理により圧縮デジタルビデオ信号が伸張され
る。そして、再生デジタル信号が出力端子２２から出力
される。

【００４８】復調回路１６〜ＴＢＣ回路１９のそれぞれ
に対しては、変則クロックＶＣＫが、そのバイト単位の
データの転送のクロックとされる。

【００４９】また、ＴＢＣ回路１９、エラー訂正回路２
０およびデジタル信号処理回路２１のそれぞれの間で
は、クロック発生回路３４からの基準クロックＴＣＫに
より、バイト単位のデータがパラレル転送される。クロ
ック発生回路３４には、入力端子３３から同期信号が供
給され、この同期信号に基づいて、クロック発生回路３
４ではクロックＴＣＫが形成される。

【００５０】次に、シンク検出および再生シリアルデー
タからバイト単位のデータの切り出しを行なう図７の復
調回路１６のいくつかの実施例を以下に説明する。図１
は、復調回路１６の第１の実施例である。この例の場
合、復調回路１６は、再生シンク検出部１６１と、この
再生シンク検出部１６１から得られる再生シンク検出パ
ルスａＳＹＮＰの正確性を検査するためのシンク検査部
１６２と、シリアルクロックＤＣＫから変則クロックＶ
ＣＫへのクロック乗り換え回路１６３および１６４とか
らなっている。

【００５１】クロック乗り換え回路１６３は、バイトデ
ータについてのクロック乗り換え回路であり、また、ク
ロック乗り換え回路１６４は、シンク検出パルスについ
てのクロック乗り換え回路である。なお、この例の場
合、シリアルクロックＤＣＫは、４０ＭＨｚであり、変
則クロックＶＣＫは、その８分の１の５ＭＨｚとされて
いる。

【００５２】データ再生回路１５からこの復調回路１６
の再生シンク検出部１６１に供給されるシリアルデータ
ＤＴｉｎは、この例においては、直列接続された１８個
の１ビット分の遅延回路Ｚ１、Ｚ２．．．Ｚ１８に、ク
ロックＤＣＫにより順次に転送される。これら遅延回路
Ｚ１〜Ｚ１８の各出力信号は、シンクパターンマッチン
グ回路４１に供給される。このシンクパターンマッチン
グ回路４１では、再生シリアルデータの所定ビット数の
ビットパターンと、比較用シンクパターンとのパターン
マッチングにより、シンク検出を行なう。

【００５３】オーディオデータおよびビデオデータにつ
いては、前述したように共通の比較用シンクパターンに
よりマッチング処理が行われ、また、サブコードの時に
は異なる比較用シンクパターンが選択される。

【００５４】このパターンマッチングの比較用シンクパ
ターンの切り替えは、図示しないがこの例では回転ヘッ
ドの回転位相の基準となるパルスＰＧに基づいて形成さ
れる記録エリア信号に基づいて行なわれ、ビデオデータ
の記録エリアおよびオーディオデータ記録エリアのとき
と、サブコードデータの記録エリアのときとで、比較用
シンクパターンの切り替えが行われる。

【００５５】この例の場合、再生時のシンクパターンは
１５ビットのパターンであり、オーディオデータおよび
ビデオデータに対する比較用シンクパターンは、０１１００００００００１１０１サブコードデータに対する比較用シンクパターンは、０００１１００００００００１０とされている。

【００５６】シンクパターンマッチング回路４１では、
上記の１５ビットのパターンについて、予め用意された
比較用パターンと、遅延回路Ｚ１〜Ｚ１８からのデータ
のうちの１５ビットのパターンとの論理積を取り、両者
の一致を判定する。そして両者の一致が検出されたと
き、再生シリアルデータ中のシンクパターンを検出した
として、その検出出力ａＳＹＮＰがこの回路４１から得
られる。

【００５７】そして、この検出パルスａＳＹＮＰは、カ
ウンタ４２にそのリセットパルスとして供給される。カ
ウンタ４２は、シリアルクロックＤＣＫを２５個カウン
トするとキャリーパルスを発生する２５進カウンタであ
る。前記リセットにより、このカウンタ４２のカウント
値は、シンク検出パルスａＳＹＮＰの時点を基準にした
ものとなる。

【００５８】このカウンタ４２のカウント値出力は、デ
コーダ４３に供給される。デコーダ４３は、カウンタ４
２のシリアルクロックＤＣＫの２５クロックで１巡する
カウント値を参照し、前記シリアルクロックＤＣＫの２
５クロックの内の８クロック、８クロック、９クロック
毎に発生するパルスＥＮＡＢＬＥをこれより出力する。

【００５９】そして、遅延回路Ｚ１〜Ｚ１８の各出力デ
ータが、シリアル−パラレル変換回路４４に供給される
と共に、パルスＥＮＡＢＬＥがこのシリアル−パラレル
変換回路４４に供給されて、パルスＥＮＡＢＬＥのタイ
ミングで、シリアルデータからバイト単位のパラレルデ
ータが切り出され、このシリアルパラレル変換回路４４
から出力される。つまりバイト単位のデータに変換され
る。

【００６０】図８は、この時の再生シンク検出部１６１
のタイミングチャートである。

【００６１】この例の場合、データ再生回路からのデー
タＤＴｉｎは、図８Ａのようなものとする。ここで、図
８中で、＊は不定のデータを示している。また、図８に
おいて、ＥＢで示すのは付加ビットであり、これは３バ
イト毎に付加されたものである。そして、図８Ｂ〜Ｊ
は、遅延回路Ｚ１〜Ｚ１８によって入力データＤＴｉｎ
をそれぞれ遅延した後のデータ示している。

【００６２】今、図８Ａに示すように、入力データＤＴ
ｉｎの先頭から番号「０」から「１４」までを付したビ
ットがシンクパターンであって、これがシンクパターン
マッチング回路４１で検出されると、このシンクパター
ンマッチング回路４１からは図８Ｋに示すようなタイミ
ングで、シンクパターン検出パルスａＳＹＮＰが得られ
る。この結果、カウンタ４２は、このパルスａＳＹＮＰ
によりリセットされ、その計数値は図８Ｌに示すように
変化することになる。

【００６３】そして、この例の場合においては、カウン
タ４２は、カウント値「０」からカウント値「２４」ま
で繰り返し計数を行い、そのうちのカウント値「０」、
「８」、「１６」において、パルスＥＮＡＢＬＥが図８
Ｍに示すように得られる。そして、このパルスＥＮＡＢ
ＬＥによって、シリアル−パラレル変換回路４６で８ビ
ットパラレルデータがラッチされ、その出力とされる。
すなわち、図８Ｃ〜Ｊにおいて、一点鎖線で囲った８ビ
ットが、それぞれバイト単位のデータとして出力され、
図８Ｎに示すバイトデータＤＴＡとしてシリアル−パラ
レル変換回路４６から出力される。

【００６４】この図８から明らかなように、シンク検出
パルスａＳＹＮＰから、シリアルクロックの８クロッ
ク、８クロック、９クロックの周期で順次得られるパル
スＥＮＡＢＬＥにより、データがラッチされてバイト単
位のパラレルデータに変換されることにより、付加ビッ
トが除去されて元の正しいバイト単位のパラレルデータ
ＤＴＡが得られるものである。

【００６５】そして、このバイト単位のパラレルデータ
ＤＴＡは、クロック乗り換え回路１６３を介してデ・ラ
ンダマイズ回路１７に供給される。また、この例の場合
には、シンクパターンマッチング回路４１から得られる
シンク検出パルスａＳＹＮＰが、再生シンク検出部１６
１からそのまま得られ、これがクロック乗り換え回路１
６４を介してシンク検査部１６２に供給される。

【００６６】次に、データＤＴＡについてのクロック乗
り換え回路１６３の一例について、図９、図１０、図１
１を参照しながら説明する。図９は、この例のクロック
乗り換え回路１６３の一実施例のブロック図である。ま
た、図１０および図１１は、この例の場合のクロック乗
り換え回路１６３でのデータＤＴＡについてのクロック
乗り換えのタイミングチャートを示すものである。

【００６７】前述したように、シンク検出パルスａＳＹ
ＮＰは、変則クロックＶＣＫの位相とは無関係に発生す
るために、シリアルパラレル変換回路４４から得られる
バイト単位のデータＤＴＡと変則クロックＶＣＫとの間
には２５通りの位相の状態が生じる。そのため、このク
ロック乗り換えには注意が必要となる。

【００６８】そして、変則クロックＶＣＫは、前述した
ように、図１０Ａおよび図１１Ａに示すような矩形波信
号であり、その３クロックのそれぞれの周期が、シリア
ルクロックＤＣＫの９クロック、８クロック、８クロッ
ク周期とされ、それが繰り返すものである。

【００６９】この変則クロックＶＣＫは、図９の実施例
のクロック乗り換え回路１６３の制御信号発生回路５４
に供給される。この制御信号発生回路５４は、変則クロ
ックＶＣＫをもとに、この変則クロックＶＣＫより少し
早く立ち上がるクロックパルスＯＥＮ（図１０Ｄおよび
図１１Ｄ参照）を生成するとともに、変則クロックＶＣ
Ｋの、シリアルクロックＤＣＫの９クロック分のレート
の期間の立ち下がりを示すパルスＶＦＬ（図１０Ｂおよ
び図１１Ｂ参照）を発生する。後述するようにパルスＯ
ＥＮを用いて出力するデータを保持することで、変則ク
ロックＶＣＫでの出力データのラッチが可能となり、ク
ロックが乗り換えられる。

【００７０】そして、変則クロックＶＣＫの３周期を１
周期とするパルスＶＦＬは、カウンタ５５に、そのリセ
ットパルスとして供給される。カウンタ５５は、シリア
ルクロックＤＣＫをカウントする２５進のカウンタであ
る。そして、このカウンタ５５のカウント値出力ＣＮＴ
Ｖ（図１０Ｃおよび図１１Ｃ参照）は、位相検査回路５
６に供給される。位相検査回路５６には、例えばＤフリ
ップフロップにより構成されるビット遅延回路５７にお
いて、クロックＤＣＫによりシンク検出パルスａＳＹＮ
Ｐを１ビット分遅らせたｂＳＹＮＰが、検査タイミング
信号として供給される。

【００７１】また、シリアル−パラレル変換回路４４か
らのデータＤＴＡは、Ｄフリップフロップにより構成さ
れるビット遅延回路５１に供給されるとともに、選択回
路５２の一方の入力端に供給される。一方、ビット遅延
回路５１によって、１ビット分遅れたデータＤＴＢは、
選択回路５２の他方の入力端に供給される。位相検査回
路５６の出力は、この選択回路５２の選択制御信号とし
て供給される。

【００７２】この選択回路５２の出力は、ラッチ回路５
３に供給され、制御信号発生回路５４からのパルスＯＥ
Ｎがハイレベルであるときに、クロックＤＣＫのタイミ
ングでラッチされ、その時のデータが保持される。すな
わち、ラッチ回路５３では、制御信号発生回路５４から
のパルスＯＥＮによって、選択回路５２からのデータが
ラッチされ、そのラッチされたデータが保持されること
になる。

【００７３】今、ここで、シンク検出パルスａＳＹＮＰ
が発生したとき、これをシリアルクロックＤＣＫの１ク
ロック分遅らせたｂＳＹＮＰでの、カウンタ５５のカウ
ント値ＣＮＴＢの値を位相ＰＨと呼ぶこととする。

【００７４】この位相ＰＨ＝９のとき、制御信号発生回
路５４で形成したパルスＯＥＮによって、データＤＴＡ
をラッチしようとするとミスが生じる。この状態を図１
０Ｅ〜Ｈに示す。すなわち、パルスＯＥＮの立上がりに
よりデータをラッチするものとすると、図１０Ｄのパル
スＯＥＮの４番目のパルスは、本来、「ｓ７〜ｓ１４」
のデータをラッチしなければならないところ、「ｄ０〜
ｄ７」をラッチしてしまい、エラーとなる。

【００７５】一方、データＤＴＡを１クロック分遅延し
たデータＤＴＢを、パルスＯＥＮでラッチすると図１０
Ｉ、Ｊに示すようにエラーは発生しない。

【００７６】逆に、ＰＨ＝８のときには、図１１Ｉおよ
びＪに示すように、データＤＴＢをパルスＯＥＮのタイ
ミングでラッチしようとするとエラーが生じる。一方、
データＤＴＡをパルスＯＥＮでラッチすれば、図１１
Ｇ，Ｈに示すように、エラーは生じない。

【００７７】位相検査回路５６は、このように位相ＰＨ
の値によってパルスＯＥＮのタイミングでラッチ回路５
３で保持するデータを選択するようにするものである。
この例では、位相ＰＨがカウント値ＣＮＴＶの「９」以
上で「１７」以下（９≦ＰＨ＜１７）の時には、データ
ＤＴＢを選択回路５２から出力するように制御し、その
他の時にはデータＤＴＡを選択回路５２から出力するよ
うに制御するようにする。

【００７８】これによりバイト単位のデータがエラーな
く連続的に正しく再現されることになり、正しいクロッ
ク乗り換えが行われることになる。そしてラッチ回路５
３からのデータが、ラッチ回路５８で変則クロックＶＣ
Ｋによりラッチされて、この変則クロックＶＣＫに同期
したパラレルデータＤＴｏｕｔが得られ、これが変則ク
ロックＶＣＫに基づいて順次転送が行われることにな
る。なお、ラッチ回路５８は、後続の回路の初段に設け
られるようにされていてもよい。

【００７９】シンク検出パルスａＳＹＮＰについてのク
ロック乗り換え回路１６４についても、ほぼ同様にして
クロック乗り換えが行われる。すなわち、制御信号発生
回路６５、カウンタ６６、位相検査回路６７および遅延
回路６８は、クロック乗り換え回路１６３における制御
信号発生回路５４、カウンタ５５、位相検査回路５６、
遅延回路５７にそれぞれ対応している。

【００８０】そして、このクロック乗り換え回路１６４
の場合においては、遅延回路６８にはシンク検出パルス
ａＳＹＮＰが供給され、１クロック分遅れたパルスｂＳ
ＹＮＰが得られることになる。そして、シンク検出パル
スＳＹＮＰ自体は、シリアルクロックの１周期分のパル
スであるので、長シンク発生回路６１に供給されてパル
ス幅が８倍の長さに変形される。

【００８１】そして、この８倍の長さに変形されたパル
スが、ラッチ回路６２に供給されて１クロック分遅らさ
れ、これが選択回路６３の一方の入力端に、また、長シ
ンク発生回路６１からのパルスが選択回路６３の他方の
入力端に供給される。そして位相検査回路６７の位相検
査結果に応じて、前述と同様にして選択回路６３が切り
替え制御され、出力するパルスが選択され、ラッチ回路
６４においてパルスＯＥＮによってラッチされる。そし
て、ラッチ回路６９で変則クロックＶＣＫにより、さら
にラッチされ、変則クロックＶＣＫに同期したシンク検
出パルスｐｂＳＹＮＰとして出力される。

【００８２】クロック乗り換え回路１６３から得られた
出力データＤＴｏｕｔは、デ・ランダマイズ回路１７に
そのまま供給される。一方、クロック乗り換え回路１６
４で得られたクロック乗り換え後のシンク検出パルスｐ
ｂＳＹＮＰは、シンク検査部１６２に供給される。この
シンク検査部１６２のクロックは変則クロックＶＣＫで
ある。

【００８３】このシンク検査部１６２においては、シン
ク検出パルスｐｂＳＹＮＰはステートマシーン４５に供
給されるとともに、フライホイールカウンタ４６に供給
される。フライホイールカウンタ４６は、パルスｐｂＳ
ＹＮＰによりリセットされ、次のシンクパターンの検出
出力が得られると予想されるときに、予測パルスＦＷＳ
ＹＮＰを出力するように構成されたものであり、シンク
位置予測回路を構成する。

【００８４】すなわち、このフライホイールカウンタ４
６は、オーディオブロックデータおよびビデオデータの
ブロックデータの再生時には、９０バイト周期で予測パ
ルスＦＷＳＹＮＰを発生し、サブコードブロックの再生
時には、１２バイト周期で予測パルスＦＷＳＹＮＰを発
生する。このため、図示しないが、このフライホイール
カウンタ４６は、前述した基準パルスＰＧから生成され
た記録エリア信号により、そのプリセットカウント値
が、それぞれ変更され、前述したような周期の予測パル
スＦＷＳＹＮＰが発生するように切り換えられる。

【００８５】ステートマシーン４５は、検出パルスｐｂ
ＳＹＮＰと、フライホイールカウンタ４６からの予測パ
ルスＦＷＳＹＮＰとを参照して、正しくシンクパルスが
検出されている状態か、あるいはその他の状態かを検知
し、その検知の結果に応じた状態データＳＴＡＴＥを出
力する。そして、パルスＦＷＳＹＮＰが、シンク検出パ
ルスとしてデ・ランダマイズ回路１７に供給されるとと
もに、状態データＳＴＡＴＥもデ・ランダマイズ回路１
７に供給される。

【００８６】このステートマシーン４５の構成および動
作について、次に説明する。このステートマシーン４５
は、フライホイールカウンタ４６からの予測パルスＦＷ
ＳＹＮＰを用いて、シンク検出パルスａＳＹＮＰの信頼
性を検査する機能を有する。フライホイールカウンタ４
６からの予測パルスＦＷＳＹＮＰは、一つ前のシンク検
出パルスａＳＹＮＰから予測されたものであり、両者が
一致するということは、そのシンク検出パルスａＳＹＮ
Ｐおよび一つ前のシンク検出パルスａＳＹＮＰの信頼性
が高いことを示している。

【００８７】こうして、フライホイールカウンタ４６か
らのパルスＦＷＳＹＮＰと、再生シンク検出部１６１か
らのシンク検出パルスａＳＹＮＰとの関係を調べること
で、シンク検出パルスａＳＹＮＰの信頼性を検査するこ
とができる。

【００８８】この実施例では、ステートマシーン４５の
２つの入力パルスａＳＹＮＰ、ＦＷＳＹＮＰの関係を表
わす指標として、次に示すような４つのモードを持つス
テートマシーンを利用する。

【００８９】「モード」サーチモード（以下、Ｓモードという）；再生シンク
検出部１６１でシンクが検出されていない待ち状態ベリファイモード（Ｖモードと、以下称する）；再生
シンク検出部１６１で一つのシンクが検出された不確定
状態ホールドモード（Ｈモードと、以下称する）；再生シ
ンク検出部１６１からのシンク検出パルスａＳＹＮＣと
フライホイールカウンタ４６からのパルスＦＷＳＹＮＰ
とが一致した安定状態コーションモード（以下、Ｃモードという）；再生シ
ンク検出部１６で１個のシンクが抜けた場合の警告状
態。

【００９０】「モード遷移条件」マッチ；再生シンク検
出部１６１からのシンク検出パルスＳＹＮＰとフライホ
イールカウンタ４６からのパルスＦＷＳＹＮＰが一致し
た場合ミスマッチ；再生シンク検出部１６１からのシンク検出
パルスＳＹＮＰとフライホイールカウンタ４６からのパ
ルスＦＷＳＹＮＰが不一致の場合。

【００９１】図１３および図１４は、ステートマシーン
４５の各モードおよびその遷移を説明するための図であ
る。ステートマシーン４５は、各モードを表すため状態
信号ＳＴＡＴＥを出力する。

【００９２】ステートマシーン４５では、初期状態で
は、Ｓモードに設定しておき、再生シンク検出部１６１
からのシンク検出パルスＳＹＮＰの発生を待つ。再生シ
ンク検出部１６１で同期符号パターンが検出され、シン
ク検出パルスａＳＹＮＰが発生すると、ステートマシー
ン４５はＶモードに遷移する。

【００９３】そして、ステートマシーン４５では、Ｖモ
ードのときに再生シンク検出部１６１でシンク検出パル
スａＳＹＮＰが得られると、フライホイールカウンタ４
６からの予測パルスＦＷＳＹＮＰとの検査が行なわれ
る。この検査の結果、ミスマッチの場合、再生シンク検
出部１６１からのシンク検出パルスａＳＹＮＰの信頼性
が薄いので、Ｓモードに戻り、再生シンク検出部１６１
での新たなシンク検出パルスａＳＹＮＰを待つ。検査の
結果、マッチする場合には、ＶモードからＨモードに遷
移する。これは、再生シンク検出部１６１で２回連続し
てシンクが正しく検出されると、安定状態Ｈモードに遷
移することを意味する。

【００９４】ステートマシーン４５は、Ｈモードのとき
には、フライホイールカウンタ４６からのパルスＦＷＳ
ＹＮＰと再生シンク検出部１６１からのパルスａＳＹＮ
Ｐとの検査の結果、マッチする限り、Ｈモードを保持す
る。しかし、データの終わりや、何らかのエラーでシン
クが抜けたとき、ミスマッチ状態になるため、Ｃモード
に移行する。ＣモードではパルスＦＷＳＹＮＰをそのま
ま出力する。

【００９５】このＣモードで、さらにミスマッチになる
と、Ｓモードに移る。つまり、１個のシンクが抜けただ
けでは、Ｃモードに移るが、２個続けてシンクが抜ける
と、初期状態であるＳモードに戻ることになる。もちろ
ん、Ｃモードのときマッチすれば、Ｈモードに復帰でき
る。これにより、エラー等により、単に１個のシンクが
抜けた場合に、次のシンクが正しく得られれば、Ｈモー
ドに即座に復帰できることを示している。

【００９６】ステートマシーン４５では、疑似同期パル
スを除去する機能も有する。すなわち、再生シンク検出
部１６１での検出パルスａＳＹＮＰの中には、疑似同期
符号が含まれている可能性がある。これは、フライホイ
ールカウンタ４６からのパルスＦＷＳＹＮＰと再生シン
ク検出部１６１からのパルスａＳＹＮＰとを比較して、
予定されていないときに再生シンク検出部１６１からパ
ルスａＳＹＮＰが発生したとき、疑似パルスとして検出
し、それを排除する。この場合にも、フライホイールカ
ウンタ４６からのパルスＦＷＳＹＮＰがシンク検出パル
スとして出力される。

【００９７】すなわち、フライホイールカウンタ４６か
らのパルスＦＷＳＹＮＰの信頼性が高くなっているＨモ
ードおよびＣモードでは、フライホイールカウンタ４６
からのパルスＦＷＳＹＮＰと一致しない再生シンク検出
部１６１からのパルスａＳＹＮＰを無視することによ
り、前述の機能を実行することができる。

【００９８】以上のことを実現するため、フライホイー
ルカウンタ４６には、ステートマシーン４６からの状態
信号ＳＴＡＴＥが供給される。

【００９９】また、ステートマシーン４５は、オーディ
オデータの記録エリアＡＲ１が終了して、次のビデオデ
ータの記録エリアＡＲ２の再生に移る際、さらには、ビ
デオデータの処理が終了してサブコードデータの記録エ
リアＡＲ３の再生に移る際、それぞれポストシンクブロ
ックの検出を行なったタイミングでリセットされ、速や
かに、次の同期符号の検出動作に備えるような構成をと
っている。

【０１００】ステートマシーン４５においては、上述し
た４種のモードの中で、ＨモードとＨモードになる前の
Ｖモードが、シンクを正しく検出できた状態を表わすモ
ードである。そこで、このＨモードおよびＶモードにお
いて、再生シンク検出部１６１からの検出パルスａＳＹ
ＮＰと、フライホイールカウンタ４６からのパルスＦＷ
ＳＳＹＮＰとの論理積をとったものが、最も正しいシン
ク検出パルスとなる。

【０１０１】次に、図１５は復調回路１６の第２の実施
例である。

【０１０２】この例は再生シンク検出部１６１のカウン
タ４２におけるリセット動作を制御することで疑似シン
クの影響を除去して、安定にバイト単位のパラレルデー
タを切り出せるようにする場合の例である。

【０１０３】このため、この例においては、シンクパタ
ーンマッチング回路４１の後段に制御回路４７が設けら
れる。そして、この制御回路４７からカウンタ４２にリ
セットパルスを供給するとともに、この制御回路４７か
ら再生シンク検出パルスｐｂＳＹＮＰを出力するように
する。

【０１０４】そして、この例においては、シンク検査部
１６２のステートマシーン４５からの状態データＳＴＡ
ＴＥが、制御回路４７に供給される。そして、ステート
マシーン４５からの状態データＳＴＡＴＥが、Ｈモード
（ホールドモード）を表しているシンクを安定に検出し
ている状態のときには、制御回路４７は、シンク検出パ
ルスａＳＹＮＰによるカウンタ４２のリセットは行わな
いようにする。

【０１０５】したがって、ステートマシーン４５でＨモ
ードであるとされる安定状態では、カウンタ４２は、最
初に正しいシンク検出パルスａＳＹＮＰによりリセット
された後には、自己のキャリーパルスによりカウント値
が「０」に戻る２５進カウンタとして常に働き、疑似シ
ンクがシンクパターンマッチング回路４１で検出された
としても、それが無視され、安定なバイト単位のデータ
の切り出しをつつけることができる。

【０１０６】図１６は、復調回路１６の第３の実施例
で、これも疑似シンクの影響を除去する場合の例であ
る。

【０１０７】この例においては、シンク検査部１６２の
ステートマシーン４５からの状態データＳＴＡＴＥが制
御回路４７に供給されると共に、カウンタ４２からのカ
ウント値出力が、この制御回路４７に供給される。

【０１０８】この例は、カウンタ４２のカウント値によ
って、シンクパターンマッチング回路４１からのシンク
検出パルスａＳＹＮＰが、疑似シンクか否かを検出する
ようにしている。すなわち、状態データＳＴＡＴＥがホ
ールドモードを示している安定状態では、検出パルスａ
ＳＹＮＰはカウンタ４２のカウント値が２４の時にのみ
発生するはずなので、それ以外は疑似シンクなどと考
え、これを無視するようにするものである。これは、カ
ウンタ４２が、２４−２５変換方式のデータの場合に
は、シンクパターンはシフトクロックの２５の倍数ビッ
トで発生することを利用しているものである。

【０１０９】すなわち、制御回路４７は、シンクパター
ンマッチング回路４１からのシンク検出パルスａＳＹＮ
Ｐの発生時点で、カウンタ４２のカウント値を参照し、
それが「２４」の時には、カウンタ４２のリセットを行
なうが、カウンタ４２のカウント値が「２４」以外であ
り、かつ、ステートマシーン４５からの状態データＳＴ
ＡＴＥがホールドモードを示しているときには、カウン
タ４２のリセットを行なわない。

【０１１０】このようにすることによって、この例にお
いても、疑似シンクの影響を除去して、バイト単位のデ
ータの安定した切り出しが行えるものである。

【０１１１】なお、この復調回路１６の第３の実施例に
おいては、次のようにして、データに対して何等かの原
因で発生する１〜２ビット程度の、いわゆるビットスリ
ップに対応することができる。

【０１１２】すなわち、上述の説明では、シンクパター
ンマッチング回路４１のシンク検出パルスａＳＹＮＰ
を、状態データＳＴＡＴＥがホールドモードのときに
は、カウンタ４２のカウント値が「２４」のときにの
み、正しいシンク検出パルスと判定するようにしたが、
ビットスリップを考慮して、シンク検出パルスａＳＹＮ
Ｐの発生時点が、カウンタ４２のカウント値が、「２４
±２」の範囲であれば、それを正しいシンク検出パルス
と判定するようにするものである。

【０１１３】図１７は、復調回路１６の第４の実施例の
ブロック図である。この例は再生シンク検出処理と、シ
ンク検査処理を同じ動作レートで行えるように工夫した
場合である。

【０１１４】すなわち、この例においては、シンクパタ
ーンマッチング回路４１からのシンク検出パルスａＳＹ
ＮＰは、制御回路７１に供給される。そして、この制御
回路７１からのパルスｐｂＳＹＮＰがステートマシーン
７３に供給される。さらに、この制御回路７１からのパ
ルスＲＳＴによって、フライホイールカウンタ７２をリ
セットするようにする。つまり、この例では、フライホ
イールカウンタ７２をパルスＥＮＡＢＬＥを形成する基
礎となるカウンタとして兼用しているものである。そし
て、フライホイールカウンタ７２のカウント値出力を、
デコーダ７４に供給しデコーダ７４でパルスＥＮＡＢＬ
Ｅを形成する。

【０１１５】フライホイールカウンタ７２は、シンク検
出パルスａＳＹＮＰの１周期でまわるカウンタである。
このカウンタ７２からの予測検出パルスＦＷＳＹＮＰ
は、この例のクロック乗り換え回路７５に供給されると
ともに、ステートマシーン７３に供給される。さらに、
ステートマシーン７３からの状態データＳＴＡＴＥは、
制御回路７１に供給されるとともに、クロック乗り換え
回路７５を介して出力される。

【０１１６】制御回路７１の動作は、図１６の実施例と
ほぼ同様である。しかし、この例の場合には、ビットス
リップがシンク検出パルスに発生した場合でも、安定に
シンク検出パルスを得ることができるように考慮してい
る。このため、フライホイールカウンタ７２のカウント
値出力が制御回路７１に供給される。

【０１１７】すなわち、制御回路７１にフィードバック
されるフライホイールカウンタ７２のカウント値の値
は、ビットスリップが１ビット分の幅で発生したとき、
予定よりシンク検出パルスの発生時点が１ビット分ずれ
ることになる。このため制御回路７１では、１ビット分
のビットスリップが発生したと認識できる。

【０１１８】つまり、制御回路７１は、ステートマシー
ン７３からの状態データＳＴＡＴＥがホールドモードで
あって、安定状態であるときに、フライホイールカウン
タ７２のカウント値が適切な範囲内、例えば本来のシン
ク検出パルスの発生時点に対して±２ビット程度の範囲
内の値であれば、シンクパターン検出回路４１で検出さ
れた検出パルスａＳＹＮＰは、これを正しいシンクとし
て処理するようにするものである。このようにして、±
２ビットの範囲のビットスリップ時のシフト検出が可能
になるものである。

【０１１９】以上説明したようにして、この発明によれ
ば、２４−２５変換によって付加されたビットを除去し
ながら、シリアルデータを正しいバイト並びに切り分け
ることができる。

【０１２０】そして、復調回路１６の第２の実施例およ
び第３の実施例においては、疑似シンクの影響を無視し
た安定は切り出しが行える。さらに、復調回路１６の第
３の実施例および第４の実施例においては、ビットスリ
ップ時においても、シンクパターンを検出することが可
能となるものである。

【０１２１】また、上述した実施例のクロック乗り換え
回路によれば、メモリ等を使用せずに、安定したクロッ
ク乗り換えが行なえるものである。

【０１２２】

【発明の効果】以上説明したように、この発明によれ
ば、予め定められたバイト数毎にブロック化され、各ブ
ロック毎にブロック同期符号が付加されるとともに、３
バイト毎に１ビット付加されることにより２４−２５変
換されたシリアルデータで再生された信号を、バイト単
位のデータで転送するようにするデジタル信号の再生装
置において、ブロック同期符号を検出し、その検出出力
に基づいてシリアルクロックの２５ビット周期の信号を
生成し、その２５クロック周期の信号から、この２５ク
ロック周期を、８クロック、８クロック、９クロックの
周期に分割した状態のタイミング信号を形成し、このタ
イミング信号に基づいて、付加ビットを除去しながら正
しいバイト単位のデータの切り分けを行うことができ
る。

【０１２３】また、この発明によれば、疑似シンクやビ
ットスリップが発生しても安定にバイト単位のデータの
切り分けを行なうことができる。

【図面の簡単な説明】

【図１】この発明によるデジタル信号の再生装置の要部
の第１の実施例のブロック図である。

【図２】この発明によるデジタル信号の再生装置が適用
されるデジタルＶＴＲによる記録パターンを説明するた
めの図である。

【図３】この発明が適用されるデジタルＶＴＲにおける
データの構造を説明するための図である。

【図４】この発明が適用されるデジタルＶＴＲにおける
データの構造を説明するための図である。

【図５】この発明の対象である２４−２５変換のための
付加ビットを説明するための図である。

【図６】この発明によるデジタル信号の再生装置におけ
るクロックを説明するための図である。

【図７】この発明が適用されるデジタルＶＴＲの再生系
の一例を示すブロック図である。

【図８】図１の説明のためのタイミングチャートであ
る。

【図９】図１の実施例の一部の回路の具体例のブロック
図である。

【図１０】図９の例の説明のためのタイミングチャート
である。

【図１１】図９の例の説明のためのタイミングチャート
である。

【図１２】図１の実施例の一部の回路の具体例のブロッ
ク図である。

【図１３】図１の実施例の一部回路の説明のための図で
ある。

【図１４】図１の実施例の一部回路の説明のための図で
ある。

【図１５】この発明によるデジタル信号の再生装置の要
部の第２の実施例のブロック図である。

【図１６】この発明によるデジタル信号の再生装置の要
部の第３の実施例のブロック図である。

【図１７】この発明によるデジタル信号の再生装置の要
部の第４の実施例のブロック図である。

【符号の説明】

１６復調回路４１シンクパターンマッチング回路４２カウンタ（２５進カウンタ）４３デコーダ４４シリアル−パラレル変換回路４５ステートマシーン４６フライホイールカウンタ４７制御回路１６１再生シンク検出部１６２シンク検査部１６３、１６４クロック乗り換え回路

Claims

(57)【特許請求の範囲】

【請求項１】予め定められたバイト数毎にブロック化さ
れ、各ブロック毎にブロック同期符号が付加されるとと
もに、３バイト毎に１ビット付加されることにより２４
−２５変換されたシリアルデータで再生された信号を、
バイト単位のデータで転送するようにするデジタル信号
の再生装置において、再生信号から前記シリアルデータのビット周期のシリア
ルクロックを形成するシリアルクロック形成手段と、前記再生信号中のブロック同期符号を検出するブロック
同期符号検出手段と、前記ブロック同期符号検出手段の検出信号に基づいて前
記シリアルクロックの２５クロック周期の信号を形成す
る手段と、前記２５クロック周期の信号から、この２５クロック周
期を、８クロック、８クロック、９クロックの周期に分
割した状態のタイミング信号を形成するデコード手段
と、このデコード手段からのタイミング信号により前記再生
シリアルデータからバイト単位のデータを取り出すバイ
トデータ取出手段とを備えるデジタル信号の再生装置。
【請求項２】請求項１に記載のデジタル信号の再生装置
において、前記シリアルクロックの２５クロック周期の信号を形成
する手段は、前記シリアルクロックを計数するカウンタ
で構成され、このカウンタが前記ブロック同期符号検出
手段からの検出信号でリセットされるとともに、前記ブロック同期符号検出手段で安定にブロック同期符
号が検出されているときには、前記ブロック同期符号検
出手段からの検出信号による前記カウンタのリセットは
禁止されるようになされたデジタル信号の再生装置。
【請求項３】請求項２に記載のデジタル信号の再生装置
において、前記カウンタは前記２５クロック周期の信号を出力する
とともに、前記ブロック同期符号の周期として予測され
る周期の信号を出力し、前記ブロック同期符号の周期として予測される周期の信
号と前記ブロック同期符号検出回路からの検出信号とを
参照して、ブロック同期符号が安定に検出されているか
どうかを判定する判定手段を設けたことを特徴とするデ
ジタル信号の再生装置。
【請求項４】請求項２または請求項３に記載のデジタル
信号の再生装置において、前記ブロック同期符号が安定に検出されている場合にお
いて、前記カウンタからのカウント値が前記ブロック同
期符号の周期として予測される周期について所定の範囲
内にあるときには、前記カウンタを前記ブロック同期符
号の検出信号でリセットする制御回路を設けたことを特
徴とするデジタル信号の再生装置。
【請求項５】請求項１に記載のデジタル信号の再生装置
において、前記シリアルクロックの２５クロック周期毎に、この２
５クロック周期内で８クロック、８クロック、９クロッ
ク毎にパルスを発生する変則クロックによりリセットさ
れる２５進カウンタと、この２５進カウンタのカウント値を前記ブロック同期符
号の検出信号に同期した時点で検査する位相検査手段
と、前記バイトデータ取出手段からのバイト単位のデータ
と、このバイト単位のデータを遅延したデータとのいず
れかを、前記位相検査手段での検査結果に基づいて選択
する選択手段と、前記選択手段で選択されたバイト単位のデータを前記変
則クロックによりラッチするラッチ手段とを設けたこと
を特徴とするデジタル信号の再生装置。
【請求項６】請求項１に記載のデジタル信号の再生装置
において、前記シリアルクロックの２５クロック周期毎に、この２
５クロック周期内で８クロック、８クロック、９クロッ
ク毎にパルスを発生する変則クロックによりリセットさ
れる２５進カウンタと、この２５進カウンタのカウント値を前記ブロック同期符
号の検出信号に同期した時点で検査する位相検査手段
と、前記ブロック同期符号検出手段からの検出信号と、この
検出信号を遅延した信号とのいずれかを、前記位相検査
手段での検査結果に基づいて選択する選択手段と、前記選択手段で選択された信号を前記変則クロックによ
りラッチするラッチ手段とを設けたことを特徴とするデ
ジタル信号の再生装置。