JPS63138829A - デジタル信号処理回路およびそれに対する信号伝送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、デジタル入力信号から第１のクロック信号を
再形成するデジタル信号処理回路に関する。この場合の
クロック信号は、有利にはデジタル信号を復号するため
に用いられる。

本発明はさらに、上記デジタル信号処理回路のための信
号伝送方法に関する。

従来技術 まず、このようなデジタル信号処理回路の入力側で実施
される一般的な措置について、第４図を参照しながら説
明する。

伝送路または記録装置から端子１へ加わる入力信号は、
等化回路（イコライザ）２で等化される。続いて振幅検
出器（コンパレータ）３によって入力信号の振幅が検出
され、Ｄフリップ７０ツブ４によって時間検出が行なわ
れる。Ｄフリップ７０ツブ４のクロック入力側には、Ｐ
ＬＬ回路５で再形成されたピットクロックＣが供給され
ている。

以上の構成は、使用されている伝送コードや伝送特性に
合わせて適当に変形される。この構成の目的は、２進信
号列りの形で伝送される情報からピットクロックＣを取
出すことである。

次続の信号処理のために、２進信号列りは複数の断片（
いわゆるデータブロック）に分割される。このことはピ
ットクロックＣの計数によって行なわれる。そのために
は、計数回路を２進信号列りに対して所定の計数位相に
調整しなければならない。

この目的で、２進信号列りに挿入された同期信号ＳＷ（
第５図参照）が用いられる。多くの場合、同期語ＳＷは
一意的に識別可能なビットパターンから形成される。

通常、同期語ＳＷは規則的な間隔を置いて配置される。

回転ヘッドによって走査される信号の場合は、各トラッ
クの始端で同期過程が必要である。西独特許出願公開第
３５３３９６２号公報に記載された特別なトラック導入
信号によれば、確実な同期調整が可能である。

同期の監視はデータブロックの始端に伝送される同期語
によって行なわれる。同期障害が生じた時に必要な再同
期もこの同期語が行なう。

第５図はこのような同期語ＳＷの１例を示している。こ
の同期語ＳＷは、西独特許出願公開第３６０５３９６号
公報に記載された８／１０伝送コードと関連した同期語
である。この１０ビット同期語のうち９ビットは同期識
別のために必要である。第４図では、直列／並列変換に
用いられる１０ビットシフトレジスタ６の出力側で同期
識別が行なわれる。同期識別回路７の同期パターンから
得られるパルスＳによって、ビットクロックＣの分周器
８が正しい計数位相に調整される。分周器８の分周比は
１　／　ｎであり、ｎはデータブロック当りのビット数
である。第４図にはさらに、ヘッド切換回路からヘッド
切換信号Ｋが加わる同期論理回路９と、データバス１０
に信号を送出する回路１１が設けられている。回路１１
は、データバスの各線路に対して１つずつＤフリップ７
ａツブを有している。エラー識別信号Ｅを観察すること
によって、および／またはブロッククロツタである分周
器出力信号ｆＢとパルスＳを比較することによって、計
数位相の状態が監視される。計数位相が正しい場合は、
分局器８の同期入力側の信号（スイッチ２４の出力信号
）を遮断した方が有利である。そうしないと、同期信号
がビットエラーと混同される可能性が大きくなるからで
ある。第５図の信号ダイアダラムでも、ビットエラー２
３と同期語が混同されるおそれがある。

従って、障害なく動作している時は、スイッチ２４は第
４図に示した中立の位置をとり、分周器８には同期語が
供給されない。トラックの始端では、スイッチ２４は図
の左側の位置に切換わり、トラック導入信号から得られ
た同期信号が分周器８に供給される。１つのトラックの
走査中に同期障害が検出された場合は、パルスＳから得
られた同期信号がスイッチ２４が右側の位置に切換わり
、分局器に供給される。

第４図の場合、分周器８はブロッククロツタｆＢの他に
語クロックｆＷも発生する。従って正しい計数位相に調
整された後で、１つのデータ語に属する１０ビットがシ
フトレジスタ６の出力側からＤフリップ７０ツブ１１を
介してデータバスｌＯへ、クロックｆＷによってクロッ
ク制御されながら並列に転送される。

発明の解決すべき問題点 例えば記録装置の場合、いろいろな大きさ、長さを有す
るレベルの落込み（ドロップアウト）が不規則な間隔で
生じる。このレベルの落込みが生じると、いわゆるビッ
トスリップまたはサイクルスキップの発生する確率が高
くなる。

かなり大きなレベルの落込みが生じると、ＰＬＬ回路５
の入力信号がピットクロックＣの発生に役立たなくなる
。そのためレベル落込み中に、伝送ビット数とＰＬＬ振
動数との間に差が発生するおそれがある。そうなると、
後続の信号処理がもはやほとんど不可能になる。信号の
分割のための計数回路が正しい計数位相からずれてしま
うからである。

そのため、できるだけ早く正しい計数位相を回復するこ
とが必要である。しかしそれにはかなり困難がある。

最初に、１つのビットスリップが生じたかどうか検出す
る必要がある。そのために、第４図の同期回路９の中で
エラー識別信号Ｅと２進信号列りから分離されたパルス
Ｓとを監視する。

データブロックが正確であり、あるいはパルスＳとｆＢ
の間に一致があれば、ビットスリップが生じる可能性は
ほとんどない。長い時間にわたってこのような指標が現
われなければ、ビットスリップの発生が推測される。こ
の場合、あまり早期に同期回復を試るのはかえって有害
である。同期語とビットエラー２３が混同されるおそれ
があるからである。この点については、第５図の信号り
の行から明らかである。同期語の混同が生じると先ず計
数回路が誤った位相にずれる。その結果、正しいパルス
Ｓが何度も消失し、あるいは障害のないデータブロック
が繰返し消失するが、その原因を１つのビットクロック
に帰せなくなる。従って複数のビットスリップにより障
害が生じ、長時間にわたって信号処理ができなくなる。

本発明の課題は、ビットスリットによって生じる信号処
理の中断時間をできるだけ短くすることである。

問題点を解決する手段 本発明によれば、この課題は、特許請求の範囲第１項に
記載したデジタル信号処理回路によって解決される。

作　　用 本発明による装置は、次のような認識を基礎にしている
。

１、はとんどのビットスリップにおいて、計数位相のず
れは＋１ビットである。

２、データブロック中の同期語に近接した部分では、そ
の他の範囲に比べて同期語とビットエラーを混同する確
率が著しく小さい。

３、磁気テープの再生を行なう場合は、はとんどすべて
のビットスリップがレベルの落込みを原因として発生す
る。

第１図は、上述の認識に基いて構成された回路の原理的
なブロック図である。この回路によって、ビットスリッ
プが極めて短い時間で確実に検出され、修復される。ビ
ットスリップ論理回路１２の中で、同期語から得られた
信号ＳとブロッククロックｆＢが比較される。この回路
は常に動作している。あるいは、ビットスリップ論理回
路１２はレベルの落込みが生じた直後に作動し、信号Ｓ
とｆＢの間に設定位相の存在することが確かめられた時
には直ちに受動状態に移行するようにしてもよい。

ビットスリップ論理回路１２は、信号ＳとｆＢの間で１
ビットまたは数ビットの位相差が検出された時にのみ作
用する。この時線路Ａを介して、位相誤差を除去するよ
うに分局器８の計数位相が変化する。第１図の回路では
、位相偏差かにビット（有利にはに：１）である時に、
この偏差の方向に応じて、ｋ個の計数パルスが分周器８
の入力側に供給され、もしくは逆に抑圧される。

実施例 次に、図面を参照しながら本発明の実施例について説明
する。

第２図はレベル落込みの経時に回路が作動するように構
成された実施例であり、この場合に−１である。第３図
は第２図の回路のタイムチャートを示している。

第２図の回路は２つのシフトレジスタ１３゜１４を有し
ている。第１のシフトレジスタ１３は、信号Ｓに対して
１ビット幅ずつ位相のずれた３つの信号ｓ’、ｓ“、Ｓ
〜を供給する。第２のシフトレジスタ１４は信号ｆＢの
位相をずらし、同期状態においてパルスｆＢ“とパルス
Ｓ“とが一致するようにする。３つのゲート１５．１６
．１７は信号ＳとｆＢの間の位相差を監視している。同
期状態にあることが確かめられると、ゲート１６がフリ
ップ７０ツブ１８をセットし、回路の作動状態を終了さ
せる。フリップフロップ１８は、レベル落込み（ドロッ
プアウト）を表わす信号の後縁によってセットされる。

作用状態（Ｑ　＝　Ｈｉｔｋ）においてゲート１５゜１
７は、位相偏差が＋１ビットもしくは一１ビットである
かどうか調べる。もしそうであれば、パルスＡ′ないし
Ａ″′が発生する。これらのパルスは遅延素子１９．２
０を介してピットクロックＣに対し１／４ビット長だけ
シフトされる。シフトされたパルスはＮＯＲゲート２１
ないしｅｘ−ＯＲゲート２２を介してピットクロックＣ
に作用し、その結果ビットクロック内で１つの振動が抑
圧されるか、ないしは付加的な振動が１つ発生する。こ
うして前処理されたクロックＣ′は分周器８の入力側に
加わり、ブロッククロックｆＢないし語クロックｆＷを
発生するために用いられる。この措置が取られた直後、
分周器は正しい計数位相にある。次の評価可能なＳパル
スが供給されると、回路は非作用状態に復帰する。

以上述べた回路は、データ伝送の開始時もしくは記録信
号の始端で行なわれる通常の同期調整には適していない
。そのような目的には、従来の同期方法が用いられる。

本発明のビットスリップ補正回路は、この同期方法に取
ってかわるものではないが、それに必要なコストを削減
することができる。例えば回転ヘッドで信号を走査する
場合には、トラックの始端に配置された導入信号（前述
の西独特許出願公開３５３３９６２号公報参照）だけを
用いて同期調整を行なえる。トラック中の同期障害はピ
ットスリツ−ブ補正によって回避されるからである。ビ
ットスリップを検出するには同期語周辺のごく狭い範囲
を探索すればよいので、トラック中に記録される同期語
がビットパターンから成っていなくともよい。これは他
の信号では起らないことである。これに対して同期語は
、数ビット位相のずれた同期語とビットエラーとの混同
ができるだけ生じないように選定されている。補正範囲
内にある位相のずれた同期語とビットエラーとの混同が
生じ、そのため誤同期に陥った場合は、次続の同期信号
に際して、高い確率でこの障害が除去される。

デジタル信号を処理する時に同期障害を検出、補正する
従来の方法では、同期障害が起きた時、障害を受けたデ
ータブロックに加えてビットエラーのないデータブロッ
クまで障害の影響が及んでしまう。

影響の及ぶブロック数をできるだけ小さくしようとすれ
ば、ビットエラーと同期語の混同が生じ、同期障害が発
生する危険性がある。

これに対して本発明によれば、同期障害の発生箇所を信
号障害の生じた時間範囲のみに抑えることができる。従
って、従来の同期調整方法に加えて本発明を用いれば、
ビットスリップを「回避」することができる。多くの場
合、本発明を用いれば、同期障害を低減する他に従来の
方法に要するコストも削減できる。

発明の効果 以上述べたように本発明によれば、ビットスリップによ
って信号処理が中断しても、その中断時間をできる限り
短縮できるという効果が得られる。

【図面の簡単な説明】

第１図は本発明によるデジタル信号処理回路の原理を示
すブロック図、第２図はこのデジタル信号処理回路の実
施例のブロック図、第３図ａ）、ｂ）、ｃ）は第２図の
回路の動作を説明するためのタイムチャート図、第４図
は一般的なデジタル信号処理回路の一例を示す図、第５
図はその動作を説明するためのタイムチャート図である
。 ２・・・等化回路、３・・・振幅検出器、５・・・ＰＬ
Ｌ回路、６・・・１０ビットシフトレジスタ、７・・・
同期識別回路、８・・・分周器、９・・・同期論理回路
、１１・・・データバス、１２・・・ビットスリップ論
理回路、１３．１４・・・シフトレジスタ、１５，１６
．１７・・・ゲート、１９．２０・・・遅延素子、２１
　・Ｎ　ＯＲゲート、２２　・＝　ｅ　ｘ　−ＯＲゲー
ト、２４・・・スイッチ。

Claims (1)

1. 【特許請求の範囲】 １、デジタル入力信号から第１のクロック信号（Ｃ）を
   再形成し、 計数回路によつて第１のクロック信号（Ｃ ）から比較的に低い周波数の１つまたは複数のクロック
   信号（ｆＢ、ｆＷ）を発生し、 前記１つまたは複数のクロック信号（ｆＢ 、ｆＷ）が、デジタル入力信号に含まれる同期信号によ
   り該入力信号に対して所定の位相に調整される、 デジタル信号処理回路において、 同期信号と比較的に低い周波数のクロック 信号（ｆＢ）の位相を比較することによつて、所定位相
   に対して第１クロック信号（Ｃ）の１周期または数周期
   分の位相ずれがあるかどうか検出する装置（１２）が設
   けられ、 前記装置（１２）は、位相ずれがある場合 にこの位相ずれが計数回路に対して除去されるように作
   用する、 ことを特徴とするデジタル信号処理回路。 ２、デジタル信号処理回路の前段にレベル落込み等の伝
   送障害を検出する装置が設けられ、伝送障害が検出され
   た時に、所定位相位置 からの僅かな偏移を検出・補正する装置が作動され、 正しい位相位置が検出された時に、所定位 相位置からの僅かな偏移を検出・補正する前記装置が非
   作動状態に切換えられる、特許請求の範囲第１項記載の
   デジタル信号処理回路３、同期信号の位相位置が該信号
   から導出された第１のパルス（Ｓ）によつて特徴づけら
   れ、計数回路の位相位置が該回路から導出され た第２のパルス（ｆＢ）によつて特徴づけられ、 前記２つのパルス電圧（Ｓ、ｆＢ）のうち 少くとも一方が、第１のクロック信号（Ｃ）によりクロ
   ック制御されるシフトレジスタに供給され、 シフトレジスタの各段の出力側に現われる 一方のパルス電圧を他方のパルス電圧と比較することに
   よつて、設定位相位置が達成されたか、それとも第１ク
   ロック信号（Ｃ）の１周期または数周期分の位相ずれが
   あるのかを検出する、 特許請求の範囲第１項記載のデジタル信号処理回路。 ４、計数回路（８）の入力側に第１のクロック信号（Ｃ
   ）を供給している時に設定位相から偏移が検出されると
   、偏移の方向に応じてクロックパルスの１つまたは複数
   の周期を抑圧し、もしくは付加する、特許請求の範囲第
   １項から第３項までのいずれか１項記載のデジタル信号
   処理回路。 ５、回転ヘッドで磁気テープの再生を行なう場合のよう
   に信号が短い断片に分割されている時、各信号断片の始
   端に配置された導入信号のみによつて低い周波数のクロ
   ック信号（ｆＢ、ｆＷ）を発生する計数回路の同期調整
   を行なう、特許請求の範囲第１項から第４項までのいず
   れか１項記載のデジタル信号処理回路。 ６、デジタル入力信号から第１のクロック信号（Ｃ）を
   再形成し、 計数回路によつて第１のクロック信号（Ｃ ）から比較的に低い周波数の１つまたは複数のクロック
   信号（ｆＢ、ｆＷ）を発生し、 前記１つまたは複数のクロック信号（ｆＢ 、ｆＷ）が、デジタル入力信号に含まれる同期信号によ
   り該入力信号に対して所定の位相に調整される、 デジタル信号処理回路に対する信号処理方 法において、 各信号断片の始端に設けられた導入信号と 、規則的な間隔で伝送される同期語（ＳＷ）とを使用し
   、 １ビットまたは数ビットだけ位相のずれた 同期語とビットエラーとの混同の起る確率ができるだけ
   小さくなるように、ないしこのような混同の生起に要す
   るビットエラーの数ができるだけ大きくなるように、同
   期語（ＳＷ）が選定されている、 ことを特徴とするデジタル信号処理回路に 対する信号伝送方法。