JPS62241175A - デイジタル・デ−タ記録システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は一般的にはディジタル・データ記録システムに
関し、さらに詳細には、記録データのブロック間を分離
してディジタル・データ流との正確な読取りクロツタ同
期を維持するための再同期信号を有するディジタル・デ
ータ記録システムに関する。

〔従来技術およびその問題点〕

ヘリカル・スキャン磁気テープ・レコーダのような情報
記録、再生システムにおける重大な問題の１つは、読取
りクロックと書込みクロックとの差違である。書込み動
作のためには、一定の連続して続くクロックを有するこ
とが望ましい。しかし、データを正しくデコードするた
めには磁気テープから読取ったデータ遷移に読取りクロ
ツタが同期しなければならないので、読取り動作の同期
をとるのに書込みクロックを用いることはできない。デ
ータ信号ドロップ・アウト、テープ伸張、テープ運動、
駆動モータの回転の安定性および機横開の他のいくつか
の差異のような種々の要因によりデータ遷移の周波数安
定性に影響が出る。

通常、信号回復回路では、読取りクロツタは、磁気ディ
スクまたはテープのような記録媒体上に記録されたデー
タ遷移に同期および位相ロックする。この同期は、デー
タ・ブロックの先頭にある、通常、プリアンプルとよば
れる、記録されている同期信号のバーストを用いて実行
される。システムによっては、ポストアンブルと呼ばれ
る同期信号がデータ・ブロックの最後に含まれているこ
ともある。たとえば、記録媒体の欠陥等によって信号ド
ロップ・アウトが生じ、データ信号が一時的に失なわれ
た場合には読取りクロックはデータ遷移ともはや位相ロ
ックしていないことになる。信号が再び現れた際には、
読取りクロックはデータ信号と再同期する必要がある。

読取りクロツタが位相ロックしていなかった期間中に、
システム内のわずかな速度変化またはクロック周波数の
ドリフトがあったりすると、データ・ストリームが読取
りクロツタに対して数ビットだけビットずれ（ｓｌｉｐ
）を起したり、あるいはＭＦＭ　（ｍｏｄｉｆｉｅｄ　
ｆｒｅｑｕｅｎｃｙｍｏｄｕイＩａｔｉｏｎ）のような
コードの場合は半ビ・７トの整数倍だけのビットずれを
起すことがある。

これにより期待されるビット数と実際のビット数の間に
生じた不一致のためにデータ・デコードがうまくいかな
くなる。結局、読取りクロツタがデータと再び整列され
るまでデータが失われる。

単一のビットずれでもその後に続（全てのビットが誤り
となって現れる。■ブロックのデータにその始めの部分
にだけ同期信号を備えているから、データ・ブロックの
先頭付近で１ビット分のクロックのずれがあるとデータ
・ブロックのほとんど全てが失われる。

Ｊｏｈｎ　Ｗ、　Ｉｒｗｉｎに対して１９７２年２月８
日付で与えられ％　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｂｕ
ｓｉｎｅｓｓ　Ｍａｃｈｉｎｅｓ　Ｃｏｒｐｏ−ｒａｔ
ｉｏｎに譲渡された＠Ｉｎｔｒａｒｅｃｏｒｄ　Ｒｅ５
ｙｎｃｈｒｏｎｉ−ｚａｔｉｏｎ　ｉｎ　Ｄｉｇｉｔａ
ｌ　Ｒｅｃｏｒｄｉｎｇ　Ｓｙｓｔｅｍｓ”と題された
米国特許第３，６４１，５３４号には、−組のデータ信
号するというステップを１ブロツク内の全てのデータが
記録されるまで繰返す記録システムが開示されている。

Ｉｒｗｉｎによって設計された、レコード内で再同期を
行うシステムは、１記録データブロツク内の任意に小さ
なデータ・サブブロックの開缶に再同期マークを与える
ことによって喪失データの量を減少するが、喪失データ
の回復は行なわない。さらに、サブブロックの寸法を小
さくするにつれて、再同期マークの数が増大し、システ
ムのスループットが減少する。

〔発明の目的〕

本発明は上述した従来技術の問題点を解消し、ドロップ
アウト等によるビットずれがあっても短時間のうちに同
期を回復できまたエラー回復を行なうことによりデータ
が失なわれることのないディジタル・データ記録システ
ムを提供することを目的とする。

〔発明の概要〕

本発明の原理によれば、エラー訂正、検出性能を用いる
磁気テープの記録・再生に使用可能な装置が提供される
。データおよびエラー訂正ビットは、短かい再同期信号
によって互いに分離されたサブブロックに記録される。

各サブブロック内のビットの数を定めるに当っては、１
サブブロツクまたは数サブブロックが失なわれた場合に
失なわレルヒット数が、そこで使用されているエラー訂
正方法によって訂正可能なビットの総数より少なくなる
ように選択される。好適な実施例では、多数決論理でデ
コード可能な高度にインクリープされたエラー訂正コー
ドを用い、隣接したデータ・サブブロック間に再同期つ
まり基準マークを有するデータ・フォーマットにより、
エラー率を極めて低レベルまで減少するエラー訂正法を
与える。

記録データ・ビットおよびエラー訂正コード・ビットは
、長さがλのサブブロックから成るプロッとによってビ
ット・カウンタが更新され、それによってデータを読取
りクロツタに再同期させることが可能になる。したがっ
て、エラー訂正コードが各コード・ワード内のｔ個のビ
ットを訂正できる場合、インクリーブされたコードは、
任意のｔ個の連続したサブブロックがすっかり失なわれ
てしまった場合でもこれを訂正・回復できる。各サブブ
ロック毎に独立して再同期することにより、たとえクロ
ック同期が失なわれたとしても、（ｔ−１）×λビット
以下の長さのどんな信号が失なわれても訂正可能である
。

基準マークは、データと同じコード（たとえばＭＦＭ）
でエンコードされたヘッダ、キーおよびトレーラをこの
順序で並べたもので構成されている。

キーは次のデータ・サブブロックのスタートを示すにビ
ット・パターンである。データ・サブブロックの終り近
くの適当な時期に、制御回路はキーの探索を始める。キ
ーが検出されると、次のデータ・サブブロックが一定数
のビット後に始まることがわかる。これによって読取り
クロツタとデータの間のどのようなビットずれも訂正で
きることになる。キーは、データ流中で比較される可能
性のあるいずれの非キ一部からも高い信頼度で区別でき
る程十分に長（かつ特徴的なものでなければならない。

また、キーは、制御回路に実際に与えられたときに容易
に識別できる程度に十分に短かく、簡単なものでなけれ
ばならない。

磁気テープ記録再生に使用されるディジタル・データ信
号記録システムが示されている。インタフェース・ハス
２は、ホスト・システム（図示せス）からデータ・ワー
ドを並列フォーマットでインタフェース回路４に与える
。インタフェース回路４は入力データを直列フォーマッ
トに変換することを含む全てのインタフェース機能を行
なう。エラー訂正論理回路６はエラー訂正の目的でデー
タ・エンコード、デコードをする機能およびコード・ワ
ードをインクリーブする機能を持つ。コード化ワードは
長さが６３ビツトで、データ４５ビツトと１８ビツトの
チェック・ビットからなる。

エラー訂正論理回路６は、コード・ワード発生とコード
・ワード・インクリーブを同時に行なう１個の線形フィ
ードバック・シフト・レジスタを構成する１８個の９１
２ビツト・シフト・レジスタからなる。各コード・ワー
ドは４５個のデータ・ビットと１８個のチェック・ビッ
トを結合して成る多数決論理デコード可能エラー訂正コ
ードで、インタリーブ度８９６（λ）にインクリーブさ
れる。用いられたエラー訂正コードは、各コード・ワー
ド牛糞で誤りとなっている任意の３個の単一ビットを訂
正できる。エラー訂正論理回路６はデータおよびエラー
訂正用のチェック・ビットの各ブロックを長さλビット
のサブブロックにフォーマット化し、またデータ制御回
路８によって付加されるべき基準マーク用のスペースを
確保するため、１６個のゼロから成る系列をこのサブブ
ロックに付加する。データ制御回路８はデータ書込み／
続出しエンコード、デコード機能を有し、データ・トラ
ック・プリアンプルおよび基準マークを発生する。

第２図において１、ミラ一方形化周波数変調（Ｍｉｌｌ
ｅｒＳｑｕａｒｅｄ　Ｆｒｅｑｕｅｎｃｙ　Ｍｏｄｕｌ
ａｔｉｏｎ）符号化を用いて、読取り／書込み回路１２
によって媒体（図示せず）上のトラック１０にデータを
書込む。データの２つのブロック１３および１７は各ト
ラック１０のサブブロック１３ａ、　１３ｂ、　−、１
７ａ、　１７ｂ、　　・・・に書込まれる。

インクリーブされたエラー訂正コードが正しく機能する
ためには、データは読取りクロックと同期しなければな
らない。各トラック１０の最初の同期示されるように各
サブブロック１３ａ、　１３ｂ、　・・・、　１７ａ。

１７ｂ、・・・の後に１６ビツトのユニークな基準マー
ク１５ａ。

１５ｂ、・・・＋　１９ａ＋　１９ｂ＋　・・・を挿入
することによって確実にされる。データの２つのブロッ
ク１３．１７が各トラック１０上に記録されるから、２
つのデータ・ブロック１３．１７を分離する基準マーク
１９ａは２番目のブロック１７内の最初のデータ・サブ
ブロック１７ａより前に置かれる。

読取動作の間、読取り／書込み回路１２が基準マ−ク１
５ａ、　１５ｂ、　−、１９ａ、　１９ｂ、　・＝’ａ
検出するとビット・カウンタ　（図示せず）が更新され
る。これにより何らかのビットずれが起った場合にデー
タ制御回路８が読取りクロックをデータ流に再同期−訂
正論理回路６に結合される。検出された全てのエラーが
エラー訂正回路１４によって訂正される。

エラー訂正コードは各６３ビツト・コード・ワード内の
任意の３ビツトのランダム・エラーを訂正することがで
きるから、バースト・エラーが３個のサブブロック　（
２６８８ビツト）以下に収まるかぎりインタリーブ・コ
ードによって元のデータが回復できるようになる。クロ
ック同期が失われても、長さ２λ　（１７９２）　ビッ
ト以下のどのような信号ドロップアウトでも訂正できる
。

再同期システムはエラー率を許容範囲内まで低減させる
ようなある最大ビットずれｂを訂正するように設計され
ている。好適実施例において用いられた１６ビツト基準
マークは最大±４ビットのビットずれ後の再同期を可能
にする。基準マークには８ビツトのヘッダ、４ビツトの
キーおよび４ビツトのトレーラがこの順序で入っている
。第３図において、キー２１は次のデータ・サブブロッ
クの始まりを示すにビットのパターンである。たとえば
、基準マーク１５ａは（第２図に示すように）データ・
サブブロック１３ｂの始まりを示す。データ・サブブロ
ックの終わり近くの適当な時期に、制御回路１２（第１
図に示す）はキー２１の探索を開始する。キー２１が検
出されると、後端２３の後、ある定まった数のビットだ
け進んだ所でデータ部分が始まることがわかる。それに
よって制御回路１２が読取りクロックとデータの間の任
意のずれを訂正できるようになる。

第３図ないし第５図において、水平軸２４には読取りク
ロックの時刻を目盛っである。垂直軸２９にて最大訂正
可能量だけχそれぞれ遅いまたは速い読取りクロックを
示す。第３図は、キー２１（傾斜線２３および２５によ
って画定されている）の実際の出現態様を示している。

なお、ここでキーの長さに＝４ビット、最大訂正可能ビ
ットずれｂ＝４ビットとしている。基準マークにより、
＋または−ｂビットの見逃しを訂正する。読取りクロッ
ク２４とデータが一致している場合、キー２１の後端は
ｔ＝４で検出される。読取りクロツタがデータ・ドロッ
プアウト期間中遅く走りｂ個のデータ・ビットを見逃し
た場合（水平線２２）は、後端２３はｂビットだけはや
く検出される。同様にして、読取りクロツタがデータ・
ドロップアウト期間中速く走りｂビットだけ余分に通過
したように見えてしまった場合（水平線２６）、後端２
３はｂビットだけ遅れて検出される。

読取りクロックが最大訂正可能量だけ遅れて走った場合
のキー２１を検出するためには、制御回路１２は、（読
取りクロック２４とデータが同期していると仮定して予
想を行なう）キー２１の予想スタート時点（１＝０）の
ｂビット以前（破線２７で示す）にキー２１の探索を始
めなければならない。キー２１の予想スタート時点ン２
９渡のｂビット前の時点よりも少しでも早く探索を開始
すると、データのキーを不正確に検知する可能性が増大
する。ある時刻ｔにおける「探索の開始」とは、その後
に続くにビットを読込んでこれとキー２１を比較するこ
とを意味する。これはデータをにビットのシフト・レジ
スタを通過することによって最も効果的になされる。

特に第４図を参照して、データの非キ一部をたまたまキ
ーとして誤認することを最小にするために、データ・チ
ャネル・コードの許されていないパターンを用いてもよ
い。より信頬性の高い解決方法は、データの端部とキー
３０のスタート３３の間にゼロの系列のような既知の内
容のヘッダ３２（傾斜線３１．３３によって画定された
部分）を付加することである。ヘッダ３２の最大有効長
は２ｂビツトである。キー３０の探索はキー３０の予想
スタート時点２９のｂビット以前に始まるから、キー３
０のスタート３３が、データ・ドロップアウト期間中に
クロックが速く走りすぎたためにｂビット遅れて現われ
る際にもこの探索の対象となる部分はヘッダ３２内に常
に入る。

ツク２４に基づいて次のデータ・サブブロックのスター
ト時点を予想する。次のデータ・サブブロックのデフォ
ルトの（すなわちキーが検出されなかった場合の）スタ
ート４日を遅延させるために、長さｂビットのトレーラ
４２をキー４０に付加しなければならない。これによっ
て、速いクロック２６のためにビットずれが生じて、キ
ー４０が遅れて現れる場合にもキー４０を検出するのに
十分な探索時間が得られる。

従って、最適の基準マーク・サイズはに＋３ｂビツトで
ある。これによって、キー４０のスタート５１の前に２
ｂビツトのヘッダ４４およびキー４０の後端にｂビット
のトレーラ４２を置くことができる。キー探索はキー４
０の予想スタート２９よりもｂビット以前に始まる。キ
ー４０のビット・パターンを選択するにあたっては、一
部分がヘッダ４４に入り、一部分がキー４０に入る長さ
２ｂの非キー・ビット・パターンとの直交性が最大とな
るようにしなければならい。

添付図面を参照して本発明の好適実施例を説明したが、
本発明は記載された実施例に限定される訳ではなく、特
許請求の範囲で定義された本発明の範囲または精神から
離れることなく、種々の変形、修正が当業者によって実
施できることを理解すべきである。

〔発明の効果〕

以上説明したように、本発明によれば、読出し中にビッ
トずれが起っても短時間のうちに確実に再同期をかける
ことができ、またこのビットずれ等による誤りも回復可
能な記録を行なうことができるディジタル・データ記録
システムを提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明に基いて記録が行なわれたトラックのフォーマットを
説明する図、第３図ないし第５図は本発明に基いて記録
される基準マークを説明する図である。１：インタフェ
ース・バス、４：インタフェース回路、６：エラー訂正
論理回路、８：データ制御回路、１１：プリアンプル、
１２：読取り／書込み回路、１３ａ、１３ｂ、１７ａ、
１７ｂ　　：サブブロックり、１４：エラー訂正回路、
１５ａ、１５ｂ、１９ａ、１９ｂ　　：基準マーク、２
１．３０．４０　：キー、３２，４４：ヘッダ、４２：
トレーラ。

Claims (2)

【特許請求の範囲】
1. （１）与えられたデータを誤り訂正コードにコード化さ
   れた複数のワードに変換する手段と、前記複数のワード
   を複数のブロックに分配する手段と、前記複数のブロッ
   クの各々にブロックの始まりを識別するためのコードを
   付加して記録媒体に記録する手段とを設け、前記複数の
   ブロックの各々に含まれる前記複数のワードの各々に対
   応するビットの個数は各々前記誤り訂正コードの訂正可
   能な最大ビット数以下としてなるディジタル・データ記
   録システム。
2. （２）前記複数のワードの複数のブロックへの分配はイ
   ンタリーブにより行なうことを特徴とする特許請求の範
   囲第１項記載のディジタル・データ記録システム。