JPH04365236A - フレームアライナ - Google Patents
フレームアライナInfo
- Publication number
- JPH04365236A JPH04365236A JP14049991A JP14049991A JPH04365236A JP H04365236 A JPH04365236 A JP H04365236A JP 14049991 A JP14049991 A JP 14049991A JP 14049991 A JP14049991 A JP 14049991A JP H04365236 A JPH04365236 A JP H04365236A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- signal
- section
- circuit
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 26
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スリップ制御を行うフ
レームアライナに関するものである。
レームアライナに関するものである。
【０００２】
【従来の技術】従来のフレームアライナは、チャネル単
位に次のようにしてスリップ制御を行っていた。すなわ
ち、受信データを書き込み、送信データを読み出すため
の記憶部と、この記憶部に書き込みアドレスを与える書
き込みカウンタと、記憶部に読み出しアドレスを与える
読み出しカウンタとを設け、これらのカウンタが記憶部
に与える書き込みアドレスと読み出しアドレスとを位相
比較部によって比較し、スリップ要因が検出された場合
には、スリップ制御部により書き込みカウンタを制御し
てスリップ制御を行っていた。
位に次のようにしてスリップ制御を行っていた。すなわ
ち、受信データを書き込み、送信データを読み出すため
の記憶部と、この記憶部に書き込みアドレスを与える書
き込みカウンタと、記憶部に読み出しアドレスを与える
読み出しカウンタとを設け、これらのカウンタが記憶部
に与える書き込みアドレスと読み出しアドレスとを位相
比較部によって比較し、スリップ要因が検出された場合
には、スリップ制御部により書き込みカウンタを制御し
てスリップ制御を行っていた。
【０００３】
【発明が解決しようとする課題】このように従来のフレ
ームアライナでは、チャネル単位にスリップ制御が行わ
れ、チャネルごとに時間軸上で独立にスリップが発生す
るので、チャネル間の時間関係保証をとることができな
いという問題があった。
ームアライナでは、チャネル単位にスリップ制御が行わ
れ、チャネルごとに時間軸上で独立にスリップが発生す
るので、チャネル間の時間関係保証をとることができな
いという問題があった。
【０００４】本発明の目的は、このような問題を解決し
、チャネル間の時間関係保証をとることが可能なフレー
ムアライナを提供することにある。
、チャネル間の時間関係保証をとることが可能なフレー
ムアライナを提供することにある。
【０００５】
【課題を解決するための手段】本発明は、受信データを
書き込み、送信データを読み出すための記憶部と、この
記憶部に書き込みアドレスを与える書き込みカウンタと
、前記記憶部に読み出しアドレスを与える読み出しカウ
ンタと、これらのカウンタが前記記憶部に与える書き込
みアドレスと読み出しアドレスとを比較し、スリップ要
因を検出して第１の検出信号を出力する位相比較部と、
この位相比較部が前記検出信号を出力したとき、前記書
き込みカウンタに第１の制御信号を出力してスリップ制
御を行うスリップ制御部とをチャネルごとに備えたフレ
ームアライナにおいて、前記位相比較部が出力する前記
第１の検出信号か、または外部から与えられる第２の検
出信号を前記スリップ制御部に出力する論理和回路と、
この論理和回路の出力信号と、保証フラグ信号との論理
積をとる論理積回路と、前記保証フラグ信号が第１の論
理レベルのとき、前記スリップ制御部が出力する前記第
１の制御信号を前記書き込みカウンタに出力し、前記保
証フラグ信号が第２の論理レベルのとき、外部から与え
られる第２の制御信号を前記書き込みカウンタに出力す
る選択部とをチャネルごとに備え、Ｎを正の整数とする
とき、Ｎ番目のチャネルに設けられた前記論理和回路は
、Ｎ＋１番目のチャネルに設けられた前記論理積回路の
出力信号を前記第２の検出信号として受け取り、前記選
択部は、Ｎ−１番目のチャネルに設けられた前記選択部
の出力信号を前記第２の制御信号として受け取ることを
特徴とする。
書き込み、送信データを読み出すための記憶部と、この
記憶部に書き込みアドレスを与える書き込みカウンタと
、前記記憶部に読み出しアドレスを与える読み出しカウ
ンタと、これらのカウンタが前記記憶部に与える書き込
みアドレスと読み出しアドレスとを比較し、スリップ要
因を検出して第１の検出信号を出力する位相比較部と、
この位相比較部が前記検出信号を出力したとき、前記書
き込みカウンタに第１の制御信号を出力してスリップ制
御を行うスリップ制御部とをチャネルごとに備えたフレ
ームアライナにおいて、前記位相比較部が出力する前記
第１の検出信号か、または外部から与えられる第２の検
出信号を前記スリップ制御部に出力する論理和回路と、
この論理和回路の出力信号と、保証フラグ信号との論理
積をとる論理積回路と、前記保証フラグ信号が第１の論
理レベルのとき、前記スリップ制御部が出力する前記第
１の制御信号を前記書き込みカウンタに出力し、前記保
証フラグ信号が第２の論理レベルのとき、外部から与え
られる第２の制御信号を前記書き込みカウンタに出力す
る選択部とをチャネルごとに備え、Ｎを正の整数とする
とき、Ｎ番目のチャネルに設けられた前記論理和回路は
、Ｎ＋１番目のチャネルに設けられた前記論理積回路の
出力信号を前記第２の検出信号として受け取り、前記選
択部は、Ｎ−１番目のチャネルに設けられた前記選択部
の出力信号を前記第２の制御信号として受け取ることを
特徴とする。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。本実施例のフレームアライナの全体は各チャ
ネルごとに設けられた同一構成のフレームアライナから
なり、図１にＮ番目（Ｎは正の整数）のチャネルに設け
られたフレームアライナのブロック図を示す。
説明する。本実施例のフレームアライナの全体は各チャ
ネルごとに設けられた同一構成のフレームアライナから
なり、図１にＮ番目（Ｎは正の整数）のチャネルに設け
られたフレームアライナのブロック図を示す。
【０００７】このフレームアライナは、受信データを書
き込み、送信データを読み出すための記憶部１と、書き
込みクロックを計数して記憶部１に書き込みアドレスを
与える書き込みカウンタと、読み出しクロックを計数し
て記憶部１に読み出しアドレスを与える読み出しカウン
タ４と、これらのカウンタが記憶部１に与える書き込み
アドレスと読み出しアドレスとを比較し、スリップ要因
を検出して第１の検出信号を出力する位相比較部３と、
この位相比較部３が検出信号を出力したとき、書き込み
カウンタ２に第１の制御信号を出力してスリップ制御を
行うスリップ制御部６とを備えている。
き込み、送信データを読み出すための記憶部１と、書き
込みクロックを計数して記憶部１に書き込みアドレスを
与える書き込みカウンタと、読み出しクロックを計数し
て記憶部１に読み出しアドレスを与える読み出しカウン
タ４と、これらのカウンタが記憶部１に与える書き込み
アドレスと読み出しアドレスとを比較し、スリップ要因
を検出して第１の検出信号を出力する位相比較部３と、
この位相比較部３が検出信号を出力したとき、書き込み
カウンタ２に第１の制御信号を出力してスリップ制御を
行うスリップ制御部６とを備えている。
【０００８】このフレームアライナはさらに、位相比較
部３が出力する第１の検出信号か、またはＮ＋１番目の
チャネルのフレームアライナから与えられる第２の検出
信号をスリップ制御部６に出力する論理和回路（ＯＲ）
８と、この論理和回路８の出力信号と、保証フラグ信号
ＴＳＳＩとの論理積をとる論理積回路（ＡＮＤ）７と、
保証フラグ信号ＴＳＳＩの論理レベルがローレベルのと
き、スリップ制御部が出力する第１の制御信号を書き込
みカウンタ２に出力し、保証フラグ信号ＴＳＳＩがハイ
レベルのとき、Ｎ−１チャネルのフレームアライナから
の第２の制御信号を書き込みカウンタ２に出力する選択
部５を備えている。
部３が出力する第１の検出信号か、またはＮ＋１番目の
チャネルのフレームアライナから与えられる第２の検出
信号をスリップ制御部６に出力する論理和回路（ＯＲ）
８と、この論理和回路８の出力信号と、保証フラグ信号
ＴＳＳＩとの論理積をとる論理積回路（ＡＮＤ）７と、
保証フラグ信号ＴＳＳＩの論理レベルがローレベルのと
き、スリップ制御部が出力する第１の制御信号を書き込
みカウンタ２に出力し、保証フラグ信号ＴＳＳＩがハイ
レベルのとき、Ｎ−１チャネルのフレームアライナから
の第２の制御信号を書き込みカウンタ２に出力する選択
部５を備えている。
【０００９】そして、論理和回路８に入力される第２の
検出信号は、Ｎ＋１チャネルに設けられたフレームアラ
イナの論理積回路７の出力信号であり、選択部５が受け
取る第２の制御信号は、Ｎ−１チャネルに設けられたフ
レームアライナの選択部５の出力信号である。従ってま
た、Ｎチャネルのフレームアライナに設けられた論理積
回路７の出力信号は第２の検出信号としてＮ−１チャネ
ルのフレームアライナの論理和回路８に出力され、選択
部５の出力信号はＮ＋１チャネルのフレームアライナの
選択部５に第２の制御信号として出力される。
検出信号は、Ｎ＋１チャネルに設けられたフレームアラ
イナの論理積回路７の出力信号であり、選択部５が受け
取る第２の制御信号は、Ｎ−１チャネルに設けられたフ
レームアライナの選択部５の出力信号である。従ってま
た、Ｎチャネルのフレームアライナに設けられた論理積
回路７の出力信号は第２の検出信号としてＮ−１チャネ
ルのフレームアライナの論理和回路８に出力され、選択
部５の出力信号はＮ＋１チャネルのフレームアライナの
選択部５に第２の制御信号として出力される。
【００１０】次に動作を説明する。まず、Ｎ−１チャネ
ルの時間関係保証をとる場合には保証フラグ信号ＴＳＳ
Ｉの論理レベルをハイレベルにする。この場合、Ｎチャ
ネルの位相比較部３がスリップ要因を検出して第１の検
出信号を出力すると、それは論理和回路８および論理積
回路７を通じ、スリップ情報としてＮ−１チャネルに伝
達される。そして、Ｎ−１チャネルのフレームアライナ
では、Ｎチャネルからの第１の検出信号は第２の検出信
号として論理和回路８に与えられ、スリップ制御部６は
この検出信号にもとづいて第１の制御信号を出力し、選
択部５は第１の制御信号を書き込み回路２に出力する。 その結果、Ｎ−１チャネルでスリップ制御が行われる。
ルの時間関係保証をとる場合には保証フラグ信号ＴＳＳ
Ｉの論理レベルをハイレベルにする。この場合、Ｎチャ
ネルの位相比較部３がスリップ要因を検出して第１の検
出信号を出力すると、それは論理和回路８および論理積
回路７を通じ、スリップ情報としてＮ−１チャネルに伝
達される。そして、Ｎ−１チャネルのフレームアライナ
では、Ｎチャネルからの第１の検出信号は第２の検出信
号として論理和回路８に与えられ、スリップ制御部６は
この検出信号にもとづいて第１の制御信号を出力し、選
択部５は第１の制御信号を書き込み回路２に出力する。 その結果、Ｎ−１チャネルでスリップ制御が行われる。
【００１１】一方、Ｎ−１チャネルでスリップ要因が検
出された場合には、Ｎ−１チャネルの選択部５が出力す
る第１の制御信号がＮチャネルに伝達される。そして、
Ｎチャネルのフレームアライナでは、その制御信号は第
２の制御信号として受け取られ、選択部５を通じて書き
込みカウンタ２に与えられる。その結果、Ｎチャネルで
スリップ制御が行われる。
出された場合には、Ｎ−１チャネルの選択部５が出力す
る第１の制御信号がＮチャネルに伝達される。そして、
Ｎチャネルのフレームアライナでは、その制御信号は第
２の制御信号として受け取られ、選択部５を通じて書き
込みカウンタ２に与えられる。その結果、Ｎチャネルで
スリップ制御が行われる。
【００１２】次に、Ｎ＋１チャネルと時間関係保証をと
る場合には、Ｎ＋１チャネルに与える保証フラグ信号Ｔ
ＳＳＩをハイレベルにする。この場合、Ｎチャネルの位
相比較部３がスリップ要因を検出して第１の検出信号を
出力すると、それは論理和回路８を通じて制御部６に与
えられ、制御部６が出力する第１の制御信号は選択部５
を通じて書き込みカウンタ２に与えられてスリップ制御
が行われる。また、選択部５が出力する第１の制御信号
はＮ＋１チャネルに伝達され、Ｎ＋１チャネルでは、選
択部５がその制御信号を第２の制御信号として受け取り
、書き込み回路２に出力してＮ＋１チャネルでスリップ
制御が行われる。
る場合には、Ｎ＋１チャネルに与える保証フラグ信号Ｔ
ＳＳＩをハイレベルにする。この場合、Ｎチャネルの位
相比較部３がスリップ要因を検出して第１の検出信号を
出力すると、それは論理和回路８を通じて制御部６に与
えられ、制御部６が出力する第１の制御信号は選択部５
を通じて書き込みカウンタ２に与えられてスリップ制御
が行われる。また、選択部５が出力する第１の制御信号
はＮ＋１チャネルに伝達され、Ｎ＋１チャネルでは、選
択部５がその制御信号を第２の制御信号として受け取り
、書き込み回路２に出力してＮ＋１チャネルでスリップ
制御が行われる。
【００１３】一方、Ｎ＋１チャネルの位相比較部３がス
リップ要因を検出して第１の検出信号を出力すると、そ
れは論理和回路８および論理積回路７を通じてＮチャネ
ルに伝達される。Ｎチャネルでは、Ｎ＋１からの検出信
号を論理和回路８が第２の検出信号として受け取り、制
御部６に与える。そして制御部６が出力する第１の制御
信号は選択部５を通じて書き込み回路２に与えられ、Ｎ
チャネルでスリップ制御が行われる。
リップ要因を検出して第１の検出信号を出力すると、そ
れは論理和回路８および論理積回路７を通じてＮチャネ
ルに伝達される。Ｎチャネルでは、Ｎ＋１からの検出信
号を論理和回路８が第２の検出信号として受け取り、制
御部６に与える。そして制御部６が出力する第１の制御
信号は選択部５を通じて書き込み回路２に与えられ、Ｎ
チャネルでスリップ制御が行われる。
【００１４】
【発明の効果】以上説明したように本発明のフレームア
ライナでは、Ｎチャネルでスリップ要因が検出されたと
き、その情報がＮ−１チャネルに伝達され、また、Ｎチ
ャネルで行われるスリップ制御の制御情報がＮ＋１チャ
ネルに伝達されるようになっている。従って、スリップ
制御を行う際に任意の複数のチャネルについて、スリッ
プを起こしたチャネルと同時にスリップ制御を行うこと
が可能となり、その結果、任意の複数のチャネル間の時
間関係保証をとることが可能となる。
ライナでは、Ｎチャネルでスリップ要因が検出されたと
き、その情報がＮ−１チャネルに伝達され、また、Ｎチ
ャネルで行われるスリップ制御の制御情報がＮ＋１チャ
ネルに伝達されるようになっている。従って、スリップ
制御を行う際に任意の複数のチャネルについて、スリッ
プを起こしたチャネルと同時にスリップ制御を行うこと
が可能となり、その結果、任意の複数のチャネル間の時
間関係保証をとることが可能となる。
【図１】本発明によるフレームアライナの一例を示すブ
ロック図である。
ロック図である。
１ 記憶部
２ 書き込みカウンタ
３ 位相比較部
４ 読み出しカウンタ
５ 選択部
６ スリップ制御部
７ 論理積回路
８ 論理和回路
Claims (2)
- 【請求項１】受信データを書き込み、送信データを読み
出すための記憶部と、この記憶部に書き込みアドレスを
与える書き込みカウンタと、前記記憶部に読み出しアド
レスを与える読み出しカウンタと、これらのカウンタが
前記記憶部に与える書き込みアドレスと読み出しアドレ
スとを比較し、スリップ要因を検出して第１の検出信号
を出力する位相比較部と、この位相比較部が前記検出信
号を出力したとき、前記書き込みカウンタに第１の制御
信号を出力してスリップ制御を行うスリップ制御部とを
チャネルごとに備えたフレームアライナにおいて、前記
位相比較部が出力する前記第１の検出信号か、または外
部から与えられる第２の検出信号を前記スリップ制御部
に出力する論理和回路と、この論理和回路の出力信号と
、保証フラグ信号との論理積をとる論理積回路と、前記
保証フラグ信号が第１の論理レベルのとき、前記スリッ
プ制御部が出力する前記第１の制御信号を前記書き込み
カウンタに出力し、前記保証フラグ信号が第２の論理レ
ベルのとき、外部から与えられる第２の制御信号を前記
書き込みカウンタに出力する選択部とをチャネルごとに
備え、Ｎを正の整数とするとき、Ｎ番目のチャネルに設
けられた前記論理和回路は、Ｎ＋１番目のチャネルに設
けられた前記論理積回路の出力信号を前記第２の検出信
号として受け取り、前記選択部は、Ｎ−１番目のチャネ
ルに設けられた前記選択部の出力信号を前記第２の制御
信号として受け取ることを特徴とするフレームアライナ
。 - 【請求項２】前記保証フラグ信号の前記第１の論理レベ
ルはローレベルであり、前記第２の論理レベルはハイレ
ベルであることを特徴とする請求項１記載のフレームア
ライナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049991A JPH04365236A (ja) | 1991-06-13 | 1991-06-13 | フレームアライナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049991A JPH04365236A (ja) | 1991-06-13 | 1991-06-13 | フレームアライナ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365236A true JPH04365236A (ja) | 1992-12-17 |
Family
ID=15270058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14049991A Pending JPH04365236A (ja) | 1991-06-13 | 1991-06-13 | フレームアライナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365236A (ja) |
-
1991
- 1991-06-13 JP JP14049991A patent/JPH04365236A/ja active Pending
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