JP2012249223A - １線式シリアルインターフェース - Google Patents

Abstract

【課題】入力逆流防止回路の寄生抵抗成分による電圧降下により入力電圧識別回路の誤動作を減少させ、メモリ回路へのメモリ誤書き込みを減少させる１線式シリアルインターフェースを提供する。
【解決手段】 １線式シリアルインターフェースは、１本の信号線によりシリアルデータの受信を可能とし、入力端子１に接続された２つのＰＭＯＳトランジスタから構成された入力逆流防止回路２と、抵抗分圧器５及び電圧比較回路６から構成された入力電圧識別回路３と、１端が電源に接続されたプルアップ抵抗Ｒ１が設けられた電源供給線４とを有する。入力逆流防止回路２の２つのＰＭＯＳトランジスタは、ゲート同士が接続され、一方のソースが他方のドレインに接続されている。即ち、入力端子１、入力電圧識別回路３、入力逆流防止回路２、プルアップ抵抗Ｒ１の順に配列されている。
【選択図】 図１

Description

本発明は、メモリ書き込みなどに用いられ、入力逆流防止回路の寄生抵抗分による電圧降下を抑制する１線式シリアルインターフェースに関するものである。

１線式シリアルインターフェースは、ＩＣ間のシリアルデ−タ通信に係るシリアルデ−タ受信回路に用いられる。従来、このようなインターフェースは、１本の信号線によりシリアルデータの受信を可能とし、その実装面積を減少させることができる。

図５は、従来のＩＣチップに形成された１線式シリアルインターフェースの一例を示す。このシリアルインターフェースは、入力端子１０１に接続された２つのＰＭＯＳから成る入力逆流防止回路１０２と、抵抗分圧器１０５及び電圧比較回路１０６から成る入力電圧識別回路１０３と、プルアップ抵抗Ｒ１１を備えた電源供給線１０４とを接続している。電源供給線１０４は、ＩＣチップの内部回路（メモリ回路１０９）に入力し、プルアップ抵抗Ｒ１１は、一端が電源電圧（ＶＤＤ）に接続し、他端が電源供給線１０４に接続されている。また、電源供給線１０４は、入力逆流防止回路１０２を介して入力端子１０１に接続されている。つまり、入力端子１０１、入力逆流防止回路１０２、プルアップ抵抗Ｒ１１の順に配列されている。そして、入力電圧識別回路１０３を構成する抵抗分圧器１０５がプルアップ抵抗Ｒ１の前記他端に接続されている。抵抗分圧器１０５は、抵抗Ｒ１２、抵抗Ｒ１３及び抵抗Ｒ１４から構成され、抵抗Ｒ１２は、プルアップ抵抗１１に接続され、抵抗１２は、ＰＭＯＳトランジスタを介して抵抗Ｒ１３に接続され、抵抗Ｒ１３は、抵抗Ｒ１４に接続され、抵抗Ｒ１４の他端は接地されている。

抵抗分圧器１０５の抵抗Ｒ１２と抵抗Ｒ１３との接続点と電圧比較回路１０６の第１の比較器１０６ａの第１の入力とが接続され、抵抗Ｒ１３と抵抗Ｒ１４との接続点と電圧比較回路１０６の第２の比較器１０６ｂの第１の入力とが接続され、第１の比較器１０６ａの第２の入力と第２の比較器１０６ｂの第２の入力は、基準電圧源に接続されている。メモリ回路１０９には電源供給線１０４が接続されている。また、第１の比較器１０６ａの出力端からメモリ回路１０９まで、インバータ１０７を介してモード線ＳＥＮＢが接続されている。また、第２の比較器１０６ｂの出力端からメモリ回路１０９までクロック線ＣＬＫ及びクロック線から分岐してデータ線ＤＡＴＡが接続されている。

特許文献１には、１本の信号線によりシリアルデ−タの受信を可能とし、実装面積を減少させることができるシリアルデ−タ受信回路が開示されている。この受信回路は、３値信号を入力してクロック信号を検出するコンパレ−タＣＯＭＰＣとデ−タ信号を検出するコンパレ−タＣＯＭＰＤの出力を演算合成する制御部とを備えている。ＥＸＯ（排他的論理和回路）よりＬｏｗ時のデ−タを作り、クロックとデ−タの条件により、ＥＸＯ又はコンパレータＣＯＭＰＤの出力をシフトレジスタＳＲに対して切り換える。そして、これをコンパレータＣＯＭＰＣからの出力をクロックとしてシフトレジスタＳＲへＤＳＥＬ１の出力を取り込むようにしたものである。外部との配線が１本で済むものであり、本回路を用いて実装する場合の実装面積を減少させることができる。

特開平６−３７８５７号公報

従来の、例えば、メモリ書き込み用の１線式シリアルインターフェースを用いた受信回路において、ＩＣチップ内部のメモリ回路に電源供給線を介して電流が流れる時、入力逆流防止回路の寄生抵抗成分による電圧降下が生じる。この電圧降下は、入力電圧識別回路に影響を及ぼす。つまり、入力端子からの信号が、入力逆流防止回路で電圧降下して入力電圧識別回路の抵抗分圧器に入力し、その後、電圧比較回路に入力されるため、降下した電圧における変動により入力電圧識別回路が誤動作してメモリ誤書き込みをする可能性があった。また、入力電圧識別回路の電圧にスパイク状のノイズが伝搬した時に、電圧比較器が誤動作し異なるデータが生成される可能性があった。
本発明は、このような事情によりなされたものであり、入力逆流防止回路の寄生抵抗成分による電圧降下により入力電圧識別回路の誤動作を減少させ、メモリ回路へのメモリ誤書き込みを減少させる１線式シリアルインターフェースを提供する。また、入力電圧識別回路の電圧にスパイク状のノイズが伝搬した時に電圧比較器が誤動作して異なるデータを生成することが少ない１線式シリアルインターフェースを提供する。

本発明の１線式シリアルインターフェースは、２つのＰＭＯＳから成る入力逆流防止回路と、抵抗分圧器及び電圧比較回路から成る入力電圧識別回路と、プルアップ抵抗を備えた電源供給線とを具備し、前記電源供給線に形成された前記プルアップ抵抗は、前記入力逆流防止回路に接続され、前記入力逆流防止回路は、入力端子に接続され、前記入力電圧識別回路は、前記入力逆流防止回路と前記入力端子との間に接続されていることを特徴としている。前記電圧比較器は、ヒステリシスを付加されているようにしても良い。

本発明の１線式シリアルインターフェースは、入力逆流防止回路の寄生抵抗成分を原因とする電圧降下を低減し、それによって生じる入力電圧識別回路の誤動作を減少させ、その結果、メモリ回路へのメモリ誤書き込みを減少させると共に、入力電圧識別回路の電圧にスパイク状のノイズが伝搬した時に電圧比較器が誤動作して異なるデータを生成することを少なくすることができる。さらに、入力電圧識別回路の比較器にヒステリシスを持たせる事により、瞬時的な電源供給線の電圧低下にも耐性を持たせることができる。

実施例１に係る１線式シリアルインターフェースの回路図。 図１のシリアルインターフェースのタイミングチャートを示す図。 実施例２に係る１線式シリアルインターフェースの回路図。 図３の１線式シリアルインターフェースに用いられる電圧比較器の回路図。 従来の１線式シリアルインターフェースの回路図。

以下、実施例を参照して発明の実施の形態を説明する。

図１及び図２を参照して実施例１を説明する。
この実施例の１線式シリアルインターフェースは、ＩＣ間のシリアルデ−タ通信に係るシリアルデ−タ受信回路に用いられる。このようなインターフェースは、１本の信号線によりシリアルデータの受信を可能とし、その実装面積を減少させることができる。図１に示す１線式シリアルインターフェースは、入力端子１に接続された２つのＰＭＯＳトランジスタから構成された入力逆流防止回路２と、抵抗分圧器５及び電圧比較回路６から構成された入力電圧識別回路３と、１端が電源に接続されたプルアップ抵抗Ｒ１が設けられた電源供給線４とを備えている。入力逆流防止回路２の２つのＰＭＯＳトランジスタは、ゲート同士が接続され、一方のソースが他方のドレインに接続されている。

電源供給線４は、ＩＣチップの内部回路であるメモリ回路９に入力する。プルアップ抵抗Ｒ１は、一端が電源電圧（ＶＤＤ）に接続し、他端が電源供給線４に接続されている。また、電源供給線４は、入力逆流防止回路２を介して入力端子１に接続されている。つまり、入力端子１、入力逆流防止回路２、プルアップ抵抗Ｒ１の順に配列されている。そして、入力電圧識別回路３は、入力端子１と入力逆流防止回路２との間に接続されている。すなわち、この実施例の１線式シリアルインターフェースは、入力端子１、入力電圧識別回路３、入力逆流防止回路２、プルアップ抵抗Ｒ１の順に配列されている。入力電圧識別回路３を構成する抵抗分圧器５は、入力端子１に接続されている。抵抗分圧器５は、抵抗Ｒ２、抵抗Ｒ３及び抵抗Ｒ４から構成され、抵抗Ｒ２は、入力端子１に直接接続され、抵抗Ｒ２は、ゲートが電源に接続されたトランジスタ（ＰＭＯＳ）を介して抵抗Ｒ３に接続され、抵抗Ｒ３は、抵抗Ｒ４の一端に接続され、抵抗Ｒ４の他端は接地されている。

抵抗分圧器５を構成する抵抗Ｒ２と抵抗Ｒ３との接続点と電圧比較回路６の第１の比較器６ａの第１の入力とが接続され、抵抗Ｒ３と抵抗Ｒ４との接続点と電圧比較回路６の第２の比較器６ｂの第１の入力とが接続されている。また、第１の比較器６ａの第２の入力（負入力）と第２の比較器６ｂの第２の入力（負入力）は、基準電圧源に接続されている。メモリ回路９には電源供給線４が接続されている。また、第１の比較器６ａの出力端からメモリ回路９まで、インバータ７を介してモード線ＳＥＮＢが接続され、同時にモード線ＳＥＮＢは入力逆流防止回路２を構成するＰＭＯＳトランジスタのゲートに接続されている。また、第２の比較器６ｂの出力端からメモリ回路９までクロック線ＣＬＫ及びクロック線から分岐してデータ線ＤＡＴＡが接続されている。データ線ＤＡＴＡにはデータ識別回路８が挿入されている。
このように、この受信回路は、入力端子１から１本の信号線が出ており、ここから電源供給線４、モード線ＳＥＮＢ、クロック線ＣＬＫ及びデータ線ＤＡＴＡが分岐してそれぞれメモリ回路９に入力している。

図２は、入力端子に加わる入力電圧の変化を示すタイミングチャートである。入力端子１（ＩＮＨＮ）にかかる電源電圧ＶＤＤは、例えば、３〜３．３Ｖ、書込み電圧Ｖppは、例えば、１６Ｖであり、書込み時のＬ（ロウ）レベルは、電源電圧ＶＤＤの２．７倍である。電源供給線４は、通常時、プルアップ抵抗Ｒ１により電源電圧ＶＤＤ程度にプルアップされている。
入力電圧識別回路３は、入力端子１に直接接続され、電源供給線４は、入力逆流防止回路２を介して入力端子１に接続され、入力逆流防止回路２は、入力電圧識別回路３が分岐後に入力端子１に接続した信号線に接続されている。
入力電圧識別回路３の電圧比較回路６の内、上の第１の比較器６ａは、モード識別用に用いられ、例えば、書込みモードなどのメモリ回路へのアクセスモードを決める信号を選択する。下の第２の比較器６ｂは、クロック信号を出力し、クロック信号線ＣＬＫは、分岐してデータ識別回路８を介してデータ線ＤＡＴＡに入力する。
入力逆流防止回路のトランジスタ動作は、書込み時にモード線ＳＥＮＢがＬレベルになることによりＰＭＯＳトランジスタがオンになり、書込み時以外ではモード線ＳＥＮＢがＨレベルであるためオフになる。

図５に示す従来技術では、入力逆流防止回路のゲート電圧は常時電源電圧ＶＤＤであるため、メモリ回路１０９への書込みモード時以外のとき、例えば、入力端子１０１が０ボルト（Ｖ）のときにＰＭＯＳトランジスタはオフになる。したがって、入力端子１０１の電位が低い通常時には、電源供給線１０４から入力端子１０１への逆流を防ぐことができる。しかし、書き込み時には入力端子１０１には、メモリ回路１０９への書込み電圧となるＶＤＤよりも高い電圧Ｖｐｐが印加されるため、ＰＭＯＳトランジスタにおけるソース電位は、Ｖppであり、ゲート電位は、ＶＤＤなのでトランジスタはオンはするがゲート電位が高い分、ＰＭＯＳトランジスタでの電圧降下が生じ電流のロスが多いという問題がある。
これに対して、図１に示すこの実施例の入力逆流防止回路２では、ＰＭＯＳトランジスタのオン・オフに係わる動作は上記に示したとおりだが、書き込み時（入力端子の電圧＝書込み電圧Ｖpp）にゲートがＶＤＤより低い電位レベルになるために、電源供給線４への電流ロスを防ぐことができる。つまり、ＰＭＯＳトランジスタのゲートは電源電圧ＶＤＤの固定ではなく、モード線ＳＥＮＢの電圧により制御される。モード線ＳＥＮＢの電圧は、通常時にＨレベル（ＶＤＤレベル）、メモリ回路９への書込み時にはＬレベル（Ｖｓｓレベル）になるため、ＰＭＯＳトランジスタは通常時オフ、書込み時オンとなる。このように、書込み時のＰＭＯＳトランジスタは、ゲート電位がＬレベルでのオン状態となるため、従来に比べ、オン時の電圧降下が低減される。
入力電圧識別回路は、ＰＭＯＳトランジスタ（ＰＭＯＳ）を有しているが、電源供給線は、常時ＶＤＤにプルアップしている（常時電源電圧に接続している）ので、このトランジスタがないと通常使用時において無駄な電流が流れる。
この実施例の場合は、図１に示すように、入力電圧識別回路３は、電源供給線４とは入力逆流防止回路２によりプルアップ電位（ＶＤＤ）と分離されており、入力端子１がハイ（Ｈ）レベルのときには無駄な電流が流れるのを防止している。また入力電圧識別回路３は、１端が接地されているので逆流は無い。

もともと入力電圧識別回路は入力逆流防止回路を必要としないが、初期の設計思想として、高電圧が印加される入力端子に関連するところは、全ての回路を逆流防止回路の下流に設け切り分けていた。したがって、従来例（図５参照）のような回路構成になっていた。入力電圧識別回路３は、入り口のトランジスタがオフしており、ゲートがＶss系になっているので、逆流防止回路が無くても良い。

図２に示す入力端子ＩＮＨＮ（図１の入力端子１）の入力電圧がＶT1以上でシリアルインターフェース（書込み）モ−ドになる。このとき、入力端子ＩＮＨＮは、クロック入力端子、データ入力端子となる。入力端子ＩＮＨＮの電圧がＶT2以上のときにクロック入力と判別する。メモリ（例えば、ＥＥＰＲＯＭ）へのアクセスモ−ドを決めるモ−ド線ＳＥＮＢは、図１に示す第１の比較器６ａの出力信号を入力する。書込みモ−ドは、入力信号がＶT1以上であり、ロウ（Ｌ）レベルは、ＶT1−ＶT2であり、ハイ（Ｈ）レベルは、ＶT2以上である。第２の比較器６ｂで選択されたクロック信号は、図１のデータ識別回路８によりデータ信号に変換されてメモリ回路９に入力される。クロック信号は、ハイレベルのパルス幅によりデータ“０”、“１”を判別する。メモリ書込みは、１６ビット全て転送終了後１７クロック目のハイレベルパルスで書込みが行われる。入力端子ＩＮＨＮをＶT1以下又はオ−プンにすると、メモリ設定に応じた通常動作になる。

図２の１線式リアルインターフェースは、入力端子が多値入力を採る。その入力電圧を識別するには、入力電圧識別回路が用いられる。また、内部電源供給線は、プルアップされているが、入力電圧が電源電圧より低い場合は、入力逆流防止回路により逆流を防ぐ。この入力逆流防止回路は、寄生抵抗成分を有しているので、内部電源供給線を介して電流が流れた時に電圧降下が発生する。図５に示す従来の技術では、入力電圧識別回路では電圧降下が発生した電圧で識別を行ってしまい、正確な電圧識別ができないで誤動作になることが多い。図１に記載された実施例では入力電圧識別回路３を入力逆流防止回路の前に配置されており、この識別回路には電圧降下の影響は発生しない。また、この実施例のシリアルインターフェースでは、入力電圧識別回路の出力で入力逆流防止回路のゲート電圧を制御している（図１参照）ので、入力逆流防止回路の寄生抵抗成分をさらに下げる事ができると共に内部電源供給線の電圧降下も抑えることができる。

以上、この実施例の１線式シリアルインターフェースは、入力逆流防止回路の寄生抵抗成分を原因とする電圧降下によって生じる入力電圧識別回路の誤動作を減少させ、その結果、メモリ回路へのメモリ誤書き込みを減少させる。

次に、図３及び図４を参照して実施例２を説明する。
この実施例の１線式シリアルインターフェースは、入力端子２１に接続された２つのＰＭＯＳトランジスタから構成された入力逆流防止回路２２と、抵抗分圧器２５及び電圧比較回路２６から構成された入力電圧識別回路２３と、１端が電源に接続されたプルアップ抵抗Ｒ１が設けられた電源供給線２４とを備えている入力逆流防止回路２の２つのＰＭＯＳトランジスタは、ゲート同士が接続され、一方のソースが他方のドレインに接続されている。

電源供給線２４は、ＩＣチップの内部回路であるメモリ回路２９に入力する。プルアップ抵抗Ｒ１は、一端が電源電圧（ＶＤＤ）に接続し、他端が電源供給線２４に接続されている。また、電源供給線２４は、入力逆流防止回路２２を介して入力端子２１に接続されている。つまり、入力端子２１、入力逆流防止回路２２、プルアップ抵抗Ｒ１の順に配列されている。そして、入力電圧識別回路２３は、入力端子２１と入力逆流防止回路２２との間に接続されている。すなわち、１線式シリアルインターフェースは、入力端子２１、入力電圧識別回路２３、入力逆流防止回路２２、プルアップ抵抗Ｒ１の順に配列されている。入力電圧識別回路２３を構成する抵抗分圧器２５は、入力端子２１に接続されている。抵抗分圧器２５は、抵抗Ｒ２、抵抗Ｒ３及び抵抗Ｒ４から構成され、抵抗Ｒ２は、入力端子２１に直接接続され、抵抗Ｒ２は、ゲートが電源に接続されたトランジスタ（ＰＭＯＳ）を介して抵抗Ｒ３に接続され、抵抗Ｒ３は、抵抗Ｒ４の一端に接続され、抵抗Ｒ４の他端は接地されている。

抵抗分圧器２５を構成する抵抗Ｒ２と抵抗Ｒ３との接続点と電圧比較回路２６の第１の比較器２６ａの第１の入力とが接続され、抵抗Ｒ３と抵抗Ｒ４との接続点と電圧比較回路２６の第２の比較器２６ｂの第１の入力とが接続されている。また、第１の比較器２６ａの第２の入力と第２の比較器２６ｂの第２の入力は、基準電圧源に接続されている。メモリ回路２９には電源供給線２４が接続されている。また、第１の比較器２６ａの出力端からメモリ回路２９まで、インバータ（反転器）２７を介してモード線ＳＥＮＢが接続され、同時にモード線ＳＥＮＢは入力逆流防止回路２を構成するＰＭＯＳトランジスタのゲートに接続されている。また、第２の比較器２６ｂの出力端からメモリ回路２９までクロック線ＣＬＫ及びクロック線から分岐してデータ線ＤＡＴＡが接続されている。データ線ＤＡＴＡにはデータ識別回路２８が挿入されている。
このように、この受信回路は、入力端子２１から１本の信号線が出ており、ここから電源供給線２４、モード線ＳＥＮＢ、クロック線ＣＬＫ及びデータ線ＤＡＴＡが分岐してそれぞれメモリ回路２９に入力している。

以上、この実施例の１線式シリアルインターフェースは、入力逆流防止回路の寄生抵抗成分を原因とする電圧降下によって生じる入力電圧識別回路の誤動作を減少させ、その結果、メモリ回路へのメモリ誤書き込みを減少させる。
この実施例で用いられる入力電圧識別回路の比較器は、図４に示すように、ヒステリシスを持たせている。つまり、図４に示すように、正帰還を施した比較器（コンパレータ）を用いる。正帰還を施した比較器２６ａ、２６ｂは、第１の入力（正入力）と出力とは、抵抗Ｒｆで接続されている。また、第１の入力には抵抗Ｒｓが接続されている。

この実施例では、このような比較器を用いることにより、耐ノイズ性を高めることができる。ノイズの大きさが比較器に入力する基準電圧と信号電圧の差より大きいとノイズによって比較器の出力が変化してしまう。そこで、−から＋になるときの比較の閾値と、＋から−になるときの比較の閾値を少し違える様にする。その違えた分だけはノイズの影響を受けなくなる。
以上、この実施例の１線式シリアルインターフェースは、入力逆流防止回路の寄生抵抗成分を原因とする電圧降下によって生じる入力電圧識別回路の誤動作を減少させ、その結果、メモリ回路へのメモリ誤書き込みを減少させる。さらに、入力電圧識別回路の比較器にヒステリシスを持たせる事により、瞬時的な電源供給線の電圧低下にも耐性を持たせることができる。

１、２１・・・入力端子
２、２２・・・入力逆流防止回路
３、２３・・・入力電圧識別回路
４、２４・・・電源供給線
５、２５・・・抵抗分圧器
６、６ａ、６ｂ、２６、２６ａ、２６ｂ・・・比較器
７、２７・・・反転器（インバータ）
８、２８・・・データ識別回路
９、２９・・・メモリ回路

Claims (3)

1. ２つのＰＭＯＳトランジスタから成る入力逆流防止回路と、直列接続された抵抗分圧器及び電圧比較回路から成る入力電圧識別回路と、プルアップ抵抗を備えた電源供給線とを具備し、前記入力逆流防止回路は、入力端子と前記電源供給線との間に接続され、前記入力電圧識別回路は、前記入力逆流防止回路と前記入力端子に対して並列に接続されていることを特徴とする１線式シリアルインターフェース。
2. 前記ＰＭＯＳトランジスタのゲートは前記電圧比較器の出力により制御されていることを特徴とする請求項１に記載の１線式シリアルインターフェース。
3. 前記電圧比較器は、ヒステリシスを付加されていることを特徴とする請求項２に記載の１線式シリアルインターフェース。
   
   

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