JPH0439149B2

JPH0439149B2 -

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Publication number: JPH0439149B2
Application number: JP9022282A
Authority: JP
Priority date: 1982-05-27
Filing date: 1982-05-27
Publication date: 1992-06-26
Also published as: JPS58205908A

Description

【発明の詳細な説明】

本発明は、互いに独立して規則的に変化する読
出しアドレス及び書込みアドレスの各々に応じた
アドレス情報信号を発生してメモリに供給するメ
モリアドレス情報信号発生装置に関する。アナログ信号をデイジタル化して記録再生する
例えばPCM（Palsa Code Modulation）録音再
生方式においては記録媒体上で発生したバースト
性の符号誤りの補正を容易にするために誤り訂正
符号の付加と共にインタリーブがなされている。
このため、記録媒体から読出された符号列は所定
の約束のもとで配列順序が時間軸上で変更された
ものとなつており、再生時においては符号列を元
の配列に戻すいわゆるデイインタリーブをなす必
要がある。このデイインタリーブは、例えば記録
媒体から読出された符号列を読出された順にバツ
フアメモリに先頭番地から順次書込んだのち書込
まれた符号列を元の配列に戻るようにバツフアメ
モリのアドレス制御をなしつつ読出すことによつ
てなされる。かかる場合、バツフアメモリへ符号
列を書込むといに１ずつ規則的に増加する書込み
アドレスを発生しバツフアメモリから符号列を読
出すときにはその符号例の配列を元に戻すように
所定の規則に従つて変化する読出しアドレスを発
生するメモリアドレス情報信号発生装置が用いら
れることが多い。かかるメモリアドレス情報信号
発生装置は、メモリのオーバーフロー、アンダー
フローの発生の検出及びこれらオーバーフロー、
アンダーフローの発生を防止するためになす書込
みアドレスと読出しアドレスとの差に応じたジツ
タマージン量の検出を容易になすことができると
ともにインタリーブサイズの変更に容易に対応す
ることができかつIC（集積回路）化に適した構成
となつていることが望ましい。ここで、メモリの
オーバーフローとは書込みアドレスが異常に増加
して以前に書込まれたデータの読出しが終了して
ない場所に新たなデータが誤つて書込まれてしま
う現象のことであり、メモリのアンダーフローと
は読出しアドレスが異常に増加して新たなデータ
の書込みがなされていない場所から誤つたデータ
が読出される現象のことである。以上の如く構成されたメモリアドレス情報信号
発生装置の従来例を第１図に示す。第１図におい
て、１はｍビツトのW_L（書込み用下位アドレス）
カウンタである。W_Lカウンタ１のクロツク入力
端子には符号列を形成する所定数ビツトのデータ
がデイインタリーブ用のバツフアメモリ（図示せ
ず）に書込まれるごとにタイミングパルス発生器
（図示せず）により出力されるWRITEデータク
ロツクCL₁が供給される。このW_Lカウンタ１の
計数値は、クロツクCL₁によつて１ずつ増加し、
W_Lカウンタ１は１フレームを形成するデータの
数と同数のクロツクCL₁が発生すると計数値が零
に戻るようになつている。また、W_Lカウンタ１
の出力は、書込みアドレスの下位ｍビツトを形成
しつつ（ｎ−ｍ）ビツトのW_H（書込み用上位アド
レス）カウンタ２の出力と共に信号選択回路３の
一方の入力端子群に供給されている。W_Hカウン
タ２のクロツク入力端子には１フレーム分のデー
タがバツフアメモリに書込まれるごとにタイミン
グパルス発生器より出力されるWRITEフレーム
クロツクCL₂が供給されている。W_Hカウンタ２
の出力は書込みアドレスの上位（ｎ−ｍ）ビツト
を形成する。信号選択回路３の制御入力端子には
バツフアメモリを書込みモード及び読出しモード
のうちのいずれか一方のモードにするためのモー
ド切換制御信号READ／WRITE（以下Ｒ／Ｗと
略記する。）が供給されている。一方、バツフア
メモリに書込まれたデータがバツフアメモリから
読出されるとタイミングパルス発生器から
READデータクロツクCL３が出力されてｍビツ
トのR_L（読出し用下位アドレス）カウンタ４のク
ロツク入力端子に供給される。このR_Lカウンタ
４もW_Lカウンタ１と同様に１フレームを形成す
るデータの数と同数のクロツクCL３が発生する
と計数値が零に戻るようになつている。R_Lカウ
ンタ４の出力は読出しアドレスの下位ｍビツトを
形成しつつ信号選択回路３の他方の入力端子群に
供給されると共にROM（読出し専用メモリ）５
のｍ個のアドレス入力端子に供給される。ROM
５にR_Lカウンタ４の出力によつて指定される記
憶場所にはインタリーブを解除するための（ｎ−
ｍ）ビツトのデータが格納されている。この
ROM５の出力は全加算器６において（ｎ−ｍ）
ビツトのR_H（読出し用上位アドレス）カウンタ７
の出力と加算される。R_Hカウンタ７のクロツク
入力端子にはバツフアメモリから１フレーム分の
データが読出されるごとにタイミングパルス発生
器より出力されるREADフレームクロツクCL４
が供給されている。全加算器６の出力は読出しア
ドレスの上位（ｎ−ｍ）ビツトを形成しつつカウ
ンタR_Lの出力と共に信号選択回路３の他方の入
力端子群に供給されている。そして、この信号選
択回路３が制御信号Ｒ／Ｗによつてｎビツトの読
出しアドレス及び書込みアドレスのうちの一方に
応じたアドレス情報信号を出力することによりデ
イインタリーブ用のバツフアメモリのアドレス制
御がなされる。この場合オーバーフロー、アンダースローの検
出はW_Hカウンタ２の値とメモリ読出しアドレス
の上位（ｎ−ｍ）ビツトの値の一致を検出するこ
とにより可能であるが、ジツターマージンの検出
にはR_Hカウンタ７とW_Hカウンタ２との距離検出
回路（例えば引算回路）が必要になるばかりかメ
モリの未使用部分が生じ、メモリの使用効率が悪
くなり、メモリの使用効率を上げるため未使用部
分をなくすとオーバーフロー、アンダーフロー等
の検出が困難となる欠点があつた。そこで、本発明の目的はメモリのオーバーフロ
ー、アンダーフローの発生及びジツターマージン
量の検出を容易になすことができるとともにイン
タリーブ長の変更への対応が容易でありかつIC
化に適した構成にてメモリの使用効率を向上させ
ることができるメモリアドレス情報信号発生装置
を提供することである。本発明によるメモリアドレス情報信号発生装置
は、メモリにデータが書込まれるときデータの書
込みがなされる時に第１所定規則に従つて変化す
る数値に応じた信号を発生しメモリからデータが
読出されるときはデータの読出しがなされる毎に
第２所定規則に従つて変化する数値に応じた信号
を発生する第１数値信号発生回路と、メモリから
データが第１所定数個読出される毎に第２所定数
ずつ変化する数値に応じた信号を発生する第２数
値情報信号発生回路と、メモリにデータが第１所
定数個書込まれる毎に第３所定数ずつ変化する数
値に応じた信号を発生する第３数値情報信号発生
回路とを備え、第２及び第３数値情報信号発生回
路の各出力が表わす数値間の差に応じて変化する
信号を発生しつつ第１及び第３数値情報信号発生
回路の各出力が表わす数値の加算結果に応じた信
号を書込みアドレス情報信号として出力し第１及
び第２数値情報信号発生回路の各出力が表わす数
値の加算結果に応じた信号を読出しアドレス情報
信号として出力する構成となつている。以下、本発明を第２図乃至第８図を参照して詳
細に説明する。第２図において、モード切換制御信号Ｒ／Ｗ、
読出しデータ数信号DR及び書込みデータ数信号
DWが第１数値情報信号発生回路としての相対ア
ドレス発生器８に供給されている。読出しデータ
数信号DRは、例えばデイインタリーブ用のバツ
フアメモリよりデータの読出しがなされるごとに
11ずつカウントアツプし１フレーム分のデータの
読出しがなされると計数値が零に戻るｌビツトの
カウンタ（図示せず）より出力される信号であ
る。また、書込みデータ数信号DWは、同様に例
えばデイインタリーブ用のバツフアメモリにデー
タが書込まれるごとに１ずつカウントアツプし１
フレーム分のデータの書込みがなされると計数値
が零に戻るｌビツトのカウンタ（図示せず）より
出力される信号である。相対アドレス発生器８に
おいて、これら読出しデータ数信号DR及び書込
みデータ数信号DWはそれぞれ信号選択回路９の
２つの入力端子群の各々に供給されている。信号
選択回路９の制御入力端子には制御信号Ｒ／Ｗが
供給されている。信号選択回路９は、制御信号
Ｒ／Ｗに応じて読出しデータ数信号DR及び書込
みデータ数信号DWのうちのいずれか一方を選択
的に出力する。この信号選択回路９の出力はアド
レス入力としてROM（読出し専用メモリ）１０
に供給されている。このROM１０の例えば最上
位アドレスビツト入力端子には制御信号Ｒ／Ｗが
供給されている。そして、信号選択回路９の出力
及び制御信号Ｒ／Ｗによつて指定されるROM１
０内の各記憶場所にはｎビツトのデータが格納さ
れている。ROM１０の出力はｎビツトの全加算
器１１において信号選択回路１２の出力と加算さ
れる。信号選択回路１２の一方の入力端子群には
第３数値情報信号発生回路としての書込み絶対ア
ドレス発生器１３の出力が供給されており、他方
の入力端子群には第２数値情報信号発生回路とし
ての読出し絶対アドレス発生器１４の出力が供給
されている。この信号選択回路１２の制御入力端
子には制御信号Ｒ／Ｗが供給されており、信号選
択回路１２はこの制御信号Ｒ／Ｗに応じて書込み
絶対アドレス発生器１３の出力及び読出し絶対ア
ドレス発生器１４の出力のうちのいずれか一方を
選択的に出力する。書込み絶対アドレス発生器１
３は、例えばｎビツトのバイナリカウンタからな
つている。この書込み絶対アドレス発生器１３の
カウントアツプ用クロツク入力端子UPには
WRITEフレームクロツクCL２が供給されてい
る。また、読出し絶対アドレス発生器１４も同様
に例えばｎビツトのバイナリカウンタからなつて
いる。この読出し絶対アドレス発器１４のカウン
トアツプ用クロツク入力端子UPにREADフレー
ムクロツクCL４が供給されている。これら書込
み絶対アドレス発生器１３及び読出し絶対アドレ
ス発生器１４の各出力のMSB（最上位ビツト）に
対応する信号が数値差情報信号発生回路１５に供
給される。数値差情報信号発生回路１５におい
て、絶対アドレス発生器１３，１４の各出力
MSBに対応する信号は排他的論理和ゲート１６
に供給されている。ゲート１６の出力はｋビツト
のバイナリカウンタ１７のカウンタイネーブル入
力端子に供給されている。カウンタ１７のカウン
トアツプ用クロツク入力端子UPにはWRITEフ
レームクロツクCL２が供給されている。また、
カウンタ１７のリセツト入力端子には例えば絶対
アドレス発生器１３，１４の各出力における
MSBに対応する信号のうちのいずれか一方が低
レベルになつたときパルスを発生するパルス発生
回路（図示せず）の出力が供給される。このカウ
ンタ１７の出力が数値差情報信号として出力され
ると共に全加算器１１の出力が図示せぬデイイン
タリーブ用のバツフアメモリのアドレス入力とし
て出力される。以上の構成において、制御信号Ｒ／Ｗによりバ
ツフアメモリが読出しモードになると信号選択回
路９及び１２の各々より読出しデータ数信号DR
及び読出し絶対アドレス発生器１４の出力の各々
が選択的に出力される。そうすると、このときの
相対アドレス発生器８の出力が表わす数値ROAi
及び読出しアドレス発生器１４の出力が表わす数
値RHAiを加算して得られる読出しアドレス
RMAiに応じた信号が全加算器１１より出力され
る。また、制御信号Ｒ／Ｗによりバツフアメモリ
が書込みモードになると信号選択回路９及び１２
の各々より書込みデータ数信号DW及び書込み絶
対アドレス発生器１３の出力の各々が選択的に出
力される。そうすると、このときの相対アドレス
発生器８の出力が表わす数値WOAi及び書込み絶
対アドレス発生器１３の出力が表わす数値
WHAiを加算して得られる書込みアドレス
WAMiに応じた信号が全加算器１１より出力さ
れる。このため、１フレーム内のデータ数をN_D、イ
ンタリーブ長をｄ、ジツタマージンをＭとしたと
きに数値ROAi，WOAiの各々がそれぞれ第１表
及び第２表に示す如く変化するようにROM１０
にデータを予め書込むと、デイインタリーブ用の
バツフアメモリとして最低必要な記憶容量Qmin
が次式の如くなりかつバツフアメモリを効率よく
使用することができることとなる。 Qmin＝N_D（Ｍ＋１）＋N_D 〓ｎⁿ⁼¹ ・ｄ ……(1) 例えば、N_D＝４、ｄ＝３、Ｍ＝２である場合
はQmin＝４（２＋１）＋３（１＋２＋３＋４）＝42
となり、42データ分の記憶容量を有するバツフア
メモリによつてデイインタリーブをなすことがで
きることとなる。すなわち、かかる場合において
は全加算器１１は４２は０、43を１の如く出力す
る。そして、書込み及び読出し絶対アドレス発生
器１３及び１４が初期状態においてそれぞれ数値
“０”を表わす信号を出力するようにすれば、数
値RHAi、ROAi、WHAi、WOAi及び読出しア
ドレスRMHi、書込みアドレスWMAiは第３表
に示す如く変化する。ここで、読出しアドレスRMAi及び書込みアド
レスWMAiによつて指定される読出し位置及び
書込み位置について第３図を参照して説明する。
第３図において、１フレーム分のデータの読出し
位置を指定する読出しアドレスをそれぞれ
RMA₁、RMA₂、RMA₃、RMA₄としたときにバ
ツフアメモリをRAM₁〜RMA₄がそれぞれ先頭ア
ドレスとなる４つのブロツクに区分したのちに最
後尾が横一列に並ぶように各ブロツクを互いに平
行に並べて得られるメモリマツプが示されてい
る。このメモリマツプにおいて１フレーム分のデ
ータの書込み位置は書込み領域E_W内において横
一列に並ぶようになつている。すなわち、１フレ
ーム分のデータの書込み位置を指定する書込みア
ドレスをWMA₁、WMA₂、WMA₃、WMA₄とす
ると、例えば第３表における最初の１フレーム分
のデータの書込みアドレスはそれぞれWMA₁＝
12＝RMA₁＋12、WMA₂＝24＝RMA₂＋９、
WMA₃＝33＝RMA₃＋６、WMA₄＝39＝RMA₄
と３となつて第３図に示す如くなる。今、１フレーム分のデータの読出しのみがなさ
れると読出し絶対アドレス発生器１４の計数値が
１つ大きくなる。そうすると書込み領域E_Wが１
アドレス分後方に移動するが書込み位置は変化し
ないので書込み位置と読出し領域E_Rとの距離が
小さくなる。そして、第４表に示す如く書込みデ
ータ数に比して読出しデータ数が多くなつてくる
と読出しアドレスRMAiと書込みアドレス
WMAlが等しくなつてアンダーフローが発生す
ることとなる。また、１フレーム分のデータの書込みのみがな
されると書込み絶対アドレス発生器１３の計数値
が１つ大きくなる。そうすると書込み領域E_Wは
移動せず書込み位置のみが後方に移動して書込み
位置と読出して領域E_Rとの距離が変化する。そ
して、第５表に示す如く読出してデータ数に比し
て書込みデータ数が多くなつてくると読出しアド
レスRMAiと書込みアドレスWMAiが等しくな
つてオーバーフローが発生することになる。第４表及び第５表から明らかな如くオーバーフ
ロー、アンダーフローの検出は、書込み絶対アド
レス発生器１３及び読出し絶対アドレス発生器１
４の各々の出力がそれぞれ表わす数値WHAi、
RHAi間の差を求めることにより可能となつてい
る。すなわち、WHAiとRHAiとの差が次式の如
くなつたときにオーバーフロー或いはアンダーフ
ローが発生する。｜RHAi−WHAi｜≧Ｍ＋１ ……(2) 今、書込み及び読出し絶対アドレス発生器１３
及び１４が共に42進カウンタ構成となつていれば
第４図ａに示す如きREADフレームクロツクCL
２によつて数値RHAiは同図ｂに示す如く変化す
る。この数値RHAiの変化に応じて読出し絶対ア
ドレス発生器１４の出力におけるMSBに対応す
る信号は同図ｃに示す如く変化する。また、数値
RHAi、WHAi間の差がオーバーフロー或いはア
ンダーフローが生じない範囲で最大となつたとき
すなわちそれら両数値間の差が“２”となつたと
き書込み絶対アドレス発生器１３の出力における
MSBに対応する信号は同図ｄ又はｅに示す如く
変化する。そして、数値WHAiよりRHAiの方が
“３”だけ大きくなるとアンダーフローが発生し
て絶対アドレス発生器１３の出力におけるMSB
に対応する信号は同図ｆに示す如く変化するよう
になる。逆に、数値RHAiよりWHAiの方が
“３”だけ大きくなるとオーバーフローが発生し
て絶対アドレス発生器１３の出力におけるMSB
に対応する信号は同図ｇに示す如く変化するよう
になる。従つて、この場合の最大ジツタマージン
量Ｍは同図ｈに示す如くなる。第４図から明らかな如く数値RHAi、WHAi間
の差は書込み及び読出し絶対アドレス発生器１３
及び１４の各々の出力におけるMSBに対応する
信号間の位相差によつて検出することが可能とな
つている。数値差情報信号発生回路１５は、かか
る性質を利用して数値RHAi、WHAi間の差の検
出をなす構成となつている。すなわち、この数値
差情報信号発生回路１５において、書込み及び読
出し絶対アドレス発生器１３及び１４の出力の
各々におけるMSBに対応する信号のうちの一方
が低レベルになると前記図示せぬパルス発生回路
からパルスが出力されてカウンタ１７がリセツト
される。そののち、該他方が低レベルとなるまで
の間ゲート１６の出力が高レベルとなつてカウン
タ１７が計数可能の状態となりクロツクCL２に
よつてカウントアツプする。そして、書込み及び
読出し絶対アドレス発生器１３及び１４の出力の
各々におけるMSBに対応する信号が双方とも低
レベルとなつたときゲート１６の出力が低レベル
となつてカウンタ１７のカウントアツプ動作が停
止する。このときのカウンタ１７の計数値が数値
WHAi、RHAi間の差を示すこととなる。従つ
て、カウンタ１７の出力によつてオーバーフロー
或いはアンダーフローの発生の検出及びジツタマ
ージン量の検出を容易になすことができることに
なる。尚、カウンタ１７の出力によつて検出され
たジツターマージン量がオーバーフロー、アンダ
ーフローのうちのいずれに対するものであるのか
或いはオーバーフロー、アンダーフローのうちの
いずれの現象が発生したのかは書込み及び読出し
絶対アドレス発生器１３及び１４の出力の各々に
おけるMSBに対応する信号のうちのいずれが先
に低レベルとなつたかを検出することによつて判
定することができる。また、データの読出しアドレスRMA₁〜RMA₄
及び書込みアドレスWMA₁〜WMA₄はフレーム
が変わる毎に１アドレスずつ変化するのでバツフ
アメモリ内に使用されない部分が生じることがな
くなりメモリの使用効率を向上させることができ
ることになる。また、１フレーム内のデータ数
N_Dが増加した場合にはROM１０の記憶容量を増
加させればよく、またインタリーブ長ｄが変更さ
れた場合若しくはジツタマージンを増加させたい
場合にはROM１０に予め書込むデータを変更す
ればよいので、PCM録音再生システム等におけ
るシステムの拡大に対する対応が容易となつてい
る。例えば、N_D＝６、ｄ＝５、Ｍ＝３となつた
ときには第６表に示す如くRMAi、WMAiを発
生させるように変更してシステムの拡大に対して
容易に対応することができる。尚、この場合のバ
ツフアメモリとして必要な最低記憶容量は６×
（３＋１）＋５（１＋２＋３＋４＋５＋６）＝129で
あり、全加算器１３は129を０、130を１の如く出
力する。また、この場合にRMAi及びWMAiに
よつて指定される読出し位置及び書込み位置を第
３図と同様にして第５図に示す。尚、この第５図
においては第６表における最初のフレームの各デ
ータの読出し位置及び書込み位置が容易に判るよ
うにバツフアメモリの各記憶場所にアドレスを示
す数値が付されている。また、第数値情報信号発生回路としての相対ア
ドレス発生器８が書込みアドレスの発生時及び読
出しアドレスの発生時の双方において共通使用さ
れる構成となつているため、回路構成が簡単にな
つて必要な配線数を少なくすることができるとと
もに単一のROMを使用して構成できることから
ROMを形成する入力デコーダ回路及び出力バツ
フア回路を単一にすることができることになる。
それと共に、読出し及び書込みアドレスRAMi及
びWMAiの各々がそれぞれ数値RHAi及びROAi
の加算及びWHAi及びWOAiの加算によつて発生
されるので単一の全加算器によつて発生させるこ
とができるため回路規模を小さくすることができ
IC化の際にチツプ面積を小さくすることができ
るという効果も期待できる。尚、上記実施例における排他的論理和ゲート１
６を例えば第６図に示す如くANDゲート１８，
１９及びORゲート２０によつて形成することも
可能である。また、上記実施例においては書込み
及び読出し絶対アドレス発生器１３及び１４の出
力の各々におけるMSBに対応する信号が数値差
情報信号発生回路１５に供給されるとしたが、絶
対アドレス発生器１３及び１４の出力の各々にお
けるジツタマージンＭにより定まる下位ビツトを
除く他のビツトに対応する信号を数値差情報信号
発生回路１５に供給しても良い。すなわち、Ｍ＝
２の場合には下位２ビツトを除く他のいずれのビ
ツトに対応する信号が数値差情報発生回路１５に
供給された場合でも同様の効果が得られる。第７図は、本発明の他の実施例を示す回路ブロ
ツク図であり、数値差情報信号発生回路１５のみ
が示されている。他のブロツク８，１１，１２，
１３，１４は第２図と同様に接続構成されている
ので省略されている。本例においては書込み絶対
アドレス発生器１３の出力における数値WHAi
に対応する２進符号の下位ｑビツトの各々に対応
する信号それぞれｑビツト並列レジスタ２１の各
データ入力端子に供給される。レジスタ２１のク
ロツク入力端子には読出し絶対アドレス発生器１
４の出力における数値RHAiに対応する２進符号
の最下位ビツトから教えてｑ番目のビツトに応じ
た信号が供給されている。レジスタ２１の出力は
比較回路２２に供給される。比較回路２２は、例
えばレジスタ２１の出力が表わす数値とγ個の互
いに異なる所定の数値の各々とをそれぞれ比較す
るγ個のコンパレータを備え、レジスタ２１が出
力が表わす数値が前記γ個の所定の数値のうちの
いずれか１つと一致したとき一致を意味する信号
を出力する構成となつている。かかる構成においても数値ROAi、WOAiの
各々がそれぞれ第１表及び第２表に示す如く変化
するようにすれば第２図の装置と同様の効果が得
られる。すなわち、かかる場合においても１フレ
ーム内のデータ数N_D＝４、インタリーブ長ｄ＝
３、ジツタマージンＭ＝２のときには数値
RHAi、ROAi、WHAi、WOAi及び読出しアド
レスRMAi、書込みアドレスWMAi、が第３表
に示す如く変化するようになつて第２図の装置と
同様にして４２データ分の記憶容量を有するバツ
フアメモリによつてデイインタリーブをなすこと
ができる。それと共に数値RHAi及びWHAi間の
差によつてオーバーフロー或いはアンダーフロー
の発生を検出することができる。すなわち、Ｍ＝
２のときは数値RHAi、WHAiの差が３以上にな
つたときオーバーフロー或いはアンダーフローが
発生する。従つて、数値差情報信号発生回路１５
におけるレジスタ２１を例えば３ビツト並列レジ
スタ構成とした場合には比較回路２２におけるコ
ンパレータの各々の基準値をそれぞれ３、４、５
とすればオーバーフロー或いはアンダーフローの
発生を容易に検出することができる。すなわち、
かかる場合にはレジスタ２１のクロツク入力端子
には数値RHAiに対応する２進符号の最下位ビツ
トから教えて３番目のビツトに応じた信号
（RHAi3）が供給され、この信号（RHAi3）が
低レベルとなつたときすなわち数値RHAiに対応
する２進符号の下位３ビツトが“000”となつた
ときレジスタ２１に数値WHAiに対応する２進
符号の下位３ビツトによつて表わされる数値がラ
ツチされる。このレジスタ２１にラツチされた数
値が数値WHAi、RHAi間の差を示すと共に
“３”、“４”、“５”のいずれかに等しくなつたと
きオーバーフロー或いはアンダーフローが発生す
るので、比較回路２２の出力によつてオーバーフ
ロー或いはアンダーフローの発生を検出すること
ができることとなる。尚、本例においてはジツタ
マージン量の検出をなすことはできないがジツタ
マージン量に無関係にデイインタリーブをなす単
純なシステムにおいては本例装置を用いて好適で
ある。第８図は、本発明の更に他の実施例を示す回路
ブロツク図であり、第７図と同様に数値差情報信
号発生回路１５のみが示される。本例において
は、数値WHAi、RHAiの各々にそれぞれ対応す
る２進信号の下位ｑビツトの各々の状態に応じた
信号が比較回路２３，２４の各々に供給されてい
る。比較回路２３は第７図における比較回路２２
と同様の構成となつており、比較した数値が一致
したことを意味する信号として高レベル信号を出
力する。また、比較回路２４は、例えば数値
RHAiに対応する２進符号の下位ｑビツトによつ
て表わされる数値と数値“０”とを比較してそれ
ら数値が一致したとき高レベル信号を出力する構
成となつている。これら比較回路２３，２４の
各々の出力は２入力ANDゲート２５の各々の入
力端子に供給されている。このゲート２５よりオ
ーバーフロー或いはアンダーフローが検出された
ことを意味する信号として高レベル信号が出力さ
れる。かかる構成においても第７図の装置と同様の作
用及び効果が得られる。以上詳述した如く本発明によるメモリアドレス
情報信号発生装置は、メモリのオーバーフロー、
アンダーフローの発生の検出を容易になすことが
できかつインタリーブ長の変更への対応が容易で
あるとともにメモリの使用効率を向上させること
ができかつIC化に適した構成となつているので
デイジタルオーデイオ機器におけるデイインタリ
ーブ用のメモリのメモリ制御装置に用いて好適で
ある。尚、上記実施例において信号選択回路９の入力
が続出しデータ数信号DR及び書込みデータ数信
号DWの２信号であるとしたが、信号選択回路９
の入力数は２以上いずれでも良く、例えば誤り訂
正用データ数信号を追加して続出しエリア内のデ
ータの誤り訂正を可能にすることができる。ただ
し、入力数の増加分だけROM１０の記憶容量を
大きくすることが必要となる。

【表】

Claims

【特許請求の範囲】１互いに独立して規則的に変化する読出しアド
レス及び書込みアドレスの各々に応じたアドレス
情報信号を発生してメモリに供給するメモリアド
レス情報信号発生装置であつて、前記メモリにデ
ータが書込まれるときデータの書込みかなされる
毎に第１所定規則に従つて変化する数値に応じた
信号を発生し前記メモリからデータが読出される
ときデータの読出しがなされる毎に第２所定規則
に従つて変化する数値に応じた信号を発生する第
１数値情報信号発明回路と、前記メモリからデー
タが第１所定数個読出される毎に第２所定数ずつ
変化する数値に応じた信号を発生する第２数値情
報信号発生回路と、前記メモリにデータが前記第
１所定数個書込まれる毎に第３所定数ずつ変化す
る数値に応じた信号を発生する第３数値情報信号
発生回路と、前記第２及び第３数値情報信号発生
回路の各出力が表わす数値間の差に応じて変化す
る信号を発生する数値差情報信号発生回路とを含
む、前記第１及び第３数値情報信号発生回路の各
出力が表わす数値の加算結果に応じた信号を書込
みアドレス情報信号として出力し前記第１及び第
２数値情報信号発生回路の各出力が表わす数値の
加算結果に応じた信号を読出しアドレス情報信号
として出力しかつ前記数値差情報信号発生回路の
出力によりメモリのアンダーフロー及びオーバー
フローを検出できるようにしたことを特徴とする
メモリアドレス情報信号発生装置。２前記数値差情報信号発生回路は、前記第２及
び第３数値情報信号発生回路の各出力にそれぞれ
対応する２進符号を形成する各ビツトのうちの所
定の１ビツトの状態にそれぞれ応じた２信号が互
いに異なる状態になつたとき係数指令信号を発生
する計数指令手段と、前記計数指令信号が発生し
たときのみ前記第２及び第３数値情報信号発生回
路のうちのいずれか一方の出力が表わす数値の変
化に同期して計数値が変化するようになされた計
数手段とからなることを特徴とする特許請求の範
囲第１項記載のメモリアドレス情報信号発生装
置。３前記数値差情報信号発生回路は、前記第２及
び第３数値情報信号発生回路のうちのいずれか一
方の出力が表わす数値に対応する２遥符号を形成
する各ビツトのうちの下位所定数ビツトによつて
形成される２進符号に対応する数値が第１所定数
値に等しくなつたとき該他方の出力が表わす数値
に対応する２遥符号を形成する各ビツトのうちの
下位所定数ビツトによつて形成される２進符号に
対応する数値を記憶する記憶手段と、前記記憶手
段に記憶された数値と第２所定数値とを比較して
比較結果に応じた信号を発生する第１比較手段と
からなることを特徴とする特許請求の範囲第１項
記載のメモリアドレス情報信号発生装置。４前記数値差情報信号発生回路は、前記第２及
び第３数値情報信号発生回路のうちのいずれか一
方の出力が表わす数値に対応する２進符号を形成
する各ビツトのうちの下位所定数ビツトによつて
形成される２進符号に対応する数値と前記第３所
定数値とを比較しつつ比較結果に応じた信号を発
生する第２比較手段と、該他方の出力が表わす数
値に対応する２進符号を形成する各ビツトのうち
の下位所定数ビツトによつて形成される２進符号
に対応する数値と前記第３所定数値と所定の差を
有する第４所定数値とを比較しつつ比較結果に応
じた信号を発生する第３比較手段と、前記第２及
び第３比較手段の出力が共に一致を示したとき所
定の状態となる信号を出力する出力回路とからな
ることを特徴とする特許請求の範囲第１項記載の
メモリアドレス情報信号発生装置。