JPS5851625A - 分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は分周回路特に電子時計用などに要求される低電
力動作の分局回路に関する。

近時、電子時計は精密化、小形化に伴いより高精度でし
かも消費電力の少いものの開発が強く望まれている。高
精度のものは発振回路の発振周波数を上げることで得ら
れるが発振周波数を増せば特に分周回路においてますま
す消費電力が増加し【しまい消費電力を少くするという
重要な要求を満たすことができない。

従来、電子時計に用いられる分周回路は第１図に示す構
成をとるのがほとんどである。すなわち基本となるに分
周回路を必要段数（例えばクロック信号ダの発振周波数
が４−１９４ＭＨｚの場合ＶＱ−！、２２段）縦続接続
して出力信号Ｑを得ている。なお、第１図において１は
入力端子、２は出力端子である。この回路に用いられる
に分周回路としては、動作周波数の高い初メタには、第
２図に示すようなｌ相ダイナミック７リツブフロツプ回
路を構成する相補型電界効果トランジスタ（Ｃ−ＭＯＳ
という）からなるＣ−ＭＯＳインバータ回路を基本回路
として用い、後段の周波数の低い部分には、同じぐＣ−
ＭＯＳインバータ回路で作られた２相スタティックフリ
ップフロップ回路が用いられる。なおこの基本回路にお
い【トランジスタｑ、ｑは出力用のバッファとしてのイ
ンバータ回路である。すなわちこのに分周回路は７リツ
プフロツプを構成するＣ−ＭＯＳインバータ回路の列が
縦に３列並びそれにインバータ回路１列が加わった形に
なっている。一般的には分周比１／Ｍの分周回路を得る
には、インバータ回路を除き（Ｍ＋１）列のＣ−、−Ｍ
ＯＳインバータ回路があれば良いことになる。

本発明の目的はかかる基本回路を有してなる分周回路に
おいて、その構成と配列を工夫することにより従来より
も大幅に消費電力を低減することのできる分周回路を提
供することにある。

この第１の発明の回路は、複数個の基本回路が並べられ
順次接続され【なる第１の回路ブロックと該第１の回路
プ四ツクの基本回路の向きと反対向きに並べられた複数
個の基本回路を順次接続してなる第２の回路ブロックと
を２列に並べ、前記口、りの最後の基本回路を前記第１
の回路ブロックの最初の基本回路に接続されてなる１／
ｆｒＩ（ｍ≧３）の分局比な有する分局回路を、多段分
周回路の初段に設けることからなっている。

この第２の発明の回路は、複数個の基本回路が並べられ
順次接続されてなる第１の回路プロ、りと該第１の回路
ブロックの基本回路の向きと反対向きに並べられた複数
個の基本回路を順次接続されてなる第２の回路ブロック
とを２列に並べ、前記第１の回路ブロックの最後の基本
回路を前記第２の回路ブロックの最初の基本回路に前記
第２の回路ブロックの最後の基本回路を前記第１の回路
ブロックの最初の基本回路に接続されてなる１７ｍ（ｍ
≧３）の分局比を有する分周回路を多段分周回路の初段
に設けた分周回路と、クロック発振器とを含み、前記ク
ロック発振器の出力を直接前記分周回路の入力に印加す
ることからなっている。

以下、本発明について図面を参照し詳細に説明する。

初めに、本発明の考え方について説明する。

第２図に示した基本回路のようにＣ−ＭＯＳの７リツプ
フロツプ回路における消費電力ＰＤは一般に次式で与え
られる。

ＰＤ＝Ｐ３＋ＣＬ・ｖ′・ｆ　　・・・・・・・・・・
・・（１）ここで、Ｐ３はスタティックな消費電力、Ｃ
Ｌは負荷容量、■は印加電圧、ｆはクロック信号の周波
数である。

高周波動作において問題となるのは（１）式の第２項で
表わされるスイッチング時に負荷容量の充放電のために
消費されるスイッチング電力（ＰＤＩという）でありＰ
、はほとんど無視される。（１）式から明らかなように
このスイッチング電力ＰＤｓは周波数ｆに比例して増加
するので、前述のように精度を上げる（ｆを上げる）こ
ととＰＤＩを減少させることとは相矛盾することになる
。

スイッチング電力ＰＤ、を減少させるには、まず印加電
圧を下げることが考えられるがこれはＣ−ＭＯＳ）ラン
ジスタのしきい値電圧や信号電圧レベルから定まり簡単
には下げることが困難である。

そこで本発明においては、残る二つの要因である負荷容
量ＣＬ（これにはトランジスタ自身の容量のほか、配線
による漂遊容量などの容量が加わった実効的な、負荷容
量である。）と、クロック信号ダの周波数ｆを下げるこ
とにより大幅にスイッチング電力ＰＤ、の減少を図った
ものである。

第３図は第１の発明の回路の一実施例を示すブロック図
であり、第４図は第３図中の１／ｆ′ｒ１分周回路の一
実施例として１／１６分周回路の回路図を示したもので
ある。

２列に並べられた、９個のＣ−ＭＯ８インバータ回路で
形成される基本回路からなる第１の回路ブロック４と、
８個の基本回路と１個の出力バッ７ア用インバータ回路
からなる第２の回路ブロック５を、ブロック４の最後の
基本回路７の出力はブロック５の最初の基本回路９０制
御ゲートに、ブロック５の最後の基本回路８の出力はブ
ロック４の最初の基本回路６の制御ゲートにと順次接続
されてなる１／１６　（ｍ＝　１６に相当）分周回路３
を多段分周回路の初段に設け、その後にＨ分周回路を必
要段数設けることでとの一実施例の回路はできている。

なお第３図において１は入力端子、２は出力端子である
。又第４図において１０は出力端子、ＶＤＤ、　Ｖｓ＋
ａは電源電圧でありダと記した各ゲートにはクロック信
号ダが印加されることを表わしこれらの各ゲートは第３
図の入力端子１に相当する。

次に、この回路の動作について説明する。久方端子ＩＫ
周波数ｆ、なるクロック信号グが印加されると１／’１
６分周回路３の出力端子１ｏからはｆ、ｙｘｆ、／１６
なる周波数の出力信号ｑが出方され、これが次次とＨ分
周回路に入力されて出方端子２から所定の分局比１７Ｍ
に分局された出力信号Ｑが出力される。

まず、この一実施例の回路のスイッチング電力Ｐ□を周
波数の点から検討して見ることにす翫初めの１７１６分
周回路以降は両者同じであるので比較は１７１６分周ま
での回路で行えば良い。いまに分周回路（基本回路のみ
）の実効負荷容量を、ＣＬｌ、ｌ／１６分周された出力
の周波数をｆｌとすると従来例の回＊防分局回路を４段
接続して構成されるので、そのスイッチング電力ＰＤ１
１は、ＰＤ、□＝ＣＬ１デｆ、（１＋２＋４＋８）＝１
ｓ　ＣＬ、　Ｖ　ｆ、−・・−・−（２）となる。一方
この一実施例の回路の１／１６分周回路３はＨ分周回路
が基本回路３個で構成されるのに対して１７個で構成さ
れているので、回路の実効負荷容量ＣＬ□は１７／３×
ＣＬ□となる。従ってこの回路のスイッチング電力ＰＤ
Ｓ！は、 となる。

これより、この実施例の回路のスイッチング電力の減少
率（ΔＰＤｓ／ＰＤ、１）を求めると、となり、この一
実施例の回路はｌ／１６分周回路までの比較では従来例
の回路よりも約６２チもの大きなスイッチング電力の節
約になる。

この減少率の値はｌ　／ｍ分周回路の分局比１／ｍのｍ
を大きくとれば大となるが、ｍを大きくするとそれにつ
れて基本回路の数が従来回路に比して大きく増えてくる
ために減少率の増大が鈍りはぼ一定の値に近づいて行く
。この実施例の回路ではｍ＝３２では減少率中０．６５
でほぼ一定値（中０．６６に近づいている。従ってこの
場合には１／ｆｎ分周回路として１／３２あるいは１７
１６分周回路（減少率中０．６２）を用いることが望ま
しい。

なお、前述の計算からも明らかな通りに分周回路を構成
する基本回路数が多い場合程この減少率は大となる。

次に、この一実施例の回路についてスイッチング電力Ｐ
Ｄｓのもう−っの要因である実効負荷容量ＣＬについて
検討する。

この実効負荷容量ＣＬは基本回路であるＣ−ＭＯＳカ本
来有スル容量０ＬＤの外に配線に伴５漂遊容量Ｃｌ５Ｔ
の影譬を無視することができない。しｍ分周回路で特に
問題となるのは分周回路の出力をその入力にフィードバ
ックするため必要とする出方端から入力端までの長い配
線である。

第５図はｌ／１６分周回路の一従来例を示す回路図でＣ
−ＭＯＳインバータからなる１７個の基本回路と出力用
のインバータ回路とからなっている。

ここで問題となるとのは出力段のａ点と入力段のｂ点間
の配線１００である。

これに対し前述の第４図に示した一実施例のＶ１６分周
回路では、出力段の８１点と入力段のｂ′点点間配線１
０１と、２つの基本回路ブロック間の点Ｃ′と点ｄ′を
接続する配線１０２とが問題となる。

第４図、第５図とを見比らべると、この一実施例の回路
の配線長（配線１０１の長さと配＠１０２の長さの和）
は、従来例の回路の配線長（配線、１００）よりもはる
かに短いことが分る。この配線長の比較は実際の電極パ
ターン上で比較されなければならないが、これらの回路
図上での比較でも一応の近似的な値が得られる。そこで
これらの図面上で比較すると、との一実施例の配線長は
従来例のそれの約４０％の長さになる。従って配線の漂
遊容量Ｃ８Ｔも従来例の約４０％の値に減少するので、
それだけスイッチング電力ＰＤ、も減少されることにな
る。

以上詳細に説明した通り、この一実施例の回路は、多段
分周回路の初段に分周比の大きな１７１６分周回路を設
け、更に、１／１６分周回路は基本回路を２列の回路ブ
ロックに分けて構成しているので、分周回路の動作・周
波数が下るとともに配線に伴５漂遊容ｚトが小さくなる
ので、回路のスイッチング電力を従来のものの約に程度
に減少させることができるという効果を有している。

次に、第２の本発明の回路について説明する。

第６図は本発明の第２の回路の一実施例を示すブロック
図である。この実施例の回路はこの図から明らかなよう
に、前述の第３図に示した本発明の第１の１本発明の回
路にクロック発振器１１の出力を直接前記分周回路、す
なわちし粕分周回路３０入力に印加するように接続され
てできている。

従来、発振器１１の出力は波形整形用などのインバータ
回路などを介して分周回路に印加されている。かくする
とインバータ回路などの挿入によりその出力容量が増加
し結果として発振器を含めた回路全体の消費電力が増す
ことになり、前述の本発明の第１の回路による消費電力
の減少効果を損なう恐れがある。そこでこの一実施例の
回路のように発振器の出力を直結して１／ｆｎ分周回路
３の入力に印加するようにしたものである。（この直結
回路は公知の技術により容易に形成される。）従って、
との一実施例の回路を例えば電子時計用集積回路（水晶
等は個別部品）として用いれば非常に消費電力の小さな
分周回路が得られる。

以上の説明は基本回路としてＣ−ＭＯ８インバータを採
り上げて説明したが、これは同様の機能を有する他のも
のにも本発明の趣旨は適用されることは言うまでもない
。

又、１／ＩＭ１分周回路として１／１６分周回路を採り
上げたがこれも（ｍ≧３）の分周回路に適用できること
はもち論である。

以上詳細に説明した通り本発明の分周回路は、複数個の
基本回路を２列に並べら・れた回路ブロックに分けて接
続されてなる１、４ｎ　（ｍ≧３）分局回路を多段分周
回路の初段に設け、更にクロック発振器の出力を直結し
て１／ｆｎ分周回路に印加することＫより、１／ｆｒＩ
分周回路の動作周波数を下げ、その実効負荷容量及び発
振器の出力容量を小さくできるので、分周回路の消費電
力のほとんどを占めるスイッチング電力を大幅に低減で
きるという効果を有する。

【図面の簡単な説明】

第１図は一従来例の分周回路のブロック図、第２図はそ
の基本となる％分周回路の回路図、第３図はＭｌの発明
の回路の一実施例の分局回路のブロック図、第４図はそ
の構成要因である１／ｆｎ分周回路の一実施例であるｌ
／１６分周回路図、第５図は一従来例の１／１６分周回
路図及び第６図は第２の発明の回路の一実施例の分局回
路のブロック図である。 １・・・・・・入力端子、２，１０・・・・・・出力端
子、３・・・１７１６分周回路（本発明の）、４・・・
・・・第１の回路ブロック、５・・・・・・第２の回路
ブロック、　　６．７．８゜９・・・・・・基本回路、
１１・・・・・・クロック発振器、ダ・・・り四ツク信
号、Ｑ、　Ｑ’・・・・・・出力信号％　ｖＤ１１’＃
ｖ８ｇ・・・・・・電源電圧、１００，１０１，１０２
・・・・・・配線。

Claims (2)

【特許請求の範囲】
1. （１）　　複数個の基本回路が並べられ順次接続されて
   なる第１の回路ブロックと該第１の回路プロ、りの基本
   回路の向きと反対向きに並べられた複数個の基本回路を
   順次接続してなる第２の回路プロッ回路に前記第２の回
   路ブロックの最後の基本回路を前記第１の回路ブロック
   の最初の基本回路に接続されてなるｌ　７ｍ　（ｍ　謔
   ）の分周比を有する分周回路を、多段分周回路の初段に
   設けることを１！＃１１とする分周回路。
2. （２）複数個の基本回路が並べられ順次接続されてなる
   第１の回路ブロックと該第１の回路ブロックの基本回路
   の向きと反対向きに並べられた複数個の基本回路を順次
   接続されてなる第２の回路プロ、りとを２列に並べ、前
   記第１の回路ブロックの最後の基本回路を前記第２の回
   路ブロックの最初の基本回路に前記第２の回路ブロック
   の最後の基本回路を前記第１の回路クロックの最初の基
   本回路に接続されてなる１　７ｍ　（ｍ≧３）の分局比
   を有する分局回路を多段分周回路の初段に設けた分周回
   路と、クロック発振器とを含み、前記クロック発振器の
   出力を直接前記分周回路の入力に印加することを特徴と
   する分周回路。