JPH1151782A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1151782A JPH1151782A JP20802297A JP20802297A JPH1151782A JP H1151782 A JPH1151782 A JP H1151782A JP 20802297 A JP20802297 A JP 20802297A JP 20802297 A JP20802297 A JP 20802297A JP H1151782 A JPH1151782 A JP H1151782A
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Abstract
(57)【要約】
【課題】マイクロコンピュータ及びゲートアレイ等の論
理機能を含んだ半導体装置に関する。基準抵抗やセンサ
抵抗等を用いた発振回路を利用するＲ／Ｆ変換器の変換
時間が、Ｒ／Ｆ変換器を内蔵するマイクロコンピュータ
の電圧等が変化すると前記発振回路の周波数も変化する
ため、変動してしまうこと。 【解決手段】タイムベースカウンタに設定された時間を
Ｒ／Ｆ変換時間の基準とすることにより一定時間で変換
が完了する。またはリファレンスレジスタ等に格納され
た値を使用することにより、変換時間の短縮を行う。ク
ロック発生回路１、コンペアデータレジスタ１２、Ｐ型
Ｔｒ５とＮ型Ｔｒ６と容量素子９および抵抗素子１０で
構成される第１ＣＲ発振回路、タイムベースカウンタ
２、計測カウンタ３、ＣＲ発振制御回路４、Ｐ型Ｔｒ５
とＮ型Ｔｒ７と容量素子９および抵抗素子１１で構成さ
れる第２ＣＲ発振回路、リファレンスレジスタ１３から
成る。
理機能を含んだ半導体装置に関する。基準抵抗やセンサ
抵抗等を用いた発振回路を利用するＲ／Ｆ変換器の変換
時間が、Ｒ／Ｆ変換器を内蔵するマイクロコンピュータ
の電圧等が変化すると前記発振回路の周波数も変化する
ため、変動してしまうこと。 【解決手段】タイムベースカウンタに設定された時間を
Ｒ／Ｆ変換時間の基準とすることにより一定時間で変換
が完了する。またはリファレンスレジスタ等に格納され
た値を使用することにより、変換時間の短縮を行う。ク
ロック発生回路１、コンペアデータレジスタ１２、Ｐ型
Ｔｒ５とＮ型Ｔｒ６と容量素子９および抵抗素子１０で
構成される第１ＣＲ発振回路、タイムベースカウンタ
２、計測カウンタ３、ＣＲ発振制御回路４、Ｐ型Ｔｒ５
とＮ型Ｔｒ７と容量素子９および抵抗素子１１で構成さ
れる第２ＣＲ発振回路、リファレンスレジスタ１３から
成る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に構
成されたマイクロコンピュータ及びゲートアレイ等の論
理機能を含んだ半導体装置に関する。
成されたマイクロコンピュータ及びゲートアレイ等の論
理機能を含んだ半導体装置に関する。
【０００２】
【従来の技術】従来、温度または湿度等の条件に対し一
定の抵抗値を示す抵抗素子（以下基準抵抗と略す）を用
いた発振回路と温度または湿度等の条件に対し規則性を
持って抵抗値が変化する抵抗素子（以下センサ抵抗と略
す）を用いた発振回路を利用して温度または湿度等の測
定を行う回路（以下抵抗値Ｒを周波数Ｆに変換する回路
としＲ／Ｆ変換器と略す）を使用する場合、最初にＲ／
Ｆ変換器の使用者が定めたパルス数分だけ基準抵抗を用
いた発振回路が発振する時間を計測し、次に前記計測し
た時間と同じ時間内にセンサ抵抗を用いた発振回路が発
振するパルス数を計測し、前記使用者が定めたパルス数
と前記センサ抵抗を用いた発振回路の計測されたパルス
数を比較することにより温度または湿度等を決定してい
た。そしてＲ／Ｆ変換器の変換時間は、Ｒ／Ｆ変換器の
使用者が定めたパルス数分基準抵抗による発振回路が発
振する時間の２倍となる。
定の抵抗値を示す抵抗素子（以下基準抵抗と略す）を用
いた発振回路と温度または湿度等の条件に対し規則性を
持って抵抗値が変化する抵抗素子（以下センサ抵抗と略
す）を用いた発振回路を利用して温度または湿度等の測
定を行う回路（以下抵抗値Ｒを周波数Ｆに変換する回路
としＲ／Ｆ変換器と略す）を使用する場合、最初にＲ／
Ｆ変換器の使用者が定めたパルス数分だけ基準抵抗を用
いた発振回路が発振する時間を計測し、次に前記計測し
た時間と同じ時間内にセンサ抵抗を用いた発振回路が発
振するパルス数を計測し、前記使用者が定めたパルス数
と前記センサ抵抗を用いた発振回路の計測されたパルス
数を比較することにより温度または湿度等を決定してい
た。そしてＲ／Ｆ変換器の変換時間は、Ｒ／Ｆ変換器の
使用者が定めたパルス数分基準抵抗による発振回路が発
振する時間の２倍となる。
【０００３】
【発明が解決しようとする課題】抵抗素子を用いる発振
回路の周波数は、発振回路用のインバータを内蔵する半
導体装置の電圧や個々の半導体装置の特性のばらつき等
により変動する。即ち基準抵抗やセンサ抵抗等を用いた
発振回路を利用するＲ／Ｆ変換器の変換時間は、Ｒ／Ｆ
変換器を内蔵するマイクロコンピュータの電圧等が変化
すると前記の発振回路の周波数が変動するため変化す
る。従って、マイクロコンピュータの応用等において、
Ｒ／Ｆ変換器を使用した処理が一定時間内に完了しない
場合があるという課題が生じる。
回路の周波数は、発振回路用のインバータを内蔵する半
導体装置の電圧や個々の半導体装置の特性のばらつき等
により変動する。即ち基準抵抗やセンサ抵抗等を用いた
発振回路を利用するＲ／Ｆ変換器の変換時間は、Ｒ／Ｆ
変換器を内蔵するマイクロコンピュータの電圧等が変化
すると前記の発振回路の周波数が変動するため変化す
る。従って、マイクロコンピュータの応用等において、
Ｒ／Ｆ変換器を使用した処理が一定時間内に完了しない
場合があるという課題が生じる。
【０００４】
【課題を解決するための手段】マイクロコンピュータの
応用等において、Ｒ／Ｆ変換器を使用した処理を一定時
間内に完了しない場合があるという課題を解決するた
め、半導体装置の第１の端子と第２の端子の間に接続さ
れた第１の抵抗素子と前記第１の端子に接続された容量
素子で構成される第１の発振回路と、前記第１の端子と
第３の端子の間に接続された第２の抵抗素子と前記容量
素子で構成される第２の発振回路と、前記第１の発振回
路のパルス数を指定し前記第２の発振回路のパルス数を
計測する第１のカウンタと、前記第１のカウンタに指定
されたパルス数分発振するのに要する時間を計測する第
２のカウンタで、前記第１のカウンタに指定されるパル
ス数は前記第１の発振回路があらかじめ定められた時間
内に発振するパルス数であることを特徴とする半導体装
置を用いる。
応用等において、Ｒ／Ｆ変換器を使用した処理を一定時
間内に完了しない場合があるという課題を解決するた
め、半導体装置の第１の端子と第２の端子の間に接続さ
れた第１の抵抗素子と前記第１の端子に接続された容量
素子で構成される第１の発振回路と、前記第１の端子と
第３の端子の間に接続された第２の抵抗素子と前記容量
素子で構成される第２の発振回路と、前記第１の発振回
路のパルス数を指定し前記第２の発振回路のパルス数を
計測する第１のカウンタと、前記第１のカウンタに指定
されたパルス数分発振するのに要する時間を計測する第
２のカウンタで、前記第１のカウンタに指定されるパル
ス数は前記第１の発振回路があらかじめ定められた時間
内に発振するパルス数であることを特徴とする半導体装
置を用いる。
【０００５】また、前記のあらかじめ定められた時間を
設定するために、前記の第２のカウンタを使用すること
を特徴とする半導体装置を用いる。
設定するために、前記の第２のカウンタを使用すること
を特徴とする半導体装置を用いる。
【０００６】
【発明の実施の形態】以下本発明における実施の形態を
図を用いて説明する。
図を用いて説明する。
【０００７】図１は、本発明によるＲ／Ｆ変換器の一実
施例を表すブロック図である。１は本発明によるＲ／Ｆ
変換器を内蔵するマイクロコンピュータの基本クロック
または基本クロックを分周したクロックを発生するクロ
ック発生回路である。２はアップカウントおよびダウン
カウントの両方が可能なアップダウンカウンタ（以後タ
イムベースカウンタと呼ぶ）である。３は、アップカウ
ントを行うアップカウンタ（以後計測カウンタと呼ぶ）
である。４は前記２のタイムベースカウンタおよび前記
３の計測カウンタに対し制御信号出力および制御信号入
力を持ち、５のＰ型ＭＯＳトランジスタ、６または７の
Ｎ型ＭＯＳトランジスタへオン、オフの信号を出力し、
８のシュミット型のバッファの出力を入力とするＣＲ発
振制御回路である。９は本発明によるＲ／Ｆ変換器を内
蔵するマイクロコンピュータの端子に接続された容量素
子である。１０、１１は前記マイクロコンピュータの二
つの端子の間に接続された抵抗素子である。Ｐ型ＭＯＳ
トランジスタ５、Ｎ型ＭＯＳトランジスタ６、容量素子
９および抵抗素子１０で第１のＣＲ発振回路を構成し、
Ｐ型ＭＯＳトランジスタ５、Ｎ型ＭＯＳトランジスタ
７、容量素子９および抵抗素子１１で第２のＣＲ発振回
路を構成する。１２はタイムベースカウンタ２の値と比
較する値を格納するレジスタ（以後コンペアレジスタと
呼ぶ）である。１３は計測カウンタ３の値を保存するレ
ジスタ（以後リファレンスレジスタと呼ぶ）である。
施例を表すブロック図である。１は本発明によるＲ／Ｆ
変換器を内蔵するマイクロコンピュータの基本クロック
または基本クロックを分周したクロックを発生するクロ
ック発生回路である。２はアップカウントおよびダウン
カウントの両方が可能なアップダウンカウンタ（以後タ
イムベースカウンタと呼ぶ）である。３は、アップカウ
ントを行うアップカウンタ（以後計測カウンタと呼ぶ）
である。４は前記２のタイムベースカウンタおよび前記
３の計測カウンタに対し制御信号出力および制御信号入
力を持ち、５のＰ型ＭＯＳトランジスタ、６または７の
Ｎ型ＭＯＳトランジスタへオン、オフの信号を出力し、
８のシュミット型のバッファの出力を入力とするＣＲ発
振制御回路である。９は本発明によるＲ／Ｆ変換器を内
蔵するマイクロコンピュータの端子に接続された容量素
子である。１０、１１は前記マイクロコンピュータの二
つの端子の間に接続された抵抗素子である。Ｐ型ＭＯＳ
トランジスタ５、Ｎ型ＭＯＳトランジスタ６、容量素子
９および抵抗素子１０で第１のＣＲ発振回路を構成し、
Ｐ型ＭＯＳトランジスタ５、Ｎ型ＭＯＳトランジスタ
７、容量素子９および抵抗素子１１で第２のＣＲ発振回
路を構成する。１２はタイムベースカウンタ２の値と比
較する値を格納するレジスタ（以後コンペアレジスタと
呼ぶ）である。１３は計測カウンタ３の値を保存するレ
ジスタ（以後リファレンスレジスタと呼ぶ）である。
【０００８】図２は、従来方式の一例を示すブロック図
である。２１は従来方式によるＲ／Ｆ変換器を内蔵する
マイクロコンピュータの基本クロックまたは基本クロッ
クを分周したクロックを発生するクロック発生回路であ
る。２２はアップカウントおよびダウンカウントの両方
が可能なアップダウンカウンタ（以後タイムベースカウ
ンタと呼ぶ）である。２３は、アップカウントを行うア
ップカウンタ（以後計測カウンタと呼ぶ）である。２４
は前記２２のタイムベースカウンタおよび前記２３の計
測カウンタに対し制御信号出力および制御信号入力を持
ち、２５のＰ型ＭＯＳトランジスタ、２６または２７の
Ｎ型ＭＯＳトランジスタへオン、オフの信号を出力し、
２８のシュミット型のバッファの出力を入力とするＣＲ
発振制御回路である。２９は従来方式によるＲ／Ｆ変換
器を内蔵するマイクロコンピュータの端子に接続された
容量素子である。３０、３１は前記マイクロコンピュー
タの二つの端子の間に接続された抵抗素子である。Ｐ型
ＭＯＳトランジスタ２５、Ｎ型ＭＯＳトランジスタ２
６、容量素子２９および抵抗素子３０で第１のＣＲ発振
回路を構成し、Ｐ型ＭＯＳトランジスタ２５、Ｎ型ＭＯ
Ｓトランジスタ２７、容量素子２９および抵抗素子３１
で第２のＣＲ発振回路を構成する。
である。２１は従来方式によるＲ／Ｆ変換器を内蔵する
マイクロコンピュータの基本クロックまたは基本クロッ
クを分周したクロックを発生するクロック発生回路であ
る。２２はアップカウントおよびダウンカウントの両方
が可能なアップダウンカウンタ（以後タイムベースカウ
ンタと呼ぶ）である。２３は、アップカウントを行うア
ップカウンタ（以後計測カウンタと呼ぶ）である。２４
は前記２２のタイムベースカウンタおよび前記２３の計
測カウンタに対し制御信号出力および制御信号入力を持
ち、２５のＰ型ＭＯＳトランジスタ、２６または２７の
Ｎ型ＭＯＳトランジスタへオン、オフの信号を出力し、
２８のシュミット型のバッファの出力を入力とするＣＲ
発振制御回路である。２９は従来方式によるＲ／Ｆ変換
器を内蔵するマイクロコンピュータの端子に接続された
容量素子である。３０、３１は前記マイクロコンピュー
タの二つの端子の間に接続された抵抗素子である。Ｐ型
ＭＯＳトランジスタ２５、Ｎ型ＭＯＳトランジスタ２
６、容量素子２９および抵抗素子３０で第１のＣＲ発振
回路を構成し、Ｐ型ＭＯＳトランジスタ２５、Ｎ型ＭＯ
Ｓトランジスタ２７、容量素子２９および抵抗素子３１
で第２のＣＲ発振回路を構成する。
【０００９】図２を基に従来のＲ／Ｆ変換器の動作を示
す。ここではタイムベースカウンタ２２と計測カウンタ
２３はともに１６ビット構成とする。始めに計測カウン
タ２３に、Ｐ型ＭＯＳトランジスタ２５、Ｎ型ＭＯＳト
ランジスタ２６、容量素子２９および抵抗素子３０で構
成される第１のＣＲ発振回路の発振のパルス数の補数を
設定する。またタイムベースカウンタ２２を初期化し”
００００Ｈ”に設定する。次にＣＲ発振制御回路２４は
前記第１のＣＲ発振回路の発振を開始させ、同時にタイ
ムベースカウンタ２２のダウンカウントおよび計測カウ
ンタ２３のアップカウントを開始させる。計測カウンタ
２３がオーバーフローした時点、即ち計測カウンタが”
００００Ｈ”になった時点で、ＣＲ発振制御回路２４は
前記第１のＣＲ発振回路を停止させ、Ｐ型ＭＯＳトラン
ジスタ２５、Ｎ型ＭＯＳトランジスタ２７、容量素子２
９および抵抗素子３１で構成される第２のＣＲ発振回路
の発振を開始させると同時にタイムベースカウンタをダ
ウンカウントからアップカウントに変える。この時計測
カウンタはアップカウントを続けている。計測カウンタ
がオーバーフローした時点で、ＣＲ発振制御回路２４は
前記第２のＣＲ発振回路の発振を停止させる。この結果
計測カウンタ２３に残った値は、前記第１のＣＲ発振回
路が発振していた時間と同じ時間内で、前記第２のＣＲ
発振回路が発振したパルス数を示している。初期値とし
て計測カウンタ２３に設定された数値の補数と計測カウ
ンタ２３に最終的に残された数値を比較することによっ
て、前記第１のＣＲ発振回路と前記第２のＣＲ発振回路
は容量素子２９共用しているため、前記第１のＣＲ発振
回路と前記第２のＣＲ発振回路のおのおのを構成してい
た抵抗素子３０と３１の抵抗値の比を知ることができ
る。前記抵抗素子３０を、例えば抵抗値が温度によって
変化しない特性を持つものとし、前記抵抗素子３１を温
度に対し規則性を持って変化するものとした場合、抵抗
素子３０と３１の抵抗値の比を知ることによって温度の
計測が可能となる。以上の動作をＲ／Ｆ変換と呼び、従
来の方式ではＲ／Ｆ変換時間、は前記第１のＣＲ発振回
路が計測カウンタ２２に初期値として設定されたパルス
数分発振するのにかかる時間の２倍となる。
す。ここではタイムベースカウンタ２２と計測カウンタ
２３はともに１６ビット構成とする。始めに計測カウン
タ２３に、Ｐ型ＭＯＳトランジスタ２５、Ｎ型ＭＯＳト
ランジスタ２６、容量素子２９および抵抗素子３０で構
成される第１のＣＲ発振回路の発振のパルス数の補数を
設定する。またタイムベースカウンタ２２を初期化し”
００００Ｈ”に設定する。次にＣＲ発振制御回路２４は
前記第１のＣＲ発振回路の発振を開始させ、同時にタイ
ムベースカウンタ２２のダウンカウントおよび計測カウ
ンタ２３のアップカウントを開始させる。計測カウンタ
２３がオーバーフローした時点、即ち計測カウンタが”
００００Ｈ”になった時点で、ＣＲ発振制御回路２４は
前記第１のＣＲ発振回路を停止させ、Ｐ型ＭＯＳトラン
ジスタ２５、Ｎ型ＭＯＳトランジスタ２７、容量素子２
９および抵抗素子３１で構成される第２のＣＲ発振回路
の発振を開始させると同時にタイムベースカウンタをダ
ウンカウントからアップカウントに変える。この時計測
カウンタはアップカウントを続けている。計測カウンタ
がオーバーフローした時点で、ＣＲ発振制御回路２４は
前記第２のＣＲ発振回路の発振を停止させる。この結果
計測カウンタ２３に残った値は、前記第１のＣＲ発振回
路が発振していた時間と同じ時間内で、前記第２のＣＲ
発振回路が発振したパルス数を示している。初期値とし
て計測カウンタ２３に設定された数値の補数と計測カウ
ンタ２３に最終的に残された数値を比較することによっ
て、前記第１のＣＲ発振回路と前記第２のＣＲ発振回路
は容量素子２９共用しているため、前記第１のＣＲ発振
回路と前記第２のＣＲ発振回路のおのおのを構成してい
た抵抗素子３０と３１の抵抗値の比を知ることができ
る。前記抵抗素子３０を、例えば抵抗値が温度によって
変化しない特性を持つものとし、前記抵抗素子３１を温
度に対し規則性を持って変化するものとした場合、抵抗
素子３０と３１の抵抗値の比を知ることによって温度の
計測が可能となる。以上の動作をＲ／Ｆ変換と呼び、従
来の方式ではＲ／Ｆ変換時間、は前記第１のＣＲ発振回
路が計測カウンタ２２に初期値として設定されたパルス
数分発振するのにかかる時間の２倍となる。
【００１０】次に図１を用いて、本発明の実施例を説明
する。始めにコンペアデータレジスタ１２にＰ型ＭＯＳ
トランジスタ５、Ｎ型ＭＯＳトランジスタ６、容量素子
９および抵抗素子１０で構成される第１のＣＲ発振回路
が発振する時間を設定し、タイムベースカウンタ２およ
び計測カウンタ３を初期化し”００００Ｈ”とする。Ｃ
Ｒ発振制御回路４は、前記第１のＣＲ発振回路の発振を
開始させ、同時にタイムベースカウンタ２および計測カ
ウンタ３のカウントアップを開始させる。タイムベース
カウンタ２の値がコンペアデータレジスタ１２に設定さ
れた値と等しくなった時点で、前記ＣＲ発振制御回路４
は前記第１のＣＲ発振回路の発振を停止させ、同時に計
測カウンタ３に残された値をリファレンスレジスタ１３
に格納し、前記計測カウンタ３を初期化し”００００
Ｈ”とする。次に前記ＣＲ発振制御回路４はＰ型ＭＯＳ
トランジスタ５、Ｎ型ＭＯＳトランジスタ７、容量素子
９および抵抗素子１１で構成される第２のＣＲ発振回路
の発振を開始させ、同時に前記タイムベースカウンタ２
のダウンカウントおよび計測カウンタ３のカウントアッ
プを開始させる。タイムベースカウンタ２の値が”００
００Ｈ”となりアンダーフローした時点で前記第２の発
振回路の発振を停止させる。この時計測カウンタ３に残
された値とリファレンスレジスタ１３の値を比較するこ
とによって、抵抗素子１０と抵抗素子１１の抵抗値の比
を知ることができる。従来の方式と異なりＲ／Ｆ変換時
間は、コンペアレジスタ１２に設定された時間の２倍と
なる。図１で示される本発明は、図２で示される従来の
変換方式もまた実現できるものとする。すなわち、上記
本発明のＲ／Ｆ変換動作を第１回目の変換動作、または
変換結果を利用しないダミー動作とし、第１回目の変換
動作またはダミー動作の結果リファレンスレジスタ１３
に残された前記第１のＣＲ発振回路の発振のパルス数を
計測カウンタ３に設定される初期値とする。ここで、図
２を用いて説明した従来のＲ／Ｆ変換動作を行うなった
場合、変換をコンペアレジスタ１２に設定された時間の
２倍程度で完了することができ、予測可能な変換時間を
得ることができる。本発明の回路を内蔵するマイクロコ
ンピュータの電源電圧等の動作条件が変化した場合は、
再度ダミー変換を行い変換時間の調整または計測カウン
タ３の初期値の変更を行う。さらに前記第１のＣＲ発振
回路の発振時間または発振のパルス数は、それぞれ、コ
ンペアレジスタ１２またはリファレンスレジスタ１３に
格納されているため、Ｒ／Ｆ変換動作における前記第１
のＣＲ発振回路による発振を省略し、前記第２の発振回
路による発振のみをコンペアレジスタ１２に格納されて
時間行ない所望の結果を得ることができる。この場合Ｒ
／Ｆ変換の時間は通常の１／２で完了することができ
る。さらに計測カウンタ１２とリファレンスレジスタ１
３の間で比較等の機能を持たせることにより、マイクロ
コンピュータのＣＰＵ等が行わなければならない計算等
の操作を簡略化することができる。
する。始めにコンペアデータレジスタ１２にＰ型ＭＯＳ
トランジスタ５、Ｎ型ＭＯＳトランジスタ６、容量素子
９および抵抗素子１０で構成される第１のＣＲ発振回路
が発振する時間を設定し、タイムベースカウンタ２およ
び計測カウンタ３を初期化し”００００Ｈ”とする。Ｃ
Ｒ発振制御回路４は、前記第１のＣＲ発振回路の発振を
開始させ、同時にタイムベースカウンタ２および計測カ
ウンタ３のカウントアップを開始させる。タイムベース
カウンタ２の値がコンペアデータレジスタ１２に設定さ
れた値と等しくなった時点で、前記ＣＲ発振制御回路４
は前記第１のＣＲ発振回路の発振を停止させ、同時に計
測カウンタ３に残された値をリファレンスレジスタ１３
に格納し、前記計測カウンタ３を初期化し”００００
Ｈ”とする。次に前記ＣＲ発振制御回路４はＰ型ＭＯＳ
トランジスタ５、Ｎ型ＭＯＳトランジスタ７、容量素子
９および抵抗素子１１で構成される第２のＣＲ発振回路
の発振を開始させ、同時に前記タイムベースカウンタ２
のダウンカウントおよび計測カウンタ３のカウントアッ
プを開始させる。タイムベースカウンタ２の値が”００
００Ｈ”となりアンダーフローした時点で前記第２の発
振回路の発振を停止させる。この時計測カウンタ３に残
された値とリファレンスレジスタ１３の値を比較するこ
とによって、抵抗素子１０と抵抗素子１１の抵抗値の比
を知ることができる。従来の方式と異なりＲ／Ｆ変換時
間は、コンペアレジスタ１２に設定された時間の２倍と
なる。図１で示される本発明は、図２で示される従来の
変換方式もまた実現できるものとする。すなわち、上記
本発明のＲ／Ｆ変換動作を第１回目の変換動作、または
変換結果を利用しないダミー動作とし、第１回目の変換
動作またはダミー動作の結果リファレンスレジスタ１３
に残された前記第１のＣＲ発振回路の発振のパルス数を
計測カウンタ３に設定される初期値とする。ここで、図
２を用いて説明した従来のＲ／Ｆ変換動作を行うなった
場合、変換をコンペアレジスタ１２に設定された時間の
２倍程度で完了することができ、予測可能な変換時間を
得ることができる。本発明の回路を内蔵するマイクロコ
ンピュータの電源電圧等の動作条件が変化した場合は、
再度ダミー変換を行い変換時間の調整または計測カウン
タ３の初期値の変更を行う。さらに前記第１のＣＲ発振
回路の発振時間または発振のパルス数は、それぞれ、コ
ンペアレジスタ１２またはリファレンスレジスタ１３に
格納されているため、Ｒ／Ｆ変換動作における前記第１
のＣＲ発振回路による発振を省略し、前記第２の発振回
路による発振のみをコンペアレジスタ１２に格納されて
時間行ない所望の結果を得ることができる。この場合Ｒ
／Ｆ変換の時間は通常の１／２で完了することができ
る。さらに計測カウンタ１２とリファレンスレジスタ１
３の間で比較等の機能を持たせることにより、マイクロ
コンピュータのＣＰＵ等が行わなければならない計算等
の操作を簡略化することができる。
【００１１】
【発明の効果】以上のように請求項１から請求項２に係
る半導体装置によれば、設定された時間内でＲ／Ｆ変換
動作を完了することができる。または設定時間の１／２
の時間でＲ／Ｆ変換動作を完了することができる。即ち
Ｒ／Ｆ変換時間の短縮が可能となる。またこのように予
測可能な時間内で動作を完了させることにより、本発明
の半導体装置を内蔵するマイクロコンピュータ等は一連
の処理の流れの停滞等を回避することや、効率の良い処
理が可能となる。
る半導体装置によれば、設定された時間内でＲ／Ｆ変換
動作を完了することができる。または設定時間の１／２
の時間でＲ／Ｆ変換動作を完了することができる。即ち
Ｒ／Ｆ変換時間の短縮が可能となる。またこのように予
測可能な時間内で動作を完了させることにより、本発明
の半導体装置を内蔵するマイクロコンピュータ等は一連
の処理の流れの停滞等を回避することや、効率の良い処
理が可能となる。
【図１】本発明による半導体装置の構成を表すブロック
図である。
図である。
【図２】従来の方式による半導体装置の構成を表すブロ
ック図である。
ック図である。
１ クロック発生回路 ２ タイムベースカウンタ ３ 計測カウンタ ４ ＣＲ発振制御回路 ５ Ｐ型ＭＯＳトランジスタ ６ Ｎ型ＭＯＳトランジスタ ７ Ｎ型ＭＯＳトランジスタ ８ シュミット型バッファ ９ 容量素子 １０ 抵抗素子 １１ 抵抗素子 １２ コンペアレジスタ １３ リファレンスレジスタ ２１ クロック発生回路 ２２ タイムベースカウンタ ２３ 計測カウンタ ２４ ＣＲ発振制御回路 ２５ Ｐ型ＭＯＳトランジスタ ２６ Ｎ型ＭＯＳトランジスタ ２７ Ｎ型ＭＯＳトランジスタ ２８ シュミット型バッファ ２９ 容量素子 ３０ 抵抗素子 ３１ 抵抗素子
Claims (2)
- 【請求項１】半導体装置の第１の端子と第２の端子の間
に接続された第１の抵抗素子と前記第１の端子に接続さ
れた容量素子で構成される第１の発振回路と、前記第１
の端子と第３の端子の間に接続された第２の抵抗素子と
前記容量素子で構成される第２の発振回路と、前記第１
の発振回路のパルス数を指定し前記第２の発振回路のパ
ルス数を計測する第１のカウンタと、前記第１のカウン
タに指定されたパルス数分発振するのに要する時間を計
測する第２のカウンタで、前記第１のカウンタに指定さ
れるパルス数は前記第１の発振回路があらかじめ定めら
れた時間内に発振するパルス数であることを特徴とする
半導体装置。 - 【請求項２】請求項１記載のあらかじめ定められた時間
を設定するために、請求項１記載の第２のカウンタを使
用することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20802297A JPH1151782A (ja) | 1997-08-01 | 1997-08-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20802297A JPH1151782A (ja) | 1997-08-01 | 1997-08-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1151782A true JPH1151782A (ja) | 1999-02-26 |
Family
ID=16549384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20802297A Withdrawn JPH1151782A (ja) | 1997-08-01 | 1997-08-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1151782A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007078440A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | Ｒ／ｆ変換回路及びそれを具備する半導体集積回路 |
| JP2007200079A (ja) * | 2006-01-27 | 2007-08-09 | Oki Electric Ind Co Ltd | センサシステム |
-
1997
- 1997-08-01 JP JP20802297A patent/JPH1151782A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007078440A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | Ｒ／ｆ変換回路及びそれを具備する半導体集積回路 |
| JP2007200079A (ja) * | 2006-01-27 | 2007-08-09 | Oki Electric Ind Co Ltd | センサシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |