CN1118708C - 使用双边时钟技术的集成电路器件的检测方法 - Google Patents

使用双边时钟技术的集成电路器件的检测方法 Download PDF

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Abstract

一种可检测高速同步存储器件的检测方法，该检测方法可使通过检测器所产生的脉冲信号变换为具有比最低速率高的频率的时钟信号，检测设备的检测周期基于脉冲信号的周期时间加以确定，IC器件的操作周期基于时钟信号的周期时间加以确定，由检测器所提供给器件的控制信号的输入设置时间和输入保持时间分别在IC器件的每个操作周期下分别加以测量。

Description

使用双边时钟技术的 集成电路器件的检测方法
本发明通常涉及的是半导体集成电路器件的检测，特别是涉及一种检测同步DRAM的检测方法，其中DRAM是在高于检测装置最大频率的速度下操作的。
现有存储器件由常用的标准DRAM(动态随机存取存储器)和SRAM(静态DRAM)发展到高速同步器件阶段。同步DRAM具有内部电路，其可随外部系统的时钟同步操作，并且表现出很高的操作速度，例如，在64M同步DRAM情况下为7毫微秒(＝143MHZ)。因此，用以检测高速器件的检测设备也需要加快。
然而，加快的检测设备会很昂贵，从而会导致设备投资成本的增高。另外，在一些情况下，检测设备的进步还跟不上同步器件的发展。因此，如果高速同步器件可用现有低速检测设备进行检测的话，将使成本降低，并且新开发的器件进入市场的时间会缩短。
本发明的目的就是提供一种检测方法，其通过使用具有比待检测器件低的速度的检测设备来检测高速IC器件。
在本发明中使用的检测设备具有最低的速率和最低的时钟周期，并且待检测IC器件具有比最低速率快的运行速度。按照本发明的检测方法，脉冲信号，其可由检测设备提供用以启动IC器件的功能，是通过使用双边时钟产生技术而变换为具有比最低速率高的频率的脉冲信号。检测设备的检测周期是通过脉冲信号的周期确定的，并且运行周期是由时钟信号周期确定的。在每两个运行周期时都要分别检测用以控制IC器件的许多控制信号的输入设置时间和输入保持时间。
虽然采用本发明使控制信号的输入设置时间和输入保持时间比检测设备的最小时钟周期时间短，但仍可以通过测量在某一运行周期的输入设置时间或输入保持时间来检测IC器件的性能。
下面将参照附图描述本发明的上述目的和优点，其中：
图1是适合用于本发明的典型双时钟信号发生器的示意电路图；
图2是图1所示时钟信号发生器的输入和输出信号和内部信号的计时图；
图3是接收由本发明双时钟信号发生器的时钟信号进行操作的同步DRAM的计时图；
图4是信号计时图，其表示输入设置时间和输入保持时间的测量；和
图5是计时图，用以表示当使用具有针多路功能的检测设备时本发明地址信号产生的限制。
在检测高速同步DRAM中，低速检测设备的限制可以概述如下。
首先是检测设备的最低速率。最低速率对应于检测设备产生的时钟信号的限制频率，并且具有与同步DRAM时钟周期时间tCC密切的关系。例如，如果同步DRAM在143MHZ下操作的话，该同步器件就要求系统时钟等于或快于143MHZ。然而，具有62.5MHZ最低速率的检测设备不能为同步器件提供适当的系统时钟。
其次是检测设备的最低时钟周期。最低时钟周期意指用以控制同步DRAM功能所提供的控制信号如RAS/(行地址选通脉冲)，CAS/(列地址选通脉冲)，WE/(写入启动)和CS/(芯片选择)的数据‘1’或‘0’电平保持多长时间。例如，如果控制信号在经过最低时钟周期时间即5毫微秒之前由数据‘0’变为数据‘1’的话，我们不能保证同步器件能够识别出控制信号的数据‘0’电平。
为了克服关于检测设备最低速率的第一限制，我们的发明人变换了由检测设备所产生的脉冲信号的频率。例如，可以使用具有不同频率的输入和输出信号的双时钟信号发生器10，如图1所示。
参见图1，将以恒定周期时间触发的脉冲信号提供给输入端12。如果检测设备的最低速率适应同步器件的操作速度的话，该脉冲信号可以不用变为同步器件的系统时钟而加以使用。对于另一输入端14，可以提供选择信号。选择信号控制第一和第二脉冲发生器16和18的操作，并且可用以确定脉冲信号是否要通过输出端20变换为双时钟信号或将脉冲信号提供给输出端20而不经过变化。
第一和第二脉冲发生器16和18通过分别接收脉冲信号的高行边和低行边而产生各脉冲信号P1和P2。第一和第二脉冲发生器可以具有相同结构，并且在这种情况下，第二脉冲发生器18接收通过变换器INV1所变换的脉冲信号。因此，第一脉冲信号通过接收脉冲信号的高行边而产生第一内部脉冲信号，同时通过第二脉冲发生器18而产生具有脉冲信号低行边的第二内部脉冲信号P2。
当内部脉冲信号P1和P2通过串联连接的NOR门和INV2门而为ORED时，通过输出端20可提供比输入端12脉冲信号的频率高两倍的双时钟信号。由于时钟信号是通过接收脉冲信号的两个过渡边缘而产生的，因此其可称作双时钟信号。
双时钟信号产生电路10可以制成同步DRAM的内部电路，并且脉冲信号可用作系统时钟，双时钟信号可用作内部系统时钟。另一方面，双时钟产生电路10还可在同步DRAM的外部形成，即在检测电路板上形成，使得双边时钟信号可作为系统时钟直接提供给同步DRAM。在后一种情况下，内部系统时钟具有与常用同步存储器件相同的系统时钟的时钟频率。
图2是图1所示双时钟产生电路10的输入和输出信号和内部信号的计时图。由于选择信号在A部分为‘0’，所以第一和第二脉冲发生器16和18就不能将输入脉冲信号不变地提供给第一内部脉冲P1。当选择信号在部分B变为‘1’时，脉冲发生器16和18都启动并产生两个脉冲信号P1和P2，其中P1是由接收脉冲信号的高行边而产生的，P2是接收脉冲信号的低行边而产生的。通过将内部脉冲信号P1和P2加以结合，在A部分上就可以输出具有与脉冲信号相同频率的时钟信号，同时在B部分上(其中选择信号处于高电平)就可以输出具有比脉冲信号频率快两倍频率的双边时钟信号。
图3是在接收到双边时钟信号而操作的同步存储器件的计时图。脉冲信号在检测设备的最低速率为16毫微秒，并且检测1周期对应于一个脉冲信号周期时，具有如16毫微秒的周期时间。然而，在本发明中，同步器件使用双边时钟信号作为系统时钟，因此，同步器件的操作是以8毫微秒的周期时间完成的。
可将双边时钟信号用作所有DRAM操作的标准。所有同步器件的操作均与时钟的正行边同步。在按时钟的操作处于高电平时，可以设想所有输入对于在时钟正边周围的设置和保持时间过程中均处于有效状态，用于适当的函数性和电流的特性。
在图3的RACT部分表示行有效部分，其中RAS/下行并且CAS/保持其无效的高电平状态。进入该部分的地址信号可以被识别为行地址(X地址)，WE/在该部分保持无效的高电平。通常在同步DRAM中，操作方式是基于在时钟信号的时间下RAS/，CAS/，和WE/状态由低电平到高电平而确定的。
在WRITE部分，同步器件将外部器件所提供的输入数据输入到其选择的存储位置上。在当双边时钟信号进入到高电平的时候，RAS/处于高电平，CAS/处于低电平，并且WE/处于低电平。进入到该部分的地址信号可以被识别为列地址(Y地址)，并且存储位置可以由在先前RACT部分上所指定的该Y地址和X地址来进行选择。
在PRECH部分，在有效存储单元上进行预充电操作，其有效单元是通过进入到双边时钟信号高行边上的地址所选择的存储块，其随着CAS/保持高电平而使RAS/和WE/保持低电平。
在DUMMY部分，其中所有RAS/，CAS/，和WE/均保持无效高电平，同步DRAM不操作，但其需要完成操作，其操作要求超过单一时钟周期，象频带激活，瞬时读出，自动更新等。
如图3所示，在检测1周期进行行启动操作和写操作，由此可以理解，同步DRAM即使使用了可提供不跟随同步装置操作速度的脉冲信号的检测设备，也可进行其正常操作。
下面，为了克服由于检测设备最小时钟周期的限制，我们的发明人构成了检测计时，如图4所示。
参见图4，在第一时钟周期时间测量输入设置时间tSS，并在第二时钟周期时间测量输入保持时间tSH，如在检测计时TS1上所示。同步存储器件将随着双边时钟信号的一个周期即8毫微秒的周期时间操作。双边时钟信号是通过双时钟发生电路和如前所述的检测设备而提供的。因此，检测周期时间为16毫微秒。此时，假设操作方式具有CAS/，如图4所示计时。CAS/进行计数，以便在第一，第二，和第四操作周期时处于有效状态。并且，检测设备具有5毫微秒的最低时钟周期，而同步装置要求2毫微秒的最低输入设置时间tSS和1毫微秒的最低保持时间tSH。可以将输入设置时间tSS规定为CAS/必须在双边时钟信号由‘0’变为‘1’之前保持其有效的低状态‘0’达2毫微秒，并且可以将输入保持时间tSH规定为CAS/必须在双边时钟信号由‘0’变为‘1’之后保持其有效的低状态‘0’达1毫微秒。如果不满足这些时间的话，同步DRAM就不能识别CAS/的有效状态。
CAS/的计时可以通过使CAS/在第一操作周期在2毫微秒下降为‘0’，并在双边时钟信号进入到高电平‘1’时的4毫微秒下保持‘0’电平达1毫微秒，然后在5毫微秒下进入高电平‘1’，如图4所示，使得其的组成满足上述最低条件。如果CAS/的该计时不违反检测设备的最低时钟周期的话，就可以在每个同步装置的操作周期测量输入设置时间tSS和输入保持时间tSH。
然而，由于在该例中的检测设备的最低时钟周期限于5毫微秒，因此检测设备不能提供具有图4所示周期计时的CAS/信号。也就是说，如果CAS/在第一操作周期的2毫微秒下下降到‘0’的话，那么CAS/必须保持其‘0’有效状态达到最低时钟周期所限定的5毫微秒，由此在7毫微秒之前CAS/不能进到‘1’。另外，最低周期时间的限制还可应用于CAS/的‘1’电平，由此CAS/在第二操作周期的12毫微秒下可进到‘0’。因此，在第二操作周期下，同步DRAM不能识别CAS/的有效状态，并且也不能进行所期望的操作。
采用本发明，计时信号TS1不会在第一和第二操作周期中触发并连续地保持其有效的‘0’电平状态。计时信号TS1在第一操作周期的2毫微秒下降为‘0’，并在第二操作周期的13毫微秒下升为‘1’。当将该计时信号TS1提供给存储器件作为CAS/信号时，即使在每个周期不测量输入设置时间和输入保持时间，也可以克服关于检测设备最低时钟周期的限制。输入设置时间tSS可以在4毫微秒下测量，而输入保持时间tSH可以在12毫微秒下测量。由于在双边时钟信号变为‘1’时计时信号TS1在4毫微秒和12毫微秒二者下保持其有效的‘0’状态，并且满足最低输入设置时间和最低输入保持时间，所以同步DRAM可以将TS1作为标准CAS/信号。在第四操作周期上，CAS/和TS1具有相同的计数，并且满足最低输入设置时间和最低输入保持时间。
同时，当在本发明中使用所谓针多路复用方式的检测设备时，还有另一限制，即在检测的一个周期中只产生一个地址信号或是X地址或是Y地址。因此，难以检查1时钟的tCCD(列地址到列地址的延迟时间)和1时钟的tRDL(最后记入数据到行预充电时间)特性。
例如，采用针多路复用方式，具有10毫微秒周期的单一时钟可以由具有20毫微秒周期的脉冲1和脉冲2二者来制成，并且在检测设备中产生。当同步DRAM根据该单一时钟操作时(即，在不使用本发明时)，在单一时钟变为‘1’时在2毫微秒和12毫微秒下进入的地址信号可作为有效地址，并且存储位置可通过X和Yn+1地址来寻址。因此，可以在所选存储器中在每1时钟(＝10毫微秒)的tCCD中写或读数据。
另一方面，当使用本发明的双边时钟技术时，同步DRAM的操作周期可以减到5毫微秒，并且将在双边时钟信号进到‘1’时的1毫微秒、6毫微秒、11毫微秒、和16毫微秒下进入的地址信号作为有效地址。然而，由于检测设备可以在检测10毫微秒一个周期时产生一个地址信号，所以在检测一个周期时作为有效地址的两个地址是相同的，并且由此一个存储位置要被寻址两次。由此，由于地址在每一个时钟(＝5毫微秒)的tCCD下变为Yn+1→Yn+1→Yn+2→Yn+2→Yn+3→Yn+3，就不可能实现一个时钟完整的tCCD。
通过该事实，当通过使用本发明的双边时钟技术组成新检测型式时，可以在读写操作中重复一些检测型式。
如上所述，采用本发明，使高速IC器件可以通过使用具有比IC器件低的速度的检测设备来进行检测，其使得投资费用降低，并且拓宽了现有低速检测设备的实际应用。
在参照实施例对本发明描述的同时，该说明书不作为对本发明的限制。在参照该说明的情况下，对于本发明的各种改型和所示实施例的组合以及本发明的其它实施例对于本技术领域的普通专业人员来说将是明显的。因此，所附权利要求包含了任何该改型或实施例。

Claims (9)

1.一种检测方法，其通过使用检测设备来检测半导体集成电路器件，其所具有的操作速度要比所述检测设备的最低速率和最低时钟周期高，在所述检测方法中，
由检测设备所产生的脉冲信号被转换为时钟信号，其具有比最低速率高的频率，
检测设备的检测周期基于脉冲信号的周期时间加以确定，
集成电路器件的操作时间基于时钟信号的周期时间加以确定，
每两个或更多个集成电路器件的操作周期测量一次由检测设备所提供给集成电路器件的控制信号的输入设置时间和输入保持时间。
2.按照权利要求1的检测方法，其中时钟信号是双边时钟信号，其是通过接收脉冲信号高行边和低行边二者而产生的。
3.按照权利要求2的检测方法，其中双边时钟信号是通过时钟信号发生器而产生的，其包括第一脉冲发生器，用以通过接收脉冲信号的高行边产生第一脉冲信号，第二脉冲发生器，用以通过接收脉冲信号的低行边产生第二脉冲信号，以及与门，用以累加第一和第二脉冲信号。
4.按照权利要求3的检测方法，其中时钟信号发生器进一步包括选择信号输入端，并且第一和第二脉冲发生器在选择信号有效时启动。
5.按照权利要求3的检测方法，其中集成电路器件是同步DRAM，双时钟发生电路形成在同步DRAM之外，并且双边时钟信号是同步DRAM的系统时钟。
6.按照权利要求3的检测方法，其中集成电路器件是同步DRAM，双时钟发生电路形成为同步DRAM的内容电路，脉冲信号被用作系统时钟，并且双边时钟信号是同步DRAM的内部时钟。
7.按照权利要求1的检测方法，其中多个控制信号的最低输入设置时间和最低输入保持时间的累计要比检测设备的最低时钟周期短。
8.按照权利要求7的检测方法，其中输入设置时间是通过在双边时钟信号变为‘1’之前控制信号保持恒定电平的持续时间来测量的。
9.按照权利要求7的检测方法，其中输入保持时间是通过在双边时钟信号变为‘1’之后控制信号保持恒定电平的持续时间来测量的。
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